分割搭載した論理回路の論理検証装置
【課題】 大規模な論理を複数のＦＰＧＡに搭載して、高速に検証をおこなう場合において、ＦＰＧＡ間に転送サイクル遅れのデータが存在しても、正しい論理動作を実現できる論理検証装置を提供する。
【解決手段】 パラレル−シリアル変換を用い、複数の信号線からの信号を1本の物理線上で送信、受信する時分割転送方法を採用する。このとき、物理線上の信号転送時間をもとに、大規模論理の動作周波数を決める。時分割転送は、クロック信号やリセット信号を時分割転送の対象から除外した、データ信号等を転送対象とし、時分割転送が終了した時に大規模論理のクロックを動作させ、転送したデータを本来の大規模論理のレジスタに反映させる。時分割データ転送処理の開始タイミングおよび終了タイミングの前後には、信号安定化のための保持サイクルが割りあてられ、大規模論理用クロックの立ち上げおよび立ち下げは、両端の保持サイクルに同期して、おこなわれる。
【解決手段】 パラレル−シリアル変換を用い、複数の信号線からの信号を1本の物理線上で送信、受信する時分割転送方法を採用する。このとき、物理線上の信号転送時間をもとに、大規模論理の動作周波数を決める。時分割転送は、クロック信号やリセット信号を時分割転送の対象から除外した、データ信号等を転送対象とし、時分割転送が終了した時に大規模論理のクロックを動作させ、転送したデータを本来の大規模論理のレジスタに反映させる。時分割データ転送処理の開始タイミングおよび終了タイミングの前後には、信号安定化のための保持サイクルが割りあてられ、大規模論理用クロックの立ち上げおよび立ち下げは、両端の保持サイクルに同期して、おこなわれる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路の論理検証装置に関するものであり、とりわけ、分割搭載した論理回路の論理を検証する装置に関するものである。
【背景技術】
【０００２】
ＡＳＩＣ (Application Specific Integrated Circuit) の論理機能検証では一般的にソフトウエア論理シミュレータを用いるが、大規模になると機能検証のための検証項目も多大となり、ソフトウエア論理シミュレータにおける検証項目の消化のための処理時間が膨大となり、開発期間内に検証項目全体を確認することが困難となる。
【０００３】
そこで、大規模ＡＳＩＣの論理をＦＰＧＡ(Field Programmable Gate Array) に搭載して高速に検証をおこないたいが、全論理が、ひとつのＦＰＧＡに収まるとはかぎらず、数ないし十数個のＦＰＧＡに分割搭載した環境で構築せざるをえない。このとき各ＦＰＧＡ間の信号線量が物理ピン数に収まらず、またクロックや、リセットにおいても、各ＦＰＧＡ間で時間的なずれが発生して、ＦＰＧＡ間の同期クロックでの信号転送に矛盾が発生し、動作に不正が生じることがある。
【０００４】
本発明の目的は、該当論理で用いるクロックより高速の転送クロックを利用した、基板上あるいはケーブルを介した基板間に存在する、複数のＦＰＧＡまたはＡＳＩＣ間の同期接続手法を提供することである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３３１２８２号公報
【特許文献２】特開２００１−３４６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された発明は、ロック時間で装置の状態が不安定になり、かつチップ面積も大きくなるＰＬＬ (Phase Locked Loop) 回路を用いないデータ転送方法であり、データ信号とクロック信号を並行送出して、受信側での受信クロック生成をなくす手段である。この手段では、信号転送用としてクロック信号線が必要となり、データ幅が多量となると1本のクロック線ではデータ信号のセットアップ時間、またはホールド時間が確保できない状態が発生する。
【０００７】
そこで、クロック信号線を増加すると、こんどはＡＳＩＣやＦＰＧＡ間の物理ピン数で接続できる信号線数がクロック線に圧迫され、転送信号数が削減されることとなる。
【０００８】
また、特許文献１は、転送後の信号線に対し、受信側の論理のクロック信号との同期をどのようにとるかについて記載しておらず、大規模回路の同期論理を分割搭載した場合には、同期論理が異常動作する場合が生じうる。
【０００９】
一方、特許文献２に記載された発明は、ＦＰＧＡを用いる論理検証方法に関するものであって、論理検証対象回路のＦＰＧＡへのマッピングおよびＦＰＧＡ間の配線の容易化と配線遅延による信号伝送の遅延の回避と、配線ルートの決定に要する時間の短縮化を図る手段として、対象論理を搭載するＦＰＧＡ間にパラレルーシリアル変換およびシリアル−パラレル変換論理を組み込み、ＦＰＧＡ間信号線の配線用のスイッチＦＰＧＡを搭載して論理回路間の信号伝送を行う手法である。しかし、高速転送後の同期をどのようにとるかについては記載がなく、各ＦＰＧＡに搭載した論理回路において、実行サイクルが数サイクル遅れてしまう危険がある。
【００１０】
この問題への対応策として、各ＦＰＧＡ間のクロックを同期化するため、ＦＰＧＡ間配線の長さを等しくし、かつ共通のＦＰＧＡを使用してクロック発生部の遅延を同一化する物理的な設計を施し、ＦＰＧＡ間の遅延時間を考慮して論理回路に与えるクロックの周波数を調整し、全ＦＰＧＡのＰＬＬによるクロック発生が安定したのちに、通常の論理動作を開始する方法が考えられる。
【００１１】
しかしながら、この方法では、ＦＰＧＡ搭載基板においてＦＰＧＡ間のクロック供給用配線の等長配線処理が必要となり、また、同じＦＰＧＡを使用してもクロック生成部位に若干の遅延差が生じて、近距離のＦＰＧＡ間転送においてミニマムディレイ違反などによる転送エラーが発生することがある。
【００１２】
本発明は、このような実情に鑑みてなされたものであり、転送サイクル遅れのデータが存在しても正しい論理動作を実現できる論理検証装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
大規模ＡＳＩＣ論理を分割して複数のＦＰＧＡに搭載すると、各ＦＰＧＡに搭載した論理間の信号線がＦＰＧＡの物理ピン数を大幅に超過するため、転送手段としてパラレルーシリアル化論理を用いて、複数の信号線を1本の物理線上で送信、受信する時分割転送方法を用いる。このときの、物理線上の信号転送時間により、検証対象の大規模ＡＳＩＣ論理の動作周波数を決めることができる。
【００１４】
時分割転送においては、信号値を保持するフリップフロップ等に直接の影響を与えるクロック信号やリセット信号を時分割転送の対象から除外した、データ信号等を転送対象とし、時分割転送が終了した時にＡＳＩＣ論理のクロックを動作させ、転送したデータを本来のＡＳＩＣ論理のレジスタ (フリップフロップ) に反映させる。しかしながら、ＦＰＧＡ搭載論理の状態によっては、ＦＰＧＡ間の転送データを1クロック内で転送できないことがある。そこで、時分割データ転送処理の開始タイミングおよび終了タイミングの前後に、信号安定化のための保持サイクルを割りあて、ＡＳＩＣ論理用クロックの立ち上げおよび立ち下げは、両端の保持サイクルに同期して、おこなう。このようにすれば、時分割転送サイクル遅れのデータが存在しても正しく論理動作する論理検証装置を提供できる。
【００１５】
複数ＦＰＧＡを用いる環境の例として、入出力ピン８００本を持つＦＰＧＡを４個搭載した基板では、２００本を３つのＦＰＧＡ間との信号線、２００本を外部入出力信号線として利用できる。
【００１６】
ＡＳＩＣ論理を分割した場合のＦＰＧＡ間信号線が４０００本となった場合は、各ＦＰＧＡのクロック線やリセット線など、直接フリップフロップを制御する制御信号を１０本ていど用いるとすれば、３９９０／１９０＝２１であり、２１信号線を1本のＦＰＧＡピンで信号送出すればよいことになる。２１個のデータをシリアル転送するためには数ビットのシリアル線制御データを含めると２４個以上の信号転送時間が必要となり、このときの論理動作は、ＦＰＧＡ間の信号転送処理よりも２４倍の時間を要する。たとえば、１００ＭＨｚでＦＰＧＡ間転送処理を実現した場合、ＡＳＩＣの論理動作周波数は４．１６ＭＨｚとなる。ここで、信号安定化のための保持時間として1クロックを割りあて、転送サイクルを２５倍としたときのＡＳＩＣ論理動作周波数は４ＭＨｚとなり、９６％の性能にダウンするが、論理動作の保証が容易であり、ＦＰＧＡ環境の構築も、たやすくなる。
【００１７】
請求項１にかかる論理検証装置の構成は、検証対象の論理回路を複数個の論理ブロックに分割し、ＦＰＧＡなど複数の半導体チップ上に当該複数個の論理ブロックを組み込んで、当該検証対象の論理回路の論理検証をおこなう装置であって、
上記半導体チップの物理ピン数を超える複数の信号線からの信号を転送する手段として、当該複数の信号線からの信号を1本の物理ピンで伝送可能とするパラレル−シリアル変換を用いた時分割転送論理と、
上記複数個の論理ブロック間の信号線の本数と、上記半導体チップの物理ピン数とから算出される、最大信号転送数量をもとに、時分割転送のためのクロックの数を求める論理と、
上記複数の半導体チップの、すべてから等距離に配置された源振クロック供給源とを備え、
パワーオン後に上記半導体チップのクロック生成が安定するまでは時分割転送を停止し、安定した時点で上記半導体チップのひとつから、他の上記半導体チップに対して時分割転送開始の信号を伝送し、
上記検証対象の論理回路で用いるクロックの変動を、時分割転送が終了した時点でおこなうことを特長とする。
【００１８】
請求項１の論理検証装置によれば、各ＦＰＧＡに分割した論理回路へ、それぞれクロック信号を供給した場合でも、位相ずれによる影響が生じない。これは、パラレル−シリアル変換を経て時分割転送されたデータが、すべての論理回路へ到達した後、各レジスタのクロック制御をＯＦＦにして転送データの取り込みを停止し、それから論理回路の動作用クロックを動作させるためである。
【００１９】
このように、請求項１の発明では、論理回路の動作用クロックと、時分割転送用のクロックとを、切り分けて用いる。論理回路の動作用クロックは、ＦＰＧＡ間に信号を転送するための最大サイクル数と、信号保持サイクル数を加えた間隔で発生する。時分割転送処理は、まず論理回路の動作用クロックの立ち上げや、立ち下げをおこなって、時分割転送処理の開始を指示する。最初のサイクルで、論理信号値は、転送元のレジスタに取り込まれ、同時に転送先のレジスタがクリアされる。続くサイクルで、データが転送元から出力され、転送先へ送られる。
【００２０】
請求項２にかかる論理検証装置の構成は、請求項１に記載の論理検証装置において、
時分割転送のときに転送信号の正当性をチェックし、転送エラーが発生した場合はエラーとなった時分割転送の部位を報告する手段と、
クロック信号供給を停止する手段とを具備することを特長とする。
【００２１】
請求項２の論理検証装置によれば、転送エラー信号にもとづいて、論理用クロックおよび転送用クロックの両者を、停止させることができ、エラーの原因追及が容易となる。さらに、この方式によれば、ＦＰＧＡ間の信号転送をせずに、論理クロックの挙動時の信号安定を保証できるため、動作不具合を発生しない。
【発明の効果】
【００２２】
本発明を実施すれば、論理回路のクロック信号線と、ＦＰＧＡ間転送のデータ信号線との間において、フリップフロップ動作に充分なセットアップ時間およびホールド時間を容易に確保でき、検証装置の立上げ調整におけるＦＰＧＡ間の信号転送が簡易となり、検証作業が円滑に進められる結果、検証期間の短縮、および検証コストの削減ができる。
【００２３】
また、本発明を実施すれば、検証装置用のボードを設計する段階において、フリップフロップ動作に充分なセットアップ時間およびホールド時間を確保するための、特別な配線が不要となるため、製造コストを削減できる。
【図面の簡単な説明】
【００２４】
【図１】本発明にかかる論理検証装置の概略図
【図２】本発明にかかる論理検証装置における検証構成の概略図
【図３】論理を３分割した場合のクロック接続の概略図
【図４】クロック生成機構の概略図
【図５】時分割転送論理部の概略図
【図６】時分割転送処理のタイムチャート
【図７】時分割転送チェック論理の概略図
【図８】転送エラーが生じた場合の時分割転送処理のタイムチャート
【発明を実施するための形態】
【００２５】
以下、添付図面を参照しながら、本発明にかかる、分割搭載した論理回路の論理検証装置を実施するための最良の形態を詳細に説明する。図１〜図８は、本発明の実施の形態を例示する図であり、これらの図において、同一の符号を付した部分は同一物を表わし、基本的な構成及び動作は同様であるものとする。
【００２６】
本発明の実施例として、半導体にＦＰＧＡを用いた方法につき、図を用いて詳細に説明する。図１は、検証対象装置の概略を示す。図１で示すように、検証対象装置全体１００は論理１、論理２、論理３、論理４のように、一般的に複数の論理ブロックから構成される。クロック生成回路１０１で生成したクロックは、装置全体の順序回路を動作させ、装置への入力信号１０２から入力された信号は、論理１で処理され、その結果が論理２へ信号線１０３から送出される。また論理２は、信号線１０３からの入力にもとづき、所定の動作をおこなった結果を、信号線１０４から論理３へ送出する。同様に論理３は、信号線１０４からの入力にもとづき、所定の動作をおこなった結果を、信号線１０５から論理４へ送出し、論理４は、信号線１０５からの入力にもとづき、所定の動作をおこなった結果を、検証対象装置全体１００からの出力信号１０６として送出する。
【００２７】
このような論理構成をＦＰＧＡ等に搭載する場合、単一のＦＰＧＡでは、すべてを搭載できないことが多く、複数のＦＰＧＡ等に、対象の論理回路を分割して搭載する必要がある。
【００２８】
図２は、図１の論理構成を、ＦＰＧＡ１（２０１）およびＦＰＧＡ２（２０２）の、２個のＦＰＧＡに分割して搭載した装置の、検証構成の概略図を示す。ＦＰＧＡ間の信号伝播には、遅延がともなうため、一つのＦＰＧＡ内のクロック生成回路で生成したクロック信号を、別のＦＰＧＡに送出して利用すると、信号遅延によって論理動作を同期化することが、むずかしくなる。そこで、複数のＦＰＧＡにまたがる論理動作を同期化するために、ＦＰＧＡ１（２０１）とＦＰＧＡ２（２０２）へ、それぞれにクロック生成回路２０３および２０４を設け、発振器等からの源振クロック２００で、各ＦＰＧＡ内のクロック生成回路２０３および２０４を駆動し、それぞれの順序回路にクロック信号を与える。
【００２９】
クロックの同期化手段は、つぎのとおりである。各ＦＰＧＡ内のクロック生成回路２０３および２０４で用いるＰＬＬ等が、源振クロックで安定動作を開始したことを示す信号Ｌｏｃｋ１およびＬｏｃｋ２が、全ＦＰＧＡの安定動作を監視する同期リセット生成回路２０５に報告される。すると、同期リセット生成回路２０５から、同期リセット２０６が生成されて、全ＦＰＧＡに伝達され、ＦＰＧＡ１（２０１）のクロック供給回路Ｆ１およびＦ２、ならびにＦＰＧＡ２（２０２）のクロック供給回路Ｆ３およびＦ４のゲートが開き、それぞれの論理へクロックが供給される。
【００３０】
一方、ＦＰＧＡ１（２０１）とＦＰＧＡ２（２０２）の間は、物理的なピン数によって接続可能な信号線数が制約される。しかし、検証対象の装置の論理を複数ＦＰＧＡに搭載すると、各ＦＰＧＡ間で必要となる信号線数は、この制約を超える場合が多い。この対策として、たとえばＦＰＧＡ１（２０１）内の論理１から、ＦＰＧＡ２（２０２）内の論理２に信号を伝える場合、論理1の出力信号線４本を、パラレル−シリアル変換をおこなう時分割論理１でまとめ、１本の転送信号Ｓ０で信号転送を行い、ＦＰＧＡ２（２０２）側では、シリアル−パラレル変換機構などの時分割論理２によって転送信号Ｓ０をパラレル化し、信号線１０３を経由して論理２へ伝える。
【００３１】
同様にＦＰＧＡ２内の論理３から、ＦＰＧＡ１内の論理４に信号を伝える場合、論理３の出力信号線４本を、パラレル−シリアル変換をおこなう時分割論理３でまとめ、１本の転送信号Ｓ１で信号転送を行い、ＦＰＧＡ１側では、シリアル−パラレル変換機構などの時分割論理４によって転送信号Ｓ１をパラレル化し、信号線１０５を経由して論理４へ伝える。
【００３２】
このとき、論理動作用のクロックＣ０およびＣ１が変動を１回する間に、時分割転送用のクロックＴ０およびＴ１は、時分割転送を完了させるのに必要なサイクル数の変動が必要である。すなわち時分割転送処理がｎサイクル必要であれば、論理動作用クロックの立ち上がりでｎ回、立下りでｎ回を必要とするため、クロック生成回路２０３および２０４は、Ｃ０およびＣ１の１／２ｎの周期で、クロックＴ０およびＴ１を生成しなくてはならない。
【００３３】
図３に、対象論理回路の分割が３個のＦＰＧＡとなった場合のクロック接続概略図を示す。図２と同じように、ＦＰＧＡ３にもクロック生成回路を持ち、該当クロック生成回路からのＬｏｃｋ３信号を同期化用の同期リセット回路に接続して、すべてのＦＰＧＡのクロック生成回路が安定動作に移行したときに、全ＦＰＧＡの論理用クロック、転送用クロックの駆動を開始することで、装置全体の同期動作を実現する。
【００３４】
図４にクロック生成概略図を、図５に時分割転送論理部概略を示す。論理回路の論理用クロックは、各ＦＰＧＡ内のフリップフロップ等の順序回路を駆動する。各フリップフロップへの入力信号値は、ある程度の遅延時間経過後に、出力信号値として伝播するのがふつうである。受信側のＦＰＧＡと、送信側ＦＰＧＡとの物理的距離などにより、転送信号の到達時間は、さらに遅くなる。
【００３５】
したがって、ＦＰＧＡ間の信号転送においては、論理用クロックの変動後に、ある程度の遅延時間を考慮して転送用の信号値を取り込む必要があり、受信側では、転送信号の到達時間を考慮して、つぎの論理用クロックの変化をおこなう必要がある。
【００３６】
図４を参照しながら、クロック生成方法について述べる。どのＦＰＧＡからも等距離に配置した、発振器等から供給される源振クロックが、ＦＰＧＡ内のＰＬＬ４１０に接続される。ＰＬＬ４１０によってクロック出力が安定すると、Ｌｏｃｋ信号が、同期リセット生成回路へ送られる。あらかじめパラメタ等で設定した最大信号転送数量４０１と、論理クロック発行Ｗａｉｔサイクル数４０２（後述）との和が、論理クロック周期４０３となる。ＰＬＬ４１０で生成したクロックで更新するカウンタ４１１のカウント値４１２と、論理クロック周期４０３とが、比較器４０４で比較され、等しければ、フリップフロップ４０５にイネーブル信号４０９が供給されるので、論理用クロックが反転して、転送用クロックが制御される。論理用クロックが変化すると、フリップフロップ４０５の出力信号と、フリップフロップ４０７の出力信号との、排他的論理和４０８によって転送起動（ＳＥ）が生成され、図５の時分割転送論理部に出力される。
【００３７】
図５の時分割転送論理は、転送用クロックで動作する論理であり、送信側のシフト用フリップフロップのシフト段数と、受信側のシフト用フリップフロップのシフト段数を同一にしている。動作の概要は、つぎのとおりである。セレクタ５２１において、転送起動（ＳＥ）がＨｉｇｈになると、転送用クロックの立ち上がりで、転送開始Ｂｉｔ（Ｈｉｇｈ）と、検証対象論理部５０１内の組合せ回路５１１の出力信号線やフリップフロップ５１２の出力信号線を、送信側時分割転送論理５０２の送信用フリップフロップ５２２に取り込む。転送起動（ＳＥ）がＬｏｗになると、転送開始Ｂｉｔ（Ｈｉｇｈ）に続いて取り込んだ論理の信号値を、順次に送出信号として、受信側ＦＰＧＡの受信側時分割転送論理５０３に送出する。
【００３８】
受信側ＦＰＧＡにおける、受信側時分割転送論理５０３では、受信信号を、順次に転送用クロックを用いて取り込む。転送開始Ｂｉｔが最終段のフリップフロップ５３２に到達すると、受信用フリップフロップ５３１のクロックイネーブルがオフになり、受信用フリップフロップ５３１のシフト動作が停止する。取り込まれた転送信号は、つぎの転送用クロックで、後段のフリップフロップ５３３に設定され、検証対象論理部５０４に出力される。それと同時にフリップフロップ５３４の出力信号により、受信用フリップフロップ５３１が初期化される。この初期化で、受信用フリップフロップ５３１がゼロクリアされるため、つぎの転送信号がＨｉｇｈのときは、転送開始Ｂｉｔであることが保証される。
【００３９】
このように、論理用クロックの変化が生じたサイクルで転送起動（ＳＥ）を出力し、つぎの転送用クロックサイクルで、送信側の論理信号を時分割転送論理に取り込み、順次に受信側ＦＰＧＡの受信側時分割転送論理に送出する。
【００４０】
図６に、時分割転送処理のタイムチャートを掲げる。ここでは、４ビットの時分割転送処理を、８サイクルでおこなったときの、ようすを示している。最大信号転送数は５であり、その内訳は、信号が４サイクル、転送開始Ｂｉｔが１サイクルである。加えて、論理クロック発行Ｗａｉｔサイクル数が３であり、その内訳は、論理クロックから時分割転送論理のセットアップ保証として１サイクル、ＦＰＧＡ間の転送保証として１サイクル、受信側の時分割転送論理から論理クロックのセットアップ保証として１サイクルである。
【００４１】
つぎに、時分割転送論理における転送信号のチェック方法について述べる。図７は、時分割転送論理に、転送信号値のチェックをおこなうための、時分割転送チェック論理の概略を示す。送信側ＦＰＧＡの送信側時分割転送論理７０１内のパリティチェック回路７０３は、転送対象信号線のパリティチェックをおこない、送信側チェック結果７０４を送出信号に付加して、受信側ＦＰＧＡの受信側時分割転送論理７０２に送出する。受信側ＦＰＧＡの受信側時分割転送論理７０２は、送信側パリティデータ７０５を受信信号から取り出し、さらにパリティチェック回路７０６によって、受信信号のパリティチェックをおこなって、受信側チェック結果７０７を求める。送信側パリティデータ７０５と、受信側チェック結果７０７とが比較され、不一致ならば、エラー信号が生成される。このエラー信号を、図４に示す転送エラー信号として用いれば、論理用クロックおよび転送用クロックが停止するので、エラー発生の時に、データ転送をしていた信号線を特定でき、エラー原因の究明が容易となる。
【００４２】
図８に、転送エラー時における時分割転送タイムチャートの概略を示す。この方式によれば、ＦＰＧＡ間の信号転送をせずに、論理クロックの挙動時の信号安定を保証できるため、動作不具合を発生しない。
【００４３】
以上、本発明の、分割搭載した論理回路の論理検証装置について、具体的な実施の形態を示して説明したが、本発明はこれらに限定されるものではない。当業者であれば、本発明の要旨を逸脱しない範囲内において、上記各実施形態における回路の構成及び機能に様々な変更・改良を加えることが可能である。
【産業上の利用可能性】
【００４４】
本発明は、大規模集積回路の論理プロトタイピングに適用でき、大規模論理シミュレーションアクセラレータなどの論理検証装置、とりわけ大規模ＡＳＩＣ等をＦＰＧＡに搭載して、その論理機能を検証する装置に応用が可能である。
【００４５】
そのほか、外部インタフェースをＦＰＧＡでモデリングし、論理エミュレータによってデバイスの機能検証をしようとする場合にも、広く採用することができる。
【符号の説明】
【００４６】
１００：検証対象装置全体
１０１：クロック生成回路
１０２：装置への入力信号
１０３、１０４、１０５：信号線
１０６：装置からの出力信号
２００：発振器等からの源振クロック
２０１：ＦＰＧＡ１
２０２：ＦＰＧＡ２
２０３、２０４：クロック生成回路
２０５：同期リセット生成回路
２０６：同期リセット
４０１：最大信号転送数量
４０２：論理クロック発行Ｗａｉｔサイクル数
４０３：論理クロック周期
４０４：比較器
４０５、４０６，４０７：フリップフロップ
４０８：排他的論理和
４０９：イネーブル信号
４１０：ＰＬＬ
４１１：カウンタ
５０１，５０４：検証対象論理部
５０２：送信側時分割転送論理
５０３：受信側時分割転送論理
５２１：セレクタ
５２２：送信用フリップフロップ
５３１：受信用フリップフロップ
５３２：最終段のフリップフロップ
５３３：受信側の後段のフリップフロップ
７０１：送信側時分割転送論理
７０２：受信側時分割転送論理
７０３、７０６：パリティチェック回路
７０４：送信側チェック結果
７０５：受信信号から取り出した送信側パリティデータ
７０７：受信側チェック結果
【技術分野】
【０００１】
本発明は、論理回路の論理検証装置に関するものであり、とりわけ、分割搭載した論理回路の論理を検証する装置に関するものである。
【背景技術】
【０００２】
ＡＳＩＣ (Application Specific Integrated Circuit) の論理機能検証では一般的にソフトウエア論理シミュレータを用いるが、大規模になると機能検証のための検証項目も多大となり、ソフトウエア論理シミュレータにおける検証項目の消化のための処理時間が膨大となり、開発期間内に検証項目全体を確認することが困難となる。
【０００３】
そこで、大規模ＡＳＩＣの論理をＦＰＧＡ(Field Programmable Gate Array) に搭載して高速に検証をおこないたいが、全論理が、ひとつのＦＰＧＡに収まるとはかぎらず、数ないし十数個のＦＰＧＡに分割搭載した環境で構築せざるをえない。このとき各ＦＰＧＡ間の信号線量が物理ピン数に収まらず、またクロックや、リセットにおいても、各ＦＰＧＡ間で時間的なずれが発生して、ＦＰＧＡ間の同期クロックでの信号転送に矛盾が発生し、動作に不正が生じることがある。
【０００４】
本発明の目的は、該当論理で用いるクロックより高速の転送クロックを利用した、基板上あるいはケーブルを介した基板間に存在する、複数のＦＰＧＡまたはＡＳＩＣ間の同期接続手法を提供することである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３３１２８２号公報
【特許文献２】特開２００１−３４６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された発明は、ロック時間で装置の状態が不安定になり、かつチップ面積も大きくなるＰＬＬ (Phase Locked Loop) 回路を用いないデータ転送方法であり、データ信号とクロック信号を並行送出して、受信側での受信クロック生成をなくす手段である。この手段では、信号転送用としてクロック信号線が必要となり、データ幅が多量となると1本のクロック線ではデータ信号のセットアップ時間、またはホールド時間が確保できない状態が発生する。
【０００７】
そこで、クロック信号線を増加すると、こんどはＡＳＩＣやＦＰＧＡ間の物理ピン数で接続できる信号線数がクロック線に圧迫され、転送信号数が削減されることとなる。
【０００８】
また、特許文献１は、転送後の信号線に対し、受信側の論理のクロック信号との同期をどのようにとるかについて記載しておらず、大規模回路の同期論理を分割搭載した場合には、同期論理が異常動作する場合が生じうる。
【０００９】
一方、特許文献２に記載された発明は、ＦＰＧＡを用いる論理検証方法に関するものであって、論理検証対象回路のＦＰＧＡへのマッピングおよびＦＰＧＡ間の配線の容易化と配線遅延による信号伝送の遅延の回避と、配線ルートの決定に要する時間の短縮化を図る手段として、対象論理を搭載するＦＰＧＡ間にパラレルーシリアル変換およびシリアル−パラレル変換論理を組み込み、ＦＰＧＡ間信号線の配線用のスイッチＦＰＧＡを搭載して論理回路間の信号伝送を行う手法である。しかし、高速転送後の同期をどのようにとるかについては記載がなく、各ＦＰＧＡに搭載した論理回路において、実行サイクルが数サイクル遅れてしまう危険がある。
【００１０】
この問題への対応策として、各ＦＰＧＡ間のクロックを同期化するため、ＦＰＧＡ間配線の長さを等しくし、かつ共通のＦＰＧＡを使用してクロック発生部の遅延を同一化する物理的な設計を施し、ＦＰＧＡ間の遅延時間を考慮して論理回路に与えるクロックの周波数を調整し、全ＦＰＧＡのＰＬＬによるクロック発生が安定したのちに、通常の論理動作を開始する方法が考えられる。
【００１１】
しかしながら、この方法では、ＦＰＧＡ搭載基板においてＦＰＧＡ間のクロック供給用配線の等長配線処理が必要となり、また、同じＦＰＧＡを使用してもクロック生成部位に若干の遅延差が生じて、近距離のＦＰＧＡ間転送においてミニマムディレイ違反などによる転送エラーが発生することがある。
【００１２】
本発明は、このような実情に鑑みてなされたものであり、転送サイクル遅れのデータが存在しても正しい論理動作を実現できる論理検証装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
大規模ＡＳＩＣ論理を分割して複数のＦＰＧＡに搭載すると、各ＦＰＧＡに搭載した論理間の信号線がＦＰＧＡの物理ピン数を大幅に超過するため、転送手段としてパラレルーシリアル化論理を用いて、複数の信号線を1本の物理線上で送信、受信する時分割転送方法を用いる。このときの、物理線上の信号転送時間により、検証対象の大規模ＡＳＩＣ論理の動作周波数を決めることができる。
【００１４】
時分割転送においては、信号値を保持するフリップフロップ等に直接の影響を与えるクロック信号やリセット信号を時分割転送の対象から除外した、データ信号等を転送対象とし、時分割転送が終了した時にＡＳＩＣ論理のクロックを動作させ、転送したデータを本来のＡＳＩＣ論理のレジスタ (フリップフロップ) に反映させる。しかしながら、ＦＰＧＡ搭載論理の状態によっては、ＦＰＧＡ間の転送データを1クロック内で転送できないことがある。そこで、時分割データ転送処理の開始タイミングおよび終了タイミングの前後に、信号安定化のための保持サイクルを割りあて、ＡＳＩＣ論理用クロックの立ち上げおよび立ち下げは、両端の保持サイクルに同期して、おこなう。このようにすれば、時分割転送サイクル遅れのデータが存在しても正しく論理動作する論理検証装置を提供できる。
【００１５】
複数ＦＰＧＡを用いる環境の例として、入出力ピン８００本を持つＦＰＧＡを４個搭載した基板では、２００本を３つのＦＰＧＡ間との信号線、２００本を外部入出力信号線として利用できる。
【００１６】
ＡＳＩＣ論理を分割した場合のＦＰＧＡ間信号線が４０００本となった場合は、各ＦＰＧＡのクロック線やリセット線など、直接フリップフロップを制御する制御信号を１０本ていど用いるとすれば、３９９０／１９０＝２１であり、２１信号線を1本のＦＰＧＡピンで信号送出すればよいことになる。２１個のデータをシリアル転送するためには数ビットのシリアル線制御データを含めると２４個以上の信号転送時間が必要となり、このときの論理動作は、ＦＰＧＡ間の信号転送処理よりも２４倍の時間を要する。たとえば、１００ＭＨｚでＦＰＧＡ間転送処理を実現した場合、ＡＳＩＣの論理動作周波数は４．１６ＭＨｚとなる。ここで、信号安定化のための保持時間として1クロックを割りあて、転送サイクルを２５倍としたときのＡＳＩＣ論理動作周波数は４ＭＨｚとなり、９６％の性能にダウンするが、論理動作の保証が容易であり、ＦＰＧＡ環境の構築も、たやすくなる。
【００１７】
請求項１にかかる論理検証装置の構成は、検証対象の論理回路を複数個の論理ブロックに分割し、ＦＰＧＡなど複数の半導体チップ上に当該複数個の論理ブロックを組み込んで、当該検証対象の論理回路の論理検証をおこなう装置であって、
上記半導体チップの物理ピン数を超える複数の信号線からの信号を転送する手段として、当該複数の信号線からの信号を1本の物理ピンで伝送可能とするパラレル−シリアル変換を用いた時分割転送論理と、
上記複数個の論理ブロック間の信号線の本数と、上記半導体チップの物理ピン数とから算出される、最大信号転送数量をもとに、時分割転送のためのクロックの数を求める論理と、
上記複数の半導体チップの、すべてから等距離に配置された源振クロック供給源とを備え、
パワーオン後に上記半導体チップのクロック生成が安定するまでは時分割転送を停止し、安定した時点で上記半導体チップのひとつから、他の上記半導体チップに対して時分割転送開始の信号を伝送し、
上記検証対象の論理回路で用いるクロックの変動を、時分割転送が終了した時点でおこなうことを特長とする。
【００１８】
請求項１の論理検証装置によれば、各ＦＰＧＡに分割した論理回路へ、それぞれクロック信号を供給した場合でも、位相ずれによる影響が生じない。これは、パラレル−シリアル変換を経て時分割転送されたデータが、すべての論理回路へ到達した後、各レジスタのクロック制御をＯＦＦにして転送データの取り込みを停止し、それから論理回路の動作用クロックを動作させるためである。
【００１９】
このように、請求項１の発明では、論理回路の動作用クロックと、時分割転送用のクロックとを、切り分けて用いる。論理回路の動作用クロックは、ＦＰＧＡ間に信号を転送するための最大サイクル数と、信号保持サイクル数を加えた間隔で発生する。時分割転送処理は、まず論理回路の動作用クロックの立ち上げや、立ち下げをおこなって、時分割転送処理の開始を指示する。最初のサイクルで、論理信号値は、転送元のレジスタに取り込まれ、同時に転送先のレジスタがクリアされる。続くサイクルで、データが転送元から出力され、転送先へ送られる。
【００２０】
請求項２にかかる論理検証装置の構成は、請求項１に記載の論理検証装置において、
時分割転送のときに転送信号の正当性をチェックし、転送エラーが発生した場合はエラーとなった時分割転送の部位を報告する手段と、
クロック信号供給を停止する手段とを具備することを特長とする。
【００２１】
請求項２の論理検証装置によれば、転送エラー信号にもとづいて、論理用クロックおよび転送用クロックの両者を、停止させることができ、エラーの原因追及が容易となる。さらに、この方式によれば、ＦＰＧＡ間の信号転送をせずに、論理クロックの挙動時の信号安定を保証できるため、動作不具合を発生しない。
【発明の効果】
【００２２】
本発明を実施すれば、論理回路のクロック信号線と、ＦＰＧＡ間転送のデータ信号線との間において、フリップフロップ動作に充分なセットアップ時間およびホールド時間を容易に確保でき、検証装置の立上げ調整におけるＦＰＧＡ間の信号転送が簡易となり、検証作業が円滑に進められる結果、検証期間の短縮、および検証コストの削減ができる。
【００２３】
また、本発明を実施すれば、検証装置用のボードを設計する段階において、フリップフロップ動作に充分なセットアップ時間およびホールド時間を確保するための、特別な配線が不要となるため、製造コストを削減できる。
【図面の簡単な説明】
【００２４】
【図１】本発明にかかる論理検証装置の概略図
【図２】本発明にかかる論理検証装置における検証構成の概略図
【図３】論理を３分割した場合のクロック接続の概略図
【図４】クロック生成機構の概略図
【図５】時分割転送論理部の概略図
【図６】時分割転送処理のタイムチャート
【図７】時分割転送チェック論理の概略図
【図８】転送エラーが生じた場合の時分割転送処理のタイムチャート
【発明を実施するための形態】
【００２５】
以下、添付図面を参照しながら、本発明にかかる、分割搭載した論理回路の論理検証装置を実施するための最良の形態を詳細に説明する。図１〜図８は、本発明の実施の形態を例示する図であり、これらの図において、同一の符号を付した部分は同一物を表わし、基本的な構成及び動作は同様であるものとする。
【００２６】
本発明の実施例として、半導体にＦＰＧＡを用いた方法につき、図を用いて詳細に説明する。図１は、検証対象装置の概略を示す。図１で示すように、検証対象装置全体１００は論理１、論理２、論理３、論理４のように、一般的に複数の論理ブロックから構成される。クロック生成回路１０１で生成したクロックは、装置全体の順序回路を動作させ、装置への入力信号１０２から入力された信号は、論理１で処理され、その結果が論理２へ信号線１０３から送出される。また論理２は、信号線１０３からの入力にもとづき、所定の動作をおこなった結果を、信号線１０４から論理３へ送出する。同様に論理３は、信号線１０４からの入力にもとづき、所定の動作をおこなった結果を、信号線１０５から論理４へ送出し、論理４は、信号線１０５からの入力にもとづき、所定の動作をおこなった結果を、検証対象装置全体１００からの出力信号１０６として送出する。
【００２７】
このような論理構成をＦＰＧＡ等に搭載する場合、単一のＦＰＧＡでは、すべてを搭載できないことが多く、複数のＦＰＧＡ等に、対象の論理回路を分割して搭載する必要がある。
【００２８】
図２は、図１の論理構成を、ＦＰＧＡ１（２０１）およびＦＰＧＡ２（２０２）の、２個のＦＰＧＡに分割して搭載した装置の、検証構成の概略図を示す。ＦＰＧＡ間の信号伝播には、遅延がともなうため、一つのＦＰＧＡ内のクロック生成回路で生成したクロック信号を、別のＦＰＧＡに送出して利用すると、信号遅延によって論理動作を同期化することが、むずかしくなる。そこで、複数のＦＰＧＡにまたがる論理動作を同期化するために、ＦＰＧＡ１（２０１）とＦＰＧＡ２（２０２）へ、それぞれにクロック生成回路２０３および２０４を設け、発振器等からの源振クロック２００で、各ＦＰＧＡ内のクロック生成回路２０３および２０４を駆動し、それぞれの順序回路にクロック信号を与える。
【００２９】
クロックの同期化手段は、つぎのとおりである。各ＦＰＧＡ内のクロック生成回路２０３および２０４で用いるＰＬＬ等が、源振クロックで安定動作を開始したことを示す信号Ｌｏｃｋ１およびＬｏｃｋ２が、全ＦＰＧＡの安定動作を監視する同期リセット生成回路２０５に報告される。すると、同期リセット生成回路２０５から、同期リセット２０６が生成されて、全ＦＰＧＡに伝達され、ＦＰＧＡ１（２０１）のクロック供給回路Ｆ１およびＦ２、ならびにＦＰＧＡ２（２０２）のクロック供給回路Ｆ３およびＦ４のゲートが開き、それぞれの論理へクロックが供給される。
【００３０】
一方、ＦＰＧＡ１（２０１）とＦＰＧＡ２（２０２）の間は、物理的なピン数によって接続可能な信号線数が制約される。しかし、検証対象の装置の論理を複数ＦＰＧＡに搭載すると、各ＦＰＧＡ間で必要となる信号線数は、この制約を超える場合が多い。この対策として、たとえばＦＰＧＡ１（２０１）内の論理１から、ＦＰＧＡ２（２０２）内の論理２に信号を伝える場合、論理1の出力信号線４本を、パラレル−シリアル変換をおこなう時分割論理１でまとめ、１本の転送信号Ｓ０で信号転送を行い、ＦＰＧＡ２（２０２）側では、シリアル−パラレル変換機構などの時分割論理２によって転送信号Ｓ０をパラレル化し、信号線１０３を経由して論理２へ伝える。
【００３１】
同様にＦＰＧＡ２内の論理３から、ＦＰＧＡ１内の論理４に信号を伝える場合、論理３の出力信号線４本を、パラレル−シリアル変換をおこなう時分割論理３でまとめ、１本の転送信号Ｓ１で信号転送を行い、ＦＰＧＡ１側では、シリアル−パラレル変換機構などの時分割論理４によって転送信号Ｓ１をパラレル化し、信号線１０５を経由して論理４へ伝える。
【００３２】
このとき、論理動作用のクロックＣ０およびＣ１が変動を１回する間に、時分割転送用のクロックＴ０およびＴ１は、時分割転送を完了させるのに必要なサイクル数の変動が必要である。すなわち時分割転送処理がｎサイクル必要であれば、論理動作用クロックの立ち上がりでｎ回、立下りでｎ回を必要とするため、クロック生成回路２０３および２０４は、Ｃ０およびＣ１の１／２ｎの周期で、クロックＴ０およびＴ１を生成しなくてはならない。
【００３３】
図３に、対象論理回路の分割が３個のＦＰＧＡとなった場合のクロック接続概略図を示す。図２と同じように、ＦＰＧＡ３にもクロック生成回路を持ち、該当クロック生成回路からのＬｏｃｋ３信号を同期化用の同期リセット回路に接続して、すべてのＦＰＧＡのクロック生成回路が安定動作に移行したときに、全ＦＰＧＡの論理用クロック、転送用クロックの駆動を開始することで、装置全体の同期動作を実現する。
【００３４】
図４にクロック生成概略図を、図５に時分割転送論理部概略を示す。論理回路の論理用クロックは、各ＦＰＧＡ内のフリップフロップ等の順序回路を駆動する。各フリップフロップへの入力信号値は、ある程度の遅延時間経過後に、出力信号値として伝播するのがふつうである。受信側のＦＰＧＡと、送信側ＦＰＧＡとの物理的距離などにより、転送信号の到達時間は、さらに遅くなる。
【００３５】
したがって、ＦＰＧＡ間の信号転送においては、論理用クロックの変動後に、ある程度の遅延時間を考慮して転送用の信号値を取り込む必要があり、受信側では、転送信号の到達時間を考慮して、つぎの論理用クロックの変化をおこなう必要がある。
【００３６】
図４を参照しながら、クロック生成方法について述べる。どのＦＰＧＡからも等距離に配置した、発振器等から供給される源振クロックが、ＦＰＧＡ内のＰＬＬ４１０に接続される。ＰＬＬ４１０によってクロック出力が安定すると、Ｌｏｃｋ信号が、同期リセット生成回路へ送られる。あらかじめパラメタ等で設定した最大信号転送数量４０１と、論理クロック発行Ｗａｉｔサイクル数４０２（後述）との和が、論理クロック周期４０３となる。ＰＬＬ４１０で生成したクロックで更新するカウンタ４１１のカウント値４１２と、論理クロック周期４０３とが、比較器４０４で比較され、等しければ、フリップフロップ４０５にイネーブル信号４０９が供給されるので、論理用クロックが反転して、転送用クロックが制御される。論理用クロックが変化すると、フリップフロップ４０５の出力信号と、フリップフロップ４０７の出力信号との、排他的論理和４０８によって転送起動（ＳＥ）が生成され、図５の時分割転送論理部に出力される。
【００３７】
図５の時分割転送論理は、転送用クロックで動作する論理であり、送信側のシフト用フリップフロップのシフト段数と、受信側のシフト用フリップフロップのシフト段数を同一にしている。動作の概要は、つぎのとおりである。セレクタ５２１において、転送起動（ＳＥ）がＨｉｇｈになると、転送用クロックの立ち上がりで、転送開始Ｂｉｔ（Ｈｉｇｈ）と、検証対象論理部５０１内の組合せ回路５１１の出力信号線やフリップフロップ５１２の出力信号線を、送信側時分割転送論理５０２の送信用フリップフロップ５２２に取り込む。転送起動（ＳＥ）がＬｏｗになると、転送開始Ｂｉｔ（Ｈｉｇｈ）に続いて取り込んだ論理の信号値を、順次に送出信号として、受信側ＦＰＧＡの受信側時分割転送論理５０３に送出する。
【００３８】
受信側ＦＰＧＡにおける、受信側時分割転送論理５０３では、受信信号を、順次に転送用クロックを用いて取り込む。転送開始Ｂｉｔが最終段のフリップフロップ５３２に到達すると、受信用フリップフロップ５３１のクロックイネーブルがオフになり、受信用フリップフロップ５３１のシフト動作が停止する。取り込まれた転送信号は、つぎの転送用クロックで、後段のフリップフロップ５３３に設定され、検証対象論理部５０４に出力される。それと同時にフリップフロップ５３４の出力信号により、受信用フリップフロップ５３１が初期化される。この初期化で、受信用フリップフロップ５３１がゼロクリアされるため、つぎの転送信号がＨｉｇｈのときは、転送開始Ｂｉｔであることが保証される。
【００３９】
このように、論理用クロックの変化が生じたサイクルで転送起動（ＳＥ）を出力し、つぎの転送用クロックサイクルで、送信側の論理信号を時分割転送論理に取り込み、順次に受信側ＦＰＧＡの受信側時分割転送論理に送出する。
【００４０】
図６に、時分割転送処理のタイムチャートを掲げる。ここでは、４ビットの時分割転送処理を、８サイクルでおこなったときの、ようすを示している。最大信号転送数は５であり、その内訳は、信号が４サイクル、転送開始Ｂｉｔが１サイクルである。加えて、論理クロック発行Ｗａｉｔサイクル数が３であり、その内訳は、論理クロックから時分割転送論理のセットアップ保証として１サイクル、ＦＰＧＡ間の転送保証として１サイクル、受信側の時分割転送論理から論理クロックのセットアップ保証として１サイクルである。
【００４１】
つぎに、時分割転送論理における転送信号のチェック方法について述べる。図７は、時分割転送論理に、転送信号値のチェックをおこなうための、時分割転送チェック論理の概略を示す。送信側ＦＰＧＡの送信側時分割転送論理７０１内のパリティチェック回路７０３は、転送対象信号線のパリティチェックをおこない、送信側チェック結果７０４を送出信号に付加して、受信側ＦＰＧＡの受信側時分割転送論理７０２に送出する。受信側ＦＰＧＡの受信側時分割転送論理７０２は、送信側パリティデータ７０５を受信信号から取り出し、さらにパリティチェック回路７０６によって、受信信号のパリティチェックをおこなって、受信側チェック結果７０７を求める。送信側パリティデータ７０５と、受信側チェック結果７０７とが比較され、不一致ならば、エラー信号が生成される。このエラー信号を、図４に示す転送エラー信号として用いれば、論理用クロックおよび転送用クロックが停止するので、エラー発生の時に、データ転送をしていた信号線を特定でき、エラー原因の究明が容易となる。
【００４２】
図８に、転送エラー時における時分割転送タイムチャートの概略を示す。この方式によれば、ＦＰＧＡ間の信号転送をせずに、論理クロックの挙動時の信号安定を保証できるため、動作不具合を発生しない。
【００４３】
以上、本発明の、分割搭載した論理回路の論理検証装置について、具体的な実施の形態を示して説明したが、本発明はこれらに限定されるものではない。当業者であれば、本発明の要旨を逸脱しない範囲内において、上記各実施形態における回路の構成及び機能に様々な変更・改良を加えることが可能である。
【産業上の利用可能性】
【００４４】
本発明は、大規模集積回路の論理プロトタイピングに適用でき、大規模論理シミュレーションアクセラレータなどの論理検証装置、とりわけ大規模ＡＳＩＣ等をＦＰＧＡに搭載して、その論理機能を検証する装置に応用が可能である。
【００４５】
そのほか、外部インタフェースをＦＰＧＡでモデリングし、論理エミュレータによってデバイスの機能検証をしようとする場合にも、広く採用することができる。
【符号の説明】
【００４６】
１００：検証対象装置全体
１０１：クロック生成回路
１０２：装置への入力信号
１０３、１０４、１０５：信号線
１０６：装置からの出力信号
２００：発振器等からの源振クロック
２０１：ＦＰＧＡ１
２０２：ＦＰＧＡ２
２０３、２０４：クロック生成回路
２０５：同期リセット生成回路
２０６：同期リセット
４０１：最大信号転送数量
４０２：論理クロック発行Ｗａｉｔサイクル数
４０３：論理クロック周期
４０４：比較器
４０５、４０６，４０７：フリップフロップ
４０８：排他的論理和
４０９：イネーブル信号
４１０：ＰＬＬ
４１１：カウンタ
５０１，５０４：検証対象論理部
５０２：送信側時分割転送論理
５０３：受信側時分割転送論理
５２１：セレクタ
５２２：送信用フリップフロップ
５３１：受信用フリップフロップ
５３２：最終段のフリップフロップ
５３３：受信側の後段のフリップフロップ
７０１：送信側時分割転送論理
７０２：受信側時分割転送論理
７０３、７０６：パリティチェック回路
７０４：送信側チェック結果
７０５：受信信号から取り出した送信側パリティデータ
７０７：受信側チェック結果
【特許請求の範囲】
【請求項１】
検証対象の論理回路を複数個の論理ブロックに分割し、ＦＰＧＡなど複数の半導体チップ上に当該複数個の論理ブロックを組み込んで、当該検証対象の論理回路の論理検証をおこなう装置であって、
上記半導体チップの物理ピン数を超える複数の信号線からの信号を転送する手段として、当該複数の信号線からの信号を1本の物理ピンで伝送可能とするパラレル−シリアル変換を用いた時分割転送論理と、
上記複数個の論理ブロック間の信号線の本数と、上記半導体チップの物理ピン数とから算出される、最大信号転送数量をもとに、時分割転送のためのクロックの数を求める論理と、
上記複数の半導体チップの、すべてから等距離に配置された源振クロック供給源とを備え、
パワーオン後に上記半導体チップのクロック生成が安定するまでは時分割転送を停止し、安定した時点で上記半導体チップのひとつから、他の上記半導体チップに対して時分割転送開始の信号を伝送し、
上記検証対象の論理回路で用いるクロックの変動を、時分割転送が終了した時点でおこなうことを特長とする論理検証装置。
【請求項２】
請求項１に記載の論理検証装置において、
時分割転送のときに転送信号の正当性をチェックし、転送エラーが発生した場合はエラーとなった時分割転送の部位を報告する手段と、
クロック信号供給を停止する手段とを具備する論理検証装置。
【請求項１】
検証対象の論理回路を複数個の論理ブロックに分割し、ＦＰＧＡなど複数の半導体チップ上に当該複数個の論理ブロックを組み込んで、当該検証対象の論理回路の論理検証をおこなう装置であって、
上記半導体チップの物理ピン数を超える複数の信号線からの信号を転送する手段として、当該複数の信号線からの信号を1本の物理ピンで伝送可能とするパラレル−シリアル変換を用いた時分割転送論理と、
上記複数個の論理ブロック間の信号線の本数と、上記半導体チップの物理ピン数とから算出される、最大信号転送数量をもとに、時分割転送のためのクロックの数を求める論理と、
上記複数の半導体チップの、すべてから等距離に配置された源振クロック供給源とを備え、
パワーオン後に上記半導体チップのクロック生成が安定するまでは時分割転送を停止し、安定した時点で上記半導体チップのひとつから、他の上記半導体チップに対して時分割転送開始の信号を伝送し、
上記検証対象の論理回路で用いるクロックの変動を、時分割転送が終了した時点でおこなうことを特長とする論理検証装置。
【請求項２】
請求項１に記載の論理検証装置において、
時分割転送のときに転送信号の正当性をチェックし、転送エラーが発生した場合はエラーとなった時分割転送の部位を報告する手段と、
クロック信号供給を停止する手段とを具備する論理検証装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１９１８９３（Ｐ２０１１−１９１８９３Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５６０１４（Ｐ２０１０−５６０１４）
【出願日】平成２２年３月１２日（２０１０．３．１２）
【出願人】（０００２３３２９５）日立情報通信エンジニアリング株式会社 (195)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１２日（２０１０．３．１２）
【出願人】（０００２３３２９５）日立情報通信エンジニアリング株式会社 (195)
【Ｆターム（参考）】
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