【課題】ＰＣＡＰ形式フィルタをパトリシア・ツリーに挿入可能な形式に変換する。
【解決手段】プロセッサは、ハードウェア支援型パトリシア・ツリーを用いて回線速度のフィルタ処理を実行する。ＰＣＡＰ形式フィルタは、パトリシア・ツリーに挿入可能な形態に変換される。ＰＣＡＰフィルタ式が構文解析され、積和標準形（ＤＮＦ）に変換される。フィルタの各ＤＮＦ節が、パトリシア・ツリーに挿入される。ＤＮＦ節は、重複についてチェックされ、重複節は可能な場合は組合せられる。 （もっと読む）

【課題】テプリッツ行列、またはブロックテプリッツ行列を係数行列とする連立方程式の求解効率を大幅に上げる。
【解決手段】初期連立方程式を、巡回または近似的に巡回である行列の積に分離し、次数を縮小した多数の連立方程式に分離した後で、次数が少なくなった連立方程式の解をもとに初期連立方程式の解を計算する。 （もっと読む）

【課題】フィルタ係数を格納するメモリへアクセスする際に生じる電力消費量を低減する。
【解決手段】複数のフィルタ係数を複数ビット毎に分割データとして分割記憶する部分メモリに分割され、入力されるアドレスに対応するフィルタ係数の各分割データを各部分メモリからそれぞれ出力する係数格納用メモリ２と、チップイネーブル（ＣＥ）信号を各部分メモリに伝達するか遮断するかを部分メモリ毎に指定する活性化／非活性化制御情報を付加したアドレス信号を係数格納用メモリに出力する制御部１と、活性化／非活性化制御情報に基づいて各部分メモリに対してＣＥ信号を伝達／遮断するＣＥ信号遮断部３と、複数の部分メモリの少なくとも一部に設けられ、活性化／非活性化制御情報に基づき、部分メモリの出力と全ビットゼロ値との何れかを選択出力する出力選択部４と、を備える。 （もっと読む）

ＳＩＭＤ積和演算動作を行うための装置及び方法は、制御信号に応答して多数のデータ要素に対してデータ処理動作を並列に行うＳＩＭＤデータ処理回路を含む。命令デコーダ回路は、ＳＩＭＤデータ処理回路と結合され、プログラム命令に応答して要求される制御信号を生成する。命令デコーダ回路は、入力オペランドとして入力データ要素の第１ベクトル、係数データ要素の第２ベクトル、及び要求される複数の反復を示すスカラー値を有する単一の命令（本明細書では、繰返し積和演算命令と呼ぶ）に応答して、ＳＩＭＤ処理回路を制御する制御信号を生成し、これらの制御信号に応答して、ＳＩＭＤデータ処理回路は積和演算プロセスの複数の反復を行い、各反復は、Ｎ個の積和演算データ要素をもたらすために並列なＮ個の積和演算動作の遂行を含む。各反復について、ＳＩＭＤデータ処理回路は、前記第１ベクトルからＮ個の入力データ要素と、Ｎ個の入力データ要素の各々と乗算されるべき第２ベクトルから単一係数データ要素とを求める。積和演算プロセスの最後の反復においてもたらされたＮ個の積和演算データ要素は、次いで、Ｎ個の積和演算結果をもたらすために用いられる。この機構は、例えばＦＩＲフィルタプロセスに要求されるような、ＳＩＭＤ積和演算動作を行うための特にエネルギー効率の良い機構を提供する。
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本発明は、有限インパルス応答ＦＩＲおよび無限インパルス応答ＩＩＲ線形フィルタリング関数を実行できるようにする、かつ同じタイプの１つまたは複数の装置と組み合わせることができる階層構造ＦＤＨＳを備えたフィルタリング装置であって、Ｎ構成可能係数を備えたフィルタリング関数を実行するための手段を含む少なくとも１つの第１（１）および少なくとも１つの第２（２）のフィルタリングモジュールＦＭを含む装置である。モジュールＦＭのＮ係数の第１のサブセットが、非再帰フィルタリング関数を実行するように構成され、前記係数の第２のサブセットが、再帰フィルタリング関数を実行するように構成可能であり、１つまたは複数のフィードバックループが、モジュールＦＭごとに活性化可能であり、フィルタリングの少なくとも１つの結果サンプルが、各クロックサイクルで生成される。
本発明の主題はまた、階層構造ＦＤＨＳ（５１、５２）を備えた少なくとも２つのフィルタリング装置を用いる再構成可能フィルタリング装置ＲＦＤである。 （もっと読む）

【課題】本発明は、解く必要のある方程式の数がｅ_ｊ（ｘ）の数の多項式オーダで収まる方法を提供することを目的とする。
【解決手段】本発明の距離算出装置は、記録部、多項式判定部、第１計算部、第２計算部 を備える。第１計算部は、集合Δと集合Δ^〜と集合Ｚ^〜と集合Ｚを求めるΔ、Δ^〜、Ｚ^〜、Ｚ計算手段、集合Δ＼Ｚ^〜と集合Ｊ＼Ｚを求めるΔ＼Ｚ^〜、Ｊ＼Ｚ計算手段、φ_ｊ（σ）計算手段、Φ（σ）計算手段、実閉区間確認手段、ｍ計算手段、ｍ決定手段を有する。 （もっと読む）

【課題】クロックに同期して逐次入力されるデータを対象として任意係数の積和演算を実行する高速ディジタルフィルタの回路規模を削減し消費電力を低減する。
【解決手段】Ｍタップの積和演算に対して１つまたは複数の積和演算にブロック分けし、予め乗数または被乗数の一方であるブロック内入力データから加算を行い、ブロック内の乗数または被乗数の他方を分離的な最小項で表すことで、乗算部分積に相当するａｎｄ項を作り、ブロック内を一括してｏｒして論理的に１つに集約し、ブロック内の部分積を１つの乗算器の部分積と同程度の数に削減し、またブロック内の積和演算の乗算後の加算を無くして、ブロック間の総和をとり、積和演算結果を出力する。またＴタップ数のデジタルフィルタを、２タップ単位で係数と入力データの関係をクロスした形で加算し、加算した結果を１つの乗算器で計算することで、乗算器の個数を半分にする。 （もっと読む）

【課題】ＩＩＲフィルタ演算を高速に実行可能なマイクロプロセッサを提供する。
【解決手段】マイクロプロセッサ１が有するフィルタ演算回路１３は、レジスタＲ０〜Ｒ２から供給されるデータを用いてＩＩＲフィルタ演算を実行し、１サンプル分のフィルタ演算済みデータＹ［ｎ］及び次のＩＩＲフィルタ演算に使用するための引継ぎデータＰ［ｎ］を出力する。レジスタＲ０は、フィルタ係数をフィルタ演算回路１３に供給する。レジスタＲ１は、過去の引継ぎデータＰ［ｎ−１］及びＰ［ｎ−２］をフィルタ演算回路１３に供給し、フィルタ演算回路１３より出力される新たな引継ぎデータＰ［ｎ］によって上書き更新される。また、レジスタＲ２は、複数サンプル分の被フィルタ演算データＸ［ｎ］〜Ｘ［ｎ＋３］を保持し、Ｘ［ｎ］をフィルタ演算回路１３に供給する。さらに、レジスタＲ２のＸ［ｎ］を保持していた領域は、Ｙ［ｎ］によって上書き更新される。 （もっと読む）

【課題】最初および最後のプロセッサを含む、プロセッサ（１４）のアレイ（１２）を利用して、フィルタ関数によるデータ関数の畳み込みを計算するシステム（１０）を提供すること。
【解決手段】フィルタ関数の微分（derivation）に基づく係数値と、データ関数を表すデータ値とが掛け合わされて、現在の中間値が生成される。最初のプロセッサ以外のプロセッサにおいて、前の中間値が現在の中間値に加算される。最後のプロセッサ以外のプロセッサにおいて、データ値および現在の中間値が次のプロセッサに送られる。その後、最後のプロセッサの、前の中間値（あれば）が、最後のプロセッサの現在の中間値に加算されて、フィルタ関数によるデータ関数の畳み込みを集合的に表す結果値が、生成される。 （もっと読む）

【課題】ハードウェア量及び消費電力を削減することができるブースアルゴリズムを利用したフィルタ演算器及び動き補償装置を提供すること。
【解決手段】フィルタ演算器は、フィルタ係数と入力画素値とをブースアルゴリズムを用いて積和演算する。このため、画素値が入力される入力部と、ブースアルゴリズムに従って入力部からの出力をデコードして１又は複数の符号データを求め、対応するフィルタ係数と当該１又は複数の符号データのそれぞれとの積を求める繰り返し演算を行う２以上の演算部１０_ｊと、入力部からの出力を選択して演算部１０_ｊのいずれかに入力する入力選択セレクタ１３_ｊと、入力部からの出力に基づき各演算部１０_ｊにおける繰り返し演算回数及び繰り返し演算タイミングを決定し、この決定結果に基づき前記入力選択セレクタ１３_ｊを制御する制御部３１とを有する。 （もっと読む）

【課題】２次元空間に配置されたデータに対して、従来よりも少ないサイクル数で畳み込み演算によるフィルタ処理を行うことができる演算回路および演算方法を提供する。
【解決手段】本発明は、２次元空間に配置されたデータの畳み込み演算を行うものである。初期化サイクルにおいて積和レジスタを初期化し、その後、第１〜Ｎサイクルにかけて順に、２次元空間のＮ列×Ｎ行の範囲の１〜Ｎ列目のデータ値をデータレジスタに保持し、前処理回路の１番目の積和演算器の演算結果を後処理回路の１番目の積和レジスタに保持するとともに、前処理回路のｎ番目（ｎ＝２〜Ｎ）の積和演算器の演算結果と、前サイクルで後処理回路のｎ−１番目の積和レジスタに保持された値との積算値を、後処理回路のｎ番目の積和レジスタに保持する。これにより、Ｎ番目の積和レジスタから、２次元空間のＮ列×Ｎ行の範囲の中心に位置する第１の演算対象点の畳み込み演算結果を出力する。 （もっと読む）

【課題】リソースの使用を低減するよう構成されるマルチプライヤ回路を備えたプログラマブルロジックデバイスの提供。
【解決手段】専用のマルチプライヤ回路を有するプログラマブルロジックデバイスにおいて、通常はデバイスの検査に使用されるスキャンチェーンレジスタのいくつかがマルチプライヤの入力に近接して配置される。スキャンチェーンレジスタは入力レジスタとＡＮＤ演算され、１および０のテンプレートでロードできる。これにより、例えば最も重要でないビットに０がロードされ残りのビットに１がロードされた場合にサブセット乗算が可能になる。マルチプライヤは他の構成要素と共にブロック構成され、有限インパルス応答（ＦＩＲ）フィルタとして構成可能になる。この構成においてフィルタ係数をロードするためスキャンチェーンレジスタを使用し得、デバイス上の限られたロジックおよびルーティングリソースの使用を回避する。 （もっと読む）

【課題】 本発明は積和演算器に関し、演算データを複数個格納するレジスタのアドレスを自動生成、演算途中のデータの出力、オーバーフローの通知を可能とし、積和演算器の処理効率を向上し、再帰型のフィルタを容易に構成可能とすることを目的とする。
【解決手段】 係数レジスタ100 、データレジスタ110 、乗算器130 、加算器140 および外部装置との間でデータ転送を行なうデータバス120 を有する積和演算器において、データレジスタ110 のアドレスを外部から一々すべて指定することなく、外部からは最初に一度だけ該データレジスタ110 を示すアドレスを入力するだけでデータ格納アドレスを自動生成し、一連のデータを格納するデータ一括自動格納手段180 を有する。また、積和演算途中の中間結果データをデータレジスタ110 に自動的に格納し、再帰的な積和演算を行なう。 （もっと読む）

【課題】 伝達関数の次数を知ることなく観測信号のみから入力信号を正確に推定する。
【解決手段】 １入力２出力伝達系１１のセンサ１３，１４の出力信号ｘ₁(ｎ)，ｘ₂(ｎ)から信号源と各センサ間の伝達関数を推定し（４０）、その推定値ｈ＾₁(ｚ)，ｈ＾₂(ｚ)により第１、第２逆フィルタ係数を計算し（２４）、第１、第２逆フィルタ係数を前段フィルタ３１，３２に設定し、出力信号ｘ₁(ｎ)，ｘ₂(ｎ)をフィルタ３１，３２を通し、その出力を加算する。両伝達関数に共通の項を、ｈ＾₁(ｚ)，ｈ＾₂(ｚ)により計算し（３６）、この共通項により、後段フィルタ３４で加算器３３の出力を共通項成分を除去するようにフィルタ処理して、入力信号の推定値を得る。 （もっと読む）

本発明は、入力された信号の強い非相関化のための方法を提供し、以下のステップを含むことを特徴とする。
a)少なくとも1つの基本準ユニタリ行列を実行する遅延及び回転パラメータを定め、強い非相関化の程度の改善を得るように前記入力信号を出力信号に変換するように、前記入力信号を処理し、
b)前記強い非相関化の程度の改善を評価し、それが著しい場合には、前記出力信号を入力信号として指定し、前記ステップa)及び本ステップb)を繰り返し、
c)前記改善が著しくない場合には、前記出力信号を、広義に非相関化された信号として指定する。
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【課題】 広範囲の場合に、同時動作によるノイズを低減させる。
【解決手段】 命令制御１０の動作制御情報生成部１２は、命令実行制御部１３からの制御情報、動作指定部１１からのノイズ低減指定情報に基づいて動作制御情報を生成し、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７に対して時間的にずらして出力する。ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７は、動作制御情報を入力すると、ベクトルレジスタＶＲ０〜ベクトルレジスタＶＲｎから２個のベクトルエレメントデータを読み出し、演算実行部ＡＬＵで演算を実行し、演算結果をベクトルレジスタＶＲ０〜ベクトルレジスタＶＲｎに格納する。ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７では、処理の開始が、時間的にずれる。 （もっと読む）

【課題】フィルタ係数を自動に算出し、フィルタとして機能するデジタル帯域通過フィルタを提供する。
【解決手段】対象信号周波数上限の２倍以上の周波数に相当する標本化周期Ｔｓで標本化され標本番号ｎについて表された時系列データの入力Ｘ（ｎ）に対してフィルタ計算を行い出力Ｙ（ｎ）を得るフィルタ計算器１０と、標本化周期Ｔｓ，フィルタの中心周波数仕様値Ｆｋ及び帯域幅仕様値Ｎｋに対してフィルタの係数を算出する係数算出器２０とからなるデジタル帯域通過フィルタユニット１００〜１０２、利得を設定する利得設定器４０、標本化周期Ｔｓ，フィルタの中心周波数要求値Ｆ，帯域幅要求値Ｎに対して各デジタル帯域通過フィルタユニット仕様値Ｔｓ、Ｆｋ及びＮｋを算出し、並びに利得設定器用仕様値Ｇを算出するユニット仕様値算出器３０よりなるものである。 （もっと読む）

【課題】テ゛シ゛タル入力信号の数学的関数としてテ゛シ゛タル出力信号を生成するため、関数テーフ゛ル用の記憶装置の容量が小さく出力信号の基礎となる関数値を高精度で決定可能なコンヒ゜ュータフ゜ロク゛ラムを提供する。
【解決手段】本発明の装置(1)は、入力信号(xLOG(k))を増幅、減衰することで数学的関数の絞られた引数の範囲内にある第1の中間信号(A)と入力信号(xLOG(k))の増幅、減衰による訂正信号(shift_LOG)を生成するレヘ゛ル変更装置(6)を含む。数学的関数のテーフ゛ル化された関数値を記憶装置(11)の各インテ゛ックス間に記憶する。テーフ゛ル化された関数値(B1)を第1の中間信号(A)に従い記憶装置(11)から読出し、第２の中間信号(B)を生成する。減算器(12)にて第２の中間信号(B)から訂正信号(shift_LOG)を減算してテ゛シ゛タル出力信号(yLOG(k)/K)を生成する。 （もっと読む）