【課題】前のページ・データのキャッシュ読み出しオペレーションを可能にするように構成されたフラッシュメモリ・デバイスを得る。
【解決手段】フラッシュメモリ・デバイスは、データ・ページを記憶するためのメモリ・セルのアレイ、データ・ページを取り出すための一つ以上のバッファ、そして複数のコマンドに反応してバッファとホストとの間でデータ・ページを転送するロジック・メカニズムを含む。第一のコマンドに続くコマンドの各々は、直前のコマンドによって取り出されたデータ・ページのアドレスに先行する、あるいは１より大きく超過するアドレスのデータ・ページを取り出すよう指図する。このとき、少なくとも一つのコマンドは、その取り出されるデータ・ページのアドレスを明示的に指定しない。もう一つの類似のフラッシュメモリ・デバイスは、第一のコマンドに続くコマンドで任意に指定されるアドレスのデータ・ページのキャッシュ読み出しを実行するために、二つのバッファを用いる。 （もっと読む）

【課題】データ取得要求から通信先からデータを受信する間でもデータ表示部の操作処理が可能なＰＬＣ等の受信データ表示装置を提供する。
【解決手段】データ送信処理部１１と定周期処理部１２とデータ受信処理部１３と受信データ処理部１５と受信データ表示部１６とデータ受信処理部と受信データ処理部の間でデータを受け渡す共有メモリ部１４とを備えた受信データ表示装置において、データ受信処理部１３でデータを受信したタイミングで共有メモリ１４へ受信データとデータ受信毎にカウントアップされるカウンタ値と共に格納し、受信データ処理部１５はデータ受信のタイミングと無関係に任意の周期で共有メモリ部１４から受信データとカウンタ値を読み込み受信データ表示部１６で表示するものである。 （もっと読む）

【課題】セルフリフレッシュ動作中にデータの書き込みアクセスの指示があっても、正しいデータを保持する。
【解決手段】半導体装置は、DRAM３０と、このDRAM３０のデータを保持するためのキャッシュメモリ１４と、バス１１に接続されたCPU１２と、バス１１とDRAM３０との間に接続され、バス１１から送られてくるアクセス指示に従い、DRAM３０に対してアクセス制御を行うDRAM制御回路１６とを備えている。DRAM制御回路１６では、バス１１から送られてくるアクセス指示を受信し、所定の制御処理を行ってバス１１へ応答を返すバス制御回路１６aと、DRAM制御回路１６の動作設定を行うレジスタ１６bと、DRAM３０への制御信号を生成する信号生成回路１６cと、DRAM３０がセルフリフレッシュモードの時にバス１１からのアクセス指示を検出した場合に、そのアクセス指示の内容を保持するFIFOバッファ２０とを有している。 （もっと読む）

【課題】メモリへの書込みを高速化することが可能なメモリコントローラ及び書込み制御方法を提供する。
【解決手段】メモリコントローラ２００は、ＣＰＵ１００などの外部から入力されたライトデータｗｄａｔａを一時保持する複数のバッファ２２１ａ〜２２４ａと、複数のバッファ２２１ａ〜２２４ａ全てにライトデータｗｄａｔａが格納される前に、外部から入力されたメモリ３００へのライトアクセス（コマンドｗｒｉｔｅ、アドレスａｄｄｒ）に基づいてメモリ３００における所定記憶領域のＲｏｗアドレスをアクティブにするためのコマンドＡＣＴを発行するコマンド制御部２１０とを有する。 （もっと読む）

【課題】マルチプレーン構造を有するＮＡＮＤ型フラッシュにおいて、プログラム時間を短縮できるプログラム方法を提供する。
【解決手段】Ｎ個のプレーンのそれぞれのページバッファに順次データをローディングしていきながら、その際に、各プレーンにおいてそのページバッファ内へのデータローディングが終了し次第、そのページバッファにローディングされたデータを当該プレーンの選択されたメモリセルブロック内の該当ページにプログラムしていくとともに、次のプレーンのページバッファへのデータローディングを開始する。 （もっと読む）

【課題】 本発明は、ホストシステムの動作クロックに同期したアクセスが可能なメモリコントローラ、及び当該メモリコントローラを備えるフラッシュメモリシステムを提供することを目的とする。
【解決手段】 本発明に係るメモリコントローラは、ホストシステムが前記フラッシュメモリに格納しようとするデータを、前記ホストシステムの動作の基準となる第１のクロックに同期して受け取り、該受け取ったデータを前記メモリコントローラの内部における動作の基準となる第２のクロックに同期して出力する第１のＦＩＦＯ（First In First Out）７１と、前記ホストシステムが前記フラッシュメモリから読み出そうとするデータを、前記第２のクロックに同期して受け取り、該受け取ったデータを前記第１のクロックに同期して出力する第２のＦＩＦＯ７２と、を備える。 （もっと読む）

【課題】 データ処理装置とインタフェースコントローラとの間の通信処理が完了するのを待つことなく外部から次に処理すべきコマンドやデータを受信可能にする。
【解決手段】 メモリカード（１）は、外部インタフェース端子（３）と、外部インタフェース端子に接続されたインタフェースコントローラ（４）と、インタフェースコントローラに接続された書換え可能な不揮発性メモリ（５）と、インタフェースコントローラに接続されたデータ処理装置（６）と、を有する。インタフェースコントローラは、外部から供給されたデータ処理用コマンドをデータ処理装置に転送して動作させるのに並行して、外部から供給された別のコマンドに基づく動作が可能である。インタフェースコントローラは、複数個のバッファを備え、外部から複数個のバッファの内の第１のバッファ（１１）にデータ処理用コマンドの入力を完了した後、外部から供給された別のコマンドに係るデータを前記複数個のバッファの内の第２のバッファ（１２）に入力可能にする。 （もっと読む）

補助メモリを用いてメモリにアクセスする方法及びシステムを示す。この発明によれば、同一メモリ位置にアクセスする記憶命令及びそれに続く読込命令を識別し、時間差を求める。記憶命令は、記憶命令により記憶されるデータ要素が読込動作により初めて読み込まれるまでに経過する時間間隔の指標を含む。この指標に基づいて、記憶命令は、主メモリに直接アクセスし、又は補助メモリを介して主メモリに送られる。
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【課題】シーケンシャルＲＯＭインターフェースを具備するホストシステムをＮＡＮＤ型フラッシュメモリーにアクセス可能に改良すること、及び、該改良されたホストシステムからアクセス可能なＮＡＮＤ型フラッシュメモリーデバイスの提供。
【解決手段】ホストシステムのシーケンシャルＲＯＭインターフェースにＷａｉｔ信号入力部を設け、前記Ｗａｉｔ信号入力部にＷａｉｔが挿入されている間、アクセス対象に対するデータ読み出し信号の送出を待機するよう構成した。また、ＮＡＮＤ型フラッシュメモリーデバイスを、コントローラとＮＡＮＤ型フラッシュメモリーとで構成し、コントローラには、Ｗａｉｔ信号出力端子を有するシーケンシャルＲＯＭインターフェースを設けた。 （もっと読む）

【課題】同一データを得るために再接近する必要なしに高速でデータ処理を行えるＤＤＲを用いたデータスキャンシステムおよびその方法を提供する。
【解決手段】データの入力部１０、水平方向にＣＯＬアドレスが増加するページを用いてデータを保存する第１および第２ＤＤＲメモリ５７,５８、これらにデータを保存するように制御するとともに、これらから保存されたデータを読むように制御し、第１または第２ＤＤＲメモリから保存されたデータを読むとき、ページの二列以上のデータから同じ行に該当するデータを同時に読むように制御するＤＤＲコンコトローラ５４、同時に読んだデータを保存する出力バッファ５６、およびＤＤＲコンコトローラ５４によって読まれたデータおよび出力バッファ５６に保存された残りの列のデータを出力する出力部８０を含んでＤＤＲを用いたデータのスキャンシステムを構成する。 （もっと読む）

【課題】 複数のマスタからのメモリアクセスが競合した場合にも、それぞれのマスタが蒙るメモリアクセスレイテンシの増加を抑制し、緩衝ＦＩＦＯの容量を削減できるようにすることを課題とする。
【解決手段】 メモリ制御装置は、転送単位がメモリアクセス要求の転送単位より小さい複数のコマンドを生成し、メモリアクセス要求が複数の要求元から行われている場合、前記複数のコマンドをメモリに対し要求元毎に交互に発行する。複数のメモリアクセス要求は時分割並列的に実行される。 （もっと読む）

【課題】データ転送における処理効率を向上させることのできる情報処理システムを提供する。
【解決手段】演算手段と通信路を介して接続された情報処理装置１５０であって、プリロードコマンドが発行されると、メモリ１４０〜１４３にアクセスし、メモリ１４０〜１４３に格納されているデータを、バッファメモリ１２２に転送するメモリアクセス手段１２０と、演算手段１１からリードコマンドを取得した場合に、プリロードが完了したか否かを判定するバッファメモリ監視手段１２４と、バッファメモリ監視手段１２４がプリロードが完了していないと判定した場合に、バッファメモリ１２２に格納されているデータ以外のデータである旨を示すエラーデータをバスを介して演算手段に転送する転送手段１２０とを備えた。 （もっと読む）

【課題】間接ベクトル参照を行う場合の処理効率を向上させることのできる情報処理装置を提供する。
【解決手段】データへのアクセスに利用されるインデックス列を記憶するインデックス列記憶手段１１２と、インデックス列記憶手段１１２からインデックス列を取得し、ＦＩＦＯ方式により前記インデックス列を順次出力するＦＩＦＯバッファ１２０と、ＦＩＦＯバッファ１２０からインデックス列を順次取得すると、インデックス列に基づいて、データを記憶するデータ記憶手段１１４への不連続なアクセスを行うための不連続アドレス列を生成するアドレス生成手段１３０と、アドレス生成手段１３０によって生成された不連続アドレス列に基づいてデータ記憶手段１１４にアクセスするアクセス手段１３０とを備えたことを特徴とする。 （もっと読む）

【課題】フラッシュメモリを主媒体とする記憶装置に小容量でもヒット率が高く、アクセスのオーバーヘッドも少ないキャッシュメモリを付与することが可能になり、フラッシュメモリへの書き込みを高速化し、書き換え回数も低減させることが可能なコンピュータシステムを提供する。
【解決手段】処理装置５０と、キャッシュメモリ３８と、処理装置５０のCPU５１からの要求に応じて、キャッシュメモリ３８を介したデータ書き込みが行われるフラッシュメモリ３５，３６と、を有し、キャッシュメモリ３８にエントリされるラインサイズはフラッシュメモリの一括書き込み単位である実ページサイズの１／Ｎである（ただし、Ｎは２以上の整数）。 （もっと読む）

【課題】 ＥＥＰＲＯＭ等の不揮発性メモリへのデータの書込回数を効率的に減少させ、寿命を延長させる。
【解決手段】 メモリ制御装置１の制御部１１は、不揮発性メモリ２に書き込むべきデータを揮発性メモリ１２のデータ領域に一旦書き込む。このとき制御部１１は、書き込んだデータを示すＩＤを揮発性メモリ１２のＩＤ領域に書き込む。不揮発性メモリ２にデータを書き込むとき、制御部１１は、ＩＤ領域に登録されたＩＤに基づいて、データ領域に書き込まれたデータから同一のブロックに書き込まれるデータを特定し、このとき特定されたデータを不揮発性メモリ２に一括して書き込む。 （もっと読む）

【課題】 ハードウェア構造を変化させることなく種々の送信元および送信先に対応することができる。
【解決手段】 メモリ装置１は、データの送受信に用いられる装置であり、データ送信元２から出力されるデータを格納し、データの出力先であるデータ送信先３に対してデータを出力するデータバッファ４と、データ送信元２が受動的にデータを出力するものであるとき、出力されるデータに対して配列処理を行う送信元アドレス変換部５と、データ送信先３が受動的にデータを入力するものであるとき、データ送信先３に入力するデータに対して配列処理を行う送信先アドレス変換部６と、を備える。 （もっと読む）

【課題】複数のユニットと、共有メモリとの間でデータ転送するデータ転送装置において、各ユニットでのデータ処理を長く待たされないようにする。
【解決手段】２つのユニット４、１１が同時に例えばリード要求Ｒ１ａ、Ｒ２ａを出力した場合に、各リクエスト分割部５、１２は、対応するリード要求を所定データ転送長の複数の要求に分割する。例えば、リード要求Ｒ１ａのデータ転送長が長い場合には、その最初の分割要求に応じて、第３メモリ３から第１リードＦＩＦＯ８に読み出しデータが格納された時点で、リード要求Ｒ２ａの最初の分割要求が実行される。ユニット４側では、第１リードＦＩＦＯ８から第１メモリ１に前記読み出しデータが格納されて初めて、次の分割要求が第１リクエストＦＩＦＯ６から出力される。 （もっと読む）

【課題】非選択データの冗長な書き込み操作を不要とでき、ページの配列を書き換えに効率の良い状態に最適化することが可能な記憶装置を提供する。
【解決手段】並列にアクセス可能な２チップのフラッシュメモリ３５，３６と、フラッシュメモリ３５，３６から並列にデータを取得し、一時記憶するページレジスタ３２と、ページレジスタ３２に並列格納されるデータ単位で論理アドレスと物理アドレスとの対照を管理するアドレス変換テーブルが構築されたＲＡＭ３７を内蔵した制御回路３４と、を有し、アドレス変換テーブルの更新と記憶メディアへの追記によってデータ書き換えを行う。 （もっと読む）

【課題】フラッシュメモリ１１１へのデータの書き込み処理と、データ消去済の空きブロックを確保するコピー処理を平行して実施する場合、ホスト１００からメモリーカード１１０にデータを転送する際に極端に長い幅のビジー信号がホスト１００に返され、タイムアウトが生じる問題があった。
【解決手段】コピー処理と並行してホスト１００からバッファメモリ１１４にデータを転送する際、バッファメモリ１１４が、コピー処理後にフラッシュメモリ１１１に書き込むべきデータを受信した時点又はその直前に、カードコントローラ１１３からホストＩ／Ｆ１１５にビジー延長設定信号２０１を出力することにより、それ以後発信するビジー信号の幅を延長してタイムアウトの発生を防止する。 （もっと読む）

【課題】非ＤＲＡＭインジケータ及びＤＲＡＭアレイ内に格納されていないデータにアクセスする方法
【解決手段】 ＳＤＲＡＭモジュールのＤＲＡＭアレイに格納されていないデータ、例えば温度センサーの出力、は、前記ＤＲＡＭアレイ内のデータに向けられたＳＤＲＡＭ読み出し及び書き込みサイクルとともに継ぎ目なしに散在されている同期読み出しサイクルにおいて前記ＳＤＲＡＭから読み出される。ＤＲＡＭアレイに格納されていないデータの場合における非ＤＲＡＭインジケータを含む制御情報が、全読み出しサイクルに関して維持される。ＤＲＡＭアレイに格納されている戻されたデータ及びＤＲＡＭアレイに格納されていないデータが、まとめてバッファリングされる。読み出しデータを前記バッファから抽出時には、ＤＲＡＭアレイに格納されていないデータは、前記非ＤＲＡＭインジケータによって識別され、前記コントローラ内の回路に向けられる。前記ＤＲＡＭアレイに格納されていないデータが前記ＳＤＲＡＭダイの温度を示すときには、前記コントローラは、前記温度に応じてリフレッシュ速度を調整することができる。 （もっと読む）