【課題】読み出し／書き込みアクセスをメモリに対して高速に行なうための技術を提供することを目的とする。
【解決手段】メモリコントローラ４は、ホストシステム１のソフトウェア制御によることなく、メモリコントローラ４のハードウェア制御により、読み出し／書き込みアクセスをメモリ３に対して行なうことができる。また、メモリコントローラ４は、ホストシステム１およびメモリ３のハンドシェイクを解消することにより、ホストシステム１およびメモリ３に対して、それぞれの特性に適したタイミングで処理を行なわせることができる。そのため、メモリコントローラ４は、読み出し／書き込みアクセスを高速に行なうことができるのである。 （もっと読む）

【課題】フラッシュメモリに基づくメモリシステムを提供する。
【解決手段】フラッシュメモリと、中央処理装置と、コピーバックプログラムの動作時に中央処理装置によって設定されるアドレス及び制御レジスタを具備し、ファームウエアの介入なしにレジスタに格納された情報に応じてフラッシュメモリのコピーバックプログラムの動作をハードウェア的に制御するフラッシュコントローラと、を備える。 （もっと読む）

【課題】アウトオブオーダ方式を用いたバスシステムにおいてＣＰＵからメモリに対するアクセスを保証する。
【解決手段】マスタデバイスにデータの書き込みを指示するとともに、メモリに書き込まれたデータにアクセスする制御装置と、メモリ、マスタデバイス、及び制御装置と接続され、当該マスタデバイスから送られたデータを入力する入力部と、入力部の入力回数をカウントする入力カウンタと、入力部に入力されたデータをメモリに出力する出力部と、出力部の出力回数をカウントする出力カウンタと、を有するバスと、マスタデバイス及び制御装置に接続され、入力カウンタの値と出力カウンタの値を比較する比較部と、比較部の比較結果が等しい場合に制御装置に同期通知を通知する同期通知部と、を有する同期装置と、を備え、制御装置は、同期通知が通知された場合に、メモリに書き込まれたデータにアクセスするバスシステム。 （もっと読む）

【課題】直列に出力するデータの並び順を簡単に入れ替えることができる直列インタフェース回路を提供する。
【解決手段】アドレス信号ＡＤでアドレス“Ｘ”を指定してデータ信号ＤＴを出力すると、書き込み制御信号ＷＴのタイミングで送信バッファ１４にデータ信号ＤＴが保持されると共に、ＦＦ１５には“０”の信号ＡＤＹが保持され、選択信号ＳＬは“０”となる。これにより、シフトレジスタ２０からはデータ信号ＤＴのＬＳＢから順番に直列データＳＯが出力される。アドレス信号ＡＤでアドレス“Ｙ”を指定すると、ＦＦ１５には“１”の信号ＡＤＹが保持され、選択信号ＳＬは“１”となる。これにより、シフトレジスタ２０からはデータ信号ＤＴのＭＳＢから順番に直列データＳＯが出力される。 （もっと読む）

【課題】不揮発性メモリからデータが繰り返し読み出されることにより、データが意図せず書き換えられる可能性を回避または低減する技術を提供することを目的とする。
【解決手段】ホストシステム１が今回出力する読み出しアドレスと、ホストシステム１が前回出力した読み出しアドレスが一致する場合には、オペレーション切替要求信号をアドレス比較部３３から入力したアクセスコントローラ部３４は、通常読み出しアクセスからランダム読み出しアクセスにオペレーションを切り替える。すなわち、アクセスコントローラ部３４は、メモリセルアレイ４３に読み出しアクセスすることなく、メモリバッファ部４４に読み出しアクセスする。すると、メモリセルアレイ４３が格納するデータが繰り返し読み出されることにより、意図せず書き換えられる可能性を回避または低減することができる。 （もっと読む）

【課題】メモリに格納されたデータを素早く利用することができる技術を提供することを目的とする。
【解決手段】リードコマンドと対象アドレスとをメモリに供給せずにクロック信号の供給停止と供給再開とを繰り返し実行することによって、連続する複数のアドレスのデータをメモリから取得し、そして、リード要求に応答して、取得されたデータの中から要求されたデータを外部装置に供給する。 （もっと読む）

【課題】実効的な書き込み速度を向上し、長寿命化を行える半導体記憶装置および半導体記憶装置の制御方法を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリ１００を含む半導体記憶装置１０において、一時記憶部２００を設け、外部から送信された書き込みデータを一時記憶部２００に格納する。ＮＡＮＤ型フラッシュメモリ１００のどのブロックに書き込まれるかにより当該書き込みデータをエントリ単位に分類し、当該エントリごとのデータ量、書き込みが行われた順番により、どのエントリをＮＡＮＤ型フラッシュメモリ１００へ書き込むか決定する。 （もっと読む）

【課題】搭載するフラッシュメモリのセクタ容量より小容量のバッファメモリを使用することを可能にした、低コストの記憶装置を提供することである。
【解決手段】記憶装置がホストシステムより受けるメディアセクタアドレスの下位２ビットを、フラッシュメモリのセクタ内のカラムアドレスに対応するデータとして使用する。例えば、フラッシュメモリのセクタ容量が２０４８バイトで記憶装置のセクタ容量が５１２バイトである場合において、データ転送制御部８はメディアセクタアドレスの下位２ビット００、０１、１０，１１が入力されるとそれぞれカラムアドレス０ｈ、２００ｈ、４００ｈ、６００ｈに対応するタイミングでバッファメモリからフラッシュメモリへのデータ転送を開始する。 （もっと読む）

【課題】フラッシュメモリの寿命を効果的に延命する。
【解決手段】コントローラ１６により、上位装置２から書込要求されたデータを、フラッシュメモリ１１に代えてＲＡＭ１４へ当該ホスト書込アドレスごとに別個に書き込むとともに、当該ホスト書込アドレスと当該データのＲＡＭ書込アドレスとの対応関係をアドレステーブル１５Ａへ登録し、データをＲＡＭに書き込む際、アドレステーブル１５Ａにおける当該ホスト書込アドレスに対応するＲＡＭ書込アドレスの登録なしに応じて、ＲＡＭの空き記憶エリアへデータを新規に書き込み、アドレステーブル１５Ａにおける当該ホスト書込アドレスに対応するＲＡＭ書込アドレスの登録ありに応じて、データで当該ＲＡＭ書込アドレスのデータを書き換える。 （もっと読む）

【課題】不揮発性メモリからデータが繰り返し読み出されることにより、データが書き換えられる可能性を回避または低減する技術を提供することを目的とする。
【解決手段】アドレス比較部３３は、ホストシステム１が読み出したデータのアドレスを格納する。また、バッファ部３７は、そのデータをメモリ４から読み出して格納する。ホストシステム１が新たに読み出そうとするデータのアドレスが、アドレス比較部３３がすでに格納しているアドレスに含まれている場合には、ホストシステム１は、新たに読み出そうとするデータを、メモリ４からではなく、バッファ部３７から読み出す。以上の手段により、データが繰り返し読み出されることにより、データが意図せず書き換えられる可能性を回避または低減することができる。 （もっと読む）

【課題】 システムバスとローカルバスの間で高速にデータを転送するデータ転送装置を提供する。
【解決手段】 バスブリッジ１０１がシステムバス１３２とローカルバス１３７との間に接続され、システムバス１３２上で、ＣＰＵ１３３とＩ／Ｏ機器１３６と主記憶装置１３５との間で転送されるデータを連想メモリ制御部１０５を介して連想メモリ１０６に保持し、ローカルバス１３７上のＩ／Ｏ機器１３８からこのデータへのアクセスが生じた場合、連想メモリ１０６からＩ／Ｏ機器１３８にデータを転送する。従って、Ｉ／Ｏ機器１３８から主記憶装置１３５へのデータ転送要求が生じたとき、このデータが連想メモリ１０６に保持されていればシステムバス１３２上でバスサイクルが発生しないので、高速にデータを転送することができる。 （もっと読む）

【課題】フラッシュメモリ装置２０００を制御する応答速度が向上したメモリコントローラ１０００を提供する。
【解決手段】メモリコントローラ１０００は、フラッシュメモリ装置２０００に書き込まれるデータを貯蔵するバッファメモリ１５００と、バッファメモリの読み出し及び書き込み動作を制御するバッファメモリのインターフェース１４００と、ハードウェア的にデータ命令を解釈する命令語の自動処理ユニット１６００を含み、データ命令が書き込み情報を含むとき、命令語の自動処理ユニットは入力されたデータがバッファメモリに貯蔵されたデータと連続性を有するか否かを判断し、連続性があるとき、入力されたデータがバッファメモリに貯蔵されたデータに連続して貯蔵される様にバッファメモリのインターフェースを制御する。 （もっと読む）

【課題】 コンピュータシステム用の高効率の電力管理技術を提供する。
【解決手段】 コンピュータシステムにおける電力管理技術を開示する。例えば、入出力待ち行列（ＩＯＱ）と、プロセッサに結合されたインターフェースと、制御モジュールとを備える装置を提供するとしてよい。インターフェースは、プロセッサの電力状態に関してプロセッサと通信する。制御モジュールは、プロセッサの電力状態の遷移が始まると、ＩＯＱの排出を開始させるとしてよい。制御モジュールは、ＩＯＱの排出処理中、プロセッサの遷移を継続させる。しかし、制御モジュールは、遷移中の特定の時点において、ＩＯＱが空であるか否か判断するとしてよい。制御モジュールは、空であれば、プロセッサの遷移を継続させてよい。制御モジュールは、空でなければ、ＩＯＱが空になるまで、プロセッサの遷移を停止するとしてよい。 （もっと読む）

【課題】データ書き込み速度を向上する。
【解決手段】記憶装置は、データを格納する複数のメモリブロックと、データを一時的に格納するバッファ３２とを含み、かつデータの消去がブロック単位で行われる不揮発性半導体メモリ２２と、一回の書き込みコマンドに対する書き込みデータが所定サイズ以下の場合に、上記書き込みデータをバッファ３２に書き込むコントローラ２１とを含む。 （もっと読む）

データを記憶するためのハイブリッド固体メモリシステムを提供する。この固体メモリシステムは、揮発性固体メモリ、不揮発性固体メモリおよびメモリ制御部を備える。さらに、この固体メモリシステム中にデータを記憶するための方法を提供する。この方法は次のステップを含む。メモリ制御部が書込みコマンドを受け取る。この書込みコマンドに応答して、書込みデータが揮発性メモリ中に記憶される。データ転送要求に応答して、揮発性メモリから不揮発性メモリにデータが転送される。
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【課題】本発明は、効率的にメモリ装置のバンクを使用可能なメモリコントローラを提供することを目的とする。
【解決手段】メモリコントローラは、バスマスタに接続されｋビットのデータを伝送するバスへの接続部と、複数ｍ個のメモリにそれぞれ接続され、各々がｋ／ｍビットの信号を伝送するｍ個の第２のバスへの接続部と、バスマスタから供給される１アクセスに対応するアドレス及びコマンドに応じてｍ個のメモリのうちの１つのメモリに対してｋ／ｍビットのデータを伝送する動作をｍ回実行するよう構成される制御回路と、少なくともｍ回の伝送動作に対応する各ｋ／ｍビットのｍ個のデータを格納するバッファを含むことを特徴とする。 （もっと読む）

【課題】メモリ空間上の二次元のリングバッファ構造におけるアドレスを生成する。
【解決手段】メモリ空間上で二次元のリングバッファ構造を有する画像バッファは、その内部に基準座標が設定される。加算器２４１は画像バッファ内の基準座標のＹ座標値とＹ方向のオフセットとを加算する。剰余算器２４２は加算器２４１の出力を画像バッファのＹ方向のサイズによって割った際の剰余を出力する。乗算器２４３は剰余算器２４２の出力と画像バッファのＸ方向のサイズとを乗算する。加算器２５１は画像バッファ内の基準座標のＸ座標値とＸ方向のオフセットとを加算する。剰余算器２５２は加算器２５１の出力を画像バッファのＸ方向のサイズによって割った際の剰余を出力する。加算器２６１は、画像バッファの開始アドレスと、乗算器２４３の出力と、剰余算器２５２の出力とを加算して、目的データのアドレスとして出力する。 （もっと読む）

【課題】メモリアクセスを伴うデータ処理効率向上に寄与するメモリシステムを提供する。
【解決手段】書換え可能な不揮発性メモリ（２）、バッファメモリ（５）及びコントローラ（４）を有する。コントローラは外部装置に接続される第１データ転送制御部（１１）、不揮発性メモリに接続される第２データ転送制御部（１２）、及び第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に応答してバッファメモリとの間のデータ転送を制御する転送調停部（１３）を有する。前記第１データ転送制御部は外部装置と転送調停部に接続され、転送調停部に転送要求を出力する。第２データ転送制御部は不揮発性メモリと転送調停部に接続され、転送調停部に転送要求を出力する。転送調停部は、第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に対し、バッファメモリに対する書き込みと読み出しの転送を時分割で制御する。 （もっと読む）

【課題】電池不使用、ランダムなライトアクセス可能、実用上の書込回数制限無し、ビット単価が安価といった条件を満たす不揮発メモリシステムおよび不揮発メモリ制御方法を提供する。
【解決手段】ＮＯＲ型のフラッシュメモリからなる第１不揮発メモリ１１と、第１不揮発メモリ１１に記憶されるデータの一部を記憶するためのランダムアクセス可能な第２不揮発メモリ１２（たとえばＦｅＲＡＭで構成）とを設け、制御部１４は、外部からデータのライト命令を受けたとき、そのライトアドレスに対応する前記第１不揮発メモリ１１内の領域にライトデータと同一データが記憶されていないことを条件に、ライトデータをライトアドレスに関連付けて第２不揮発メモリ１２へ書き込むと共に、所定の起動条件の成立時に第２不揮発メモリ１２内のデータをセクタ単位に第１不揮発メモリ１１へ書き移す整合処理を行う。 （もっと読む）

【課題】高速化に有利な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、クロックに応じてデータをインプットまたはアウトプットするメモリセルアレイ２１と、前記メモリセルアレイの書き込みデータを一時的に保持するデータ保持部６０−１、６０−２を備え、前記メモリセルアレイに書き込みを始めるタイミングより少なくとも２クロック以上前に前記データ保持部に書き込みデータを受付可能であるように構成された制御部５２とを具備する。 （もっと読む）