【課題】 入出力データの幅の異なる２つの機能ブロックの通信を可能にする。
【解決手段】 第１周期の第１クロック、第１周期の２倍の第２周期の第２クロックが生成される。第２クロックのハイ、ローの期間の各後半の間のみそれぞれハイを維持する第３、第４クロックが生成される。第１バッファ12は、第１ビット幅でデータを出力する。第１ラッチ71は、第１バッファから第１ビット幅でデータを受け取り、第２周期の第２クロックに合わせて第１ビット幅でデータを出力する。第２ラッチ72は、第１ビット幅で第１ラッチからデータを受け取り、保持している第１データの前半部を第３クロックの立ち上がり時に第１ビット幅の半分の第２ビット幅のデータを出力し、第１データの後半部を第４クロックの立ち上がり時に出力する。第２バッファ21は、第２ビット幅のデータを第２ラッチから受け取る。 （もっと読む）

【課題】セクタ単位にランダムデータ入出力が可能なフラッシュメモリシステムを提供する。
【解決手段】本発明に従うフラッシュメモリ（セルアレイ）と、バッファメモリと、ランダムデータ入出力回路と、そして制御回路と、を備える。ランダムデータ入出力回路は、バッファメモリからセクタ単位にデータを入力されるか、或いはバッファメモリにセクタ単位にデータを出力する。制御回路は、バッファメモリとランダムデータ入出力回路との間に入出力されるデータの順序と回数とをセクタ単位に調整する。これにより、小ブロックフラッシュメモリの制御方式を用いて大ブロックフラッシュメモリを使用することができてデータ貯蔵効率を高めることができる。 （もっと読む）

【課題】書き込み単位の大きな不揮発性メモリを制御するために容量の大きなバッファメモリを搭載した不揮発性記憶装置において、短時間での読み出しデータの出力を実現する。
【解決手段】データを一時的に格納するためにバッファメモリを、外部装置とのデータの転送単位にあわせた第１のバッファメモリと、不揮発性メモリの書き込み単位にあわせた第２のバッファメモリの２段階で構成する。外部からのデータは、第１のバッファメモリと第２のバッファメモリを経由して不揮発性メモリとの間を転送する。第１のバッファメモリは外部装置から印加されるクロックと不揮発性記憶装置内部のクロックとを切り替えて動作する。第２のバッファメモリは不揮発性記憶装置内部のクロックで動作する。 （もっと読む）

【課題】 ＮＡＮＤ型半導体メモリから素材をより高速に読み出すことができる素材サーバおよび素材蓄積方法を提供することを目的とする。
【解決手段】 映像データおよび音声データの少なくとも一方を含む素材を蓄積するＮＡＮＤ型半導体メモリを有する素材サーバ１０で、入力される素材の識別情報を識別し、識別された素材の識別情報に応じて、入力された素材を蓄積するブロックを割り当てし、入力された素材毎に素材をバッファリングする複数のバッファ１３にバッファリングされる容量を監視し、１ページ分の容量がバッファリングされたことが検出されると、割り当てされたブロックに対して、バッファリングされている素材をページ単位で書き込む。 （もっと読む）

【課題】ハイブリッドデータ、コード及びキャッシュ保存のためのNANDベースNOR 及びNANDフラッシュ及びSRAM具備のワンチップ統合メモリシステムの提供。
【解決手段】NANDフラッシュメモリ、NOR フラッシュメモリ及びSRAMを包含し、シングルチップ上に製造されるメモリである。NAND及びNOR メモリのいずれも同じNAND製造プロセスで製造される。これら三つのメモリは該シングルチップの同じアドレスバス、データバス、及びピンを共用する。該アドレスバスはコード、データ及びアドレスの双方向の受け取りと出力に供される。該データバスも双方向のデータの受け取り及び伝送に供される。一つの外部チップイネーブルピン及び一つの外部出力イネーブルピンがこれら三つのメモリに共用されることでシングルチップに必要なピン数を減らす。NAND及びNOR メモリはいずれもデュアル読み出しページバッファとデュアル書き込みページバッファを有し、ロード中読み出しとプログラム中書き込みの動作を行ない、これにより読み出しと書き込み動作を加速する。メモリマップ法が異なるメモリ、状態レジスタ、及びデュアル読み出しページバッファ又はデュアル書き込みページバッファの選択のために使用される。 （もっと読む）

【構成】Ｆ／Ｆ回路２２〜３６および分配器３８〜５２は、入力端子２０によって取り込まれたデータＡ〜Ｐのうち先行する８ワードのデータＡ〜Ｈの各々を１６ビットの部分データＡ１〜Ｈ２に分割する。一方、ＳＲＡＭ５４は、入力端子２０によって取り込まれたデータＡ〜Ｐのうち後続する８ワードのデータＩ〜Ｐを一時的に保持する。分配器５８は、ＳＲＡＭ５４から読み出された８ワードのデータＩ〜Ｐの各々を１６ビットの部分データＩ１〜Ｐ２に分割する。セレクタ７８は、こうして生成された部分データＡ１〜Ｐ２を時分割態様でＳＤＲＡＭに向けて出力する。
【効果】回路規模を抑えつつ、入力データのビット幅よりも小さいビット幅を有するＳＤＲＡＭに対して入力データを転送することができる。 （もっと読む）

【課題】上書き不可能な不揮発性メモリにおけるブロック移動を伴うデータ書き込み処理の効率化、高速化をなし得るメモリシステムを提供すること。
【解決手段】同一論理ブロックが第１および第２のメモリの各１つの物理ブロックと対応付けられるように論理ブロックと第１および第２のメモリの物理ブロックとの対応を管理し、同一論理ブロックで対応付けられた物理ブロック間ではデータが記憶されるページが重複しないように同一論理ブロックに含まれるページのデータを記憶し、第１のメモリに対して行う処理と、第２のメモリに対して行う処理とを並行に実行する。 （もっと読む）

【課題】初期アクセスレイテンシによるデータ処理速度の低下を低減するとともに無駄なメモリアクセスの発生しない情報処理システムを提供する。
【解決手段】情報処理システムは、連続する複数回のデータ読み出し命令を出力する際に転送状態信号を合わせて出力し、ある１つのデータ読み出し命令に対して少なくとも１つのデータ読み出し命令が後続することを転送状態信号により示すマスタモジュールと、上記ある１つのデータ読み出し命令と転送状態信号とをマスタモジュールから受信すると、転送状態信号に応答して、上記ある１つのデータ読み出し命令に後続する少なくとも１つのデータ読み出し命令に対応するデータをメモリから読み出して保持するとともに、上記ある１つのデータ読み出し命令に対応するデータをマスタモジュールに供給するメモリコントローラを含むことを特徴とする。 （もっと読む）

【課題】 半導体メモリのアクセス効率を向上し、システムの性能を向上する。
【解決手段】 並べ替え判定部は、半導体メモリのアクセス単位である少なくとも１つのメモリブロックをラップアクセスするためのアクセス要求アドレスが、メモリブロックの先頭アドレスと異なるときに並べ替え信号を活性化する。アドレス変換部は、並べ替え信号が活性化されたときに、メモリブロックの先頭アドレスをアクセス開始アドレスに設定する。リードデータ並び替え部は、並べ替え信号が活性化されたときに、アクセス開始アドレスに応じて半導体メモリから順次に読み出されるリードデータを、アクセス要求アドレスに対応するリードデータを先頭にして並び替える。バス出力部は、並び替えられたリードデータを外部リードバスに出力する。この結果、半導体メモリのアクセス効率を向上でき、システムの性能を向上できる。 （もっと読む）

【課題】演算装置よって処理されるマルチチャネルのオーディオデータが格納されている外部メモリと演算装置との間にキャッシュメモリシステムを配置する場合、キャッシュメモリと外部メモリとの間のデータ転送効率の悪化を抑制する。
【解決手段】オーディオデータ転送装置４０は、バッファメモリ４５及び先読み部４４を有する。先読み部４４は、外部メモリ１に格納されているｎ個のチャネル（ただし、ｎは２以上の整数）のオーディオデータのうち少なくとも一部をバッファメモリ４５へ転送する処理を制御する。さらに、先読み部４４は、ｎ個のチャネルのオーディオデータのうち演算装置３０によって処理されるｍ個のチャネル（ただし、ｍは１以上、ｎ以下の整数）に応じて、ｍ個のチャネルのオーディオデータを外部メモリ１とバッファメモリ４５の間で転送する際のデータ転送サイズを調整する。 （もっと読む）

【課題】従来のインタフェースの機器との接続互換性を保ちつつ、データ転送速度を向上できるメモリデバイスおよびメモリデバイス制御装置を提供する。
【解決手段】メモリデバイス１０３とホスト装置１０１の間に介在するメモリデバイス制御装置１０２は、クロック信号に同期してメモリデバイスとの間でデータを転送するデータ転送手段１２３を備える。データ転送手段１２３は、クロック信号の立ち上がりエッジ及び立下りエッジの一方に同期してデータを転送するシングルエッジ同期モード、または、立ち上がりエッジと立下りエッジとの双方に同期してデータを転送するダブルエッジ同期モードに対応する。メモリデバイス１０３がバスマスタとして動作してデータ転送を行う際、データ転送手段１２３はメモリデバイスに対してダブルエッジ同期モードでデータ転送を行う。 （もっと読む）

本開示は、ホストデバイスに動作可能に接続される周辺不揮発性記憶デバイスでキャッシングポリシーおよび／またはキャッシュフラッシングポリシーを実施する方法、デバイスおよびコンピュータ可読媒体に関する。一部の実施形態では、ホストデバイスから周辺記憶デバイスによって他のデータが受信された過去の速度、および／または受信された連続するホスト書き込み要求間の過去の平均時間間隔、および／またはデータが不揮発性メモリに書き込まれるべき評価された速度、および／またはホストが記憶レディ／ビジーフラグを読み出したことが周辺不揮発性メモリデバイスによって検出されることに従って周辺不揮発性記憶デバイス内の不揮発性メモリのキャッシュ領域にデータが記憶される。一部の実施形態では、過去の速度および／または過去の平均時間間隔に従って不揮発性メモリのキャッシュ記憶領域から主記憶領域にデータがコピーされる。
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【課題】ガベージコレクションを行わないで、データを書き込むときのＩＯＰＳ性能を向上させること。
【解決手段】ホストからの第１データを、記録媒体を構成するブロックＢｌｏｃｋ１〜３のうちＢｌｏｃｋ３のページに書き込むステップと、不使用ページに基づいて選択されたＢｌｏｃｋ１のページに記録された第２データをバッファに書き込むステップと、Ｂｌｏｃｋ１のページに記録されたデータを消去するステップと、その第２データをＢｌｏｃｋ１のページに再度書き込むステップとを備えている。このとき、その不使用ページは、データが書き込まれていないページ、または、他のページに書き込まれたデータが書き込まれているページを示している。このような記録方法によれば、ガベージコレクションを行わないで、ブロックに記録されたデータを消去する回数を低減することができる。 （もっと読む）

【課題】フラッシュ式格納システムにてページディファレンシャルロギングと呼ばれる効率的なデータ格納方法を提案する。
【解決手段】ページディファレンシャルロギングでは、フラッシュメモリー内のオリジナルページとメモリー内の最新ページとの差異であるディファレンシャルのみが記録される。ディファレンシャルは、ページがメモリー上で更新される度に計算されて記録されるのではなく、更新ページをフラッシュメモリーに反映する必要がある時にのみ計算されて記録される。このため、データの変更部分と非変更部分を含むページ全体を記録する既存のページ方式や、ページ内の変更事項の記録をすべて維持する既存のログ方式と異なる。フラッシュメモリードライバーを変更して既存のディスク式ＤＢＭＳをフラッシュ式ＤＢＭＳとして再使用できるのでＤＢＭＳに独立的な方法であり、書き込み演算の回数を減らしてフラッシュメモリーの寿命を伸ばす。 （もっと読む）

【課題】ソリッドステートドライブ（ＳＳＤ）に含まれるＤＲＡＭバッファの管理において、ＳＳＤに含まれた複数のメモリによる複数のポインタのうち代表ポインタを選定して代表ポインタに対するアクセスのみを管理することによって、ポインタ管理の複雑性を減らすこと。
【解決手段】ＳＳＤコントローラが開示される。当該ＳＳＤコントローラは、ホストからデータの読み出し命令が送信される場合に、少なくとも１つのメモリによってデータがバッファに記録完了する時点をチェックして少なくとも１つの第１ポインタのうち代表ポインタを選定し、前記代表ポインタに基づいて第２ポインタを参照して前記バッファから前記データを読み出してホストに送信する。 （もっと読む）

【課題】記憶装置の良好ブロックをより有効に利用すること。
【解決手段】記憶領域を複数のメモリブロックに区切られたフラッシュメモリ１４に対して、所定のメモリブロック群ごとにデータの書き込みを行うアクセス制御装置であって、メモリブロックごとに、当該メモリブロックが、データの記録が可能な良好ブロックであるか或いはデータの記録が不可能な不良ブロックであるかを示す記録可否情報を記憶し、この記録可否情報に基づき、当該メモリブロック群の良好ブロックに対してのみデータを書き込む。 （もっと読む）

【課題】数十年以上の単位で記録データを長期的に安定に保存でき、しかも保存データを確実に読み出し可能なメモリ装置を提供する。
【解決手段】第１回路２００は、データ記録回路２１０と、第２回路３００からの読み出しまたは書き込み指示を受けて、アドレス信号に応じてデータ記録回路に対するデータの書き込みおよび読み出し制御を行う書き込み読み出し制御回路２３０と、を含み、第２回路３００は、第１回路とのデータ転送制御を行うデータ転送制御回路３１０と、データ転送制御回路の作業用メモリ３２０と、を含み、データ転送制御回路３１０は、第１回路２００のデータ記録回路２１０への書き込みデータを、いったん作業用メモリ３２０に蓄積し、蓄積したデータを順次に第１回路側の書き込み読み出し制御回路２３０に転送する。 （もっと読む）

【課題】面積オーバヘッドや消費電力を低く抑えたマイクロプロセッサを提供する。
【解決手段】本発明は、データ配列単位での順次処理が可能なマイクロプロセッサであって、フェッチされた命令がデータのロード命令である場合に、指定されたデータを含んだデータ列をメモリ幅単位でデータメモリ１６からロードし、また、命令の解析結果に基づいて、ロードしたデータ列のうち、次回のロード命令で指定される予定のデータを特定するロードストアユニット１４と、ロードストアユニット１４により特定されたデータを記憶するデータ一時記憶部１７と、を備える。 （もっと読む）

【課題】バッファＳＲＡＭの個数を減らしてチップ面積を削減することが可能なデータ処理装置を提供すること。
【解決手段】データ処理装置１は、ＳＤＲＡＭ５の領域のいずれをＩＰ（２−１〜２−ｍ，３−１〜３−ｎ）のそれぞれに割付けるかを示す情報を保持するＳＤＲＡＭアドレス割付けレジスタ１８と、バッファＳＲＡＭ１２および１５の領域のいずれをＩＰ（２−１〜２−ｍ，３−１〜３−ｎ）のそれぞれに割付けるかを示す情報を保持するバッファＳＲＡＭアドレス割付けレジスタ１７とを含む。バスＩ／Ｆ１６は、ＳＤＲＡＭアドレス割付けレジスタ１８およびバッファＳＲＡＭアドレス割付けレジスタ１７を参照してＳＤＲＡＭ５から読み出したデータをバッファＳＲＡＭ１５に格納する。したがって、ＩＰ毎にバッファＳＲＡＭを持たせる必要がなくなり、少数のバッファＳＲＡＭに統合することが可能となる。 （もっと読む）

【課題】データの並べ替えによるバス転送の効率向上を実現することのできるバス装置を得る。
【解決手段】インオーダ対応バスマスタ２−１からの転送データにＩＤを付加し、ＩＤをＩＤキュー部７で保持する。転送制御部８は、ＩＤキュー部７のＩＤとバススレーブ３−１、３−２からの転送データのＩＤが一致した場合はあて先のバスマスタに転送する。一致しない場合は後で転送するとしてトランザクションキュー部９に蓄積する。トランザクションキュー部９の転送データのＩＤとＩＤキュー部７のＩＤが一致した場合、転送制御部８はその転送データをあて先のバスマスタに転送する。 （もっと読む）