【課題】論理回路の増大を抑制しながら列変換モードを拡張可能な列変換回路を提供すること。
【解決手段】変換後の列数Ｎを設定する列変換モード設定部１１と、Ｍ個のメモリ１２と、各メモリ１２におけるライトアドレスを生成するとともに次のＭ列入力データの書込位置を示すようライトアドレスを更新するライトアドレス生成部１３と、Ｍ列入力データの各ビットを、各メモリ１２のライトアドレスの位置に書き込むライトデータ制御部１４と、Ｍ個のメモリ１２のうちＮ個を示す選択信号を生成するとともに次の他のＮ個を示すよう選択信号を更新する選択信号生成部１５と、選択信号が示すＮ個の各メモリ１２におけるリードアドレスを生成するリードアドレス生成部１６と、リードアドレス生成部１６を制御するリードアドレス更新制御部１７と、選択信号およびリードアドレスに従いＭ個のメモリ１２からＮ列データを読み出すデータ選択出力部１８とを備える。 （もっと読む）

【課題】スペクトラム拡散クロックに基づき動作する第1の回路ユニットとPLLクロックに基づき動作する第2の回路ユニットとの間で通信を行う場合，クロック乗り換え処理によるデータ通信のレイテンシを小さくし，単位時間当たりのデータ通信量の低下を防止する電子機器を提供する。
【解決手段】検出部5は，スペクトラム拡散クロックの周波数とPLLクロックの周波数との周波数差が第1の所定範囲内か否かを検出する。バスブリッジ部3は，周波数差が第1の所定範囲内の場合に，第1の回路ユニット1と第2の回路ユニット2との間で同期通信を実行し，周波数差が第1の所定範囲外の場合に，第1の回路ユニット1と第2の回路ユニット2との間で非同期通信を実行する。 （もっと読む）

【課題】バイト単位のデータ転送を実現しようとするとＦＩＦＯ等の使用するハードウェアの規模が大きくなる。
【解決手段】ライト用バイトイネーブル保持回路１０は、ＦＩＦＯ４０の最新のライトアドレスに書き込まれているデータのバイトイネーブルを保持し、リード用バイトイネーブル保持回路２０は、１タイミング前のライトデータのバイトイネーブルまたは該バイトイネーブルと１タイミング前の自保持内容との論理和または１タイミング前の自保持内容を保持する。バイト読出し判定フラグ５０は、リードデータのバイトイネーブルを解読してＦＩＦＯの１ワード分の全バイト読出しであるか否かを示す。否のとき、セレクタ５０３は、回路２０の保持内容、全バイト読出しであるときは回路１０が保持しているバイトイネーブルを選択して、リードデータのバイトイネーブルとする。 （もっと読む）

【課題】 回路規模を減らしつつ、読み出し対象に対するリードアクセスを正確に行えるようにする。
【解決手段】 読み出し対象であるレジスタ２０１から現在のリードアクセスによって出力されたデータである現アドレスのデータを、必要に応じて補正してエンジンＣＰＵ１２へ出力する出力データ補正部１０２と、それから送られてくる出力データを、次の出力データが出力データ補正部１０２から送られてくるまで保持する出力データ保持部１０３と、レジスタ２０１からの１リードアクセス前にアクセスされたアドレスのデータである１アクセス前データと出力データ保持部１０３からのデータである保持データとを比較し、その比較結果に基づいて桁上がりの有無を判定する桁上がり判定部１０４とを設け、出力データ補正部１０２は、桁上がり判定部１０４によって桁上がりが有ると判定された場合に、上記現アドレスのデータに対して１デクリメントを行う。 （もっと読む）

【課題】複数の異なるバスプロトコルのスレーブバスを有し、簡易な構成によってマスタ装置からスレーブ装置へのアクセスを分割することのできるバスシステムを提供する。
【解決手段】複数個のスレーブバス６０〜６３は、それぞれが、少なくとも１つのスレーブと接続され、互いに異なるバスプロトコルを有する。複数個のスレーブＩＦ１２，１４，１６，１８は、それぞれが、マスタバス５８、および１つのスレーブバスに接続される。バス制御部８は、アドレスマップに基づいて、アクセス対象のスレーブのアクセスビット幅を特定する。バス制御部８は、マスタ２，４，６からのアクセス要求ビット幅がアクセス対象のスレーブのアクセスビット幅よりも大きいか否かを判断する。バス制御部８は、大きい場合には、複数回に分けてスレーブＩＦ１２，１４，１６，１８を介してアクセス対象のスレーブにアクセスする。 （もっと読む）

【課題】未使用の記憶領域の生成を防ぐ
【解決手段】第１処理装置、第２処理装置、第１記憶装置、及び第２記憶装置に対してデータを入出力する入出力制御装置であって、第１処理装置が出力する第１データを分割するデータ分割部と、分割した第１データを、第１記憶装置及び第２記憶装置にそれぞれ格納するとともに、第２処理装置が出力し且つ第１データよりビット数が少ない第２データを、第１記憶装置及び第２記憶装置の何れか１つに格納する格納制御部と、を備える入出力制御装置が提供される。 （もっと読む）

【課題】バスの動作タイミングを適切に調整することができるデータ通信制御装置の提供。
【解決手段】本発明によるデータ通信制御装置は、ＣＰＵコア１０と周辺機器６０の間にバスブリッジ２０を備え、前記ＣＰＵコアと前記バスブリッジの間は、高速バス７０で接続され、前記周辺機器と前記バスブリッジの間は、低速バス７２で接続され、前記周辺機器から前記バスブリッジを介して前記ＣＰＵコアへデータを送信する際に、前記周辺機器から前記バスブリッジへの前記低速バスによるデータの送信方法を、シリアル通信とパラレル通信の間で動的又は静的に切り換える切換制御部３０，６２Ａを備えることを特徴とする。 （もっと読む）

ローカルデバイスにおいて使用するためのインターフェースは、少なくとも３つのデータ転送速度にプログラマブルに構成可能な送信機部分と、少なくとも３つのデータ転送速度にプログラマブルに構成可能な受信機部分と、少なくとも３つのデータ転送速度のうちの最も可用性のある１つである単一のデータ転送速度において、遠隔デバイスと通信するために、送信機部分および受信機部分を構成するように、送信機部分および受信機部分に動作可能に接続されている自動速度交渉モジュールとを含む。データ転送速度は、送信機データパス幅および受信機データパス幅を調節し、送信機データパスおよび受信機データパスの周波数を調節し、オーバーサンプリングすることによって、調節することができる。
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【課題】ホストとクライアントの間を、ホスト側のＯＳ進化などで実質的にスポイルされない形で結ぶ。
【解決手段】一実施の形態に係るデータ処理システムは、８ビット以上の外部データを扱うホスト１００を、８ビット単位の内部データおよび８ビットの内部アドレスを用いて１以上のクライアント６００につなぐ構成を持つ。このシステムにおいて、接続部５００を介して変換モジュール３００Ｓに複数のクライアント６００が接続される場合には、これら複数クライアントのうち、前記内部アドレスにより特定された１つ（ターゲットＩ／Ｏボード）が、変換モジュール３００Ｓと情報交換できるように構成される。ここで、ホスト１００は、変換モジュール３００Ｓに対して、前記内部アドレスの８ビット空間の１箇所を指定し、指定したアドレス空間に対してデータの送受を行う。指定されたアドレス空間に接続されたターゲットＩ／Ｏボードは、受け取ったデータに対して自身の処理を行う。 （もっと読む）

【課題】高周波数狭帯域ＣＰＵと低周波数広帯域バスとの間の帯域幅ボトルネックを解消することができる帯域幅同期化回路及び帯域幅同期化方法とこれを含むデータプロセッシングシステムを提供する。
【解決手段】帯域幅同期化回路はアップサイザー及びシンクダウン部を含む。アップサイザーは第１クロックによって作動するシンクパッカー及びシンクアンパッカーを含む。シンクダウン部はアップサイザーと接続され、第１クロックの周波数より低い周波数の第２クロックに応答してアップサイザーのデータに対してシンクダウン動作を実行する。 （もっと読む）

本発明は、医療デバイスとコンピュータシステムとの間の通信のためのインターフェースデバイスおよび方法に関する。いくつかの実施形態では、インターフェースデバイスは、変換デバイスおよび／またはプロセッサ送受信機と、変換デバイスと電気通信するメモリとを備え、メモリは、変換デバイスおよび／またはプロセッサ送受信機に医療デバイスとの通信方法を命令するためのデータを含む。一実施形態において、プロセッサ送受信機は、マイクロコントローラを備える。
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【課題】ＳＡＴＡのデバイスとＰＡＴＡのホストとをＰＡＴＡ／ＳＡＴＡ変換チップを用いて接続する際に、手動でのＢＩＯＳ設定を行わなくとも、ＰＡＴＡバスでの転送速度がＰＡＴＡ／ＳＡＴＡ変換チップが本来発揮可能な転送速度よりも小さくなることを防ぐ。
【解決手段】Ｇ経路を介して接続されたホストモードのＰＡＴＡ／ＳＡＴＡ変換チップ３１とデバイスモードのＰＡＴＡ／ＳＡＴＡ変換チップ３２とに接続されたマイコン回路３３がＩｄｅｎｔｉｆｙコマンドを出力し、返信を受信したら、ＰＡＴＡ転送能力が最高速度値に設定されたＩｄｅｎｔｉｆｙＤｅｖｉｃｅデータをＰＡＴＡ／ＳＡＴＡ変換チップ３２に出力する。ＰＡＴＡ／ＳＡＴＡ変換チップ３２は、受信したＩｄｅｎｔｉｆｙＤｅｖｉｃｅデータのＰＡＴＡ転送速度値と自らのＰＡＴＡバス側の転送速度値とを比較し、その値が小さい方をＰＡＴＡバス側の転送速度値としてマイコン回路３３に設定させる。 （もっと読む）

【課題】各バス、ホストＰＣ、メモリデバイスの特性に合わせて最適な動作モードで動作可能とすることができる。
【解決手段】メモリデバイスが接続されたことを認識した時に、メモリデバイスに対してデバイス情報を要求するデバイス情報要求部と、デバイス情報要求部で取得したデバイス情報に基づき、メモリデバイスの拡張機能を有効化する拡張機能有効化部とを備えている。メモリデバイス制御装置は、メモリデバイスにおける拡張機能を用いてメモリデバイスへアクセスを行う。 （もっと読む）

【課題】データ信号やアドレス信号の構成ビット数が多くても、それら信号を伝送するマルチプレックスバスの構成伝送線数を少なくして、マルチプレックスバス内の構成伝送線の同長配線性を高めて、それにより、マルチプレックスバス接続距離が伸長しても、また、バスクロックが高速化しても、そのことによる動作上への影響を軽減して、信頼性の高いバスシステムを構築する。
【解決手段】バス幅構成ｋビット（２ｍと２ｎの共通約数）のマルチプレックスバス内において、２ｍビット構成のアドレス信号をパラレル伝送ビット数をｋビットとして（２ｍ／ｋ）バスサイクルに時分割してシリアル伝送し、２ｎビット構成のデータ信号をパラレル伝送ビット数をｋとして（２ｎ／ｋ）バスサイクルに時分割してシリアル伝送するバスシステム。 （もっと読む）

【課題】シリアル転送インターフェースのデータ転送性能を容易に向上させることができるバススイッチ，電子機器及びデータ転送方法を提供することを目的とする。
【解決手段】メモリ制御手段１０３と、複数の処理制御手段１０４，１０６との間に設けられたシリアル転送インターフェースのバススイッチ１０７であって、処理制御手段１０４，１０６との間で行うデータ送受信を制御する第一のデータ送受信手段２０２，２０３と、メモリ制御手段１０３との間で行うデータ送受信を制御する第二のデータ送受信手段２０１と、第一のデータ送受信手段２０２，２０３と第二のデータ送受信手段２０１との接続を切り替える切替手段とを有し、第一のデータ送受信手段２０２，２０３は、処理制御手段１０４，１０６からの１回の命令によりメモリ１０２との間で転送可能なデータ量以上の容量のバッファ２０４，２０５を有することにより上記課題を解決する。 （もっと読む）

【課題】複数種類のビット幅のデータを、効率的に直交変換して転送することのできる直交変換回路を提供する。
【解決手段】４面の２ポート直交変換メモリ（ＴＭ０−ＴＭ３）を設ける。これらの直交変換メモリに対し、システム側との間のデータ転送用のデータバス（５０）と、主演算回路側とのデータ転送を行なうデータバス（５５）を設ける。システムバス側制御部（６０）において、これらの直交変換メモリとの間でバス接続およびアドレスシーケンスをデータビット幅に応じて更新して、順次データを転送する。主演算ブロック側制御部（６５）において、これらの直交変換メモリから、データビット幅に応じてバス接続を切換え、またデータ配列を６４ビットバッファ（６８）を用いて調整して、偶数データおよび奇数データの組を、主演算ブロックとの間で転送する。 （もっと読む）

【課題】データの転送効率を向上させたバスシステムを提供する。
【解決手段】データ幅が３２ビットのマスタ１０Ａ，１０Ｂと、マスタ１０Ａ，１０Ｂが接続されるマスタ側バス２０Ａ，２０Ｂと、データ幅が６４ビットのスレーブ５０と、スレーブ５０が接続されるスレーブ側バス４０と、マスタ側バス２０Ａ，２０Ｂとスレーブ側バス４０が接続されるバス調停器３０とを備える。そのバス調停器３０は、アドレス生成器３１によって、マスタ１０ＡのアドレスＡに対応したスレーブ５０のアドレスＣＡを生成するとともに、マスタ１０ＢのアドレスＢに対応したスレーブ５０のアドレスＣＢを生成し、スレーブ５０に対して、データＡ，ＢをそれらアドレスＣＡ，ＣＢに書き込む。 （もっと読む）

【課題】配線混雑によりチップ面積が大きくなるのを防止するようにバスを構成して制御するバス制御装置を提供すること。
【解決手段】調停部２１は、複数のマスタ１〜Ｎ（１−１〜１−Ｎ）からのアクセス要求を調停する。スレーブアクセス制御部２３は、スレーブ４に対して調停部２１によって調停されたアクセスを行なう。そして、バス制御装置２が片方向のリードバスＲＤとライトバスＷＤ１〜ＷＤＮとによって複数のマスタ１〜Ｎ（１−１〜１−Ｎ）と接続され、ライトバスＷＤ１〜ＷＤＮのバス幅がリードバスＲＤのバス幅よりも狭くなるように構成される。したがって、配線混雑によりチップ面積が大きくなるのを防止することが可能になるという効果がある。 （もっと読む）

【課題】パラレルＡＴＡとシリアルＡＴＡのバスブリッジ機能を実現しながらホストとシリアルＡＴＡデバイスとの間の転送の整合性についても適正に維持する。
【解決手段】データ転送制御装置はＰＡＴＡＩ／Ｆ１０とＳＡＴＡＩ／Ｆ５０とシーケンスコントローラ３０を含む。ＰＡＴＡＩ／Ｆ１０はタスクファイル・レジスタＴＦＲ１２を有する。ＳＡＴＡＩ／Ｆ５０はホスト２によりアイデンティファイ・デバイス・コマンドが発行された場合に、それに対応するレジスタＦＩＳをデバイス５に送信する。シーケンスコントローラ３０は、アイデンティファイ・デバイス・コマンドの返値であるアイデンティファイ・デバイス情報が設定されたデータＦＩＳを受信した場合に、アイデンティファイ・デバイス情報の書き換え処理を行う。 （もっと読む）

【課題】パラレルＡＴＡとシリアルＡＴＡのバスブリッジ機能を実現しながら初期化シーケンス処理についても適正に実現する。
【解決手段】データ転送制御装置は、ＰＡＴＡバスに接続されるＰＡＴＡＩ／Ｆ１０と、ＳＡＴＡバスに接続されるＳＡＴＡＩ／Ｆ５０と、転送シーケンス制御を行うシーケンスコントローラ３０を含む。シーケンスコントローラ３０は、ＳＡＴＡのデバイス４に代わって初期化シーケンス管理を代行する初期化シーケンス管理部３４を含む。初期化シーケンス管理部３４は、マスタ・スレーブ設定端子（ＣＳＥＬ）によりデータ転送制御装置がマスタ側に設定された場合には、ハードリセット後にスレーブ検知処理と自己診断処理を行い、マスタ・スレーブ設定端子によりデータ転送制御装置がスレーブ側に設定された場合には、ハードリセット後にスレーブ検知信号、自己診断信号の制御を行う。 （もっと読む）