電子機器
【課題】スペクトラム拡散クロックに基づき動作する第1の回路ユニットとPLLクロックに基づき動作する第2の回路ユニットとの間で通信を行う場合，クロック乗り換え処理によるデータ通信のレイテンシを小さくし，単位時間当たりのデータ通信量の低下を防止する電子機器を提供する。
【解決手段】検出部5は，スペクトラム拡散クロックの周波数とPLLクロックの周波数との周波数差が第1の所定範囲内か否かを検出する。バスブリッジ部3は，周波数差が第1の所定範囲内の場合に，第1の回路ユニット1と第2の回路ユニット2との間で同期通信を実行し，周波数差が第1の所定範囲外の場合に，第1の回路ユニット1と第2の回路ユニット2との間で非同期通信を実行する。
【解決手段】検出部5は，スペクトラム拡散クロックの周波数とPLLクロックの周波数との周波数差が第1の所定範囲内か否かを検出する。バスブリッジ部3は，周波数差が第1の所定範囲内の場合に，第1の回路ユニット1と第2の回路ユニット2との間で同期通信を実行し，周波数差が第1の所定範囲外の場合に，第1の回路ユニット1と第2の回路ユニット2との間で非同期通信を実行する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，回路ユニット間でバス転送を実行する電子機器に関する。
【背景技術】
【０００２】
電子機器の処理能力の向上を図るための手法として，電子機器のクロックを高速化させる手法がある。このクロックの高速化に伴い，高速化されたクロックの高調波を一要因とする電磁波輻射(EMI:ElectroMagnetic Interference)が悪化する傾向にある。
【０００３】
電磁波輻射を抑制するために，スペクトラム拡散クロック生成回路(SSCG:Spread Spectrum Clock Generator)を搭載した電子機器が提案されている。スペクトラム拡散クロック生成回路は，クロックの周波数を微少変動させて周波数の拡散(スペクトラム拡散とも言う)を行うものである。このスペクトラム拡散により，クロックの周波数(基本波)のピークだけでなく，高調波のピークを抑圧することができる。その結果，電子機器の電磁波輻射が大幅に抑制される。
【０００４】
ところで，電子機器内には複数の回路ユニット(回路ブロックとも言う)が設けられている。この回路ユニットには，例えば，電子機器の制御を実行するCPUなどの制御用の回路ユニット，さらに，リソースとして計時処理を実行するタイマ用の回路ユニット，通信処理を実行する通信用の回路ユニットなどがある。なお，通信用の回路ユニットには，例えばUART(Universal Asynchronous Receiver Transmitter)がある。
【０００５】
タイマ用の回路ユニットは，高精度の計時が要求されるので，クロックの周波数が変動しない高精度のクロックに基づき動作する必要がある。同じく，通信用の回路ユニットは，高精度のタイミング調整が要求されるので，高精度のクロックに基づき動作する必要がある。そのため，これらの回路ユニットは，周波数が変動するスペクトラム拡散クロックではなく，位相同期回路(PLL:Phase Locked Loop)が生成する一定の周波数を有するクロック(以下,PLLクロックと記す)に基づき動作する必要がある。一方，高精度の計時，高精度のタイミング調整が要求されない回路ユニット，例えば制御回路ユニットは，スペクトラム拡散クロックに基づき動作する。
【０００６】
スペクトラム拡散クロックに基づき動作する第1の回路ユニットとPLLクロックに基づき動作する第2の回路ユニットの間で通信を行う場合を想定する。この場合，第1の回路ユニットと第2の回路ユニットは，両回路ユニットの間に設けられた非同期通信用の非同期ブリッジ部(非同期バスブリッジとも言う)を介して通信を実行する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開2006-195948号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
非同期ブリッジ部は，いわゆるクロック乗り換え処理を行うことにより，第1の回路ユニットと第2の回路ユニットとの通信をブリッジする。すなわち，非同期ブリッジ部は，スペクトラム拡散クロックに同期して第1の回路ユニットから送出されるデータをラッチし，PLLクロックに同期して第2の回路ユニットに出力する処理を実行する。また，非同期ブリッジ部は，PLLクロックに同期して第2の回路ユニットから送出されるデータをラッチし，スペクトラム拡散クロックに同期して第1の回路ユニットに出力する処理を実行する。
【０００９】
このようなクロック乗り換え処理を行う場合，クロック乗り換え処理によるデータ通信のレイテンシが大きくなり，第1の回路ユニットと第2の回路ユニットにおける単位時間当たりのデータ通信量が低下する。
【００１０】
そこで，本発明の目的は，スペクトラム拡散クロックに基づき動作する第1の回路ユニットとPLLクロックに基づき動作する第2の回路ユニットとの間で通信を行う場合，クロック乗り換え処理によるデータ通信のレイテンシを小さくし，単位時間当たりのデータ通信量の低下を防止する電子機器を提供する。
【課題を解決するための手段】
【００１１】
電子機器の第1の側面は，第2の周波数を基準にして周波数が変動する第1の周波数を有する第1のクロックを生成する第1のクロック生成回路と，
前記第2の周波数を有する第2のクロックを生成する第2のクロック生成回路と，
前記第1のクロックに基づき動作する第1の回路ユニットと，
前記第2のクロックに基づき動作する第2の回路ユニットと，
前記第1の回路ユニットと前記第2の回路ユニットとを接続するバスと，
前記第1の周波数と前記第2の周波数との周波数差が第1の所定範囲内か否かを検出する検出部と，
前記周波数差が前記第1の所定範囲内の場合に，前記第1の回路ユニットと前記第2の回路ユニットとの間で同期通信を実行する同期バスと，前記周波数差が前記第1の所定範囲外の場合に，前記第1の回路ユニットと前記第2の回路ユニットとの間で非同期通信を実行する非同期ブリッジ部とを有するバスブリッジ部と
を有する。
【発明の効果】
【００１２】
第1の側面によれば，スペクトラム拡散クロックに基づき動作する第1の回路ユニットとPLLクロックに基づき動作する第2の回路ユニットとの間で通信を行う場合であっても，単位時間当たりのデータ通信量の低下を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施の形態の電子機器のブロック図である。
【図２】バスブリッジ部のブロック図である。
【図３】非同期ブリッジ部のブロック図である。
【図４】PLLクロックの周波数およびスペクトラム拡散クロックの周波数の時間変化を示す図である。
【図５】PLL回路のブロック図である。
【図６】SSCG回路のブロック図である。
【図７】電圧制御発振器に入力される発振器制御電圧と，発振器制御電圧に応じて電圧制御発振器が出力するクロックの周波数との関係を示す図である。
【図８】検出部の動作を説明する図である。
【図９】検出部のブロック図の一例である。
【図１０】検出部のブロック図の他の例である。
【図１１】検出部の動作を説明する他の図である。
【図１２】バス制御部のバス制御を説明する第1のフロー図である。
【図１３】バス制御部のバス制御を説明する第2のフロー図である。
【図１４】バス制御部のバス制御を説明するタイミングチャートである。
【図１５】図1で説明した基準電圧供給部のブロック図である。
【図１６】電圧生成部のブロック図である。
【図１７】電圧選択用テーブルの一例を示す図である。
【発明を実施するための形態】
【００１４】
図1は，本実施の形態の電子機器のブロック図である。電子機器Eの制御回路ユニット(第1の回路ユニット)1は，CPU，バスB1に対するバスインターフェイスなどを有する。なお，制御回路ユニット1は，メモリなどを有し，ユニット内のバスを介して，CPUとメモリとを接続してもよい。制御回路ユニット1は，第2の周波数を基準として周波数が変動する第1の周波数を有する第1のクロックに基づき動作する。第1のクロックは，例えばスペクトラム拡散クロックSSCGCLKである。
【００１５】
周辺回路ユニット(第2の回路ユニット)2は，タイマ用の回路ユニットや，通信用の回路ユニットであり，バスB2に対するバスインターフェイスなどを有する。周辺回路ユニット2は，第2の周波数を有する第2のクロックに基づき動作する。第2のクロックは，例えばPLLクロックPLLCLKである。この場合，第2の周波数は，一定の周波数である。
【００１６】
バスB1は，制御回路ユニット1と，バス制御部4や基準電圧供給部6とを接続するバスである。バスB2は，周辺回路ユニット2とバスブリッジ部3とを接続するバスである。バスB3は，バスブリッジ部3とバス制御部4とを接続するバスである。すなわち，バスB1，B2，B3は，制御回路ユニット1と周辺回路ユニット2とを接続するバスである。
【００１７】
バスブリッジ部3は，制御回路ユニット1と周辺回路ユニット2との間のバス通信をブリッジする。
【００１８】
図2は，バスブリッジ部3のブロック図である。バスB21，B22は，バスB2に対応し，バスB31，バスB32はバスB3に対応する。
【００１９】
バスB31，B22は，制御回路ユニット1と周辺回路ユニット2との間で同期通信を実行する同期バスである。バスB31は，非同期ブリッジ部31の入力端子，セレクタ32の入力端子に接続する。また，バスB22は，非同期ブリッジ部33の入力端子，セレクタ34の入力端子に接続する。
【００２０】
非同期ブリッジ部31，33は，制御回路ユニット1と周辺回路ユニット2との間で非同期通信を実行するバスブリッジである。非同期ブリッジ部31の出力は，バスBN1を介してセレクタ32に入力される。非同期ブリッジ部33の出力は，バスBN2を介してセレクタ34に入力される。
【００２１】
バスB31，非同期ブリッジ部31，バスBN1,セレクタ32，バスB21が，制御回路ユニット1から周辺回路ユニット2へのバス通信を実行する。一方，バスB22，非同期ブリッジ部33，バスBN2,セレクタ34，バスB32が，周辺回路ユニット2から制御回路ユニット1へのバス通信を実行する。
【００２２】
セレクタ32は，バス制御部4から入力されたバス切り換え信号BCHGに基づき，同期バスB31からの入力と非同期ブリッジ部31の出力端子に接続するバスBN1からの入力の何れかを選択し，バスB21に出力する。すなわち，セレクタ32は，同期通信に切り換えるように指示するバス切り換え信号BCHGに応答して，同期バスB31からの入力をバスB21に出力する。また，セレクタ32は，非同期通信に切り換えるように指示するバス切り換え信号BCHGに応答して，非同期ブリッジ部31からの入力をバスB21に出力する。
【００２３】
セレクタ34は，バス切り換え信号BCHGに基づき，同期バスB22からの入力と非同期ブリッジ部33の出力端子に接続するバスBN2からの入力の何れかを選択し，バスB32に出力する。すなわち，セレクタ34は，同期通信に切り換えるように指示するバス切り換え信号BCHGに応答して，同期バスB22からの入力をバスB32に出力する。また，セレクタ34は，非同期通信に切り換えるように指示するバス切り換え信号BCHGに応答して，非同期ブリッジ部33からの入力をバスB32に出力する。
【００２４】
すなわち，バスブリッジ部3は，制御回路ユニット1と周辺回路ユニット2とが同期して動作している同期期間の場合に，制御回路ユニット1と周辺回路ユニット2との間で同期通信を行う同期バスB31,B22と，制御回路ユニット1と周辺回路ユニット2とが非同期で動作している非同期期間の場合に，制御回路ユニット1と周辺回路ユニット2との間で非同期通信を行う非同期ブリッジ部31，33とを有する。この同期期間は,スペクトラム拡散クロックSSCGCLKの周波数とPLLクロックPLLCLKの周波数との周波数差がPLLクロックPLLCLKの周波数を基準として所定範囲内にある期間である。この非同期期間は，スペクトラム拡散クロックSSCGCLKの周波数とPLLクロックPLLCLKの周波数との周波数差がPLLクロックPLLCLKの周波数を基準として所定範囲外にある期間である。
【００２５】
図3は，非同期ブリッジ部31のブロック図である。なお，図3に示す非同期ブリッジ部は，一例であり,他にも様々な非同期ブリッジ部が提案されている。入力部311は，スペクトラム拡散クロックSSCGCLKに基づき動作し，バスB31から入力される制御コマンドやデータ(以下,通信データと記す)をバスB311を介して出力部312に入力する。出力部312は，PLLクロックPLLCLKに基づき動作し，バスB311から入力される通信データをバスBN1に出力する。
【００２６】
非同期ブリッジ部31は，非同期通信に切り換えるように指示するバス切り換え信号BCHGがバス制御部4から入力されると，このバス切り換え信号BCHGに応答して起動する。そして，入力部311は，バスB31から入力される所定量の通信データをスペクトラム拡散クロックSSCGCLKの立ち上がりに同期してラッチする。また，出力部312は，入力部311にラッチしている通信データを出力部312に入力するように指示する旨を示す信号CS1を出力する。
【００２７】
入力部311は，この信号CS1に応答して，ラッチしている通信データを，スペクトラム拡散クロックSSCGCLKの立ち上がりに同期して出力部312に入力する。出力部312は，入力部311から入力された通信データをPLLクロックPLLCLKの立ち上がりに同期して取り込み，バスBN1に出力する。同時に，通信データの取り込みが成功した旨を示す信号CS1を入力部311に出力する。入力部311は，この信号CS1に応答して，バスB31から次の通信データを取り込みラッチする。このようにして，非同期ブリッジ部31は，非同期通信を実行する。なお，非同期ブリッジ部33も同様の構成を有する。
【００２８】
図1の説明に戻る。バス制御部4は，バスB1，バスB3，制御回路ユニット1，バスブリッジ部3に対する各種制御を実行する。例えば，バス制御部4は，制御回路ユニット1にバスB1に対する通信データの出力を一時停止するように指示するレディ信号RDYや，バスブリッジ部3に同期通信，非同期通信を切り換えるように指示するバス切り換え信号BCHGを出力する。
【００２９】
検出部5は，例えば,スペクトラム拡散クロックSSCGCLKを生成するSSCG回路と，PLLクロックPLLCLKを生成するPLL回路とを有し，スペクトラム拡散クロックSSCGCLKの周波数とPLLクロックPLLCLKの周波数との周波数差が第1の所定範囲内か否かを検出する。なお，検出部5の内部にSSCG回路，PLL回路を設けず，検出部5の外部に設けてもよい。
【００３０】
基準電圧供給部6は，検出部5に第1の基準電圧Vr1，第2の基準電圧Vr2を供給する。第1の基準電圧Vr1，第2の基準電圧Vr2については後述する。
【００３１】
なお，信号線BC1は，制御回路ユニット1と，バス制御部4や基準電圧供給部6とがバスB1の制御信号を送受信するための信号線である。信号線BC2は，周辺回路ユニット2とバスブリッジ部3とがバスB2の制御信号を送受信するための信号線である。信号線BC3は，バスブリッジ部3とバス制御部4とがバスB3の制御信号を送受信するための信号線である。これら信号線BC1〜BC3の代わりに，バスB1〜B3を利用してもよい。また，制御回路ユニット1と検出部5とをバス，信号線を介して接続してもよい。
【００３２】
図4は，PLLクロックPLLCLKの周波数およびスペクトラム拡散クロックSSCGCLKの周波数の時間変化を示す図である。縦軸は周波数を示し，横軸は時間を示す。符号PFは，PLLクロックPLLCLKの周波数を示し，一定である。符号SSFは，スペクトラム拡散クロックSSCGCLKの周波数を示す。スペクトラム拡散クロックSSCGCLKの周波数SSFはPLLクロックPLLCLKの周波数PFを中心に変動し，その形状は三角波の形状である。すなわち，スペクトラム拡散クロックSSCGCLKの周波数SSFはPLLクロックPLLCLKの周波数PFを所定の変調周波数に基づき三角変調されたものである。この変調周波数は，初期設定では例えば4KHzである。
【００３３】
符号P0で示す時間では，周波数SSFと周波数PFとが一致し，スペクトラム拡散クロックSSCGCLKの立ち上がりタイミングと，PLLクロックPLLCLKの立ち上がりタイミングが一致する。符号P1で示す期間は，スペクトラム拡散クロックSSCGCLKの変調周波数の逆数であり変調周期を示す。この変調周期は，例えば250μsecである。
【００３４】
図1の検出部5は，周波数SSFと周波数PFとの周波数差DFが所定範囲RF内か否かを検出する。すなわち，検出部5は，周波数SSFと周波数PFとの周波数差DFが，周波数PFを基準として所定範囲RF内か否かを検出する。所定範囲RFの最小値を符号RF1で示し，所定範囲RFの最大値を符号RF2で示す。所定範囲RFは第1の所定範囲である。
【００３５】
周波数SSFと周波数PFとの周波数差DFが所定範囲RF内にある期間では，周波数SSFを有するスペクトラム拡散クロックSSCGCLKに基づき動作する制御回路ユニット1と，周波数PFを有するPLLクロックPLLCLKに基づき動作する周辺回路ユニット2とが同期して動作している同期期間と見なす。この同期期間は，時間T0〜T1，時間T2〜T3で示す期間である。
【００３６】
検出部5は，同期期間においてはその旨を示す信号CDをバス制御部4に出力する。バス制御部4は，この信号CDに応答して,同期通信に切り換えるように指示するバス切り換え信号BCHGをバスブリッジ部3に出力する。バスブリッジ部3は，このバス切り換え信号BCHGに応答して，図2で説明したように，同期通信を実行する。
【００３７】
一方，周波数SSFと周波数PFとの周波数差DFが所定範囲RF外にある期間では，制御回路ユニット1と，周辺回路ユニット2とが非同期で動作している非同期期間と見なす。この非同期期間は，時間T1〜T2，時間T3〜T4で示す期間である。
【００３８】
検出部5は，非同期期間においてはその旨を示す信号CDをバス制御部4に出力する。バス制御部4は，この信号CDに応答して,非同期通信に切り換えるように指示するバス切り換え信号BCHGをバスブリッジ部3に出力する。バスブリッジ部3は，このバス切り換え信号BCHGに応答して，図2で説明したように，非同期通信を実行する。
【００３９】
本実施の形態によれば，バスブリッジ部3は，非同期期間においては制御回路ユニット1と周辺回路ユニット2との間で非同期通信を実行し，同期期間においては制御回路ユニット1と周辺回路ユニット2との間で同期通信を実行することができる。
【００４０】
図4の符号P1で示した変調周期において，制御回路ユニット1と周辺回路ユニット2との通信を非同期通信で行う場合を想定する。ここで，1コマンドが1クロックであるとする。この場合，PLLクロックPLCKLの周波数を80MHz，変調周波数を4KHzとすると，スペクトラム拡散クロックSSCGCLKのクロック数は約20,000クロックである。そして，非同期通信を行う場合，バスに対する1アクセスに要する待ち時間(ウェイトクロック数)は10クロック程度ある。従って，変調周期P1においては，制御回路ユニット1は，バスB1に対して約2000回のアクセスが可能である。
【００４１】
一方，本実施の形態の電子機器Eにより，変調期間P1において，制御回路ユニット1と周辺回路ユニット2との通信を，変調期間P1の1/3を同期通信，変調期間P1の2/3を非同期通信で行う場合を想定する。この場合，前述の例では，制御回路ユニット1は，同期通信を行う同期期間において6666アクセス(20000/3)，非同期通信を行う非同期期間において1333アクセス(20000-6666)/10))がバスB1に対して可能である。すなわち，制御回路ユニット1は，変調期間P1において，合計7999回のアクセスがバスB1に対して可能である。なお，非同期通信と同期通信とを切り換える時間については含めていない。
【００４２】
このように，本実施の形態の電子機器Eによれば，非同期通信のみでバス通信を行う場合と比べて，制御回路ユニット1と周辺回路ユニット2との間で単位時間当たり約4倍(7999/2000)のデータ通信が可能になる。その結果，本実施の形態の電子機器Eは，クロック乗り換え処理によるデータ通信のレイテンシを小さくし，単位時間当たりのデータ通信量の低下を防止することができる。
【００４３】
次に，検出部5が，スペクトラム拡散クロックSSCGCLKの周波数SSFとPLLクロックPLLCLKの周波数PFとの周波数差DFが所定範囲RF内か否かを検出する方法の一例について説明する。
【００４４】
図5は，PLL回路(第2のクロック生成回路)のブロック図である。PLL回路7は，基準クロックRCLKと，PLLクロックPLLCLKをN×P分周したクロックNPPCLK（フィードバッククロックとも言う）との位相差が小さくなるように，PLLクロックPLLCLKの位相を制御する。PLL回路7は，この制御により，基準クロックRCLKと同じ位相で，基準クロックRCLKを周波数逓倍したPLLクロックPLLCLKを出力する。すなわち，PLL回路7は，一定の周波数にロックしたPLLクロックPLLCLKを出力する。
【００４５】
PLL回路7の位相比較器(PFD:Phase Frequency Detector)71は，基準クロックRCLKと1/N分周器76の出力クロックNPPCLKとの位相差を比較し，位相差に応じた位相差信号PHSを生成し，チャージポンプ72に出力する。
【００４６】
チャージポンプ72は，位相差信号PHSに応じてLPF73のキャパシタ(図示しない)に電荷を供給し，または，位相差信号PHSに応じてLPF73のキャパシタから電荷を引き抜く。
【００４７】
LPF(Low Pass Filter)73は，キャパシタを有し，キャパシタに蓄積された電荷により生じた電圧を発振器制御電圧Vp(第2の発振器制御電圧)として電圧制御発振器74に出力する。また，LPF73は，発振器制御電圧Vpを図9に示す電圧差検出部51に出力する。
【００４８】
電圧制御発振器(VCO:Voltage Controlled Oscillator)74は，発振器制御電圧Vpに応じてPLLクロックPLLCLKを生成する。電圧制御発振器74は，例えば，発振器制御電圧Vpの増加に比例して周波数が高くなるPLLクロックPLLCLKを生成する。
【００４９】
1/P分周器75は，PLLクロックPLLCLKをP分の1に分周したクロックPPCLKを生成し，1/N分周器76に出力する。
【００５０】
1/N分周器76は，クロックPPCLKをN分の1に分周したNPPCLKを生成し，位相比較器71に出力する。
【００５１】
すなわち，PLL回路7は，発振器制御電圧Vpに応じて第2のクロック(PLLクロック)を生成する電圧制御発振器74を有する第2の位相同期回路である。
【００５２】
図6は，SSCG回路(第1のクロック生成回路)のブロック図である。
【００５３】
SSCG回路8の位相比較器81，チャージポンプ82，LPF83，電圧制御発振器84，1/P分周器85は，図2の位相比較器71，チャージポンプ72，LPF73，電圧制御発振器74，1/P分周器75と同機能を有する。LPF83は，発振器制御電圧Vs(第1の発振器制御電圧)を電圧制御発振器84に出力する。また，LPF83は，発振器制御電圧Vsを図9に示す電圧差検出部51，または，図10に示すバイアス電圧生成部55に出力する。
【００５４】
電圧制御発振器84は，発振器制御電圧Vsに応じてスペクトラム拡散クロックSSCGCLKを生成する。1/P分周器85は，スペクトラム拡散クロックSSCGCLKをP分の1に分周したクロックPPCLKを生成し，N分周_変調器86に出力する。
【００５５】
N分周_変調器86は，クロックPPCLKをN分の1に分周したクロックNPPCLKを生成する際に，例えばこの分周比を微少変動させてスペクトラム拡散クロックSSCGCLKの周波数を変調(変動)させる。なお，スペクトラム拡散クロックSSCGCLKの周波数を変調させるために，例えば,発振器制御電圧Vsを微少変動させてもよい。 また，電圧制御発振器84が，スペクトラム拡散クロックSSCGCLKを生成する際に，このスペクトラム拡散クロックSSCGCLKの周波数を変調してもよい。
【００５６】
すなわち，SSCG回路8は，発振器制御電圧Vsに応じて第1のクロック(スペクトラム拡散クロック)を生成する電圧制御発振器84と，スペクトラム拡散クロックの周波数がPLLクロックPCLKの周波数を基準にして変動するように変調を行う変調器86とを有する第1の位相同期回路である。このとき，変調器は，PLLクロックPCLKの周波数を中心にして，スペクトラム拡散クロックSSCGCLKの周波数を変動させることが好ましい。
【００５７】
図7は，電圧制御発振器に入力される発振器制御電圧と，発振器制御電圧に応じて電圧制御発振器が出力するクロックの周波数との関係を示す図である。縦軸はクロックの周波数を示し，横軸は発振器制御電圧VCOを示す。図7に示すように，発振器制御電圧と電圧制御発振器が出力するクロックの周波数とは比例関係にある。
【００５８】
図7によれば，PLL回路7のPLLクロックPLLCLKの周波数が例えば320MHZでロックされた場合，PLL回路7の電圧制御発振器74に入力される発振器制御電圧Vpは7mvとなる。また，SSCG回路8のスペクトラム拡散クロックSSCGCLKの周波数が，PLLクロックPLLCLKの周波数320MHZを基準にして304MHZ〜336MHZの範囲で変動するとする。この範囲に対応する，SSCG回路8の電圧制御発振器84に入力される発振器制御電圧Vsは，符号P2に示す範囲の電圧である。また，図4に示した所定範囲RFに対応する発振器制御電圧の範囲は，符号RVに示す範囲の電圧である。
【００５９】
すなわち，発振器制御電圧が一意に定まれば，クロックの周波数も一意に定まる。そのため，検出部5は，例えば，発振器制御電圧Vsと発振器制御電圧Vpとの電圧差が所定の範囲内か否かを検出することにより，スペクトラム拡散クロックSSCGCLKの周波数SSFとPLLクロックPLLCLKの周波数PFとの周波数差DFが所定範囲RF内か否かを検出できる。
【００６０】
図8は，検出部5の動作を説明する図である。図8(A)は，発振器制御電圧Vp，発振器制御電圧Vsの時間変化を示す図であり，縦軸は電圧を示し，横軸は時間を示す。符号RVは，図4で説明した所定範囲RFに対応する第2の所定範囲RVの電圧を示す。所定範囲RVの最小値は(発振器制御電圧Vp-基準電圧Vr1)であり，所定範囲RVの最大値は(発振器制御電圧Vp+基準電圧Vr2)である。符号Vd，Vd’は，発振器制御電圧Vsと発振器制御電圧Vpとの電圧差を示す。なお，符号P3で示す時間では，発振器制御電圧Vpと発振器制御電圧Vsとが一致，すなわち，図4で説明したようにスペクトラム拡散クロックSSCGCLKの周波数SSFとPLLクロックPLLCLKの周波数PFとが一致する。
【００６１】
図8(B)は，検出部5が出力する信号CDを示す図である。
【００６２】
図9は，検出部5のブロック図の一例である。
【００６３】
電圧差検出部51は，図5に示したPLL回路7のLPF73から入力される発振器制御電圧Vpと図6に示したSSCG回路8のLPF83から入力される発振器制御電圧Vsとの電圧差を検出する。ここでは，発振器制御電圧Vs-発振器制御電圧Vpを電圧差Vdとして検出し，発振器制御電圧Vp-発振器制御電圧Vsを電圧差Vd’として検出する。そして，電圧差検出部51は，電圧差Vdを比較器52の非反転入力端子(+端子)に入力し，電圧差Vd’を比較器53の非反転入力端子に入力する。
【００６４】
比較器52は，非反転入力端子に入力された電圧差Vdと反転入力端子(-端子)に入力された基準電圧Vr2とを比較し比較結果信号CMP1をOR回路54に入力する。比較器53は，反転入力端子に入力された基準電圧Vr1と非反転入力端子に入力された電圧差Vd’とを比較し比較結果信号CMP2をOR回路54に入力する。
【００６５】
OR回路54は，比較結果信号CMP1と比較結果信号CMP2との論理和をとり，信号CDをバス制御部4に出力する。
【００６６】
検出部5は，発振器制御電圧Vsが発振器制御電圧Vpを基準として所定範囲RV内であれば，すなわち，電圧差Vd，電圧差Vd’が所定範囲RV内であれば，ローレベルの信号CDをバス制御部4に出力する。検出部5がローレベルの信号CDを出力する期間は，時間T0〜T1，時間T2〜T3で示す期間であり，この期間は同期期間である。一方，検出部5は，発振器制御電圧Vsが所定範囲RV外であれば，すなわち，電圧差Vd，電圧差Vd’が所定範囲RV外であれば，ハイレベルの信号CDをバス制御部4に出力する。検出部5がハイレベルの信号CDを出力する期間は，時間T1〜T2，時間T3〜T4で示す期間であり，この期間は非同期期間である。
【００６７】
なお，比較器52，53のオフセット電圧は1mv程度である。また，例えば，PLLクロックPLLCLKの周波数を基準に±5%の範囲で変調して，スペクトラム拡散クロックSSCGCLKを生成する場合，発振器制御電圧Vsの変動幅は10mv程度である。
【００６８】
従って，比較器52，53は，それぞれ前記の比較結果信号CMP1，CMP2の出力が可能である。
【００６９】
図10は，検出部5のブロック図の他の例である。
【００７０】
バイアス電圧生成部55は，図6に示したSSCG回路8のLPF83から入力される発振器制御電圧Vsの直流成分をカットするキャパシタCと，直流成分がカットされた発振器制御電圧Vsに印加するバイアス電圧Vbを生成するバイアス電圧生成回路55aとを有する。このバイアス電圧Vbは，図5の発振器制御電圧Vpに対応する電圧である。
【００７１】
バイアス電圧生成部55は，バイアス電圧Vbが印加された発振器制御電圧Vs’を，図9で説明したように,比較器52の非反転入力端子，および，比較器53の反転入力端子に入力する。
【００７２】
図11は，検出部5の動作を説明する他の図である。図11(A)は，発振器制御電圧Vs’の時間変化を示す図であり，縦軸は電圧を示し，横軸は時間を示す。符号Vbはバイアス電圧を示す。図11(B)は，検出部5が出力する信号CDを示す図である。
【００７３】
検出部5は，発振器制御電圧Vs’がバイアス電圧Vbを基準として所定範囲RV内であれば(Vr1≦発振器制御電圧Vs’≦Vr2)，すなわち，発振器制御電圧Vs’とバイアス電圧Vbとの電圧差が所定範囲RV内であれば，ローレベルの信号CDをバス制御部4に出力する。検出部5がローレベルの信号CDを出力する期間は，時間T0〜T1，時間T2〜T3で示す期間である。
【００７４】
一方，検出部5は，発振器制御電圧Vs’がバイアス電圧Vbを基準として所定範囲RV外であれば(発振器制御電圧Vs’＞Vr2,または，発振器制御電圧Vs’＜Vr1)，すなわち，発振器制御電圧Vs’とバイアス電圧Vbとの電圧差が所定範囲RV外であれば，ハイレベルの信号CDをバス制御部4に出力する。検出部5がハイレベルの信号CDを出力する期間は，時間T1〜T2，時間T3〜T4で示す期間である。
【００７５】
バス制御部4は，検出部5から入力された信号CDのレベル変化に応じて，バスブリッジ部3に，同期通信，非同期通信を切り換えるように指示するバス切り換え信号BCHGをバスブリッジ部3に出力する。すなわち，信号CDが立ち下がると，バス制御部4は，この信号の立ち下がりに応答し，同期通信に切り換えるように指示するバス切り換え信号BCHGをバスブリッジ部3に出力する。信号CDが立ち上がると，バス制御部4は，この信号の立ち上がりに応答し，非同期通信に切り換えるように指示するバス切り換え信号BCHGをバスブリッジ部3に出力する。
【００７６】
バス制御部4のバス制御について，図12〜図14を用いて説明する。なお，以下の説明では，信号CDが立ち上がる場合，すなわち，バスブリッジ部3が，同期通信から非同期通信に切り換える場合を説明する。なお，信号CDが立ち下がる場合には，バスブリッジ部3は，図3で説明したように，非同期通信から同期通信に切り換える。
【００７７】
図12は，バス制御部4のバス制御を説明する第1のフロー図，図13は，バス制御部4のバス制御を説明する第2のフロー図である。
【００７８】
図14は，バス制御部4のバス制御を説明するタイミングチャートである。図14(A)〜図14(C)は，それぞれ，上から順にスペクトラム拡散クロックSSCGCLKの波形，バスアクセスデータ，切り換え指示信号CD，レディ信号RDYの波形，バス切り換えタイミングを示す。
【００７９】
図12のステップS1:検出部5から入力される信号CDが立ち上がると，バス制御部4は，制御回路ユニット1がバスB1にアクセスしデータ送信を実行しているか否かを判定する。すなわち，バス制御部4は，バスB1に対するバスアクセスが有るか否かを判定する。
【００８０】
バス制御部4が，バスアクセス無しと判定した場合(ステップS1/NO)，ステップS2に移る。
【００８１】
ステップS2:バス制御部4は，バスブリッジ部3に，非同期通信に切り換えるように指示するバス切り換え信号BCHGを出力し，バスの切り替えを開始させる。バスブリッジ部3は，このバス切り換え信号BCHGに応答して，非同期ブリッジ部31，33を動作させて，非同期通信を実行する。
【００８２】
バス制御部4が，バスアクセス有りと判定した場合(ステップS1/NO)，ステップS3に移る。
【００８３】
ステップS3:バス制御部4は，バスブリッジ部3が，非同期通信，同期通信の切り換え処理を実行中か，すなわちバスを切り換え中か否かを判定する。
【００８４】
バス制御部4が，バスブリッジ部3がバスを切り換え中でないと判定した場合(ステップS3/NO)，ステップS4に移る。
【００８５】
ステップS4:バス制御部4は，制御回路ユニット1が，連続してバスB1にアクセスしデータ通信を実行するか否かを判定する。すなわち，バス制御部4は，バスB1に対して連続してバスアクセスが有るか否かを判定する。
【００８６】
図14（A)に示すように,制御回路ユニット1が，バスB1にアクセスし，単発のライトコマンドCMD1に次いで，このライトコマンドCMD1に対応する書き込みデータDATA1を出力する場合には，バス制御部4は，バスB1に対して連続してバスアクセスが無いと判定する。一方，図14（C)に示すように,制御回路ユニット1が，バスB1にアクセスし，ライトコマンドCMD1，このライトコマンドCMD1に対応する書き込みデータDATA1，ライトコマンドCMD2，このライトコマンドCMD2対応する書き込みデータDATA2を出力する場合には，バス制御部4は，バスB1に対して連続してバスアクセスが有ると判定する。
【００８７】
バス制御部4が，バスB1に対して連続してバスアクセスが無いと判定した場合(ステップS4/NO)，バス制御部4は，制御回路ユニット1によるバスアクセスが完了したか否かを判定する(ステップS5)。バス制御部4は，このバスアクスが完了するまで待ち状態に入り(ステップS5/NO)，このバスアクセスが完了すると(ステップS5/YES)，ステップS2に移る。この場合，ステップS2において，図14(A)に示す時間TA21において，バスブリッジ部3に，非同期通信に切り換えるように指示するバス切り換え信号BCHGを出力する。
【００８８】
バスブリッジ部3が，バスを切り換え中の場合(ステップS3/YES)，図13のステップS6に移る。ステップS3でYESの場合を，図14(B)を参照して説明する。ステップS3でYESの場合とは，例えば，時間TB21で信号CDが立ち上がり，バス制御部4が，時間TB22で，バスブリッジ部3に非同期通信に切り換えるように指示するバス切り換え信号BCHGを出力した。しかし，バスブリッジ部3が非同期通信に切り換える処理を完了する前に，制御回路ユニット1が制御コマンドCD1，データDATA1を出力する場合である。この場合，バス制御部4は，以下に説明するように，制御回路ユニット1にバスアクセスの一時停止を指示する。
【００８９】
ステップS6:バス制御部4は，制御回路ユニット1からのアクセス信号をラッチする。図14(B)において，アクセス信号であるライトコマンドCMD1をラッチする。
【００９０】
ステップS7:バス制御部4は，レディ信号RDYを立ち下げる。制御回路ユニット1は，このレディ信号RDYの立ち下げに応答して，待ち状態に遷移し，ライトコマンドCMD1に対応する書き込みデータDATA1の出力を一時停止する(バスアクセスの一時停止)。
【００９１】
バス制御部4は，バスブリッジ部3によるバス切り替えが完了したか否かを判定する(ステップS8)。バス制御部4は，このバス切り換えが完了するまで待ち状態に入り(ステップS8/NO)，このバス切り換えが完了すると(ステップS8/YES)，ステップS9に移る。
【００９２】
ステップS9:バス制御部4は，レディ信号RDYを立ち上げて，アクセス信号を受け付ける。制御回路ユニット1は，このレディ信号RDYの立ち上げに応答して，待ち状態から復帰し，ライトコマンドCMD1に対応する書き込みデータDATA1の出力を再開する。
【００９３】
図12のステップS4において，バス制御部4が，バスB1に対して連続してバスアクセスが有る判定した場合(ステップS4/YES)，図12のステップS10に移る。
【００９４】
ステップS10:バス制御部4は，ステップS6と同様に，制御回路ユニット1からのアクセス信号をラッチする。図14(C)において，アクセス信号であるライトコマンドCMD2をラッチする。
【００９５】
ステップS11:バス制御部4は，ステップS7と同様に，時間TC21でレディ信号RDYを立ち下げる。制御回路ユニット1は，このレディ信号RDYの立ち下げに応答して，待ち状態に遷移し，ライトコマンドCMD2に対応する書き込みデータDATA2の出力を一時停止する(バスアクセスの一時停止)。
【００９６】
ステップS12:バス制御部4は，ステップS2と同様に，バスブリッジ部3に，非同期通信に切り換えるように指示するバス切り換え信号BCHGを出力し，バスの切り替えを開始させる。図14(C)の例では, バス制御部4は，レディ信号RDYが立ち下がった時間TC21と同じタイミングで，このバス切り換え信号BCHGを出力する。
【００９７】
バス制御部4は，バスブリッジ部3によるバス切り替えが完了したか否かを判定する(ステップS13)。バス制御部4は，このバス切り換えが完了するまで待ち状態に入り(ステップS13/NO)，このバス切り換えが完了すると(ステップS13/YES)，ステップS14に移る。
【００９８】
ステップS14:バス制御部4は，レディ信号RDYを立ち上げて，アクセス信号を受け付ける。制御回路ユニット1は，このレディ信号RDYの立ち上げに応答して，待ち状態から復帰し，ライトコマンドCMD2に対応する書き込みデータDATA1の出力を再開する。
【００９９】
以上説明したように，バス制御部4は，バスのアクセス状況を監視し，バスブリッジ部3に対して同期通信，非同期通通信の切り替えを適切に制御する。
【０１００】
図15は，図1で説明した基準電圧供給部6のブロック図である。基準電圧供給部6は，所定範囲RVの最小値を示す第1の基準電圧Vr1と，所定範囲RVの最大値を示す第2の基準電圧Vr2を検出部5に供給する。基準電圧供給部6は，異なる値の基準電圧を検出部5に供給することができる。その結果，同期期間，非同期期間をバス通信において最適な期間に調整することができる。
【０１０１】
ASW(Analog Switch)61は，外部から入力された外部入力電圧Vex1，Vex2,または，ハイインピーダンス信号Hzを出力する。基準電圧供給部6は，外部入力電圧Vex1，Vex2を検出部5に供給する第1のモードを実行する。
【０１０２】
電圧生成部A621は，電圧V1，または，ハイインピーダンス信号Hzを出力する。同じく，電圧生成部B622〜N62nは，それぞれ電圧V2〜Vnを出力する。または，電圧生成部B622〜N62nは，前記の電圧出力の代わりに，ハイインピーダンス信号Hzを出力する。
【０１０３】
図16は，電圧生成部A621のブロック図である。電圧生成部A621の分圧抵抗Ra1，Ra2は，電源電圧VDDとグランドGNDとの間に設けられ,分圧電圧V1をASW621aに出力する。ASW621aは，デコーダ636が出力する信号DS1に応答して,分圧電圧V1を出力する。ASW621aは，信号DS1の入力がない場合には，ハイインピーダンス信号Hzを出力する。電圧生成部A621以外の電圧生成部B622〜N62nも，電圧生成部A621と同様に分圧抵抗と，ASWとを有し，それぞれ電圧V2〜Vnを出力する。
【０１０４】
図15の説明に戻る。選択部63は，電圧V1〜Vnの中から何れかを選択し，検出部5に供給する。
【０１０５】
電圧選択レジスタ631は，複数の電圧V1〜Vnの中から検出部5に供給する電圧を選択する第1の電圧選択信号S1x(xは1〜n)が設定されるレジスタである。電圧選択信号S1xはユーザにより外部，例えば制御回路ユニット1から設定可能である。基準電圧供給部6は，電圧選択信号S1xに基づき複数の電圧V1〜Vnの何れかを検出部5に供給する第2のモードを実行する。
【０１０６】
PLL周波数設定レジスタ632は，PLLクロックPLLCLKの周波数が設定されるレジスタである。変調値設定レジスタ633は，N分周_変調器86の変調値が設定されるレジスタである。変調値設定レジスタ633の変調値，PLL周波数設定レジスタ632のPLLクロックPLLCLKの周波数は，外部，例えば制御回路ユニット1から設定可能である。
【０１０７】
電圧算出部634は，変調値設定レジスタ633の変調値，PLL周波数設定レジスタ632のPLLクロックPLLCLKの周波数に対応して第2の電圧選択信号S2xが記録された電圧選択用テーブルを有する。
【０１０８】
図17は，電圧選択用テーブルの一例を示す図である。図17に示す電圧選択用テーブルには，N分周_変調器86に設定される周波数の変調値に対応してPLL回路7が生成可能な複数のPLLクロックPLLCLKの周波数が記録されている。さらに，電圧選択用テーブルには，複数のPLLクロックPLLCLKの周波数毎に，第1の基準電圧Vr1，第2の基準電圧Vr2に対応する電圧選択信号S21〜S2n(S2x)が記録されている。
【０１０９】
基準電圧供給部6は，電圧選択信号S2xに基づき複数の電圧V1〜Vnの何れかを検出部5に供給する第3のモードを実行する。
【０１１０】
セレクタ635は，電圧選択レジスタ631の電圧選択信号S1x，電圧算出部634の電圧選択信号S2xの何れかを選択し，デコーダ636に出力する。
【０１１１】
デコーダ636は，セレクタ635から入力された選択信号をデコードし，この電圧選択信号に対応する基準電圧を生成する電圧生成部に，この基準電圧を出力するように指示する信号DSxを出力する。
【０１１２】
モード設定レジスタ64は，第1〜第3のモードの実行を選択するモード選択信号が設定されるレジスタである。基準電圧供給部6は，モード選択信号に基づき，第1〜第3のモードの何れかを実行する。モード選択信号は，ユーザにより外部，例えば制御回路ユニット1から設定可能である。
【０１１３】
制御回路ユニット1が，基準電圧供給部6に第1のモードを実行させる場合を説明する。制御回路ユニット1は，モード設定レジスタ64にモード選択信号M1を設定する。モード設定レジスタ64は，モード選択信号M1が設定されると，モード選択信号M1をASW61，セレクタ635に出力する。ASW61は，モード選択信号M1が入力されると，外部から入力された第1の外部入力電圧Vex1を基準電圧Vr1として検出部5に出力する。
【０１１４】
次いで，第1の外部入力電圧Vex1よりも高い第2の外部入力電圧Vex2を基準電圧Vr2として検出部5に出力する。セレクタ635は，モード選択信号M1が入力された場合，セレクト処理を実行しない。この電圧出力により，外部入力電圧Vex1，Vex2，すなわち基準電圧Vr1,Vr2が検出部5に供給される。
【０１１５】
なお，太線で示すラインLは，基準電圧Vr1の供給用ライン，基準電圧Vr2の供給用ラインの2本のラインを有し，前述の例では，外部入力電圧Vex1は基準電圧Vr1の供給用ラインを介して検出部5に供給され, 外部入力電圧Vex2は基準電圧Vr2の供給用ラインを介して検出部5に供給される。
【０１１６】
制御回路ユニット1が，基準電圧供給部6に第2のモードを実行させる場合を説明する。ここでは，基準電圧Vr1，Vr2として電圧V1，V2を検出部5に供給する場合を例示する。制御回路ユニット1は，例えば,モード設定レジスタ64にモード選択信号M2を設定し，さらに，電圧選択レジスタ631に電圧選択信号S1x(xは1,2)を設定する。
【０１１７】
モード設定レジスタ64は，モード選択信号M2が設定されると，モード選択信号M2をASW61，セレクタ635に出力する。ASW61は，モード選択信号M2が入力されると，ハイインピーダンス信号Hzを出力する。電圧選択レジスタ631は，電圧選択信号S1xをセレクタ635に出力する。セレクタ635は，モード選択信号M2が入力されると，電圧選択レジスタ631から出力された電圧選択信号S1xをデコーダ636に出力する。
【０１１８】
デコーダ636は，電圧選択信号S11に対応する電圧V1を生成する電圧生成部A621に，電圧V1を出力するように指示する信号DS1を出力する。電圧生成部A621のASW621aは，信号DS1に応答して，基準電圧Vr1として電圧V1をラインLの基準電圧Vr1の供給用ラインを介して検出部5に出力する。
【０１１９】
また，デコーダ636は，電圧選択信号S12に対応する電圧V2を生成する電圧生成部B622に，電圧V2を出力するように指示する信号DS2を出力する。電圧生成部B622のASWは，信号DS2に応答して，基準電圧Vr2として電圧V2をラインLの基準電圧Vr2の供給用ラインを介して検出部5に出力する。
【０１２０】
制御回路ユニット1が，基準電圧供給部6に第3のモードを実行させる場合を説明する。制御回路ユニット1は，例えば,モード設定レジスタ64にモード選択信号M3を設定する。
【０１２１】
モード設定レジスタ64は，モード選択信号M3が設定されると，モード選択信号M3をASW61，セレクタ635に出力する。ASW61は，モード選択信号M3が入力されると，ハイインピーダンス信号Hzを出力する。
【０１２２】
電圧算出部634は，図17に記録された電圧選択信号S2x(xは1〜n)の中からPLL周波数設定レジスタ632に設定されたPLLクロック周波数と，変調値設定レジスタ633に設定された変調値に対応する電圧選択信号S2xを選択する。例えば，電圧算出部634は，変調値設定レジスタ633に設定された変調値が“30[KHz]”，PLL周波数設定レジスタ632に設定されたPLLクロック周波数が“80[MHz]”の場合，電圧選択信号S21,S22をセレクタ635に出力する。
【０１２３】
セレクタ635は，モード選択信号M3が入力されると，電圧選択レジスタ631から出力された電圧選択信号S S21,S22をデコーダ636に出力する。デコーダ636は，電圧選択信号S21に対応する電圧V1を生成する電圧生成部A621に，電圧V1を出力するように指示する信号DS1を出力する。電圧生成部A621のASW621aは，信号DS1に応答して，基準電圧Vr1として電圧V1をラインLの基準電圧Vr1の供給用ラインを介して検出部5に出力する。
【０１２４】
また，デコーダ636は，電圧選択信号S22に対応する電圧V2を生成する電圧生成部B622に，電圧V2を出力するように指示する信号DS2を出力する。電圧生成部B622のASWは，信号DS2に応答して，基準電圧Vr2として電圧V2をラインLの基準電圧Vr2の供給用ラインを介して検出部5に出力する。
【０１２５】
なお，基準電圧Vr1，Vr2は，同期通信，非同期通信の切り換え時間を考慮して所定のマージンが付加された電圧である。
【０１２６】
このように，異なる値の基準電圧を検出部5に供給することができる。また，ユーザは,第1〜第3のモードの中から所望のモードを基準電圧供給部6に実行させることができるので，利便性が向上する。
【０１２７】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１２８】
（付記１）
第2の周波数を基準にして周波数が変動する第1の周波数を有する第1のクロックを生成する第1のクロック生成回路と，
前記第2の周波数を有する第2のクロックを生成する第2のクロック生成回路と，
前記第1のクロックに基づき動作する第1の回路ユニットと，
前記第2のクロックに基づき動作する第2の回路ユニットと，
前記第1の回路ユニットと前記第2の回路ユニットとを接続するバスと，
前記第1の周波数と前記第2の周波数との周波数差が第1の所定範囲内か否かを検出する検出部と，
前記周波数差が前記第1の所定範囲内の場合に，前記第1の回路ユニットと前記第2の回路ユニットとの間で同期通信を実行する同期バスと，前記周波数差が前記第1の所定範囲外の場合に，前記第1の回路ユニットと前記第2の回路ユニットとの間で非同期通信を実行する非同期ブリッジ部とを有するバスブリッジ部と
を有する電子機器。
【０１２９】
（付記２）
付記1において，
前記第1のクロック生成回路は，第1の発振器制御電圧に応じて前記第1のクロックを生成する電圧制御発振器と，前記第1のクロックの周波数が前記第2の周波数を基準にして変動するように変調を行う変調器とを有する第1の位相同期回路を有し，
前記第2のクロック生成回路は，第2の発振器制御電圧に応じて前記第2のクロックを生成する電圧制御発振器を有する第2の位相同期回路を有し，
前記検出部は，前記第1の発振器制御電圧と前記第2の発振器制御電圧との電圧差が第2の所定範囲内か否かを検出することにより，前記周波数差が前記第1の所定範囲内か否かを検出する電子機器。
【０１３０】
（付記３）
付記1または2において，
前記第1のクロック生成回路は，前記第2の周波数を中心にして第1の周波数を変動させる電子機器。
【０１３１】
（付記４）
付記2において，
さらに，前記第2の所定範囲を示す基準電圧を前記検出部に供給する基準電圧供給部を有する電子機器。
【０１３２】
（付記５）
付記4において，
前記基準電圧供給部は，外部から入力された外部入力電圧を前記検出部に供給する電子機器。
【０１３３】
（付記６）
付記4または5において，
前記基準電圧供給部は，複数の電圧を生成する電圧生成部と，前記複数の電圧の中から前記検出部に供給する電圧を選択する第1の電圧選択信号が設定される選択レジスタとを有し，前記第1の電圧選択信号に基づき前記複数の電圧の何れかを前記検出部に供給し，前記第1の電圧選択信号は外部から前記選択レジスタに設定可能である電子機器。
【０１３４】
（付記７）
付記4または5において，
前記基準電圧供給部は，複数の電圧を生成する電圧生成部と，前記第2の周波数が設定される周波数レジスタと，前記変調器の変調値が設定される変調値レジスタと，前記変調値および前記第2の周波数に対応して第2の電圧選択信号が記録されたテーブルとを有し，前記第2の電圧選択信号に基づき前記複数の電圧の何れかを前記検出部に供給し，前記変調値レジスタの前記変調値，前記周波数レジスタの前記第2の周波数は，外部から設定可能である電子機器。
【０１３５】
（付記８）
付記4において，
前記基準電圧供給部は，複数の電圧を生成する電圧生成部と，前記複数の電圧の中から前記検出部に供給する電圧を選択する第1の電圧選択信号が設定される選択レジスタと，前記第2の周波数が設定される周波数レジスタと，前記変調器の変調値が設定される変調値レジスタと，前記変調値および前記第2の周波数に対応して第2の電圧選択信号が記録されたテーブルと，
外部から入力された外部入力電圧を前記検出部に供給する第1のモード，前記第1の電圧選択信号に基づき前記複数の電圧の何れかを前記検出部に供給する第2のモード，前記第2の電圧選択信号に基づき前記複数の電圧の何れかを前記検出部に供給する第3のモードの何れかを選択するモード選択信号が設定されるモード設定レジスタとを有し，
前記モード選択信号に基づき，前記第1〜第3のモードの何れかを実行し，
前記選択レジスタの前記第1の電圧選択信号，前記変調値レジスタの前記変調値，前記周波数レジスタの前記第2の周波数，前記モード設定レジスタの前記モード選択信号は，外部から設定可能である電子機器。
【符号の説明】
【０１３６】
1…制御回路ユニット(第1の回路ユニット)，2…周辺回路ユニット(第2の回路ユニット)，3…バスブリッジ部，31，33…非同期ブリッジ部，311…入力部，312…出力部，32,34…セレクタ，4…バス制御部，5…検出部，51…電圧差検出部，52，53…比較器，54…OR回路，55…バイアス電圧生成部，55a…バイアス電圧生成回路，C…キャパシタ，6…基準電圧供給部， 61…ASW，621〜62n…電圧生成部A〜電圧生成部N，621a…ASW，Ra1，Ra2…分圧抵抗，63…選択部，631…電圧選択レジスタ，632…PLL周波数設定レジスタ，633…変調値設定レジスタ，634…電圧算出部，635…セレクタ，636…デコーダ，64…モード設定レジスタ，7…PLL回路，8…SSCG回路，71,81…位相比較器，72,82…チャージポンプ，73,83…LPF，74,84…電圧制御発振器，75,85…1/P分周器，76…1/N分周器，86…1/N分周器_変調器。
【技術分野】
【０００１】
本発明は，回路ユニット間でバス転送を実行する電子機器に関する。
【背景技術】
【０００２】
電子機器の処理能力の向上を図るための手法として，電子機器のクロックを高速化させる手法がある。このクロックの高速化に伴い，高速化されたクロックの高調波を一要因とする電磁波輻射(EMI:ElectroMagnetic Interference)が悪化する傾向にある。
【０００３】
電磁波輻射を抑制するために，スペクトラム拡散クロック生成回路(SSCG:Spread Spectrum Clock Generator)を搭載した電子機器が提案されている。スペクトラム拡散クロック生成回路は，クロックの周波数を微少変動させて周波数の拡散(スペクトラム拡散とも言う)を行うものである。このスペクトラム拡散により，クロックの周波数(基本波)のピークだけでなく，高調波のピークを抑圧することができる。その結果，電子機器の電磁波輻射が大幅に抑制される。
【０００４】
ところで，電子機器内には複数の回路ユニット(回路ブロックとも言う)が設けられている。この回路ユニットには，例えば，電子機器の制御を実行するCPUなどの制御用の回路ユニット，さらに，リソースとして計時処理を実行するタイマ用の回路ユニット，通信処理を実行する通信用の回路ユニットなどがある。なお，通信用の回路ユニットには，例えばUART(Universal Asynchronous Receiver Transmitter)がある。
【０００５】
タイマ用の回路ユニットは，高精度の計時が要求されるので，クロックの周波数が変動しない高精度のクロックに基づき動作する必要がある。同じく，通信用の回路ユニットは，高精度のタイミング調整が要求されるので，高精度のクロックに基づき動作する必要がある。そのため，これらの回路ユニットは，周波数が変動するスペクトラム拡散クロックではなく，位相同期回路(PLL:Phase Locked Loop)が生成する一定の周波数を有するクロック(以下,PLLクロックと記す)に基づき動作する必要がある。一方，高精度の計時，高精度のタイミング調整が要求されない回路ユニット，例えば制御回路ユニットは，スペクトラム拡散クロックに基づき動作する。
【０００６】
スペクトラム拡散クロックに基づき動作する第1の回路ユニットとPLLクロックに基づき動作する第2の回路ユニットの間で通信を行う場合を想定する。この場合，第1の回路ユニットと第2の回路ユニットは，両回路ユニットの間に設けられた非同期通信用の非同期ブリッジ部(非同期バスブリッジとも言う)を介して通信を実行する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開2006-195948号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
非同期ブリッジ部は，いわゆるクロック乗り換え処理を行うことにより，第1の回路ユニットと第2の回路ユニットとの通信をブリッジする。すなわち，非同期ブリッジ部は，スペクトラム拡散クロックに同期して第1の回路ユニットから送出されるデータをラッチし，PLLクロックに同期して第2の回路ユニットに出力する処理を実行する。また，非同期ブリッジ部は，PLLクロックに同期して第2の回路ユニットから送出されるデータをラッチし，スペクトラム拡散クロックに同期して第1の回路ユニットに出力する処理を実行する。
【０００９】
このようなクロック乗り換え処理を行う場合，クロック乗り換え処理によるデータ通信のレイテンシが大きくなり，第1の回路ユニットと第2の回路ユニットにおける単位時間当たりのデータ通信量が低下する。
【００１０】
そこで，本発明の目的は，スペクトラム拡散クロックに基づき動作する第1の回路ユニットとPLLクロックに基づき動作する第2の回路ユニットとの間で通信を行う場合，クロック乗り換え処理によるデータ通信のレイテンシを小さくし，単位時間当たりのデータ通信量の低下を防止する電子機器を提供する。
【課題を解決するための手段】
【００１１】
電子機器の第1の側面は，第2の周波数を基準にして周波数が変動する第1の周波数を有する第1のクロックを生成する第1のクロック生成回路と，
前記第2の周波数を有する第2のクロックを生成する第2のクロック生成回路と，
前記第1のクロックに基づき動作する第1の回路ユニットと，
前記第2のクロックに基づき動作する第2の回路ユニットと，
前記第1の回路ユニットと前記第2の回路ユニットとを接続するバスと，
前記第1の周波数と前記第2の周波数との周波数差が第1の所定範囲内か否かを検出する検出部と，
前記周波数差が前記第1の所定範囲内の場合に，前記第1の回路ユニットと前記第2の回路ユニットとの間で同期通信を実行する同期バスと，前記周波数差が前記第1の所定範囲外の場合に，前記第1の回路ユニットと前記第2の回路ユニットとの間で非同期通信を実行する非同期ブリッジ部とを有するバスブリッジ部と
を有する。
【発明の効果】
【００１２】
第1の側面によれば，スペクトラム拡散クロックに基づき動作する第1の回路ユニットとPLLクロックに基づき動作する第2の回路ユニットとの間で通信を行う場合であっても，単位時間当たりのデータ通信量の低下を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施の形態の電子機器のブロック図である。
【図２】バスブリッジ部のブロック図である。
【図３】非同期ブリッジ部のブロック図である。
【図４】PLLクロックの周波数およびスペクトラム拡散クロックの周波数の時間変化を示す図である。
【図５】PLL回路のブロック図である。
【図６】SSCG回路のブロック図である。
【図７】電圧制御発振器に入力される発振器制御電圧と，発振器制御電圧に応じて電圧制御発振器が出力するクロックの周波数との関係を示す図である。
【図８】検出部の動作を説明する図である。
【図９】検出部のブロック図の一例である。
【図１０】検出部のブロック図の他の例である。
【図１１】検出部の動作を説明する他の図である。
【図１２】バス制御部のバス制御を説明する第1のフロー図である。
【図１３】バス制御部のバス制御を説明する第2のフロー図である。
【図１４】バス制御部のバス制御を説明するタイミングチャートである。
【図１５】図1で説明した基準電圧供給部のブロック図である。
【図１６】電圧生成部のブロック図である。
【図１７】電圧選択用テーブルの一例を示す図である。
【発明を実施するための形態】
【００１４】
図1は，本実施の形態の電子機器のブロック図である。電子機器Eの制御回路ユニット(第1の回路ユニット)1は，CPU，バスB1に対するバスインターフェイスなどを有する。なお，制御回路ユニット1は，メモリなどを有し，ユニット内のバスを介して，CPUとメモリとを接続してもよい。制御回路ユニット1は，第2の周波数を基準として周波数が変動する第1の周波数を有する第1のクロックに基づき動作する。第1のクロックは，例えばスペクトラム拡散クロックSSCGCLKである。
【００１５】
周辺回路ユニット(第2の回路ユニット)2は，タイマ用の回路ユニットや，通信用の回路ユニットであり，バスB2に対するバスインターフェイスなどを有する。周辺回路ユニット2は，第2の周波数を有する第2のクロックに基づき動作する。第2のクロックは，例えばPLLクロックPLLCLKである。この場合，第2の周波数は，一定の周波数である。
【００１６】
バスB1は，制御回路ユニット1と，バス制御部4や基準電圧供給部6とを接続するバスである。バスB2は，周辺回路ユニット2とバスブリッジ部3とを接続するバスである。バスB3は，バスブリッジ部3とバス制御部4とを接続するバスである。すなわち，バスB1，B2，B3は，制御回路ユニット1と周辺回路ユニット2とを接続するバスである。
【００１７】
バスブリッジ部3は，制御回路ユニット1と周辺回路ユニット2との間のバス通信をブリッジする。
【００１８】
図2は，バスブリッジ部3のブロック図である。バスB21，B22は，バスB2に対応し，バスB31，バスB32はバスB3に対応する。
【００１９】
バスB31，B22は，制御回路ユニット1と周辺回路ユニット2との間で同期通信を実行する同期バスである。バスB31は，非同期ブリッジ部31の入力端子，セレクタ32の入力端子に接続する。また，バスB22は，非同期ブリッジ部33の入力端子，セレクタ34の入力端子に接続する。
【００２０】
非同期ブリッジ部31，33は，制御回路ユニット1と周辺回路ユニット2との間で非同期通信を実行するバスブリッジである。非同期ブリッジ部31の出力は，バスBN1を介してセレクタ32に入力される。非同期ブリッジ部33の出力は，バスBN2を介してセレクタ34に入力される。
【００２１】
バスB31，非同期ブリッジ部31，バスBN1,セレクタ32，バスB21が，制御回路ユニット1から周辺回路ユニット2へのバス通信を実行する。一方，バスB22，非同期ブリッジ部33，バスBN2,セレクタ34，バスB32が，周辺回路ユニット2から制御回路ユニット1へのバス通信を実行する。
【００２２】
セレクタ32は，バス制御部4から入力されたバス切り換え信号BCHGに基づき，同期バスB31からの入力と非同期ブリッジ部31の出力端子に接続するバスBN1からの入力の何れかを選択し，バスB21に出力する。すなわち，セレクタ32は，同期通信に切り換えるように指示するバス切り換え信号BCHGに応答して，同期バスB31からの入力をバスB21に出力する。また，セレクタ32は，非同期通信に切り換えるように指示するバス切り換え信号BCHGに応答して，非同期ブリッジ部31からの入力をバスB21に出力する。
【００２３】
セレクタ34は，バス切り換え信号BCHGに基づき，同期バスB22からの入力と非同期ブリッジ部33の出力端子に接続するバスBN2からの入力の何れかを選択し，バスB32に出力する。すなわち，セレクタ34は，同期通信に切り換えるように指示するバス切り換え信号BCHGに応答して，同期バスB22からの入力をバスB32に出力する。また，セレクタ34は，非同期通信に切り換えるように指示するバス切り換え信号BCHGに応答して，非同期ブリッジ部33からの入力をバスB32に出力する。
【００２４】
すなわち，バスブリッジ部3は，制御回路ユニット1と周辺回路ユニット2とが同期して動作している同期期間の場合に，制御回路ユニット1と周辺回路ユニット2との間で同期通信を行う同期バスB31,B22と，制御回路ユニット1と周辺回路ユニット2とが非同期で動作している非同期期間の場合に，制御回路ユニット1と周辺回路ユニット2との間で非同期通信を行う非同期ブリッジ部31，33とを有する。この同期期間は,スペクトラム拡散クロックSSCGCLKの周波数とPLLクロックPLLCLKの周波数との周波数差がPLLクロックPLLCLKの周波数を基準として所定範囲内にある期間である。この非同期期間は，スペクトラム拡散クロックSSCGCLKの周波数とPLLクロックPLLCLKの周波数との周波数差がPLLクロックPLLCLKの周波数を基準として所定範囲外にある期間である。
【００２５】
図3は，非同期ブリッジ部31のブロック図である。なお，図3に示す非同期ブリッジ部は，一例であり,他にも様々な非同期ブリッジ部が提案されている。入力部311は，スペクトラム拡散クロックSSCGCLKに基づき動作し，バスB31から入力される制御コマンドやデータ(以下,通信データと記す)をバスB311を介して出力部312に入力する。出力部312は，PLLクロックPLLCLKに基づき動作し，バスB311から入力される通信データをバスBN1に出力する。
【００２６】
非同期ブリッジ部31は，非同期通信に切り換えるように指示するバス切り換え信号BCHGがバス制御部4から入力されると，このバス切り換え信号BCHGに応答して起動する。そして，入力部311は，バスB31から入力される所定量の通信データをスペクトラム拡散クロックSSCGCLKの立ち上がりに同期してラッチする。また，出力部312は，入力部311にラッチしている通信データを出力部312に入力するように指示する旨を示す信号CS1を出力する。
【００２７】
入力部311は，この信号CS1に応答して，ラッチしている通信データを，スペクトラム拡散クロックSSCGCLKの立ち上がりに同期して出力部312に入力する。出力部312は，入力部311から入力された通信データをPLLクロックPLLCLKの立ち上がりに同期して取り込み，バスBN1に出力する。同時に，通信データの取り込みが成功した旨を示す信号CS1を入力部311に出力する。入力部311は，この信号CS1に応答して，バスB31から次の通信データを取り込みラッチする。このようにして，非同期ブリッジ部31は，非同期通信を実行する。なお，非同期ブリッジ部33も同様の構成を有する。
【００２８】
図1の説明に戻る。バス制御部4は，バスB1，バスB3，制御回路ユニット1，バスブリッジ部3に対する各種制御を実行する。例えば，バス制御部4は，制御回路ユニット1にバスB1に対する通信データの出力を一時停止するように指示するレディ信号RDYや，バスブリッジ部3に同期通信，非同期通信を切り換えるように指示するバス切り換え信号BCHGを出力する。
【００２９】
検出部5は，例えば,スペクトラム拡散クロックSSCGCLKを生成するSSCG回路と，PLLクロックPLLCLKを生成するPLL回路とを有し，スペクトラム拡散クロックSSCGCLKの周波数とPLLクロックPLLCLKの周波数との周波数差が第1の所定範囲内か否かを検出する。なお，検出部5の内部にSSCG回路，PLL回路を設けず，検出部5の外部に設けてもよい。
【００３０】
基準電圧供給部6は，検出部5に第1の基準電圧Vr1，第2の基準電圧Vr2を供給する。第1の基準電圧Vr1，第2の基準電圧Vr2については後述する。
【００３１】
なお，信号線BC1は，制御回路ユニット1と，バス制御部4や基準電圧供給部6とがバスB1の制御信号を送受信するための信号線である。信号線BC2は，周辺回路ユニット2とバスブリッジ部3とがバスB2の制御信号を送受信するための信号線である。信号線BC3は，バスブリッジ部3とバス制御部4とがバスB3の制御信号を送受信するための信号線である。これら信号線BC1〜BC3の代わりに，バスB1〜B3を利用してもよい。また，制御回路ユニット1と検出部5とをバス，信号線を介して接続してもよい。
【００３２】
図4は，PLLクロックPLLCLKの周波数およびスペクトラム拡散クロックSSCGCLKの周波数の時間変化を示す図である。縦軸は周波数を示し，横軸は時間を示す。符号PFは，PLLクロックPLLCLKの周波数を示し，一定である。符号SSFは，スペクトラム拡散クロックSSCGCLKの周波数を示す。スペクトラム拡散クロックSSCGCLKの周波数SSFはPLLクロックPLLCLKの周波数PFを中心に変動し，その形状は三角波の形状である。すなわち，スペクトラム拡散クロックSSCGCLKの周波数SSFはPLLクロックPLLCLKの周波数PFを所定の変調周波数に基づき三角変調されたものである。この変調周波数は，初期設定では例えば4KHzである。
【００３３】
符号P0で示す時間では，周波数SSFと周波数PFとが一致し，スペクトラム拡散クロックSSCGCLKの立ち上がりタイミングと，PLLクロックPLLCLKの立ち上がりタイミングが一致する。符号P1で示す期間は，スペクトラム拡散クロックSSCGCLKの変調周波数の逆数であり変調周期を示す。この変調周期は，例えば250μsecである。
【００３４】
図1の検出部5は，周波数SSFと周波数PFとの周波数差DFが所定範囲RF内か否かを検出する。すなわち，検出部5は，周波数SSFと周波数PFとの周波数差DFが，周波数PFを基準として所定範囲RF内か否かを検出する。所定範囲RFの最小値を符号RF1で示し，所定範囲RFの最大値を符号RF2で示す。所定範囲RFは第1の所定範囲である。
【００３５】
周波数SSFと周波数PFとの周波数差DFが所定範囲RF内にある期間では，周波数SSFを有するスペクトラム拡散クロックSSCGCLKに基づき動作する制御回路ユニット1と，周波数PFを有するPLLクロックPLLCLKに基づき動作する周辺回路ユニット2とが同期して動作している同期期間と見なす。この同期期間は，時間T0〜T1，時間T2〜T3で示す期間である。
【００３６】
検出部5は，同期期間においてはその旨を示す信号CDをバス制御部4に出力する。バス制御部4は，この信号CDに応答して,同期通信に切り換えるように指示するバス切り換え信号BCHGをバスブリッジ部3に出力する。バスブリッジ部3は，このバス切り換え信号BCHGに応答して，図2で説明したように，同期通信を実行する。
【００３７】
一方，周波数SSFと周波数PFとの周波数差DFが所定範囲RF外にある期間では，制御回路ユニット1と，周辺回路ユニット2とが非同期で動作している非同期期間と見なす。この非同期期間は，時間T1〜T2，時間T3〜T4で示す期間である。
【００３８】
検出部5は，非同期期間においてはその旨を示す信号CDをバス制御部4に出力する。バス制御部4は，この信号CDに応答して,非同期通信に切り換えるように指示するバス切り換え信号BCHGをバスブリッジ部3に出力する。バスブリッジ部3は，このバス切り換え信号BCHGに応答して，図2で説明したように，非同期通信を実行する。
【００３９】
本実施の形態によれば，バスブリッジ部3は，非同期期間においては制御回路ユニット1と周辺回路ユニット2との間で非同期通信を実行し，同期期間においては制御回路ユニット1と周辺回路ユニット2との間で同期通信を実行することができる。
【００４０】
図4の符号P1で示した変調周期において，制御回路ユニット1と周辺回路ユニット2との通信を非同期通信で行う場合を想定する。ここで，1コマンドが1クロックであるとする。この場合，PLLクロックPLCKLの周波数を80MHz，変調周波数を4KHzとすると，スペクトラム拡散クロックSSCGCLKのクロック数は約20,000クロックである。そして，非同期通信を行う場合，バスに対する1アクセスに要する待ち時間(ウェイトクロック数)は10クロック程度ある。従って，変調周期P1においては，制御回路ユニット1は，バスB1に対して約2000回のアクセスが可能である。
【００４１】
一方，本実施の形態の電子機器Eにより，変調期間P1において，制御回路ユニット1と周辺回路ユニット2との通信を，変調期間P1の1/3を同期通信，変調期間P1の2/3を非同期通信で行う場合を想定する。この場合，前述の例では，制御回路ユニット1は，同期通信を行う同期期間において6666アクセス(20000/3)，非同期通信を行う非同期期間において1333アクセス(20000-6666)/10))がバスB1に対して可能である。すなわち，制御回路ユニット1は，変調期間P1において，合計7999回のアクセスがバスB1に対して可能である。なお，非同期通信と同期通信とを切り換える時間については含めていない。
【００４２】
このように，本実施の形態の電子機器Eによれば，非同期通信のみでバス通信を行う場合と比べて，制御回路ユニット1と周辺回路ユニット2との間で単位時間当たり約4倍(7999/2000)のデータ通信が可能になる。その結果，本実施の形態の電子機器Eは，クロック乗り換え処理によるデータ通信のレイテンシを小さくし，単位時間当たりのデータ通信量の低下を防止することができる。
【００４３】
次に，検出部5が，スペクトラム拡散クロックSSCGCLKの周波数SSFとPLLクロックPLLCLKの周波数PFとの周波数差DFが所定範囲RF内か否かを検出する方法の一例について説明する。
【００４４】
図5は，PLL回路(第2のクロック生成回路)のブロック図である。PLL回路7は，基準クロックRCLKと，PLLクロックPLLCLKをN×P分周したクロックNPPCLK（フィードバッククロックとも言う）との位相差が小さくなるように，PLLクロックPLLCLKの位相を制御する。PLL回路7は，この制御により，基準クロックRCLKと同じ位相で，基準クロックRCLKを周波数逓倍したPLLクロックPLLCLKを出力する。すなわち，PLL回路7は，一定の周波数にロックしたPLLクロックPLLCLKを出力する。
【００４５】
PLL回路7の位相比較器(PFD:Phase Frequency Detector)71は，基準クロックRCLKと1/N分周器76の出力クロックNPPCLKとの位相差を比較し，位相差に応じた位相差信号PHSを生成し，チャージポンプ72に出力する。
【００４６】
チャージポンプ72は，位相差信号PHSに応じてLPF73のキャパシタ(図示しない)に電荷を供給し，または，位相差信号PHSに応じてLPF73のキャパシタから電荷を引き抜く。
【００４７】
LPF(Low Pass Filter)73は，キャパシタを有し，キャパシタに蓄積された電荷により生じた電圧を発振器制御電圧Vp(第2の発振器制御電圧)として電圧制御発振器74に出力する。また，LPF73は，発振器制御電圧Vpを図9に示す電圧差検出部51に出力する。
【００４８】
電圧制御発振器(VCO:Voltage Controlled Oscillator)74は，発振器制御電圧Vpに応じてPLLクロックPLLCLKを生成する。電圧制御発振器74は，例えば，発振器制御電圧Vpの増加に比例して周波数が高くなるPLLクロックPLLCLKを生成する。
【００４９】
1/P分周器75は，PLLクロックPLLCLKをP分の1に分周したクロックPPCLKを生成し，1/N分周器76に出力する。
【００５０】
1/N分周器76は，クロックPPCLKをN分の1に分周したNPPCLKを生成し，位相比較器71に出力する。
【００５１】
すなわち，PLL回路7は，発振器制御電圧Vpに応じて第2のクロック(PLLクロック)を生成する電圧制御発振器74を有する第2の位相同期回路である。
【００５２】
図6は，SSCG回路(第1のクロック生成回路)のブロック図である。
【００５３】
SSCG回路8の位相比較器81，チャージポンプ82，LPF83，電圧制御発振器84，1/P分周器85は，図2の位相比較器71，チャージポンプ72，LPF73，電圧制御発振器74，1/P分周器75と同機能を有する。LPF83は，発振器制御電圧Vs(第1の発振器制御電圧)を電圧制御発振器84に出力する。また，LPF83は，発振器制御電圧Vsを図9に示す電圧差検出部51，または，図10に示すバイアス電圧生成部55に出力する。
【００５４】
電圧制御発振器84は，発振器制御電圧Vsに応じてスペクトラム拡散クロックSSCGCLKを生成する。1/P分周器85は，スペクトラム拡散クロックSSCGCLKをP分の1に分周したクロックPPCLKを生成し，N分周_変調器86に出力する。
【００５５】
N分周_変調器86は，クロックPPCLKをN分の1に分周したクロックNPPCLKを生成する際に，例えばこの分周比を微少変動させてスペクトラム拡散クロックSSCGCLKの周波数を変調(変動)させる。なお，スペクトラム拡散クロックSSCGCLKの周波数を変調させるために，例えば,発振器制御電圧Vsを微少変動させてもよい。 また，電圧制御発振器84が，スペクトラム拡散クロックSSCGCLKを生成する際に，このスペクトラム拡散クロックSSCGCLKの周波数を変調してもよい。
【００５６】
すなわち，SSCG回路8は，発振器制御電圧Vsに応じて第1のクロック(スペクトラム拡散クロック)を生成する電圧制御発振器84と，スペクトラム拡散クロックの周波数がPLLクロックPCLKの周波数を基準にして変動するように変調を行う変調器86とを有する第1の位相同期回路である。このとき，変調器は，PLLクロックPCLKの周波数を中心にして，スペクトラム拡散クロックSSCGCLKの周波数を変動させることが好ましい。
【００５７】
図7は，電圧制御発振器に入力される発振器制御電圧と，発振器制御電圧に応じて電圧制御発振器が出力するクロックの周波数との関係を示す図である。縦軸はクロックの周波数を示し，横軸は発振器制御電圧VCOを示す。図7に示すように，発振器制御電圧と電圧制御発振器が出力するクロックの周波数とは比例関係にある。
【００５８】
図7によれば，PLL回路7のPLLクロックPLLCLKの周波数が例えば320MHZでロックされた場合，PLL回路7の電圧制御発振器74に入力される発振器制御電圧Vpは7mvとなる。また，SSCG回路8のスペクトラム拡散クロックSSCGCLKの周波数が，PLLクロックPLLCLKの周波数320MHZを基準にして304MHZ〜336MHZの範囲で変動するとする。この範囲に対応する，SSCG回路8の電圧制御発振器84に入力される発振器制御電圧Vsは，符号P2に示す範囲の電圧である。また，図4に示した所定範囲RFに対応する発振器制御電圧の範囲は，符号RVに示す範囲の電圧である。
【００５９】
すなわち，発振器制御電圧が一意に定まれば，クロックの周波数も一意に定まる。そのため，検出部5は，例えば，発振器制御電圧Vsと発振器制御電圧Vpとの電圧差が所定の範囲内か否かを検出することにより，スペクトラム拡散クロックSSCGCLKの周波数SSFとPLLクロックPLLCLKの周波数PFとの周波数差DFが所定範囲RF内か否かを検出できる。
【００６０】
図8は，検出部5の動作を説明する図である。図8(A)は，発振器制御電圧Vp，発振器制御電圧Vsの時間変化を示す図であり，縦軸は電圧を示し，横軸は時間を示す。符号RVは，図4で説明した所定範囲RFに対応する第2の所定範囲RVの電圧を示す。所定範囲RVの最小値は(発振器制御電圧Vp-基準電圧Vr1)であり，所定範囲RVの最大値は(発振器制御電圧Vp+基準電圧Vr2)である。符号Vd，Vd’は，発振器制御電圧Vsと発振器制御電圧Vpとの電圧差を示す。なお，符号P3で示す時間では，発振器制御電圧Vpと発振器制御電圧Vsとが一致，すなわち，図4で説明したようにスペクトラム拡散クロックSSCGCLKの周波数SSFとPLLクロックPLLCLKの周波数PFとが一致する。
【００６１】
図8(B)は，検出部5が出力する信号CDを示す図である。
【００６２】
図9は，検出部5のブロック図の一例である。
【００６３】
電圧差検出部51は，図5に示したPLL回路7のLPF73から入力される発振器制御電圧Vpと図6に示したSSCG回路8のLPF83から入力される発振器制御電圧Vsとの電圧差を検出する。ここでは，発振器制御電圧Vs-発振器制御電圧Vpを電圧差Vdとして検出し，発振器制御電圧Vp-発振器制御電圧Vsを電圧差Vd’として検出する。そして，電圧差検出部51は，電圧差Vdを比較器52の非反転入力端子(+端子)に入力し，電圧差Vd’を比較器53の非反転入力端子に入力する。
【００６４】
比較器52は，非反転入力端子に入力された電圧差Vdと反転入力端子(-端子)に入力された基準電圧Vr2とを比較し比較結果信号CMP1をOR回路54に入力する。比較器53は，反転入力端子に入力された基準電圧Vr1と非反転入力端子に入力された電圧差Vd’とを比較し比較結果信号CMP2をOR回路54に入力する。
【００６５】
OR回路54は，比較結果信号CMP1と比較結果信号CMP2との論理和をとり，信号CDをバス制御部4に出力する。
【００６６】
検出部5は，発振器制御電圧Vsが発振器制御電圧Vpを基準として所定範囲RV内であれば，すなわち，電圧差Vd，電圧差Vd’が所定範囲RV内であれば，ローレベルの信号CDをバス制御部4に出力する。検出部5がローレベルの信号CDを出力する期間は，時間T0〜T1，時間T2〜T3で示す期間であり，この期間は同期期間である。一方，検出部5は，発振器制御電圧Vsが所定範囲RV外であれば，すなわち，電圧差Vd，電圧差Vd’が所定範囲RV外であれば，ハイレベルの信号CDをバス制御部4に出力する。検出部5がハイレベルの信号CDを出力する期間は，時間T1〜T2，時間T3〜T4で示す期間であり，この期間は非同期期間である。
【００６７】
なお，比較器52，53のオフセット電圧は1mv程度である。また，例えば，PLLクロックPLLCLKの周波数を基準に±5%の範囲で変調して，スペクトラム拡散クロックSSCGCLKを生成する場合，発振器制御電圧Vsの変動幅は10mv程度である。
【００６８】
従って，比較器52，53は，それぞれ前記の比較結果信号CMP1，CMP2の出力が可能である。
【００６９】
図10は，検出部5のブロック図の他の例である。
【００７０】
バイアス電圧生成部55は，図6に示したSSCG回路8のLPF83から入力される発振器制御電圧Vsの直流成分をカットするキャパシタCと，直流成分がカットされた発振器制御電圧Vsに印加するバイアス電圧Vbを生成するバイアス電圧生成回路55aとを有する。このバイアス電圧Vbは，図5の発振器制御電圧Vpに対応する電圧である。
【００７１】
バイアス電圧生成部55は，バイアス電圧Vbが印加された発振器制御電圧Vs’を，図9で説明したように,比較器52の非反転入力端子，および，比較器53の反転入力端子に入力する。
【００７２】
図11は，検出部5の動作を説明する他の図である。図11(A)は，発振器制御電圧Vs’の時間変化を示す図であり，縦軸は電圧を示し，横軸は時間を示す。符号Vbはバイアス電圧を示す。図11(B)は，検出部5が出力する信号CDを示す図である。
【００７３】
検出部5は，発振器制御電圧Vs’がバイアス電圧Vbを基準として所定範囲RV内であれば(Vr1≦発振器制御電圧Vs’≦Vr2)，すなわち，発振器制御電圧Vs’とバイアス電圧Vbとの電圧差が所定範囲RV内であれば，ローレベルの信号CDをバス制御部4に出力する。検出部5がローレベルの信号CDを出力する期間は，時間T0〜T1，時間T2〜T3で示す期間である。
【００７４】
一方，検出部5は，発振器制御電圧Vs’がバイアス電圧Vbを基準として所定範囲RV外であれば(発振器制御電圧Vs’＞Vr2,または，発振器制御電圧Vs’＜Vr1)，すなわち，発振器制御電圧Vs’とバイアス電圧Vbとの電圧差が所定範囲RV外であれば，ハイレベルの信号CDをバス制御部4に出力する。検出部5がハイレベルの信号CDを出力する期間は，時間T1〜T2，時間T3〜T4で示す期間である。
【００７５】
バス制御部4は，検出部5から入力された信号CDのレベル変化に応じて，バスブリッジ部3に，同期通信，非同期通信を切り換えるように指示するバス切り換え信号BCHGをバスブリッジ部3に出力する。すなわち，信号CDが立ち下がると，バス制御部4は，この信号の立ち下がりに応答し，同期通信に切り換えるように指示するバス切り換え信号BCHGをバスブリッジ部3に出力する。信号CDが立ち上がると，バス制御部4は，この信号の立ち上がりに応答し，非同期通信に切り換えるように指示するバス切り換え信号BCHGをバスブリッジ部3に出力する。
【００７６】
バス制御部4のバス制御について，図12〜図14を用いて説明する。なお，以下の説明では，信号CDが立ち上がる場合，すなわち，バスブリッジ部3が，同期通信から非同期通信に切り換える場合を説明する。なお，信号CDが立ち下がる場合には，バスブリッジ部3は，図3で説明したように，非同期通信から同期通信に切り換える。
【００７７】
図12は，バス制御部4のバス制御を説明する第1のフロー図，図13は，バス制御部4のバス制御を説明する第2のフロー図である。
【００７８】
図14は，バス制御部4のバス制御を説明するタイミングチャートである。図14(A)〜図14(C)は，それぞれ，上から順にスペクトラム拡散クロックSSCGCLKの波形，バスアクセスデータ，切り換え指示信号CD，レディ信号RDYの波形，バス切り換えタイミングを示す。
【００７９】
図12のステップS1:検出部5から入力される信号CDが立ち上がると，バス制御部4は，制御回路ユニット1がバスB1にアクセスしデータ送信を実行しているか否かを判定する。すなわち，バス制御部4は，バスB1に対するバスアクセスが有るか否かを判定する。
【００８０】
バス制御部4が，バスアクセス無しと判定した場合(ステップS1/NO)，ステップS2に移る。
【００８１】
ステップS2:バス制御部4は，バスブリッジ部3に，非同期通信に切り換えるように指示するバス切り換え信号BCHGを出力し，バスの切り替えを開始させる。バスブリッジ部3は，このバス切り換え信号BCHGに応答して，非同期ブリッジ部31，33を動作させて，非同期通信を実行する。
【００８２】
バス制御部4が，バスアクセス有りと判定した場合(ステップS1/NO)，ステップS3に移る。
【００８３】
ステップS3:バス制御部4は，バスブリッジ部3が，非同期通信，同期通信の切り換え処理を実行中か，すなわちバスを切り換え中か否かを判定する。
【００８４】
バス制御部4が，バスブリッジ部3がバスを切り換え中でないと判定した場合(ステップS3/NO)，ステップS4に移る。
【００８５】
ステップS4:バス制御部4は，制御回路ユニット1が，連続してバスB1にアクセスしデータ通信を実行するか否かを判定する。すなわち，バス制御部4は，バスB1に対して連続してバスアクセスが有るか否かを判定する。
【００８６】
図14（A)に示すように,制御回路ユニット1が，バスB1にアクセスし，単発のライトコマンドCMD1に次いで，このライトコマンドCMD1に対応する書き込みデータDATA1を出力する場合には，バス制御部4は，バスB1に対して連続してバスアクセスが無いと判定する。一方，図14（C)に示すように,制御回路ユニット1が，バスB1にアクセスし，ライトコマンドCMD1，このライトコマンドCMD1に対応する書き込みデータDATA1，ライトコマンドCMD2，このライトコマンドCMD2対応する書き込みデータDATA2を出力する場合には，バス制御部4は，バスB1に対して連続してバスアクセスが有ると判定する。
【００８７】
バス制御部4が，バスB1に対して連続してバスアクセスが無いと判定した場合(ステップS4/NO)，バス制御部4は，制御回路ユニット1によるバスアクセスが完了したか否かを判定する(ステップS5)。バス制御部4は，このバスアクスが完了するまで待ち状態に入り(ステップS5/NO)，このバスアクセスが完了すると(ステップS5/YES)，ステップS2に移る。この場合，ステップS2において，図14(A)に示す時間TA21において，バスブリッジ部3に，非同期通信に切り換えるように指示するバス切り換え信号BCHGを出力する。
【００８８】
バスブリッジ部3が，バスを切り換え中の場合(ステップS3/YES)，図13のステップS6に移る。ステップS3でYESの場合を，図14(B)を参照して説明する。ステップS3でYESの場合とは，例えば，時間TB21で信号CDが立ち上がり，バス制御部4が，時間TB22で，バスブリッジ部3に非同期通信に切り換えるように指示するバス切り換え信号BCHGを出力した。しかし，バスブリッジ部3が非同期通信に切り換える処理を完了する前に，制御回路ユニット1が制御コマンドCD1，データDATA1を出力する場合である。この場合，バス制御部4は，以下に説明するように，制御回路ユニット1にバスアクセスの一時停止を指示する。
【００８９】
ステップS6:バス制御部4は，制御回路ユニット1からのアクセス信号をラッチする。図14(B)において，アクセス信号であるライトコマンドCMD1をラッチする。
【００９０】
ステップS7:バス制御部4は，レディ信号RDYを立ち下げる。制御回路ユニット1は，このレディ信号RDYの立ち下げに応答して，待ち状態に遷移し，ライトコマンドCMD1に対応する書き込みデータDATA1の出力を一時停止する(バスアクセスの一時停止)。
【００９１】
バス制御部4は，バスブリッジ部3によるバス切り替えが完了したか否かを判定する(ステップS8)。バス制御部4は，このバス切り換えが完了するまで待ち状態に入り(ステップS8/NO)，このバス切り換えが完了すると(ステップS8/YES)，ステップS9に移る。
【００９２】
ステップS9:バス制御部4は，レディ信号RDYを立ち上げて，アクセス信号を受け付ける。制御回路ユニット1は，このレディ信号RDYの立ち上げに応答して，待ち状態から復帰し，ライトコマンドCMD1に対応する書き込みデータDATA1の出力を再開する。
【００９３】
図12のステップS4において，バス制御部4が，バスB1に対して連続してバスアクセスが有る判定した場合(ステップS4/YES)，図12のステップS10に移る。
【００９４】
ステップS10:バス制御部4は，ステップS6と同様に，制御回路ユニット1からのアクセス信号をラッチする。図14(C)において，アクセス信号であるライトコマンドCMD2をラッチする。
【００９５】
ステップS11:バス制御部4は，ステップS7と同様に，時間TC21でレディ信号RDYを立ち下げる。制御回路ユニット1は，このレディ信号RDYの立ち下げに応答して，待ち状態に遷移し，ライトコマンドCMD2に対応する書き込みデータDATA2の出力を一時停止する(バスアクセスの一時停止)。
【００９６】
ステップS12:バス制御部4は，ステップS2と同様に，バスブリッジ部3に，非同期通信に切り換えるように指示するバス切り換え信号BCHGを出力し，バスの切り替えを開始させる。図14(C)の例では, バス制御部4は，レディ信号RDYが立ち下がった時間TC21と同じタイミングで，このバス切り換え信号BCHGを出力する。
【００９７】
バス制御部4は，バスブリッジ部3によるバス切り替えが完了したか否かを判定する(ステップS13)。バス制御部4は，このバス切り換えが完了するまで待ち状態に入り(ステップS13/NO)，このバス切り換えが完了すると(ステップS13/YES)，ステップS14に移る。
【００９８】
ステップS14:バス制御部4は，レディ信号RDYを立ち上げて，アクセス信号を受け付ける。制御回路ユニット1は，このレディ信号RDYの立ち上げに応答して，待ち状態から復帰し，ライトコマンドCMD2に対応する書き込みデータDATA1の出力を再開する。
【００９９】
以上説明したように，バス制御部4は，バスのアクセス状況を監視し，バスブリッジ部3に対して同期通信，非同期通通信の切り替えを適切に制御する。
【０１００】
図15は，図1で説明した基準電圧供給部6のブロック図である。基準電圧供給部6は，所定範囲RVの最小値を示す第1の基準電圧Vr1と，所定範囲RVの最大値を示す第2の基準電圧Vr2を検出部5に供給する。基準電圧供給部6は，異なる値の基準電圧を検出部5に供給することができる。その結果，同期期間，非同期期間をバス通信において最適な期間に調整することができる。
【０１０１】
ASW(Analog Switch)61は，外部から入力された外部入力電圧Vex1，Vex2,または，ハイインピーダンス信号Hzを出力する。基準電圧供給部6は，外部入力電圧Vex1，Vex2を検出部5に供給する第1のモードを実行する。
【０１０２】
電圧生成部A621は，電圧V1，または，ハイインピーダンス信号Hzを出力する。同じく，電圧生成部B622〜N62nは，それぞれ電圧V2〜Vnを出力する。または，電圧生成部B622〜N62nは，前記の電圧出力の代わりに，ハイインピーダンス信号Hzを出力する。
【０１０３】
図16は，電圧生成部A621のブロック図である。電圧生成部A621の分圧抵抗Ra1，Ra2は，電源電圧VDDとグランドGNDとの間に設けられ,分圧電圧V1をASW621aに出力する。ASW621aは，デコーダ636が出力する信号DS1に応答して,分圧電圧V1を出力する。ASW621aは，信号DS1の入力がない場合には，ハイインピーダンス信号Hzを出力する。電圧生成部A621以外の電圧生成部B622〜N62nも，電圧生成部A621と同様に分圧抵抗と，ASWとを有し，それぞれ電圧V2〜Vnを出力する。
【０１０４】
図15の説明に戻る。選択部63は，電圧V1〜Vnの中から何れかを選択し，検出部5に供給する。
【０１０５】
電圧選択レジスタ631は，複数の電圧V1〜Vnの中から検出部5に供給する電圧を選択する第1の電圧選択信号S1x(xは1〜n)が設定されるレジスタである。電圧選択信号S1xはユーザにより外部，例えば制御回路ユニット1から設定可能である。基準電圧供給部6は，電圧選択信号S1xに基づき複数の電圧V1〜Vnの何れかを検出部5に供給する第2のモードを実行する。
【０１０６】
PLL周波数設定レジスタ632は，PLLクロックPLLCLKの周波数が設定されるレジスタである。変調値設定レジスタ633は，N分周_変調器86の変調値が設定されるレジスタである。変調値設定レジスタ633の変調値，PLL周波数設定レジスタ632のPLLクロックPLLCLKの周波数は，外部，例えば制御回路ユニット1から設定可能である。
【０１０７】
電圧算出部634は，変調値設定レジスタ633の変調値，PLL周波数設定レジスタ632のPLLクロックPLLCLKの周波数に対応して第2の電圧選択信号S2xが記録された電圧選択用テーブルを有する。
【０１０８】
図17は，電圧選択用テーブルの一例を示す図である。図17に示す電圧選択用テーブルには，N分周_変調器86に設定される周波数の変調値に対応してPLL回路7が生成可能な複数のPLLクロックPLLCLKの周波数が記録されている。さらに，電圧選択用テーブルには，複数のPLLクロックPLLCLKの周波数毎に，第1の基準電圧Vr1，第2の基準電圧Vr2に対応する電圧選択信号S21〜S2n(S2x)が記録されている。
【０１０９】
基準電圧供給部6は，電圧選択信号S2xに基づき複数の電圧V1〜Vnの何れかを検出部5に供給する第3のモードを実行する。
【０１１０】
セレクタ635は，電圧選択レジスタ631の電圧選択信号S1x，電圧算出部634の電圧選択信号S2xの何れかを選択し，デコーダ636に出力する。
【０１１１】
デコーダ636は，セレクタ635から入力された選択信号をデコードし，この電圧選択信号に対応する基準電圧を生成する電圧生成部に，この基準電圧を出力するように指示する信号DSxを出力する。
【０１１２】
モード設定レジスタ64は，第1〜第3のモードの実行を選択するモード選択信号が設定されるレジスタである。基準電圧供給部6は，モード選択信号に基づき，第1〜第3のモードの何れかを実行する。モード選択信号は，ユーザにより外部，例えば制御回路ユニット1から設定可能である。
【０１１３】
制御回路ユニット1が，基準電圧供給部6に第1のモードを実行させる場合を説明する。制御回路ユニット1は，モード設定レジスタ64にモード選択信号M1を設定する。モード設定レジスタ64は，モード選択信号M1が設定されると，モード選択信号M1をASW61，セレクタ635に出力する。ASW61は，モード選択信号M1が入力されると，外部から入力された第1の外部入力電圧Vex1を基準電圧Vr1として検出部5に出力する。
【０１１４】
次いで，第1の外部入力電圧Vex1よりも高い第2の外部入力電圧Vex2を基準電圧Vr2として検出部5に出力する。セレクタ635は，モード選択信号M1が入力された場合，セレクト処理を実行しない。この電圧出力により，外部入力電圧Vex1，Vex2，すなわち基準電圧Vr1,Vr2が検出部5に供給される。
【０１１５】
なお，太線で示すラインLは，基準電圧Vr1の供給用ライン，基準電圧Vr2の供給用ラインの2本のラインを有し，前述の例では，外部入力電圧Vex1は基準電圧Vr1の供給用ラインを介して検出部5に供給され, 外部入力電圧Vex2は基準電圧Vr2の供給用ラインを介して検出部5に供給される。
【０１１６】
制御回路ユニット1が，基準電圧供給部6に第2のモードを実行させる場合を説明する。ここでは，基準電圧Vr1，Vr2として電圧V1，V2を検出部5に供給する場合を例示する。制御回路ユニット1は，例えば,モード設定レジスタ64にモード選択信号M2を設定し，さらに，電圧選択レジスタ631に電圧選択信号S1x(xは1,2)を設定する。
【０１１７】
モード設定レジスタ64は，モード選択信号M2が設定されると，モード選択信号M2をASW61，セレクタ635に出力する。ASW61は，モード選択信号M2が入力されると，ハイインピーダンス信号Hzを出力する。電圧選択レジスタ631は，電圧選択信号S1xをセレクタ635に出力する。セレクタ635は，モード選択信号M2が入力されると，電圧選択レジスタ631から出力された電圧選択信号S1xをデコーダ636に出力する。
【０１１８】
デコーダ636は，電圧選択信号S11に対応する電圧V1を生成する電圧生成部A621に，電圧V1を出力するように指示する信号DS1を出力する。電圧生成部A621のASW621aは，信号DS1に応答して，基準電圧Vr1として電圧V1をラインLの基準電圧Vr1の供給用ラインを介して検出部5に出力する。
【０１１９】
また，デコーダ636は，電圧選択信号S12に対応する電圧V2を生成する電圧生成部B622に，電圧V2を出力するように指示する信号DS2を出力する。電圧生成部B622のASWは，信号DS2に応答して，基準電圧Vr2として電圧V2をラインLの基準電圧Vr2の供給用ラインを介して検出部5に出力する。
【０１２０】
制御回路ユニット1が，基準電圧供給部6に第3のモードを実行させる場合を説明する。制御回路ユニット1は，例えば,モード設定レジスタ64にモード選択信号M3を設定する。
【０１２１】
モード設定レジスタ64は，モード選択信号M3が設定されると，モード選択信号M3をASW61，セレクタ635に出力する。ASW61は，モード選択信号M3が入力されると，ハイインピーダンス信号Hzを出力する。
【０１２２】
電圧算出部634は，図17に記録された電圧選択信号S2x(xは1〜n)の中からPLL周波数設定レジスタ632に設定されたPLLクロック周波数と，変調値設定レジスタ633に設定された変調値に対応する電圧選択信号S2xを選択する。例えば，電圧算出部634は，変調値設定レジスタ633に設定された変調値が“30[KHz]”，PLL周波数設定レジスタ632に設定されたPLLクロック周波数が“80[MHz]”の場合，電圧選択信号S21,S22をセレクタ635に出力する。
【０１２３】
セレクタ635は，モード選択信号M3が入力されると，電圧選択レジスタ631から出力された電圧選択信号S S21,S22をデコーダ636に出力する。デコーダ636は，電圧選択信号S21に対応する電圧V1を生成する電圧生成部A621に，電圧V1を出力するように指示する信号DS1を出力する。電圧生成部A621のASW621aは，信号DS1に応答して，基準電圧Vr1として電圧V1をラインLの基準電圧Vr1の供給用ラインを介して検出部5に出力する。
【０１２４】
また，デコーダ636は，電圧選択信号S22に対応する電圧V2を生成する電圧生成部B622に，電圧V2を出力するように指示する信号DS2を出力する。電圧生成部B622のASWは，信号DS2に応答して，基準電圧Vr2として電圧V2をラインLの基準電圧Vr2の供給用ラインを介して検出部5に出力する。
【０１２５】
なお，基準電圧Vr1，Vr2は，同期通信，非同期通信の切り換え時間を考慮して所定のマージンが付加された電圧である。
【０１２６】
このように，異なる値の基準電圧を検出部5に供給することができる。また，ユーザは,第1〜第3のモードの中から所望のモードを基準電圧供給部6に実行させることができるので，利便性が向上する。
【０１２７】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１２８】
（付記１）
第2の周波数を基準にして周波数が変動する第1の周波数を有する第1のクロックを生成する第1のクロック生成回路と，
前記第2の周波数を有する第2のクロックを生成する第2のクロック生成回路と，
前記第1のクロックに基づき動作する第1の回路ユニットと，
前記第2のクロックに基づき動作する第2の回路ユニットと，
前記第1の回路ユニットと前記第2の回路ユニットとを接続するバスと，
前記第1の周波数と前記第2の周波数との周波数差が第1の所定範囲内か否かを検出する検出部と，
前記周波数差が前記第1の所定範囲内の場合に，前記第1の回路ユニットと前記第2の回路ユニットとの間で同期通信を実行する同期バスと，前記周波数差が前記第1の所定範囲外の場合に，前記第1の回路ユニットと前記第2の回路ユニットとの間で非同期通信を実行する非同期ブリッジ部とを有するバスブリッジ部と
を有する電子機器。
【０１２９】
（付記２）
付記1において，
前記第1のクロック生成回路は，第1の発振器制御電圧に応じて前記第1のクロックを生成する電圧制御発振器と，前記第1のクロックの周波数が前記第2の周波数を基準にして変動するように変調を行う変調器とを有する第1の位相同期回路を有し，
前記第2のクロック生成回路は，第2の発振器制御電圧に応じて前記第2のクロックを生成する電圧制御発振器を有する第2の位相同期回路を有し，
前記検出部は，前記第1の発振器制御電圧と前記第2の発振器制御電圧との電圧差が第2の所定範囲内か否かを検出することにより，前記周波数差が前記第1の所定範囲内か否かを検出する電子機器。
【０１３０】
（付記３）
付記1または2において，
前記第1のクロック生成回路は，前記第2の周波数を中心にして第1の周波数を変動させる電子機器。
【０１３１】
（付記４）
付記2において，
さらに，前記第2の所定範囲を示す基準電圧を前記検出部に供給する基準電圧供給部を有する電子機器。
【０１３２】
（付記５）
付記4において，
前記基準電圧供給部は，外部から入力された外部入力電圧を前記検出部に供給する電子機器。
【０１３３】
（付記６）
付記4または5において，
前記基準電圧供給部は，複数の電圧を生成する電圧生成部と，前記複数の電圧の中から前記検出部に供給する電圧を選択する第1の電圧選択信号が設定される選択レジスタとを有し，前記第1の電圧選択信号に基づき前記複数の電圧の何れかを前記検出部に供給し，前記第1の電圧選択信号は外部から前記選択レジスタに設定可能である電子機器。
【０１３４】
（付記７）
付記4または5において，
前記基準電圧供給部は，複数の電圧を生成する電圧生成部と，前記第2の周波数が設定される周波数レジスタと，前記変調器の変調値が設定される変調値レジスタと，前記変調値および前記第2の周波数に対応して第2の電圧選択信号が記録されたテーブルとを有し，前記第2の電圧選択信号に基づき前記複数の電圧の何れかを前記検出部に供給し，前記変調値レジスタの前記変調値，前記周波数レジスタの前記第2の周波数は，外部から設定可能である電子機器。
【０１３５】
（付記８）
付記4において，
前記基準電圧供給部は，複数の電圧を生成する電圧生成部と，前記複数の電圧の中から前記検出部に供給する電圧を選択する第1の電圧選択信号が設定される選択レジスタと，前記第2の周波数が設定される周波数レジスタと，前記変調器の変調値が設定される変調値レジスタと，前記変調値および前記第2の周波数に対応して第2の電圧選択信号が記録されたテーブルと，
外部から入力された外部入力電圧を前記検出部に供給する第1のモード，前記第1の電圧選択信号に基づき前記複数の電圧の何れかを前記検出部に供給する第2のモード，前記第2の電圧選択信号に基づき前記複数の電圧の何れかを前記検出部に供給する第3のモードの何れかを選択するモード選択信号が設定されるモード設定レジスタとを有し，
前記モード選択信号に基づき，前記第1〜第3のモードの何れかを実行し，
前記選択レジスタの前記第1の電圧選択信号，前記変調値レジスタの前記変調値，前記周波数レジスタの前記第2の周波数，前記モード設定レジスタの前記モード選択信号は，外部から設定可能である電子機器。
【符号の説明】
【０１３６】
1…制御回路ユニット(第1の回路ユニット)，2…周辺回路ユニット(第2の回路ユニット)，3…バスブリッジ部，31，33…非同期ブリッジ部，311…入力部，312…出力部，32,34…セレクタ，4…バス制御部，5…検出部，51…電圧差検出部，52，53…比較器，54…OR回路，55…バイアス電圧生成部，55a…バイアス電圧生成回路，C…キャパシタ，6…基準電圧供給部， 61…ASW，621〜62n…電圧生成部A〜電圧生成部N，621a…ASW，Ra1，Ra2…分圧抵抗，63…選択部，631…電圧選択レジスタ，632…PLL周波数設定レジスタ，633…変調値設定レジスタ，634…電圧算出部，635…セレクタ，636…デコーダ，64…モード設定レジスタ，7…PLL回路，8…SSCG回路，71,81…位相比較器，72,82…チャージポンプ，73,83…LPF，74,84…電圧制御発振器，75,85…1/P分周器，76…1/N分周器，86…1/N分周器_変調器。
【特許請求の範囲】
【請求項１】
第2の周波数を基準にして周波数が変動する第1の周波数を有する第1のクロックを生成する第1のクロック生成回路と，
前記第2の周波数を有する第2のクロックを生成する第2のクロック生成回路と，
前記第1のクロックに基づき動作する第1の回路ユニットと，
前記第2のクロックに基づき動作する第2の回路ユニットと，
前記第1の回路ユニットと前記第2の回路ユニットとを接続するバスと，
前記第1の周波数と前記第2の周波数との周波数差が第1の所定範囲内か否かを検出する検出部と，
前記周波数差が前記第1の所定範囲内の場合に，前記第1の回路ユニットと前記第2の回路ユニットとの間で同期通信を実行する同期バスと，前記周波数差が前記第1の所定範囲外の場合に，前記第1の回路ユニットと前記第2の回路ユニットとの間で非同期通信を実行する非同期ブリッジ部とを有するバスブリッジ部と
を有する電子機器。
【請求項２】
請求項1において，
前記第1のクロック生成回路は，第1の発振器制御電圧に応じて前記第1のクロックを生成する電圧制御発振器と，前記第1のクロックの周波数が前記第2の周波数を基準にして変動するように変調を行う変調器とを有する第1の位相同期回路を有し，
前記第2のクロック生成回路は，第2の発振器制御電圧に応じて前記第2のクロックを生成する電圧制御発振器を有する第2の位相同期回路を有し，
前記検出部は，前記第1の発振器制御電圧と前記第2の発振器制御電圧との電圧差が第2の所定範囲内か否かを検出することにより，前記周波数差が前記第1の所定範囲内か否かを検出する電子機器。
【請求項３】
請求項2において，
前記第1のクロック生成回路は，前記第2の周波数を中心にして第1の周波数を変動させる電子機器。
【請求項４】
請求項2において，
さらに，前記第2の所定範囲を示す基準電圧を前記検出部に供給する基準電圧供給部を有する電子機器。
【請求項５】
請求項4において，
前記基準電圧供給部は，複数の電圧を生成する電圧生成部と，前記複数の電圧の中から前記検出部に供給する電圧を選択する第1の電圧選択信号が設定される選択レジスタと，前記第2の周波数が設定される周波数レジスタと，前記変調器の変調値が設定される変調値レジスタと，前記変調値および前記第2の周波数に対応して第2の電圧選択信号が記録されたテーブルと，
外部から入力された外部入力電圧を前記検出部に供給する第1のモード，前記第1の電圧選択信号に基づき前記複数の電圧の何れかを前記検出部に供給する第2のモード，前記第2の電圧選択信号に基づき前記複数の電圧の何れかを前記検出部に供給する第3のモードの何れかを選択するモード選択信号が設定されるモード設定レジスタとを有し，
前記モード選択信号に基づき，前記第1〜第3のモードの何れかを実行し，
前記選択レジスタの前記第1の電圧選択信号，前記変調値レジスタの前記変調値，前記周波数レジスタの前記第2の周波数，前記モード設定レジスタの前記モード選択信号は，外部から設定可能である電子機器。
【請求項１】
第2の周波数を基準にして周波数が変動する第1の周波数を有する第1のクロックを生成する第1のクロック生成回路と，
前記第2の周波数を有する第2のクロックを生成する第2のクロック生成回路と，
前記第1のクロックに基づき動作する第1の回路ユニットと，
前記第2のクロックに基づき動作する第2の回路ユニットと，
前記第1の回路ユニットと前記第2の回路ユニットとを接続するバスと，
前記第1の周波数と前記第2の周波数との周波数差が第1の所定範囲内か否かを検出する検出部と，
前記周波数差が前記第1の所定範囲内の場合に，前記第1の回路ユニットと前記第2の回路ユニットとの間で同期通信を実行する同期バスと，前記周波数差が前記第1の所定範囲外の場合に，前記第1の回路ユニットと前記第2の回路ユニットとの間で非同期通信を実行する非同期ブリッジ部とを有するバスブリッジ部と
を有する電子機器。
【請求項２】
請求項1において，
前記第1のクロック生成回路は，第1の発振器制御電圧に応じて前記第1のクロックを生成する電圧制御発振器と，前記第1のクロックの周波数が前記第2の周波数を基準にして変動するように変調を行う変調器とを有する第1の位相同期回路を有し，
前記第2のクロック生成回路は，第2の発振器制御電圧に応じて前記第2のクロックを生成する電圧制御発振器を有する第2の位相同期回路を有し，
前記検出部は，前記第1の発振器制御電圧と前記第2の発振器制御電圧との電圧差が第2の所定範囲内か否かを検出することにより，前記周波数差が前記第1の所定範囲内か否かを検出する電子機器。
【請求項３】
請求項2において，
前記第1のクロック生成回路は，前記第2の周波数を中心にして第1の周波数を変動させる電子機器。
【請求項４】
請求項2において，
さらに，前記第2の所定範囲を示す基準電圧を前記検出部に供給する基準電圧供給部を有する電子機器。
【請求項５】
請求項4において，
前記基準電圧供給部は，複数の電圧を生成する電圧生成部と，前記複数の電圧の中から前記検出部に供給する電圧を選択する第1の電圧選択信号が設定される選択レジスタと，前記第2の周波数が設定される周波数レジスタと，前記変調器の変調値が設定される変調値レジスタと，前記変調値および前記第2の周波数に対応して第2の電圧選択信号が記録されたテーブルと，
外部から入力された外部入力電圧を前記検出部に供給する第1のモード，前記第1の電圧選択信号に基づき前記複数の電圧の何れかを前記検出部に供給する第2のモード，前記第2の電圧選択信号に基づき前記複数の電圧の何れかを前記検出部に供給する第3のモードの何れかを選択するモード選択信号が設定されるモード設定レジスタとを有し，
前記モード選択信号に基づき，前記第1〜第3のモードの何れかを実行し，
前記選択レジスタの前記第1の電圧選択信号，前記変調値レジスタの前記変調値，前記周波数レジスタの前記第2の周波数，前記モード設定レジスタの前記モード選択信号は，外部から設定可能である電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−２５２４８６（Ｐ２０１２−２５２４８６Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２４１２９（Ｐ２０１１−１２４１２９）
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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