【課題】端数データの取り扱いを容易にすることが可能なデータ幅可変ＦＩＦＯメモリ、ＦＩＦＯメモリ及び記憶装置を提供する。
【解決手段】本発明の一実施形態に係るデータ幅可変ＦＩＦＯメモリ１は、データの読み書きが行われるデータ保持部Ａと、該データ保持部Ａにデータが書き込まれたときに書込開始位置を示すライトポインタＷＰＴＲが移動し、該データ保持部Ａに書き込まれているデータが読み出されたときに読出開始位置を示すリードポインタＲＰＴＲが移動するように構成され、ライトポインタＷＰＴＲとリードポインタＲＰＴＲとの差分から求めた前記データ保持部Ａにおける有効バッファサイズＯＵＴ−ＶＳＩＺＥ及び空きバッファサイズＩＮ−ＲＳＩＺＥのうち少なくとも何れか一方を生成するバッファサイズ生成手段を有することを特徴とする。 （もっと読む）

【課題】システムの処理速度および精度を低下させることなく、複数の割り込み要因に基づいて、ＣＰＵの一つの割り込み入力端子に対して入力する割り込み信号を発生する。
【解決手段】割り込み制御回路１１は、複数の割り込み要因から発生される複数の割り込み入力信号の立ち上がりまたは立ち下がりのエッジによりそれぞれ起動される複数のタイマー１１０〜１１３と、これらの複数のタイマーの出力の論理和を得てＣＰＵ１０の割り込み入力端子に入力する論理和ゲート１０６とを備える。各タイマーには、対応する割り込み要因の割り込み処理時間に対応する満了時間を設定する。各タイマーはその動作が抑止されていないときいずれかの割り込み入力信号の立ち上がりまたは立ち下がりエッジにより起動され前記論理和手段に割り込み信号を出力するとともに、当該タイマーに設定された満了時間が経過するまで他のタイマーの動作を抑止する。 （もっと読む）

【課題】共有リソースへのアクセス要求の調停を一定の時間間隔で行うシステムのアクセス効率及びアクセスレイテンシを改善する。
【解決手段】複数のマスタ１００，１０１，１０２と共有リソース１０６との間に、アクセス要求調停部１０３と、データ量管理部１０４と、リソース制御部１０５とを設ける。データ量管理部１０４は、複数のマスタ１００，１０１，１０２と共有リソース１０６との間のアクセスデータ量を管理する。アクセス要求調停部１０３は、一定間隔の調停タイミングでいずれかのマスタにアクセス許可を発行する定時調停に加えて、アクセスデータ量に応じて決定されるマスタに任意タイミングでアクセス許可を発行する常時調停とを実行する。定時調停にて規定のデータ量を下回るアクセス要求が受け付けられた場合、残りのアクセス機会が常時調停で利用可能になる。 （もっと読む）

【課題】複数のマスタ１，２とスレーブ３，４がバス５に接続されているバスシステムにおいて、信頼性を保証されるべきデータを転送中に、転送に関わらないマスタやスレーブに異常が生じても、転送データの信頼性を保証できるバスシステムを提供する。
【解決手段】バススイッチ３１〜３４とスイッチ制御部１１を設け、優先（安全）データ転送時は、優先（安全）データ信号７１を「１」として、転送に関係無いマスタ２及びスレーブ４のバススイッチ３２，３４をＯＦＦし、他方、通常データ転送時は、優先（安全）データ信号７１を「０」として、全てのバススイッチ３１〜３４をＯＮ状態にする。 （もっと読む）

【課題】比較的簡単な構成で、処理時間の短縮と省電力効果の向上を図る。
【解決手段】情報処理システムは、バス１と、複数のバスマスタ２−０，・・・と、複数のバススレーブ３−０，・・・と、バスマスタ２−０，・・・からバス１を介して複数のバス権要求信号req0,・・・を受信し、このバス権要求信号req0,・・・の競合を調停していずれか１つのバスマスタ２−０，・・・にバス権を付与するバス調停回路２０と、複数のバス権要求信号req0,・・・の数を検出して検出数を出力するバス権検出回路２０と、クロック分周回路３０とを備えている。クロック分周回路３０は、基準クロックclk0を大きさの異なる複数の分周値で分周して大きさの異なる複数の周波数の分周信号を生成し、検出数の大きさに対応した大きさの周波数の前記分周信号を選択して動作クロックclk1を出力する。 （もっと読む）

【課題】システムバス、メモリバス、プロセッサバスの三種の各バスの使用効率を最大とする情報処理装置のバスシステムを提供する。
【解決手段】プロセッサバス111と、メモリバス112と、システムバス113とが三叉路接続コントロール手段103に接続される。この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。又、この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのデータバスが接続され、データバス制御信号に応じてこれらのデータバス上のデータを相互に転送するデータパススイッチを有する。 （もっと読む）

【課題】 外部バスより大きいデータ幅のレジスタを有する内部リソースと外部バスと同一のデータ幅のレジスタを有する内部リソースとを混載した半導体装置における外部アクセスの効率を向上させる。
【解決手段】 第１内部リソースは、外部バスよりデータ幅が大きい内部バスと同一のデータ幅であり、外部バスから内部バスを介してアクセス可能である第１レジスタを有する。第２内部リソースは、外部バスと同一のデータ幅であり、外部バスから内部バスを介してアクセス可能である第２レジスタを有する。バスインタフェース回路は、外部バスと内部バスとの間でのデータ送出動作を実施する。バスインタフェース回路は、外部バスと同一のデータ幅であり、外部バスからアクセス可能であるライトバッファおよびリードバッファを備えて構成される。 （もっと読む）

バスにアクセスするためのアービトレータ回路は、その１つの入力部が第１のバスラインに接続された論理ゲート装置（４０６）を備える。本回路は、切換装置（４０４、４０５、４０７）を備える。制御信号に対する応答として、切換装置は第１のバスラインの第１の半分（４０２）を第２の半分（４０３）から切断し、第２の半分（４０３）を第１の固定電位に接続する。第２のバスライン（４０１）は、第２の固定電位を受け取るように接続された論理ゲート装置（４０６）から非接続される。第２のバスラインは、第１の固定電位に接続される。２つの信号源は、制御信号を切換装置（４０４、４０５、４０７）に提供するために利用可能である。これらのうちの一方は、論理ゲート装置（４０６）の出力部である。
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【課題】処理の煩雑性の増加や、パフォーマンスの劣化を生じさせることなく、ＰＣＩバス上を流れるデータを効率的に暗号化することができ、かつ暗号化強度も保つ。
【解決手段】ＰＣＩターゲットデバイス１０のバースト検知部１４は、ＰＣＩマスタデバイス１からアクセスがあると、バーストアクセスであるか否かを検知する。バーストライトアクセスの場合には、セレクタ１５により、１２８ビット復号化部１３の出力を選択し、シングルライトアクセスの場合には、セレクタ１５により、３２ビット復号化部１２の出力を選択する。同様に、バーストリードアクセスの場合には、セレクタ２０により、１２８ビット暗号化部１９の出力を選択し、シングルリードアクセスの場合には、セレクタ２０により、３２ビット暗号化部１８の出力を選択する。 （もっと読む）

【課題】要求性能が低い製品に搭載される場合であっても、高い周波数で動作するために設けられたレジスタスライス（記憶手段）の有効活用を実現する。
【解決手段】ポイント・トゥ・ポイント通信を行うマスタデバイス７−２とスレーブデバイス７−３との間で通信される信号を記憶するレジスタスライス７−４を具備するオンチップバスシステムにおいて、マスタデバイス７−２とスレーブデバイス７−３との通信経路であって、レジスタスライス７−４を経由する経路及びレジスタスライス７−４を経由しない経路のうちの何れかの経路を選択する経路選択手段（７−５〜７−１０）と、当該経路選択手段でレジスタスライス７−４を経由しない経路が選択された際に、送信先へ信号の転送が行えない場合、レジスタスライス７−４を経由する経路で当該信号の転送を行う制御をする経路選択信号生成回路を設ける。 （もっと読む）

【課題】記憶装置に対するアクセスを適正に制御する半導体装置を提供する。
【解決手段】本発明による半導体装置は、記憶装置３へのアクセス制御を行うマイクロコンピュータ１００Ａであり、第１のバス５と、第１のバス５を介して記憶装置３に接続される少なくとも１つのＣＰＵ１と、第１のバス５上のアドレスを監視する監視装置１０とを具備する。ＣＰＵ１は、監視装置１０における監視結果に基づいて、記憶装置３にアクセスする。 （もっと読む）

【課題】マルチプロセッサにおいて、一方のローカルメモリを一方のプロセッサが高速アクセスでき、他方のプロセッサからもアクセス可能とすること。
【解決手段】プロセッサ１にローカルバス１０２を介しローカルメモリ１０１が接続され、プロセッサ２にローカルバス２０２を介しローカルメモリ２０１が接続され、１０２とシステムバスＳＢにバスブリッジ（ＢＢ）１０３が接続され、２０２とＳＢとＢＢ２０３が接続され、ＳＢと１０１にバスインターフェースユニット（ＢＩＵ）３が接続され、ＳＢと２０１にＢＩＵ５が接続される。１から１０１へ１０２を介し高速アクセスする一方、１から１０２、１０３、ＳＢ、５のＰ１・Ｐ３を介し２からは２０２、２０３、ＳＢ、３のＰ２・Ｐ３を介し１０１をアクセスする。２から２０１へ２０２を介し高速アクセスする一方、２から２０２…３のＰ２・Ｐ３を介し１からは１０２…５のＰ１・Ｐ３を介し２０１をアクセスする。 （もっと読む）

【課題】 バスに接続されたハードウェアの状態を検出する際の処理速度を向上させると共に、システムの面積の増加を抑えるようにする。
【解決手段】 状態検出ブロック２０６が、外部通信モジュール２０３のＦＩＦＯにおけるデータ量を検出する。状態検出ブロック２０６の検出結果に基づいて、条件判定ブロック２０７が、割り込み信号２１７の生成条件を満たしているか否かを判定する。割り込み信号２１７の生成条件を満たしている場合に、割り込み信号生成ブロック２０８は、割り込み信号２１７を生成してＣＰＵ２０１に出力する。ＣＰＵ２０１は、この割り込み信号２１７に基づいて、所定の処理を行う。 （もっと読む）

【課題】効率のよいＤＭＡ転送処理が可能な半導体装置を提供する。
【解決手段】転送中のデータを一時記憶するセクタバッファ１０４の入出力ポートＰ１をシステムバス１０８とのＤＭＡ転送に用い、入出力ポートＰ２をＩ／Ｏコントローラ１０７とのデータ転送に用い、切替部１０５はシステムバス１０８とＩ／Ｏコントローラ１０７を接続するか、セクタバッファ１０４とＩ／Ｏコントローラ１０７またはシステムバス１０８を接続するかを切り替え、セクタバッファコントローラ１０６は入出力ポートＰ１、Ｐ２によるデータ転送を別々に起動し、セクタバッファ１０４とＩ／Ｏコントローラ１０７間での転送単位分のデータの転送の終了を検出すると、セクタバッファ１０４とＩ／Ｏコントローラ１０７とのデータ転送を遮断しシステムバス１０８とＩ／Ｏコントローラ１０７とを接続するための制御信号を切替部１０５に送出する。 （もっと読む）

【課題】円滑な並列データ処理を行うことのできるデータ処理装置を提供する。
【解決手段】データが入力され、所定の処理を行って出力する回路２と、回路２から出力されたデータが書き込まれる記憶部７と、前記書き込まれたデータを読み出し、所定の処理を行って記憶部７に書き込む回路３と、記憶部７からデータを読み出して出力する回路４と、記憶部７に対して回路２、３、４から発行されるアクセス要求を調停する要求調停回路６と、を備え、要求調停回路６は、記憶部７内で回路２がアクセスしているアドレス、回路３がアクセスしているアドレス及び回路４がアクセスしているアドレスから回路２の処理可能な記憶量、回路３の処理可能な記憶量及び回路４の処理可能な記憶量の少なくともいずれか一つを演算し、その演算した記憶量を基準にして回路２、３、４からのアクセス要求の優先順位を設定する。 （もっと読む）

【課題】優先順位の基に複数のマスタがアクセスする場合、所定の期間においてより確実にアクセスするとともに、いずれのマスタもアクセスできない期間をより少なくする。
【解決手段】複数のデバイスにあらかじめ定められている優先順位に基づいて、バスなどの共通の通信経路を介して、複数のデバイスの間の通信を制御するとき、変更部１７１は、複数のデバイスのうちの所定のデバイスの優先順位である第１の優先順位を、所定の期間だけ、第２の優先順位に変更し、カウンタ制御部１５４は、所定の期間の長さを制御する。本発明は、例えば、デジタルビデオカメラに適用することができる。 （もっと読む）

【課題】パイプライン処理が実行されるバスシステムの高性能化を図る。
【解決手段】１つ以上のバスマスタと、１つ以上のバススレーブと、応答手段を備える。バスマスタからバススレーブ内のリソースへのアクセス要求が出されたときに、応答手段は、このバススレーブがウエイト状態である場合において、バスマスタにブロッキングウエイト動作をさせるブロッキングウエイト応答とノンブロッキングウエイト動作をさせるノンブロッキングウエイト応答のいずれかであるウエイト応答を出す。 （もっと読む）

【課題】本発明は、装置規模やコストを不要に増大させることなく、バス幅の異なるパラレル入力にも柔軟に対応することが可能なシリアルＩ／Ｆの提供を目的とする。
【解決手段】本発明に係るシリアルＩ／Ｆ２は、ＰＣＬＫに基づいて８または１２ビットのパラレルデータＤＡＴＡが書き込まれるＦＩＦＯ２２と；ＦＣＬＫに基づいてＦＩＦＯ２２に書き込まれたパラレルデータを８ビットずつ読み出すＦＩＦＯリード部２３と；ＰＬＬＣＬＫに基づいてＦＩＦＯリード部２３で読み出されたパラレルデータＰＤＡＴＡをシリアルデータＳＤＡＴＡに変換するＰ／Ｓ変換部２４と；ＰＣＬＫを８または１２逓倍してＰＬＬＣＬＫを生成するＰＬＬ回路２６と；ＰＬＬＣＬＫを１／８分周してＦＣＬＫを生成する分周回路２７と；を有して成り、ＰＬＬ回路２６の逓倍数は、ＦＩＦＯ２２に書き込まれるパラレルデータのビット数に応じて可変制御される構成とされている。 （もっと読む）

【課題】システムスループットの向上を図る。
【解決手段】マスター（１０１ａ〜１０１ｆ）から発行されるリクエスト回数に応じてマスターグループ化回路（１０５）により上記マスターがグループ化され、上記マスターグループ化回路の出力情報を用いてアービトレーション回路（１０６）により上記マスターの優先順位が動的に変更されるため、マスターは、上記リクエスト回数に応じてグラント信号（１０８）を受け取ることができる。これにより、複数のマスター間でのバス占有の偏りを緩和することができ、マイクロコンピュータ（１００）におけるシステムスループットの向上を達成することができる。 （もっと読む）

【課題】データ処理装置とメモリとの間でのデータの転送を、１つの処理機能に対して複数のDMACを使用して制御する場合にも、各DMACの起動、中断を高速に制御する。
【解決手段】DMA起動制御回路１８は、本発明により設けられたハードウェアによる回路であり、データ処理モードがモード設定レジスタ１９に設定されると、複数の＃１DMA１２〜＃３DMA１４の各DMACのどのDMACを使用し、どのような順序で起動するか、どのような順序で終了させていけばよいかを、一意に決定し自動的にDMACの起動を管理する。また、DMA起動制御回路１８は、各＃１DMA１２〜＃３DMA１４がデータ処理回路１１との間で画像データの転送を行っている状態か否かを示す状態信号Ａ１〜Ａ３をモニターしており、この状態信号に基づいて、データ処理モード毎に＃１DMA１２〜＃３DMA１４の各DMACの起動を管理する。 （もっと読む）