【課題】無線通信の高度化に対応可能な無線通信装置のハードウェア構成を提供する。
【解決手段】メインプロセッサと各構成要素の間で主に制御信号を転送する制御バスと、サブプロセッサを含むプロセッサユニットと外部インタフェースの間で主に送受信データを転送するデータバスを分離する。また、サブプロセッサはプロセッサユニットを構成し、本発明のソフトウェア無線機は複数のプロセッサユニットを備えることを可能とする。プロセッサユニット間は専用のユニット間インタフェースで接続される。プロセッサユニットは複数のサブプロセッサを備えることが可能であり、複数のサブプロセッサはプロセッサ間インタフェースを介してシリアルに接続される。 （もっと読む）

【課題】 記憶装置に記憶された画像データのデータ量を不足させることないように、転送されるデータのデータ転送レートを適切に変更し、転送処理に係る負荷を最小限に抑えることができるデータ提供装置、データ提供装置の制御プログラム、データ提供装置の制御プログラムが記録された記録媒体を提供することにある。
【解決手段】 本発明の印刷制御装置２４は、印刷処理装置５９の露光開始を示す垂直同期信号を検出するＶＳＹＮＣ検出部５８と、このＶＳＹＮＣ検出部５８で検出された垂直同期信号の入力回数に基づき、画像メモリ２３からビデオコントローラ５５が備えるバッファ５４に画像データを転送するＤＭＡＣ５３に転送サイズの変更を指示する転送サイズ変更指示部５７を備えている。 （もっと読む）

【課題】デッドロックを回避でき、各種の優先順位方式による調停を実現できるインタフェース回路を容易に設計すること。
【解決手段】複数のバスとの間のインタフェース回路であるハブ１についての論理表現を作成するインタフェース回路生成装置において、複数のバスの各々に対応したポートをグループとして定義する定義ファイルを備えており、定義ファイルを用い、一のバスに対応したグループから他のバスに対応したグループへのアクセスが同時に発生した場合に優先順位の低いグループのアクセス要求についてはリトライを返信する回路の論理表現を作成するものである。 （もっと読む）

【課題】クロスババスに接続される各マスタが要求するデータサイズに応じて各マスタに割当てるバスを動的に変更して効率よくデータ転送を行なうデータ処理装置を得ること。
【解決手段】バス制御部５が、予め定められた優先制御に基づいてバス要求を行っているマスタ１−１〜１−４の優先順位を決定し、優先順位が高い順に要求されたデータサイズに応じてマスタ１−１〜１−４にクロスババスＢ１〜Ｂ４を割当て、割当てたクロスババスＢ１〜Ｂ４を用いてマスタ１−１〜１−４とマスタ１−１〜１−４がデータを転送するスレーブ３−１〜３−４とを接続する。 （もっと読む）

低電力装置の復帰可能な状態を特定するシステムおよび方法について説明する。複数のバスマスタへのシステムバスアクセスを許可するアービタ（１１０、３１０、または４１０）を有する低電力装置（１００、３００、または４００）が、低電力動作モードを起動するように設定される。低電力装置内の低電力コントローラ（１５０、３５０、または４５０）は、低電力モードを起動する要求をバスアービタに与える。バスアービタは、バスマスタへのバス要求の許可を停止し、システムバスが現在のバスアクセスをすべて処理する時期を特定する。システムバスがアイドル状態になると、バスアービタは、低電力コントローラにバス許可信号を返す。バスマスタに関連するクロックは、ディスエーブルされてバスアービタを一時停止するとともに、低電力装置の低電力化を可能にする。
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【課題】 メモリ内のデータの受け渡しにおいて、転送速度の制御が可能なＤＭＡＣを備えたコンピュータシステムを提供する。
【解決手段】 システムバス４に接続されて、ＣＰＵ１から指示された周期とパルス幅を有するパルス信号ＰＷＭを生成する可変パルス生成部５を設ける。一方、ＤＭＡＣ１０Ａは、メモリ２の第１領域と第２領域との間のデータ転送を制御する場合、セレクタ１７によって可変パルス生成部５で生成されたパルス信号ＰＷＭを選択し、このパルス信号ＰＷＭのタイミングに従ってメモリ２内のデータ転送を制御する。パルス信号ＰＷＭの周期を適切に設定することにより、メモリ２内でのデータ転送によってシステムバス４が長時間占有されることがなくなり、並行動作する別タスクへの悪影響が減少する。 （もっと読む）

【課題】 転送速度の異なる複数のクライアントからのデータを効率的に取得することができるデータ転送制御装置を提供する。
【解決手段】 複数のＤＭＡ５１〜５５のデータ転送要求を受け付けて、当該ＤＭＡのデータを転送先に転送制御する要求先パス制御部７２と、優先順位の高い第１グループのクライアントのデータ転送回数又はデータ転送量が、所定回数又は所定量となると、第１グループのクライアントからのデータ転送要求をマスクし、優先順位の低い第２グループのクライアントからのデータ転送要求を要求先パス制御部７２に出力するタイミングコントローラ７１とを有している。従って、転送速度の異なる複数のクライアントからのデータを効率的に取得することができる。 （もっと読む）

【課題】 データの転送元のアボードによって発生するＰＣＩ−Ｘバスのハングアップを防止する。
【解決手段】 アボート信号受信部１ａは、転送元３がアボートしたときに出力するアボート信号を受信する。ダミーデータ生成部１ｂは、アボート信号受信部１ａがアボート信号を受信した場合、ダミーデータを生成する。エラーパリティ生成部１ｃは、アボート信号受信部１ａがアボート信号を受信した場合、ダミーデータ生成部１ｂによって生成されたダミーデータがダミーであることを示すためのエラーパリティを生成する。データ送信部１ｄは、ダミーデータ生成部１ｂによって生成されたダミーデータと、エラーパリティ生成部１ｃによって生成されたエラーパリティとをＰＣＩ−Ｘバス２を介して転送先４に送信する。 （もっと読む）

【課題】複数のバスマスタにおけるバススレーブに対するアクセス要求を調停する際に使用される時間情報を適切に制御することが可能な技術を提供する。
【解決手段】アクセス調停回路ＡＣは、バスマスタＢＭ０，ＢＭ１のそれぞれに対応する記憶回路ＭＥＭ内の許容待ち時間情報に基づいて、バスマスタＢＭ０，ＢＭ１のバススレーブＢＳ０，ＢＳ１に対するアクセス要求の許容待ち時間を更新する。そして、これらの許容待ち時間を比較し、その比較結果に基づいてバスマスタＢＭ０，ＢＭ１のどちらかのアクセス要求を受付ける。また、バスマスタＢＭ０は記憶回路ＭＥＭ内の許容待ち時間情報を制御することができる。 （もっと読む）

【課題】メモリとメモリとの間のデータ転送の転送時間を短縮し、全体的なメモリに対するデータの入出力動作の高速化を図ることを目的とする。
【解決手段】メモリ制御装置は、同一のメモリデータバス１６６に接続されたメモリ１４０およびメモリ１５０と、メモリデータバス１６６に接続されたメモリ１４０に対しアドレスを指定するメモリアドレス発生器１３５と、メモリ１５０に対しアドレスを指定するメモリアドレス発生器１３６と、メモリ１４０に対しリードコマンドを発行するメモリコマンド発生器１３３と、メモリコマンド発生器１３３が発行するリードコマンドの発行タイミングに対しメモリ１４０のレーテンシー分遅延したタイミングで、メモリ１５０に対しライトコマンドを発行するメモリコマンド発生器１３４とを備えている。 （もっと読む）

【課題】 小規模な回路構成で共有バスの調停を実現すると共に、チップサイズの縮小化に寄与し、更に共有バスを共有するＣＰＵ等の数の変更に対して簡単に対応できる共有バス調停システムを提供することを目的とする。
【解決手段】 システムクロックを発生するシステムクロック発生回路６と、複数のＣＰＵ（１、２及び３）と、各ＣＰＵの駆動条件を記憶するレジスタ２１、２２及び２３と、ＣＰＵ１、２及び３に共有される共有バス８と、システムクロックに同期してカウント値を更新するカウンタ７とが備えられている。各ＣＰＵは、カウント値が自身の駆動条件を満たす時に共有バス８の使用権を獲得し、駆動条件の夫々は、同一のカウント値に対して２以上のＣＰＵの駆動条件が同時に満足することがないように定められている。 （もっと読む）

【課題】 圧縮伸張器への画像データ転送のための前処理を簡易又は不要にし、圧縮伸張器が伸張したデータからの元の画像データの復元を簡易にする。
【解決手段】 ＤＭＡＣ１２４から圧縮伸張器１２３に、またその逆に転送される画像データの転送データ量をカウントする第１，第２カウンタ２９，３０；第２カウンタのカウント量が圧縮伸張器が使用するラインメモリ容量Ｎ対応値ＸＷＩＤＴＨに達する度に再度第２カウントを開始する制御手段３６−３８，２８，３２；第１カウンタ２９のカウント量がＤＭＡＣの転送ライン長Ｍ対応値ＩＷＩＤＴＨに達してから第２カウントがＸＷＩＤＴＨに達するまで、ＤＭＡＣから圧縮伸張器にダミーを送信する付加手段３１，３２，３６，３９−４４，２３；および、圧縮伸張器からＤＭＡＣに伸張戻し送信される伸張ダミーを削除する削除手段４６−５３；を備える。 （もっと読む）

【課題】 １つのチャネルに異なった複数のＤＭＡ転送を対応させようとする場合の処理を円滑にする。
【解決手段】 ＤＭＡ要求信号制御装置１０は、内部にチェーンＤＭＡ転送の順番（ＤＭＡ要求を許可する順番）を設定するための記憶領域を持ち、あらかじめ設定できるものとする。ＤＭＡ要求モジュールＡ〜Ｃはバス１３に接続され、このバス１３にメモリ１２が接続されると共に、それぞれのＤＭＡ要求信号がＤＭＡ要求信号制御装置１０の入力Dreq0、Dreq1に接続される。そして、このＤＭＡ要求信号制御装置１０から取り出される要求信号ＤＲＱ＿Ａが、ＤＭＡ制御装置１１のチャネル０に入力される。また、ＤＭＡ制御装置１１のチャネル０の割り込み信号Int0が、ＤＭＡ要求信号制御装置１０の入力Int0に供給される。 （もっと読む）

【課題】ＣＰＵがアクセスするアドレスや時間で優先順位を変化させることで、画像形成装置のパフォーマンスをソフトウェアも含めて改善すること。
【解決手段】本発明のメモリ制御装置は、ＣＰＵ１０と、ＣＰＵ１０のアクセス先のアドレスを監視し、所定のアドレスの場合に優先順位変更指示を出力するアドレスＲ／Ｗ監視部１４と、ＣＰＵ１０および少なくとも１つのＤＭＡ２２・２４によるメモリ３１へのアクセスを所定の優先順位に従って制御するアービタ２０と、前記優先順位変更指示を受け取った場合に、所定の時間の間前記優先順位を変更する優先順位設定部２１と、を備える。 （もっと読む）

【課題】 汎用バスのバス上で転送されるデータの転送量を観測し、その転送量に基づいてバスの使用状況つまりバスにかかっている負荷の大きさを求めることにより、プロッタの転送でアンダーランやオーバーランを防止することができ、且つそれ以外のデバイスのアクセスを許可することができるので、バスが使われないことによる無駄時間を減少した画像形成装置を提供する。
【解決手段】 ＰＣＩバス１５上にはスキャナ２０で読み込んだデータを制御し、コントローラＡＳＩＣ１４へのデータ転送の制御を行うスキャナコントローラ２１と、コントローラＡＳＩＣ１４からの要求によりプロッタ２２へコントローラＡＳＩＣ１４からのデータを転送するプロッタコントローラ２３と、任意の機能を持つオプションデバイスＡ２４、Ｂ２５と、ＰＣＩバス１５上のバスの使用権を制御するバスアービタ２６とバス上のデータをモニタするバスモニタ２７とデータ量を管理する機能を持たせたＡＳＩＣ２８とを有するコントローラＡＳＩＣ１４で構成されるものである。 （もっと読む）

【課題】バスインターフェイスにおいて、低コストかつ少ない消費電力でアクセス時間の短縮をはかること。
【解決手段】第２のバス４０で接続されたバスマスタ２０とバススレーブ３０を含む半導体装置であり、ＢＣＵ２６は、受けとった絶対アドレスに対して、絶対アドレスに対応した相対アドレスの生成及び相対アドレスであること示す識別信号の生成を含む第２のバスを介して半導体記憶媒体に対して相対アドレスでアクセス要求を行うための処理を行う第１の相対アドレス制御回路２８を含み、メモリコントローラ３６は、前記識別情報に基づき、受けとったアクセスアドレスが相対アドレスであるか否か判断して、相対アドレスである場合には対応する絶対アドレスを演算する第２の相対アドレス制御回路３８を含む。 （もっと読む）

【課題】調停装置、調停方法、調停方法のプログラム、調停方法のプログラムを記録した記録媒体及び電子スチルカメラに関し、例えば複数の処理回路でメモリを共用する構成に適用して、メモリ等へのアクセス権を複数の処理回路に適切かつ効率良く設定することができるようにする。
【解決手段】 本発明は、優先順位に従ってアクセス権を設定することを前提にして、基準回路からのアクセス要求と、基準回路より優先順位の低い処理回路からのアクセス要求とが競合した場合に、基準回路へのアクセス権の設定回数に対する優先順位の低い処理回路へのアクセス権の設定回数が、事前の帯域制限値に応じた値となるようにアクセス権を設定する。 （もっと読む）

【課題】 低速な同期信号を分配することによって、同期バスの動作周波数を高速に維持し、基板配線からの輻射ノイズへの対策を不要にする。
【解決手段】 各ＬＳＩ2,3,4が備える内部クロック生成回路11,12,13は、内部クロックを発振する準備が完了すると、クロック同期信号生成回路14へ発振準備完了信号CLK_EN1,2,3を送信する。すると、クロック同期信号生成回路14は各ＬＳＩ2,3,4へ低速のクロック同期信号SYNC_PULSEを送信する。これにより、各ＬＳＩ2,3,4の内部クロック生成回路11,12,13は、クロック同期信号SYNC_PULSEに同期して、各水晶発振子8,9,10の信号を逓倍した高速のバスクロック信号CLK1,2,3を生成して共通の同期バス１へ送信する。従って、各ＬＳＩ2,3,4が接続される同期バス１の動作周波数は高速のまま、信号線を流れるクロック同期信号SYNC_PULSEは低速となるので、基板からの輻射ノイズを低減することができる。 （もっと読む）