【課題】 マイクロコントローラにおいて、バス調停動作を破綻させることなく、スリープモード時の内部クロックの停止による消費電力の低減と、スプリット動作による処理の効率化を両立させる。
【解決手段】 内部クロックＣＬＫ２が停止しているときにでも、スレーブブロック３や停止制御ブロック５からのスプリット信号ＳＰＬ３，ＳＰＬ５を保持する保持回路６６_１，６６_２を備えたバス調停ブロック６Ａを設ける。これにより、バス調停ブロック６Ａがスリープ状態であっても、通常動作を行っているスレーブブロック３等からのスプリット応答を保持される。そして、起動信号ＷＫＵＰによって内部クロックＣＬＫ２の供給が再開され、通常動作モード戻ったときに、スプリット制御回路６３が保持回路６６_１，６６_２の保持内容に基づいて正常な処理が再開される。 （もっと読む）

【課題】 転送回数が不明な場合にも余分なアクセスを防ぐことが可能なメモリ制御方法及びメモリコントローラを提供することを目的とする。
【解決手段】 本発明に係るメモリのアクセス制御方法は、システムバスに接続されたマスタからメモリコントローラへの連続転送を制御する方法において、前記メモリコントローラに対して行われた連続転送の転送回数を保持しておき、前記メモリコントローラに対する転送回数が不定の場合に、前記保持された過去の転送回数に基づいて今回の転送回数を予測し、前記予測した転送回数に基づき、前記メモリコントローラに接続されたメモリへのアクセスを先行して行う。すなわち、メモリコントローラへの連続アクセス（バースト転送回数）が不定な時に、過去の転送回数の履歴より、現在行われている不定な連続アクセスの転送回数を予測して、無駄なアクセスを減らすことができる。
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【課題】 本発明の目的はバスあるいはメモリの転送速度に対応した個数のDMAのみを実装し、かつ必要な機能処理をハードウエアで実現することにより実装するハードウエアを削減することとする。
【解決手段】 複数のＤＭＡＣと複数の機能処理ブロック間をスイッチ回路で接続し、各ＤＭＡＣと各機能処理ブロック間の接続をスイッチにて切り替え可能とする構成。 （もっと読む）

【課題】 CPUと複数の機能処理ブロックを有するシステムにおいて、CPUの機能処理ブロックの管理負荷を低減する手段を提供し、システム内の効率的な負荷分散を実現する。
【解決手段】 複数ＤＭＡＣ、複数機能処理ブロックを有し、それらを接続を任意に接続するスイッチ回路を有するシステムにおいて、ＤＭＡＣ、機能処理ブロック、スイッチ回路の資源管理を行う機能処理資源管理機構を有し、機能処理資源管理機構に、行うべき機能処理、元データポインタ、結果データポインタ等を指定手段と、前記指定に基づき各ＤＭＡＣ、機能処理ブロック、スイッチ回路のリソース割り当て手段と処理設定手段を有することで、メインとなるＣＰＵのリソース管理、ブロック管理の負荷を低減する。 （もっと読む）

本発明の一実施形態に従って、方法は、メモリ装置から、例えば記憶装置のような目的の装置へのデータの送信に関連するプリフェッチサイクルに関して、メモリアクセス待ち時間を測定するステップを有する。その後、プリフェッチレートは、測定されたメモリアクセス待ち時間に基づいて動的に調整される。
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【課題】 この発明は、バス・ブリッジにＩＥＥＥ １３９４に準拠したバスとの異なる動作バスとが接続されている場合に、ＩＥＥＥ １３９４以外のバスにアクセス権が亘らない状況を回避することを目的とする。
【解決手段】 システム内のローカルバスである１次側バスと２次側のバスに相当するバスとのインターフェースを行うブリッジデバイスであり、かつ１デバイスで２種類以上の異なる動作をサポートし、そのうちの１種類がＩＥＥＥ １３９４に準拠したシリアルバスであるバス・ブリッジのアビトレーション方法であって、２次側のアービトレーションの状態にかかわらず、１次側から２次側へのアクセスの場合はそのアクセスを最優先することを特徴とする。 （もっと読む）

【課題】 システム設計の難解化を抑制しつつ、所定のバスマスタに対する帯域保証を行う。
【解決手段】 調停回路４２は、バス回路を介したデータ転送を制御するバスマスタの各々がデータ転送要求を出力すると、該出力を行っているバスマスタ毎に設定される各優先度に基づいて、いずれか一つのバスマスタによるデータ転送を実行させる構成である。さらに、調停回路４２には、帯域保証要求を出力しているバスマスタによるデータ転送について、実効帯域を計測する帯域測定回路５２と、上記計測された実効帯域に応じて上記帯域保証要求を出力しているバスマスタに設定される優先度を変更する優先度判定回路５１と、を含む。 （もっと読む）

【課題】 周辺モジュールへのアクセスが集中した場合の転送速度を向上させる。
【解決手段】 複数のバスマスタ（１０，１１）と、第１バス（１２）と、周辺モジュール（１０１〜１０ｎ）と、第２バス（２０）と、バスステートコントローラ（１４）とを含み、上記バスマスタは、上記周辺モジュールにアクセスする際に、第１リードコマンドを発行した後に上記第１バスを開放し、所定時間の経過後に上記第１リードコマンドと同一の第２リードコマンドを出力する。上記バスステートコントローラは、上記第１リードコマンドに呼応して上記周辺モジュールにアクセスし、上記周辺モジュールから出力されたリードデータを記憶するとともに、それを上記第２リードコマンドに呼応して上記第１バスに出力する。これによりシステムバスがコマンドとデータが分離された簡易的なスプリットトランザクションの機能を発揮する。 （もっと読む）

【課題】複数のイニシエータによってデータ転送を行なう際に、各イニシエータのウエイト状態の時間を低減して効率よくデータ転送を行なう数値制御装置を得ること。
【解決手段】各Ｉ／Ｆ部１５〜１８、サウスブリッジマスタ１９およびサウスブリッジスレーブ２２を介して、イニシエータ装置であるＣＰＵおよびＤＭＡと、ターゲット装置であるメインメモリ、サブメモリ、光通信回路、サーボモータ制御回路、非常停止用センサ、手動ハンドル制御装置、Ｉ／Ｏユニット制御回路、および不揮発性メモリをリードバス１３およびライトバス１４に接続するとともに、ＣＰＵＩ／Ｆ部１５、サウスブリッジマスタ１９、およびサウスブリッジスレーブ２２とバッファメモリ２９とを、リードバス１３およびライトバス１４とは異なるバスで接続し、ＣＰＵとＤＭＡとのデータ転送はバッファメモリ２９を介して行なう。 （もっと読む）

【目的】
ワークステーション等のシステムバスにおいて、同一のアダプタから特定のアダプタに対して、複数のスプリットリード要求を同時に発行できる手段を設け、バスの処理性能を向上させる。
【構成】
バスのプロトコルとして、一つのバスアダプタ４０５，４０８，４０９，４１０に論理的に複数のモジュールＩＤを割り振るとともに、応答サイクルのモジュールＩＤ情報により、起動元のバスアダプタ４０５がリードデータの順序保証を行う。
【効果】
同一のアダプタからのリードアクセスの並列処理が可能となるので、システムバスアクセスの応答時間の向上が図れる。 （もっと読む）

【課題】各コントローラユニットがバスを使用する転送時間を適切に配分することができるバス管理システムを得ること。
【解決手段】ユニット種別情報収集部３１１がコントローラユニット１１〜１ｎを認識してユニット種別を収集し、サイクリック通信時間算出部３１２およびトランジェント通信時間算出部３１３がユニットパラメータテーブル格納部３１４に格納されている制御周期、サイクリックデータサイズ、およびユニットパラメータテーブルの情報と、ユニット種別情報収集部３１１が収集したユニット種別と、通信レートとに基づいて、コントローラユニット１１〜１ｎのサイクリック通信時間およびトランジェント通信時間を算出し、サイクリック通信時間格納部３２４およびトランジェント通信時間格納部３２５が、サイクリック通信時間およびトランジェント通信時間をコントローラユニット１１〜１ｎに通知する。 （もっと読む）

【課題】データの転送効率を向上できるデータ転送装置及び半導体集積回路装置を提供すること。
【解決手段】データ転送装置１０は、第１メモリ装置２０と第２メモリ装置３０との間のデータ転送を制御するデータ転送制御装置１０であって、前記第１メモリ装置２０から前記第２メモリ装置３０へのデータ５０の転送命令に応答して、前記データ５０を第１転送単位でアドレス順に転送させる第１転送命令を出力する第１転送調停回路１１と、前記第１転送命令に応答して、前記第１転送単位の前記データ５１−０〜５１−７を前記第１転送単位よりも小さい第２転送単位で転送させる第２転送命令を出力する第２転送調停回路１２とを具備し、前記第２転送調停回路１２は、前記第１、第２メモリ装置２０、３０においてアクセス可能なアドレスから順番に前記第２転送命令を出力する。 （もっと読む）

【課題】特定のバスマスタからの要求に偏ることなく、優先順位が下位の要求を受け付け可能なバス調停回路の実現する。
【解決手段】バス調停回路（１０）は、優先順位制御部（１０１）とバス調停部（１０２）とを備えている。優先順位制御部（１０１）は、複数のバスマスタからの各要求の優先順位を所定時間間隔ごとに設定変更する。バス調停部（１０２）は、優先順位制御部（１０１）によって設定変更された優先順位に基づいて、各要求を調停する。 （もっと読む）

【課題】 システム構成を簡素化すると共に、二重構成のプロセッサ装置のアクセスがバス上で衝突する危険性を排除して、システムの信頼性を向上可能なバス調停切替方式を得る。
【解決手段】 運用プロセッサ装置１の切替え指示４に応答して、運用状態にあったプロセッサ装置１の調停回路３が、運用状態となるプロセッサ装置１１の調停回路１３に対して、共通バス２０の使用権を明け渡す信号（ＧＮＴＢ）１６を送出するようにする。このバス使用権を明け渡す信号１６を受けたプロセッサ装置１１は、直ちにバス使用権を自らの制御のもとに取り戻すことにより、バス調停回路の切替えが完了する。これにより、二重構成のプロセッサ装置１，１１のアクセスがバス２０上で衝突する危険性を排除できる。 （もっと読む）

【課題】
データ書込み転送におけるバス利用効率を維持しつつ、データ転送先の領域のデータへの書込み完了を保証可能とする。
【解決手段】
転送制御部２８５は転送データを前記バッファから転送先のアドレスに係るデバイスへ転送する際に、所定の転送単位にデータを分割して転送データの転送を行い、分割された転送データであって、最終転送に係るデータの場合には、データ転送先のアドレスに係るデバイスからレスポンスを必要とする転送方式で最終転送に係る転送データを転送し、また、分割された転送データであって、最終転送に係る転送データではない場合には、データ転送先のアドレスに係るデバイスからレスポンスを必要としない転送方式で転送する命令を送信する。 （もっと読む）

【課題】少なくとも複数の周辺装置と結合する光記憶システム。
【解決手段】前記光記憶システムは、光記憶媒体に保存されたデータを読み出すデータ読込みサブシステムと、前記読み出されたデータに基づいて、出力データを生成するデータプロセスサブシステムと、前記周辺装置の１つに前記出力データを転送する複数のピンと、を有する。前記出力データは、データ情報およびアドレス情報を含む。前記データ情報および前記アドレス情報を含む前記出力データを転送するのに使われるピンの数は、パラレルに転送される前記出力データのビット数を表すパラレルビット数に基づいて構成可能である。前記データ情報および前記アドレス情報は同じピンを介して転送される。
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【課題】 リアルタイム性の高い動作を確保しつつ、バススレーブの処理能力を向上させることができるようにする。
【解決手段】 第２のＤＭＡＣ２１０におけるアドレス予約量のカウンタ値ＳＴＫ２がスレッシュホールドレベルSTK＿THRを超えるまでは、第２のＤＭＡＣ２１０は、アドレス予約を行い、カウンタ値ＳＴＫ２がスレッシュホールドレベルSTK＿THRを超えたら、アドレス要求信号ＲＥＱ２をマスクし、アドレス要求信号ＲＥＱ２に基づく要求の発行を禁止することにより、カウンタ値ＳＴＫ２がスレッシュホールドレベルSTK＿THRを超えるまで、第２のＤＭＡＣ２１０がアドレス予約を連続して行うことが出来るようにして、リアルタイム性の高い動作を確保しつつ、ＳＤＲＡＭ９０のパフォーマンスを低下させることを防止することができるようにする。 （もっと読む）

【課題】 本発明は、バス幅の異なる２つのチップセレクト領域にある２つのＦＩＦＯ間で、ＲＡＭ等のバッファを介在することなくＤＭＡ転送を実行可能なＤＭＡ転送システムを提供することを目的とする。
【解決手段】 ＤＭＡ転送システムは、ＤＭＡ機能を有したＣＰＵコアと、第１のビット幅のＦＩＦＯを有する第１のマクロと、第１のビット幅より狭い第２のビット幅のＦＩＦＯを有する第２のマクロを含むＤＭＡ転送システムにおいて、ＣＰＵコアから第２のマクロのＦＩＦＯをアクセスするアドレスの一部を固定可能なアドレス信号固定回路が設けられていることを特徴とする。 （もっと読む）

【解決手段】処理システムにおけるバスアービトレーションスキーム。処理システムは、バス、バスに接続された複数のプロセッサ、及びバスアービタを含む。バスアービタは、第１の層内のプロセッサの各々に対して第１の層の重みを割り当て、第２の層内のプロセッサの各々に対して第２の層の重みを割り当てる。バスアービタは、割り当てられた第２の層の重みに基づいて、バス間隔の初期部分の間、１又は複数のプロセッサへバスアクセスを連続的に許可し、第１の層の重みを有するプロセッサのうちの何れか１つからの要求に応じて、バス間隔の初期部分の間、前記プロセッサのうちの何れか１つへのバスアクセスを許可する。複数のプロセッサがバスへのアクセスを要求する場合、バスアービタは、バスアクセスを要求するプロセッサのうち、最高次の層内の最も大きな重みを有するプロセッサへのバスアクセスを許可する。 （もっと読む）

【課題】
従来、ＣＰＵがマクロ回路からマクロデータを読み込む際に多くのリードクロックが必要であった。
【解決手段】
本発明のバスインターフェイス回路１００は、マクロクロックに基づきマクロデータを保持するマクロクロック同期データ保持部１０１と、リードクロックに基づきマクロデータを保持するリードクロック同期データ保持部１０２と、リードクロックに基づきリード期間信号を出力するリード期間判定部１０３と、リード期間信号とマクロクロックとに基づきデータ保持信号を出力するマクロクロック検出部１０４と、データ保持信号とリードクロックに基づきメタ・ステーブル回避信号を出力するメタ・ステーブル回避部１０５と、メタ・ステーブル回避信号に基づきマクロクロック同期データ保持部１０１の出力、又は、リードクロック同期データ保持部１０２の出力のいずれかを選択してリードデータを出力するリードデータセレクタ１０６とを有する。 （もっと読む）