【課題】システムスループットの向上を図る。
【解決手段】マスター（１０１ａ〜１０１ｆ）から発行されるリクエスト回数に応じてマスターグループ化回路（１０５）により上記マスターがグループ化され、上記マスターグループ化回路の出力情報を用いてアービトレーション回路（１０６）により上記マスターの優先順位が動的に変更されるため、マスターは、上記リクエスト回数に応じてグラント信号（１０８）を受け取ることができる。これにより、複数のマスター間でのバス占有の偏りを緩和することができ、マイクロコンピュータ（１００）におけるシステムスループットの向上を達成することができる。 （もっと読む）

【課題】複数のマスタで同一のメモリを共有するメモリ制御システムにおいて、例えば画像処理を行うマスタが一定の高いメモリ帯域を要求している場合には、その高いメモリ帯域確保を保証するために高優先でアクセスを行うため、プロセッサなどの低いメモリ帯域で、かつ素早い応答性が必要なマスタに対するアクセス応答性が悪くなってしまう。
【解決手段】一定のメモリ帯域を要求するマスタに対しては要求を前倒しに処理させ、なおかつ、プロセッサなどの内部にあるアクセス属性を調停部へと先行的に通知することで、その前倒しの処理に対して一時的にマスクし、プロセッサのメモリアクセス応答性を高めて、プロセッサの処理性能を向上することができる。 （もっと読む）

【課題】１個のモジュールから共通バスを介してデータ信号が転送されている際に、複数のモジュールからデータ信号の転送要求が競合しても、データ信号の転送エラーが生じないデータ転送処理装置を提供する。
【解決手段】データ転送処理装置である画像処理回路１０において画像処理モジュールＡ１３から共通バス１６を介してフレームメモリ１８にデータ信号が転送されている間に、モジュール１４、１５から順にデータ信号の転送要求が出力された場合、モジュールＢ１４とモジュールＣ１５の待機許容時間の残り時間を比較し、短い方をデータ信号の転送について優先する。同時にこの優先されたモジュールの待機許容時間の残り時間以内に転送できる数にモジュールＡ１３からのデータ信号のバースト数を設定する。転送しきれなかったデータ信号は、他のモジュールのデータ信号を転送した後、続きから転送される。 （もっと読む）

【課題】データ処理装置におけるＣＰＵのストールサイクルを改善する。
【解決手段】ＣＰＵ（１０）と、上記ＣＰＵに結合された第１バス（１２）と、上記第１バスよりもデータの転送速度が遅い第２バス（１６）と、上記第１バスに結合された割り込み処理回路（１５）と、上記第２バスに結合され、上記ＣＰＵによってアクセス可能な周辺モジュール（１７，１８）とを含むとき、上記周辺モジュールは、上記ＣＰＵに対する割り込み要因を出力可能な第１機能を含み、上記割り込み処理回路は、上記周辺モジュールから出力された割り込み要因に基づいて上記ＣＰＵに割り込み要求を通知する第２機能を含む。上記ＣＰＵは、割り込み要因解析において上記割り込み処理回路をアクセスすれば良く、上記周辺モジュールをアクセスする必要がない。これにより、上記ＣＰＵのストールサイクルが改善される。 （もっと読む）

【課題】ＣＰＵ、メモリ及びＩ／Ｏ装置を有する情報処理装置のトータルパフォーマンスを向上させることができるＩ／Ｏブリッジ回路及び割り込み信号制御方法を提供する。
【解決手段】Ｉ／Ｏ装置からＣＰＵへ発行された割り込み信号をレジスタで保持し、ＣＰＵからＩ／Ｏ装置へ発行される命令の数に応じてＩ／Ｏ装置からＣＰＵへ発行される割り込み信号のＣＰＵに対する送出間隔を調整し、ＣＰＵに対する送出タイミングを指示する割り込み発行タイミング信号を出力する。ＣＰＵへは割り込み発行タイミング信号にしたがってレジスタで保持した割り込み信号を送出する。 （もっと読む）

【課題】より高速に高品質なデータを書き込みまたは読み出すことができるようにする。
【解決手段】ドライバ21の通信チップ72と、記録ボード31の通信チップ51は、アンテナを介して、電磁誘導または静電誘導を利用して通信する。通信チップ51はバスB0,B1,B2,B3,B4を介して、メモリチップ53-0,53-1,53-2,53-3と、データが一方向に順次伝送されるように、ループ状に接続されている。各メモリチップ53-0,53-1,53-2,53-3は、自分宛のコマンドを取得したとき、対応する処理を実行し、その後、自分宛のコマンドを除去し、後段に存在するメモリチップ宛のコマンドのみを後段に出力する。本発明は、データを記録する記録ボードに適用することができる。 （もっと読む）

【課題】システムバスを最大限有効利用し、効率的データ転送を実現するシステムバス制御装置を提供する。
【解決手段】バスマスタから転送するデータの経路となるシステムバスと、前記システムバスの使用状況または空き状況を監視するバス状況監視部と、前記バスマスタから転送要求があった場合に、前記バス状況監視部が監視しているシステムバスの使用状況または空き状況に基づいて、前記バスマスタに転送許可するバス幅を割当てるバス割当部と、前記割当てられたバス幅に合わせて前記バスマスタがデータ転送するバス幅を変更するバス幅可変部とを備える。これにより、使用許可が与えられたバス幅に合わせてデータ転送するバス幅を変更するので、転送要求を待機させない。 （もっと読む）

【課題】バスマスタとなる装置にバス接続された処理装置の処理能力を、簡易に低減させる。
【解決手段】処理装置と、前記処理装置のバスマスタとなるバス制御装置とを備えた電子機器のコントローラであって、前記バス制御装置は、前記処理装置の状態に基づくモードを判定するモード判定手段と、所定のモードにおいて、前記処理装置に対するアクノリッジ信号にウェイト時間を挿入して出力する動作率制御手段とを備えることを特徴とする電子機器のコントローラ。 （もっと読む）

【課題】外部から非同期で入力されるウエイト信号のタイミングに複雑な制約のないプロセッサを提供する。
【解決手段】バスマスタがバススレーブへリード処理を行う際には、ＲＤ＿ｒｅｇ信号及びＣＳ＿ｒｅｇ信号をＬｏｗにし、３ステートバッファ２０１・２２１を介してバススレーブ側へ出力する。バススレーブがバスマスタからの信号を入力すると、ＯＲ素子４０４からＷＡＩＴ＿信号をＬｏｗで出力する。ＷＡＩＴ＿信号がＬｏｗになると、バスマスタ内のｏｕｔ＿ｅｎ信号もＬｏｗとなり、バス状態保持回路２０〜２４内の３ステートバッファはハイインピーダンス出力となり、その直前の状態がバス状態保持回路２０〜２４内のバスホルダー回路で保持される。この後、ＷＡＩＴ＿ｒｅｇ信号がＬｏｗとなり、レジスタ１０〜１４がホールド状態となる前にバスマスタの状態が次の状態へと遷移しても、遷移後の状態はバススレーブ側へ出力されない。 （もっと読む）

【課題】異なるスレーブモジュールへのアクセス並列を可能とすることにより、半導体集積回路装置の処理速度を大幅に向上させる。
【解決手段】ＤＭＡＣ３がスレーブモジュール８とのアクセスを要求すると、バスコントローラ５はバスアクセス調停部６にバスアクセス要求信号を出力する。バスアクセス調停部６は、ＤＭＡＣ３がスレーブモジュール８にアクセスできるように調停を行う。ＤＭＡＣ３のアクセス中に、ＣＰＵ２がスレーブモジュール７とのアクセスを要求すると、バスコントローラ４は、バスアクセス調停部６にバスアクセス要求信号を出力する。バスアクセス調停部６は、ＤＭＡＣ３がアクセス中であってもＣＰＵ２がスレーブモジュール７にアクセスできるように調停を行う。これにより、複数のバスマスタが、異なるスレーブモジュールにそれぞれアクセスすることが可能となる。 （もっと読む）

【課題】 起動時の初期化処理を行う場合に、中央処理装置において、デバイスからの割り込み処理に伴うタスクスイッチによる処理サイクルが増加することを防ぎ、更には割り込み処理ルーチン内で、割り込みが初期化によるか通常動作によるかの判別も不要にして、通常の割り込み動作の処理サイクルをも短縮する割り込み制御装置、情報処理システム、及びそのプログラムを提供する。
【解決手段】 ＩＮＩＴレジスタ１１７において、ＩＮＩＴ信号が活性化され、且つ全ての初期化完了割り込み要因が発生した時点で、ＣＰＵ１０１に初期化完了の割り込みが通知され、初期化処理が終わると、ＣＰＵ１０１はＩＮＩＴレジスタ１１７のＩＮＩＴ信号を不活性とし、割り込みベクタ２０３のポインタを切り替えることにより、初期化完了以降のＣＰＵ１０１への割り込みは、通常の割り込みとして処理される。 （もっと読む）

【課題】ＤＭＡ転送ブロックによって制御されるＦＩＦＯ内蔵ブロックとのＤＭＡ転送において、高速なバースト転送を用いた効率的なデータ転送を実現する。
【解決手段】ＤＭＡ転送装置１０１に、バースト転送可能なＤＭＡバスにバスマスターとして接続され、コマンドを送った後にアドレスをインクリメントしながらデータを一定回数連続して送るバーストアクセスを発生させバースト転送を制御する機能を有するＤＭＡ制御ブロック１０２と、ＤＭＡバスのスレーブとして接続され、連続したアドレス空間にアドレスがマッピングされたＦＩＦＯを有するＦＩＦＯ内蔵ブロック１０３とを備える。ＤＭＡ制御ブロック１０２の制御レジスタ群のアドレッシングモード設定レジスタにはＦＩＦＯ転送専用のパラメータを設定可能にし、連続的にアドレス空間がマップされたＦＩＦＯとのバースト転送を制御する。 （もっと読む）

【課題】複数の機器からの割り込み要求の処理優先度の重み付けを、簡易な構成で容易に実現することを可能とする、割り込み調停システムを提供する。
【解決手段】バスを共有する複数の機器と前記機器からの割り込み要求を受け付けて該割り込み要求に対応した割り込み処理を実行する割り込み処理装置と、前記機器が割り込み要求を出力するタイミングを識別させるための調停信号を発生する調停信号発生回路と、を備え、前記機器は、複数の調停番号を保持する手段と、当該機器に設定された複数の調停番号の何れかと、前記調停信号の値とが一致したときに割り込み要求信号を前記割り込み処理装置に対して出力する手段と、を備える。 （もっと読む）

【課題】同時出力される画像サイズが異なる２つの画像データのＤＭＡリクエストを制御してデータ転送の速度を向上させる画像データ転送制御装置を提供する。
【解決手段】画素数変換部１４は、画像処理部１３でデータ変換や色処理された画像データに対して画素数の変換を行って画像の拡大、縮小を行い、縮小画像を含む２種類の画像データの同時出力を行うことができる。第２及び第３の画像転送部１５、１６は、画素数変換部１４から同時出力された画像データをバッファリングし、バッファリングの状態に応じてDREQを転送制御部１７に送出する。転送制御部１７は、第２及び第３の画像転送部１５、１６からのDREQを制御して、DMAC１０に対してDREQを出力する。DMAC１０は転送制御部１７から出力されたDREQに基づいて第２及び第３の画像転送部１５、１６にバッファリングされている画像データをSDRAMに転送する。 （もっと読む）

【課題】ブロードキャストライトアクセス方式を採用したデータ入出力システムにおいて、ローカルバスの使用効率を低下させることなく、正確な読出し動作を実現する。
【解決手段】マスタ機器と複数のスレーブ機器とから構成され、各スレーブ機器は、マスタ機器の書込み要求に応じてデータ及び読出し対象識別情報をバッファリングした後記憶すると共に、読出し要求に応じて読出し対象識別情報とスレーブ識別情報とが一致した場合にデータを出力するデータ入出力システムであって、各スレーブ機器は、書込み要求に応じてデータ及び読出し対象識別情報をバッファに出力すると共に読出し要求に応じてデータをマスタ機器に出力するインタフェースと、読み出し要求時にインタフェースからの要求に応じて読出し対象識別情報とスレーブ識別情報とが一致しているか否かを判定する判定部とを具備し、インタフェースは判定部にて一致と判定された場合にデータを出力する。 （もっと読む）

【課題】複数のペリフェラルのレジスタへのアクセスを、全体として高速化できる並列レジスタアクセス装置を提供する。
【解決手段】並列レジスタアクセス装置は、予めメモリに格納された命令に従って、前記各ペリフェラルのレジスタにアクセスする複数のレジスタアクセスモジュールと、前記複数のレジスタアクセスモジュールからのアクセスを調停する調停部と、を含み、ＣＰＵとは独立して機能する複数のペリフェラルへの並列アクセス機能を有する。 （もっと読む）

【課題】スループットを低下させることなく高周波動作が可能なクロスバースイッチを提供する。
【解決手段】ポート入力部２００は、ノード１００からの２つのフリットを第１のレジスタ０１４と第２のレジスタ３００とに格納し、２つの調停要求信号を生成する。また、いずれかの要求先への第１の調停要求信号があるか否かを通知するための第１の通知信号３３５を生成する。レジスタ３２２、３２３を備えた調停部は、複数のポート入力部からの２つの調停要求信号および第１の通知信号３３５と、第２の通知信号４０５〜４０６とに基づき調停回路３２０にて調停を行う。ポート入力部２００は、調停結果信号に従って第１のレジスタ３０１からフリットを出力する。ポート出力部２１０は、調停結果信号に従って、いずれかのポート入力部の第１のレジスタ３０１から出力されたフリットをノード１００に順次出力する。 （もっと読む）

【課題】
転送効率がより向上したバス制御システムを提供することを目的とする。
【解決手段】
本発明に係るバス制御システムは、共通バス１１０に接続されたバスマスタ１１１，１１２と、バスマスタ１１１との間でアービトレーション方式によってデータ転送を行うバススレーブ１２１とを備えたバスシステム１であって、バススレーブ１２１に接続され、データ転送を制御するライブ・ロック制御回路２０２を備え、当該ライブ・ロック制御回路２０２は、バスマスタ１１１に対するリトライ応答をカウントし、当該カウント数に応じてバスマスタ１１１のアクセス要求を優先的に受付ける優先設定を行うものである。さらに、このライブ・ロック制御回路２０２は、当該バスマスタ１１２からアクセス要求を受けた場合には、バスマスタ１１２に対してリトライ応答を行う。 （もっと読む）

【課題】ＦＰＧＡを使用してＶＭＥシステムコントローラを構成する場合に、コンフィグレーション中に、誤ってシステムコントローラと判断することのないＶＭＥシステムコントローラを提供すること。
【解決手段】パワーオンリセット回路１１，フリップフロップ１３，電源監視回路１４にてＦＳＤ回路を構成する。又、ＦＰＧＡ１６のコンフィギュレーション中にBG3OUT* 信号が不定となりLOWになることを禁止する為の回路をパワーオンリセット回路１１，フリップフロップ１２，電源監視回路１４，OR回路１５にて構成する。 ＦＳＤの判定結果は、SCON信号によってＦＰＧＡ１６にフィードバックされ、ＦＰＧＡ１６にプログラムされたＶＭＥコントローラ機能は、起動後にこのＳＣＯＮ信号の入力を確認することで、自分自身がＳＣＯＮとして動作すべきかを識別する。 （もっと読む）

【課題】 ＤＭＡにおいて、アドレスを指定するための処理に起因して、高速なデータ転送の実現に足かせとなることがある。
【解決手段】 メモリ制御装置１０は、バースト転送機能を有するＳＤＲＡＭ２４とバッファレジスタ１８または光ディスク２２との間におけるデータの転送を制御する。ＤＭＡコントローラ１４は、ＣＰＵ１２からの指示によりＳＤＲＡＭ２４を制御する。ＳＤＲＡＭ２４は、１回のバースト転送の対象となるデータの転送単位の数に対応したアドレス数で構成されたセグメントに区切られている。シーケンサ１６は、バースト転送によってＳＤＲＡＭ２４にデータを書き込むと、そのデータが第１のセグメントと第２のセグメントにまたがって書き込まれることとなる場合、第２のセグメントに書き込まれるべきデータの書込を禁止する制御を行う。 （もっと読む）