【課題】貫通コンデンサの接続不良の発生を低減できる貫通コンデンサ内蔵多層基板及び貫通コンデンサ内蔵多層基板の実装構造を提供する。
【解決手段】貫通コンデンサ内蔵多層基板１では、基板１１の内部に貫通コンデンサ２１を配置することにより、ノイズ成分を貫通コンデンサ２１の接地用端子電極２４から接地導体層１３に流して除去することができる。また、貫通コンデンサ内蔵多層基板１では、貫通コンデンサ２１の接地用端子電極２４に接続される接地プレーン１４ｃが、貫通コンデンサ２１の信号用端子電極２３に接続される電源プレーン１４ａ及び電源用配線１４ｂと同一段の導体層として配置されている。これにより、貫通コンデンサ２１と電源導体層１４及び接地導体層１３との接続が同一段で実現されるので、貫通コンデンサ２１の寸法に多少のばらつきが生じたとしても接続不良の発生を低減できる。 （もっと読む）

【課題】電源電圧の安定化を図り、高速の信号伝達が可能なキャパシタ内蔵光電気混載パッケージを提供すること。
【解決手段】キャパシタ内蔵光電気混載パッケージ１において、コア基板１３の収容穴部９０にセラミックキャパシタ１０１が収容されている。コア基板１３のコア主面１４側に、樹脂層間絶縁層３３，３５，３７及び導体層４２を交互に積層してなる第１ビルドアップ層３１が形成されている。第１ビルドアップ層３１上において、ＣＰＵ２１とドライバＩＣ２３とが配線パターン５８を介して接続される。ＣＰＵ２１は、第１電源安定用配線経路７８を介してセラミックキャパシタ１０１に接続される。ドライバＩＣ２３は、第２電源安定用配線経路７９を介してセラミックキャパシタ１０１に接続される。 （もっと読む）

【課題】高い周波数帯での導体損失の増加を抑え、幅広い周波数範囲で低損失な動作を実現することが可能な容量素子及びその製造方法並びに半導体集積回路を提供すること。
【解決手段】本発明の容量素子１０は、第１電極１１と、第１電極１１上に設けられた誘電体層１２と、誘電体層１２上に設けられた第２電極１３とから構成されている。容量素子１０は、誘電体層１２を第１電極１１と第２電極１３とにより挟むようにしたサンドイッチ構造になっており、第２電極１３の外表面に凹凸が設けられている。 （もっと読む）

【課題】バイパスキャパシタは、半導体基板上に形成される半導体装置と一体化されて形成されているが、半導体装置の製造工程が複雑になると言う欠点がある。
【解決手段】バイパスキャパシタをシート状にモジュール化して、半導体装置に対して外付けできるように構成されたバイパスキャパシタモジュールが得られる。 （もっと読む）

【課題】配線基板における樹脂材との密着性を確保するとともに、樹脂材でのクラックの発生を確実に防止することができる配線基板内蔵用コンデンサを提供すること。
【解決手段】セラミックコンデンサ１０１のコンデンサ本体１０４における側面１０６ａ〜１０６ｃには、セラミック誘電体層１０５を構成するセラミックが露出するとともに、コンデンサ本体１０４の厚さ方向に延びる凹部１０７が複数形成されている。コンデンサ本体１０４の側面１０６ａ〜１０６ｃにおける凹部未形成部１０９と凹部１０７との境界部分が丸みを帯びた形状を呈している。 （もっと読む）

【課題】 本発明は、電源回路のＤＣ−ＤＣコンバータなどを構成することが可能で、かつ、小型でワンパッケージの電子複合部品を提供すること。
【解決手段】 インダクタ素子１および半導体素子２を実装した第二のプリント基板５と、２つの固体電解コンデンサ素子３を実装した第一のプリント基板７を接続して、ワンパッケージに樹脂モールドしたことを特徴とする電子複合部品。 （もっと読む）

【課題】ＤＲＡＭセルの密度を向上させ、製造工程を簡素化し、リフレッシュレートを下げることができるＤＲＡＭセルを提供する。
【解決手段】ＤＲＡＭセルは、半導体材料からなり、主表面１０２を有する基板１００と、主表面１０２に形成されたトランジスタ１２０と、トランジスタ１２０の上方に設けた金属層に形成した磁器コンデンサ１４０とを備える。磁器コンデンサ１４０は、第１の磁性層１４２と、第１の磁性層１４２上に形成した誘電体層１４４と、誘電体層１４４上に形成した第２の磁性層１４６とを有する。誘電体層１４４が非導電性材料からなり、第１の磁性層１４２及び第２の磁性層１４６がＣｏＮｉＦｅ合金からなる。 （もっと読む）

【課題】表面実装されたチップ部品を実装用基板に接続する際にその接続を確実に行うことができるチップ部品実装配線基板を提供すること。
【解決手段】配線基板１０は、実装用基板に実装されて用いられ、該実装用基板に対向する側の面にチップ部品２０が実装されている。このチップ部品２０は、その部品本体２５の両端部にそれぞれ端子電極２１を備え、各端子電極２１は、その表面に形成されためっき膜（Ｓｎ）が配線基板１０側と実装用基板側とに二分される形態で設けられている。一形態において、チップ部品２０の各端子電極２１は、配線基板１０側と実装用基板側とに分割され、その分割された各々の端子電極２１ａ，２１ｂの表面にめっき膜（Ｓｎ）が形成されている。 （もっと読む）

【課題】従来技術の問題点を解決するとともに、エネルギ輸送コストが低く、電池を代替することができる電気デバイスを提供する。
【解決手段】電気デバイスは、正端子および負端子を有し、エネルギ管理機能を備えた集積回路チップ４０１と、集積回路チップ４０１に接続され、電力を蓄積し、集積回路チップ４０１へ電力を供給する磁器コンデンサ１００とを備える。磁器コンデンサ１００は、正端子に接続された第１の磁器セクションと、負端子に接続された第２の磁器セクションと、第１の磁器セクションと第２の磁器セクションとの間に配置された誘電体セクションとを有する。誘電体セクションは、電力を蓄積するために用いる。 （もっと読む）

集積回路（「ＩＣ」）のキャパシタ（１００）は、ＩＣの層に形成され、キャパシタの第１のノードに電気的に接続され、かつ第１のノードの一部分を形成する第１の複数の導電性交差部（１０２，１０４）と、ＩＣの金属層に形成された第２の複数の導電性交差部（１０８，１１０）とを有する。第２の複数の導電性交差部の導電性交差部は、キャパシタの第２のノードに電気的に接続され、かつ第２のノードの一部分を形成し、第１のノードに容量結合する。
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【課題】コンデンサの数を削減することができる電池を提供する。
【解決手段】発電要素１１１と、前記発電要素に接続され、前記発電要素を外部と電気的に接続する電極１１２と、前記発電要素を内包する外装部材１１４，１１５と、を備える電池１１において、前記外装部材は、前記発電要素を内包する絶縁層１１４２と、前記絶縁層に接する導電層１１４１とを有し、前記導電層は、外部と電気的に接続する接続部１１４４を有する。 （もっと読む）

【課題】 実装面積を大きくすることなく、電源バウンスを減少させ、安定した信号品質を供給する積層型半導体パッケージを提供する。
【解決手段】 積層型半導体パッケージは、第１半導体パッケージと、該第１半導体パッケージに積層された第２半導体パッケージと、第１半導体パッケージと前記第２半導体パッケージとの間に設けられ、第１半導体パッケージおよび前記第２半導体パッケージに接続されるコンデンサとを有する。 （もっと読む）

【課題】コンデンサのケースの内部に充填される樹脂の量を低減する。
【解決手段】ケース１２の底面２８に交差するケース１２の一側面に、ケース１２の開口３０が形成されている。コンデンサ１０の製造過程において、この開口３０からケース１２内に樹脂２０が注入されモールドされる。開口３０が形成されるケース１２の一側面の面積は、ケース１２の上部の面及び底面２８の面積より小さい。このため、従来のようにケースの上部に形成された開口より注入される樹脂量に比べ、ケース１２の一側面である開口３０より注入される樹脂量のほうが少なくすることができる。 （もっと読む）

【課題】汎用のプリント基板やＩＣパッケージを用いた場合であっても、高周波ノイズの軽減やＩＣの高速動作の安定化といったバイパスコンデンサの作用を充分に発揮させることができるＩＣパッケージの実装構造を提供すること。
【解決手段】ＩＣチップがパッケージされてなるＩＣパッケージと、該ＩＣパッケージが実装されているプリント基板と、ＩＣチップとプリント基板とを電気的に接続するリードと、シートキャパシタとを備え、シートキャパシタはＩＣパッケージの外側表面に配置され、シートキャパシタの電極端子は上記リードまたはＩＣチップの接続端子と電気的に接続されている、ＩＣパッケージの実装構造。 （もっと読む）

【課題】薄型に形成され、大きな電気容量を得ることができて配線基板に内蔵するキャパシタとして好適に使用できるキャパシタ部品およびこのキャパシタ部品を搭載した半導体パッケージを提供する。
【解決手段】平板状に形成された上部電極１８および下部電極２０と、前記上部電極１８と下部電極２０とによって挟まれて配置された誘電体層１４と、前記上部電極１８および下部電極２０の少なくとも一方の外面を被覆する絶縁樹脂からなる被覆部２４とを備える。前記上部電極１８と下部電極２０の少なくとも一方に、基板にキャパシタ部品を内蔵する際に、配線パターンに接続して形成されるビアよりも大径に形成された開口穴１８ｂ、２０ｂが、少なくとも一つ設けられている。 （もっと読む）

【課題】 従来のプリント配線板内蔵キャパシタの幾つかの問題を解決し得る新規なキャパシタ内蔵プリント配線板を提供すること
【解決手段】 キャパシタ内蔵プリント配線板であって、該キャパシタは、誘電体と、前記誘電体に比較して、相対的に小さい面積の一方の電極と、前記誘電体に比較して、相対的に大きい面積の他方の電極とを備えている。 （もっと読む）

【課題】高容量化、高信頼化、低インダクタンス化、低電気抵抗化を達成でき、デカップリング用途に好適なビアアレイ型積層セラミックコンデンサの提供。
【解決手段】本発明のビアアレイ型積層セラミックコンデンサ１０は、コンデンサ本体１０４、複数のビア導体１３１，１３２、複数の内層電極１４１，１４２、複数の外部電極１１１，１１２等を備える。コンデンサ本体１０４は、チタン酸バリウムを主成分とする誘電体１０５を介してニッケルを主体とする複数の内層電極１４１，１４２が積層配置されてなる。複数のビア導体１３１，１３２は、銅以外の金属であって銅よりも融点が高い金属を主体とするフィラーと銅との混合相からなる。複数の外部電極１１１，１１２は、複数のビア導体１３１，１３２における主面１０２側の端部に接続するように配置される。複数のビア導体１３１，１３２は全体としてアレイ状に配置される。 （もっと読む）

【課題】セラミック部品の外部電極上に突起状の導体を位置ズレがなく正確に形成することができるセラミック部品の製造方法を提供する。
【解決手段】フィルム設置工程において、感光性を有する厚さ２００μｍのフォトレジストフィルムをセラミック焼結体１０４上に設ける。直接露光工程において、直描露光機を用いてレーザ光を走査しながら照射してフォトレジストフィルムの露光を行う。現像工程において、露光されたフォトレジストフィルムを現像して、プレーン状電極１１１，１１２，１２１，１２２を露出させる開口部を有しためっきレジストを形成する。導体形成工程において、開口部を介して露出するプレーン状電極１１１，１１２，１２１，１２２に対してめっきを施すことにより、突起状導体５０を形成する。 （もっと読む）

【課題】 簡易な構造でかつ簡易な制御により静電容量を制御することが可能な可変キャパシタを得る。
【解決手段】 固定キャパシタＣ１〜Ｃ５は基板３上に実装され、並列に接続されている。ＦＥＴ１〜ＦＥＴ４は、２つの固定キャパシタの間に配置されている。固定キャパシタＣ１〜Ｃ５の各々の一方の電極は、ＦＥＴ１〜ＦＥＴ４の各々のゲート端子と接続されている。固定キャパシタＣ１の他方の電極は各ＦＥＴのソース端子またはドレイン端子と接続されている。一対の引出端子２ａ、２ｂのうち一方の引出端子２ａは固定キャパシタＣ１の一方の電極に接続され、他方の引出端子２ｂは固定キャパシタＣ１の他方の電極に接続されている。 （もっと読む）

【課題】 セラミックコンデンサに駆動パルスが加えられると振動することを利用して音を発生させる。
【解決手段】 絶縁処理した金属基板５上の導電路６に駆動パルスにて駆動されるスイッチングトランジスタＱ１、Ｑ２と該スイッチングトランジスタに接続されるセラミックセラミックコンデンサＣとを組み込んだ混成集積回路装置において、セラミックコンデンサは高歪率セラミックコンデンサで構成し、セラミックコンデンサを硬質性樹脂７で覆い、スイッチングトランジスタがスイッチングする度にセラミックコンデンサが振動する振動にて硬質性樹脂と金属基板を共鳴させ音声を発生させる。 （もっと読む）