キャパシタ内蔵光電気混載パッケージ
【課題】電源電圧の安定化を図り、高速の信号伝達が可能なキャパシタ内蔵光電気混載パッケージを提供すること。
【解決手段】キャパシタ内蔵光電気混載パッケージ１において、コア基板１３の収容穴部９０にセラミックキャパシタ１０１が収容されている。コア基板１３のコア主面１４側に、樹脂層間絶縁層３３，３５，３７及び導体層４２を交互に積層してなる第１ビルドアップ層３１が形成されている。第１ビルドアップ層３１上において、ＣＰＵ２１とドライバＩＣ２３とが配線パターン５８を介して接続される。ＣＰＵ２１は、第１電源安定用配線経路７８を介してセラミックキャパシタ１０１に接続される。ドライバＩＣ２３は、第２電源安定用配線経路７９を介してセラミックキャパシタ１０１に接続される。
【解決手段】キャパシタ内蔵光電気混載パッケージ１において、コア基板１３の収容穴部９０にセラミックキャパシタ１０１が収容されている。コア基板１３のコア主面１４側に、樹脂層間絶縁層３３，３５，３７及び導体層４２を交互に積層してなる第１ビルドアップ層３１が形成されている。第１ビルドアップ層３１上において、ＣＰＵ２１とドライバＩＣ２３とが配線パターン５８を介して接続される。ＣＰＵ２１は、第１電源安定用配線経路７８を介してセラミックキャパシタ１０１に接続される。ドライバＩＣ２３は、第２電源安定用配線経路７９を介してセラミックキャパシタ１０１に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光信号と電気信号とを相互に変換する機能を備えたキャパシタ内蔵光電気混載パッケージに関するものである。
【背景技術】
【０００２】
コンピュータのマイクロプロセッサ等として使用されるＩＣチップは、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなるパッケージを作製し、そのパッケージをマザーボード上に搭載するという手法が採用される。この種のパッケージを構成するＩＣチップ搭載用配線基板においては、ＩＣチップのスイッチングの際に生じる電源電圧の変動に伴うスイッチングノイズの低減を図るために、電源電圧安定化のためのコンデンサ（「キャパシタ」とも言う）を設けることが提案されている。例えば、樹脂コア基板内にチップ状のセラミックキャパシタを埋め込んだ配線基板（例えば特許文献１参照）が従来提案されている。
【０００３】
また従来、マザーボードを介したパッケージ間の接続は、金属ケーブルや金属配線を用いて行われ、電気信号を送受信する電気伝送にて行われていた。これらパッケージ間の信号の伝送をより高速に行うために、パッケージ間を光ファイバなどの光伝送媒体で接続し、光伝送によって信号伝送を行う技術が考えられている。光伝送媒体としては、通常の石英光ファイバの他にプラスチック光ファイバ、ポリマ光導波路などがある。このような光伝送の技術を実現するために、ＣＰＵやメモリなどのＩＣチップに加えて光電変換部（光素子や光素子を制御するためのドライバＩＣ）を配線基板上に搭載し、パッケージ上で光信号と電気信号との信号変換を行うようにした光電気混載パッケージが提案されている。この光電気混載パッケージを用いれば、電気伝送の距離がパッケージ上に限られるため、伝送損失の影響を抑えることができ、パッケージに搭載したＣＰＵやメモリなどのデバイスの高速動作が可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３９２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述した従来の光電気混載パッケージでは、ＣＰＵに近接した位置にドライバＩＣを実装し、電気信号を伝達するための配線パターンをできる限り短くすることが好ましい。高速信号の減衰が大きいためである。しかしながら、ＣＰＵにドライバＩＣを接近させると、ドライバＩＣの電源電圧にＣＰＵの電源電圧の変動ノイズが加わってしまう。この場合、ドライバＩＣによって光素子を正確に制御することができなくなり、光伝送の動作が不安定となってしまう。
【０００６】
本発明は上記の課題に鑑みてなされたものであり、その目的は、電源電圧の安定化を図り、高速の信号伝達が可能なキャパシタ内蔵光電気混載パッケージを提供することにある。
【課題を解決するための手段】
【０００７】
そして上記課題を解決するための手段（手段１）としては、主面及び裏面を有し、少なくとも前記主面側にて開口する収容穴部を有するコア基板と、第１主面及び第２主面を有する板状に形成され、前記収容穴部に収容されたキャパシタと、前記収容穴部の内壁面と前記キャパシタとの隙間に充填された樹脂充填材と、前記コア基板の主面及び前記キャパシタの第１主面の上にて樹脂層間絶縁層及び導体層を交互に積層してなる配線積層部とを備え、前記配線積層部上には、電気信号を処理するためのＬＳＩが搭載されるべきＬＳＩ搭載領域、前記電気信号と光信号との間で信号変換を行う光素子が搭載されるべき光素子搭載領域及び前記光素子を制御するための光素子制御用ＩＣが搭載されるべき光素子制御用ＩＣ搭載領域が設定されるとともに、前記配線積層部には、前記ＬＳＩと前記光素子制御用ＩＣとを電気的に接続するための信号伝送用配線経路と、前記ＬＳＩと前記キャパシタとを電気的に接続するための第１電源安定用配線経路と、前記光素子制御用ＩＣと前記キャパシタとを電気的に接続するための第２電源安定用配線経路とが形成されていることを特徴とするキャパシタ内蔵光電気混載パッケージがある。
【０００８】
手段１に記載の発明によると、ＬＳＩとキャパシタとが第１電源安定用配線経路を介して接続され、光素子制御用ＩＣとキャパシタとが第２電源安定用配線経路を介して接続されている。このため、配線積層部において、ＬＳＩ搭載領域と光素子制御用ＩＣ搭載領域とを接近させて設定した場合でも、ＬＳＩや光素子制御用ＩＣの電源電圧におけるノイズを確実に除去することができ、電源電圧の安定化を図ることができる。この結果、光素子を正確に制御することができ、光伝送の高速動作が可能となる。また、ＬＳＩ搭載領域と光素子制御用ＩＣ搭載領域とを接近させることで信号伝送用配線経路が短くなり、電気信号の伝送損失を低く抑えることができる。
【０００９】
具体的には、第１電源安定用配線経路は、ＬＳＩの電源線及び／またはグランド線とキャパシタの電源層及び／またはグランド層とを電気的に接続するためのものであり、第２電源安定用配線経路は、光素子制御用ＩＣの電源線及び／またはグランド線とキャパシタの電源層及び／またはグランド層とを電気的に接続するためのものである。このようにキャパシタを接続すると、ＬＳＩや光素子制御用ＩＣの電源電圧を安定化することができる。
【００１０】
ＬＳＩ搭載領域及び光素子制御用ＩＣ搭載領域は、キャパシタの直上部に設定されていることが好ましい。つまり、ＬＳＩ搭載領域及び光素子制御用ＩＣ搭載領域は、キャパシタの厚さ方向から見たとき、キャパシタの第１主面内に位置することが好ましい。このようにすると、ＬＳＩ及び光素子制御用ＩＣは、高剛性で熱膨張率が小さいキャパシタによって安定的に支持される。またこの場合、第１電源安定用配線経路及び第２電源安定用配線経路を短くすることができ、各配線経路における寄生インダクタンスを低減することができる。さらに、ＬＳＩと光素子制御用ＩＣとを接続する信号伝送用配線経路を短くすることができ、電気信号の伝送損失を低く抑えることができる。
【００１１】
コア基板の裏面の上にも樹脂層間絶縁層及び導体層を交互に積層してなる配線積層部が形成され、コア基板の主面側に形成される配線積層部とコア基板の裏面側に形成される配線積層部とにおける樹脂層間絶縁層及び導体層の層数が同じであることが好ましい。このようにすると、コア基板の裏面側の配線積層部にも電気回路を形成できるため、パッケージのより一層の高機能化を図ることができる。また、パッケージの反りを抑えることができ、各配線経路の接続信頼性を高めることができる。
【００１２】
コア基板においてその基板の厚さ方向に貫通するよう形成された第１貫通孔内に設けられ、コア基板よりもドリル加工性に優れた材料からなる穴埋め材と、穴埋め材においてコア基板の厚さ方向に貫通するよう形成された第２貫通孔内に設けられ、光信号が伝搬する樹脂部とをさらに備えていてもよい。このようにすると、コア基板に貫通形成された樹脂部を通じて光信号を伝送することができる。また、樹脂部は、コア及びコアを取り囲むクラッドから構成された光導波構造からなる光導波構造部であることがより好ましい。ここで、クラッドの屈折率をコアの屈折率より小さく設定することにより、光をコア内に閉じ込めて導波できる。また、クラッドを第２貫通孔の壁面に塗布することにより、第２貫通孔の壁面の凹凸を覆い平滑にできる。これにより光導波構造部の壁面での光損失を低減できる。このような理由で、光導波構造部を通じて光信号を効率よく確実に伝送することができる。なお、樹脂部もしくは光導波構造部は、コア基板に加えて配線積層部の樹脂層間絶縁層にも貫通形成される。つまり、コア基板と樹脂層間絶縁層とに樹脂部もしくは光導波構造部が形成される。
【００１３】
穴埋め材が樹脂充填材と同じ材料であることが好ましい。このようにすると、樹脂充填材にてキャパシタをコア基板に固定する工程と穴埋め材を第１貫通孔内に設ける工程とを同時に行うことができ、製造コストを抑えることができる。
【００１４】
光導波構造部の直径に対する長さの比率を８以上に設定することが好ましい。このようにすると、高静電容量のキャパシタの内蔵と、光素子と光導波構造部との間の光結合の効率を高めることとの両方を同時に実現できる。また、光導波構造部を細く形成することができるため、パッケージの小型化を図ることができる。
【００１５】
キャパシタの電源層が複数のセグメントに分割され、分割された電源層のうちの少なくともいずれか１つが第１電源安定用配線経路に電気的に接続され、別の電源層が第２電源安定用配線経路に電気的に接続されていてもよい。このようにすると、ＬＳＩと光素子制御用ＩＣとの電源電圧が異なる場合でも、各電源電圧の安定化を確実に図ることができる。またこの場合、１つのキャパシタにて複数系統の電源電圧を安定化できるため、複数のキャパシタをコア基板に収容する必要がない。このため、キャパシタの収容工程が簡素化され、キャパシタ内蔵光電気混載パッケージを容易に製造することができ、パッケージの低コスト化を図ることができる。
【００１６】
樹脂充填材においてコア基板の厚さ方向に貫通するよう形成された貫通孔内に設けられ、光信号が伝搬するコア及びコアを取り囲むクラッドから構成された光導波構造からなる光導波構造部をさらに備えていてもよい。このようにすると、樹脂充填材に貫通形成された光導波構造部を通じて光信号を効率よく伝送することができる。
【００１７】
第１貫通孔の内壁面に、コア基板の主面側の導体層とコア基板の裏面側の導体層とを電気的に接続するスルーホール導体が形成されるとともに、スルーホール導体の内側に光導波構造部が形成されていてもよい。このようにすると、光導波構造部が存在する部分に電気回路を形成することができ、パッケージの高密度化、高機能化を図ることができる。
【００１８】
樹脂充填材及び穴埋め材が樹脂層間絶縁層と共通の樹脂材料にて形成されていることが好ましい。この場合、穴埋め材と樹脂層間絶縁層とでドリル加工性が同じとなるため、ドリル加工の際に、穴埋め材と樹脂層間絶縁層との界面で大きな負荷が加わることなく、ドリルの折損を回避することができる。また、真直度が高い第２貫通孔を精度良く形成することができる。このため、第２貫通孔内にて、光信号の伝送効率のよい光導波構造部を設けることができ、光電気混載パッケージの信頼性を高めることができる。
【００１９】
樹脂充填材及び穴埋め材に含有される無機フィラーの平均粒径が１μｍ以下であることが好ましい。このようにすると、ドリル加工によって第２貫通孔の内壁面を滑らかに形成することができ、光信号の伝送効率のよい光導波構造部を確実に設けることができる。
【００２０】
穴埋め材、樹脂充填材、及び樹脂層間絶縁層の熱膨張係数が５０ｐｐｍ／℃以下となるよう樹脂材料に含有する無機フィラーの含有量を設定することが好ましい。このようにすると、パッケージの変形（反りや温度変化による伸縮等）を抑えることができ、ＬＳＩ、光素子及び光素子制御用ＩＣの接続信頼性を高めることができる。
【００２１】
外部基板へのパッケージの実装時に外部基板に対して位置決めするためのガイドピンを設けてもよい。このようにすると、外部基板にパッケージを精密に位置決めすることができる。また、パッケージ外部から光導波構造部に接続するための外部光導波路を固定するためのガイドピンを設け、外部光導波路をパッケージ裏面側に固定するように構成してもよい。このようにすれば、パッケージに形成された光導波構造部と外部光導波路とにおける光軸を合わせた状態で光導波路を確実に接続することができる。
【００２２】
コア基板を形成する材料は特に限定されないが、好ましいコア基板は高分子材料を主体として形成される。コア基板を形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。
【００２３】
コア基板に収容されるキャパシタの例としては、ビアアレイタイプのセラミックキャパシタを挙げることができる。即ち、セラミックキャパシタは、電源用内部電極層同士を導通させる複数の電源用ビア導体と、グランド用内部電極層同士を導通させる複数のグランド用ビア導体とを有し、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体は、全体としてアレイ状に配置されていることが好ましい。このように構成すれば、キャパシタ全体の小型化が図りやすくなり、ひいてはパッケージ全体の小型化も図りやすくなる。しかも、小さいわりに高静電容量が達成しやすく、より安定した電源供給が可能となる。また、比較的硬いセラミックキャパシタを内蔵することでパッケージの剛性を高めることができる。さらに、ビアアレイタイプのセラミックキャパシタであれば、電源層を複数のセグメントに分割したキャパシタを製造することができる。
【００２４】
配線積層部を構成する樹脂層間絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。樹脂層間絶縁層を形成するための高分子材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。これらの樹脂に適宜、無機充填材を複合してもよい。
【００２５】
配線積層部を構成する導体層は主として銅からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやＣＶＤ等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。
【００２６】
また、ＬＳＩとしては、コンピュータのマイクロプロセッサとして使用されるＣＰＵや、ＧＰＵ（Graphics Processing Unit）、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory ）などを挙げることができる。
【図面の簡単な説明】
【００２７】
【図１】本実施の形態におけるキャパシタ内蔵光電気混載パッケージの接続例を示す概略断面図。
【図２】キャパシタ内蔵光電気混載パッケージを示す断面図。
【図３】キャパシタ内蔵光電気混載パッケージを示す平面図。
【図４】セラミックキャパシタを示す断面図。
【図５】セラミックキャパシタにおける内部電極層とビア導体との接続を説明するための概略説明図。
【図６】セラミックキャパシタにおける内部電極層とビア導体との接続を説明するための概略説明図。
【図７】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図８】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図９】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１０】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１１】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１２】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１３】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１４】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１５】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１６】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１７】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１８】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１９】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図２０】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図２１】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図２２】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図２３】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図２４】別の実施の形態におけるキャパシタ内蔵光電気混載パッケージを示す要部断面図。
【図２５】別の実施の形態におけるキャパシタ内蔵光電気混載パッケージを示す概略断面図。
【発明を実施するための形態】
【００２８】
以下、本発明をキャパシタ内蔵光電気混載パッケージに具体化した一実施の形態を図面に基づき詳細に説明する。
【００２９】
図１に示されるように、本実施の形態のキャパシタ内蔵光電気混載パッケージ１は、マザーボード２上に設けられたソケット３に接続される。マザーボード２は、上面及び下面を有する平面視略矩形状の板状部材であり、樹脂絶縁層４と、金属導体層５（パッド５ａやそれに接続される配線パターン５ｂなどの導体層）とによって構成されている。マザーボード２の樹脂絶縁層４は、例えば、ガラス繊維にフェノール樹脂やエポキシ樹脂を含浸させた樹脂−樹脂複合材料等からなる。
【００３０】
ソケット３は、略矩形平板状をなし、上面及び下面を有している。ソケット３には、上面及び下面間を貫通する複数の導体柱６が形成されている。各導体柱６の下端面には、略半球状をなすはんだバンプ７が設けられている。これらのはんだバンプ７は、マザーボード２側のパッド５ａに接続されている。また、ソケット３の上面側には、コネクタ収容凹部３ａが設けられている。このコネクタ収容凹部３ａには、光伝送媒体８の先端に設けられた光コネクタ９が収容されるようになっている。光伝送媒体８としては、石英光ファイバ、プラスチック光ファイバ、ポリマ光導波路などが使用できる。
【００３１】
図１〜図３に示されるように、キャパシタ内蔵光電気混載パッケージ１は、多層配線基板１０と、その多層配線基板１０の上面にフリップチップ接続にて実装される複数のＩＣチップとから構成されている。本実施の形態の多層配線基板１０には、電気信号を処理するためのＣＰＵ２１（ＬＳＩ）と、電気信号と光信号との間で信号変換を行う光素子２２と、光素子２２を制御するためのドライバＩＣ２３（光素子制御用ＩＣ）とのＩＣチップが実装されている。図１のキャパシタ内蔵光電気混載パッケージ１は、光伝送媒体８を介して別の光電気混載パッケージに接続される。なお、図示していないが別の光電気混載パッケージには、光素子２２及びドライバＩＣ２３からなる光電変換部に加え、制御プログラムやデータを記憶するメモリが搭載されている。
【００３２】
本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、多層配線基板１０において中央部にＣＰＵ２１が配置され、そのＣＰＵ２１の周囲に、光素子２２及びドライバＩＣ２３が複数組配置されている。光素子２２は、光信号を電気信号に変換する受信用光素子（例えば、フォトダイオードなどの受光素子）と、電気信号を光信号に変換する送信用光素子（例えば、面発光レーザＶＣＳＥＬなどの発光素子）とがある。通常これらの光素子２２やドライバＩＣ２３は、ひとつの素子の中に複数のチャネルを備えており、光伝送媒体８もこのチャネル数と同じ数を備えている。ひとつの素子のチャネル数は数個から数十チャネルであり、通常は１０チャネル程度である。
【００３３】
図２に示されるように、多層配線基板１０は、基板主面１１及びその反対側に位置する基板裏面１２を有し、縦２５．０ｍｍ×横２５．０ｍｍ×厚さ１．２ｍｍの正方形板状をなしている。本実施の形態の多層配線基板１０は、ガラスエポキシ樹脂からなる樹脂コア基板１３と、樹脂コア基板１３のコア主面１４（図２では上面）上に形成される第１ビルドアップ層３１（配線積層部）と、樹脂コア基板１３のコア裏面１５（図２では下面）上に形成される第２ビルドアップ層３２（配線積層部）とからなる。
【００３４】
樹脂コア基板１３における複数箇所には、コア主面１４及びコア裏面１５を貫通するスルーホール導体１７が形成されている。これらのスルーホール導体１７は、樹脂コア基板１３のコア主面１４側とコア裏面１５側とを接続導通している。なお、スルーホール導体１７の内部は、例えばエポキシ樹脂などの閉塞体１８で埋められている。また、樹脂コア基板１３のコア主面１４及びコア裏面１５には、銅からなる導体層４１がパターン形成されており、各導体層４１は、スルーホール導体１７に電気的に接続されている。
【００３５】
樹脂コア基板１３のコア裏面１５上に形成された第２ビルドアップ層３２は、熱硬化性樹脂（エポキシ樹脂）からなる３層の樹脂層間絶縁層３４，３６，３８と、導体層４２とを交互に積層した構造を有している。本実施の形態において、第２ビルドアップ層３２の熱膨張係数は、３０〜４０ｐｐｍ／℃程度であり、具体的には３５ｐｐｍ／℃程度となっている。なお、第２ビルドアップ層３２の熱膨張係数は、２５℃〜１５０℃間の測定値の平均値をいう。
【００３６】
各樹脂層間絶縁層３４，３６，３８内には複数のビア導体４３が形成されている。樹脂層間絶縁層３８の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＰＧＡ用パッド４８がアレイ状に形成されている。また、樹脂層間絶縁層３８の下面は、ソルダーレジスト５２によってほぼ全体的に覆われている。ソルダーレジスト５２の所定箇所には、ＰＧＡ用パッドを露出させる開口部５３が形成されている。ＰＧＡ用パッド４８の表面上には、ソケット実装用の複数のピン４９がはんだ付けによって接合されている。そして、各ピン４９によって、多層配線基板１０はソケット３を介してマザーボード２上に接続される。
【００３７】
樹脂コア基板１３のコア主面１４上に形成された第１ビルドアップ層３１は、上述した第２ビルドアップ層３２とほぼ同じ構造を有している。即ち、第１ビルドアップ層３１は、熱膨張係数が３０〜４０ｐｐｍ／℃程度であり、熱硬化性樹脂（エポキシ樹脂）からなる３層の樹脂層間絶縁層３３，３５，３７と、銅からなる導体層４２とを交互に積層した構造を有している。
【００３８】
また、第３層の樹脂層間絶縁層３７の表面上における中央部には、複数のＣＰＵ用端子パッド４５がアレイ状に形成されている。樹脂層間絶縁層３７の表面上において、ＣＰＵ用端子パッド４５よりも外周側となる位置に、複数のドライバＩＣ用端子パッド４６が形成されている。さらにその外周側には、複数の光素子用端子パッド４７が形成されている。第１ビルドアップ層３１において、ＣＰＵ用端子パッド４５が形成されている箇所を含む領域は、ＬＳＩ搭載領域５５として設定されている。ドライバＩＣ用端子パッド４６が形成されている箇所を含む領域は、光素子制御用ＩＣ搭載領域５６として設定されている。また、光素子用端子パッド４７が形成されている箇所を含む領域は、光素子搭載領域５７として設定されている。
【００３９】
第１ビルドアップ層３１において、ドライバＩＣ用端子パッド４６は、配線パターン５８を介してＣＰＵ用端子パッド４５に接続されている。これら端子パッド４５，４６をつなぐ配線パターン５８がＣＰＵ２１とドライバＩＣ２３とを接続するための信号伝達用配線経路となる。また、光素子用端子パッド４７は、配線パターン５９を介してドライバＩＣ用端子パッド４６に接続されている。さらに、樹脂層間絶縁層３３，３５，３７内には複数のビア導体４３が形成されている。各ビア導体４３は、導体層４１，４２及び端子パッド４５，４６を相互に電気的に接続している。
【００４０】
樹脂層間絶縁層３７の表面は、ソルダーレジスト５０によってほぼ全体的に覆われている。ソルダーレジスト５０の所定箇所には、各端子パッド４５，４６，４７を露出させる開口部５１が形成されており、各開口部５１にて露出する端子パッド４５〜４７の表面上には、複数のはんだバンプ５４が配設されている。ＣＰＵ用端子パッド４５の表面上に配設されたはんだバンプ５４には、ＣＰＵ２１の接続端子が電気的に接続されている。また、ドライバＩＣ用端子パッド４６の表面上に配設されたはんだバンプ５４には、ドライバＩＣ２３の接続端子が電気的に接続されている。さらに、光素子用端子パッド４７の表面上に配設されたはんだバンプ５４には、光素子２２の接続端子が電気的に接続されている。これらはんだバンプ５４、端子パッド４５，４６及び配線パターン５８によって、ＣＰＵ２１がドライバＩＣ２３に電気的に接続される。さらに、はんだバンプ５４、端子パッド４６，４７及び配線パターン５９によって、ドライバＩＣ２３が光素子２２に電気的に接続される。なお、光素子２２は、発光面及び受光面を下方に向けた状態で光素子用端子パッド４７に接合されている。
【００４１】
送信用光素子２２（ＶＣＳＥＬ）は、複数の発光部を発光面に有する多チャネルの光素子であり、各発光部は、基板主面１１に対して直交する方向（図１及び図２では下方向）に、所定波長のレーザ光（光信号）を出力するようになっている。また、受信用光素子２２（フォトダイオード）は、複数の受光部を受光面に有する多チャネルの光素子であり、受光面は基板主面１１に対して直交する方向に所定波長のレーザ光（光信号）を受光するようになっている。
【００４２】
多層配線基板１０における複数の箇所（本実施の形態では４箇所）には、位置決め用ガイド孔６１（図３参照）が形成されている。位置決め用ガイド孔６１は、断面円形状であり、配線基板１０の基板主面１１及び基板裏面１２を貫通している。位置決め用ガイド孔６１には、断面円形状のガイドピン６２が挿入されている。ガイドピン６２の両端部は、基板主面１１側及び基板裏面１２側にそれぞれ突出している。これらのガイドピン６２はステンレス鋼からなり、基板裏面１２側に突出しているガイドピン６２の端部に、光伝送媒体８の先端に設けられた光コネクタ９が挿入固定されるようになっている。
【００４３】
多層配線基板１０において光素子用端子パッド４７の近傍であって基板外周側となる位置には、複数の貫通孔６４（第２貫通孔）が形成されている。貫通孔６４は、一対の前記位置決め用ガイド孔６１の間に配置されている（図３参照）。図２に示されるように、各貫通孔６４内には、コア６６及びそれを取り囲むクラッド６７から構成された光導波構造からなる光ビア６８（光導波構造部）が設けられている。本実施の形態の場合、コア６６及びクラッド６７は、屈折率等の異なる透明なポリマ材料、具体的には屈折率等の異なるエポキシ樹脂やシリコーン樹脂により形成されている。さらに、コア６６の屈折率が、クラッド６７の屈折率より大きくなるように選ばれる。また、光ビア６８のアスペクト比（直径Ｄに対する長さＬの比率）は、８以上となっている。具体的には、光ビア６８の長さＬは１．２ｍｍであり、光ビア６８の直径Ｄは０．０６ｍｍであり、アスペクト比（Ｌ／Ｄ）は２０程度となっている。なお、光ビア６８のアスペクト比は、多層配線基板１０の厚さや光素子２２の発光部や受光部のサイズ等に応じて適宜変更することができる。
【００４４】
また、コア基板１３において、各光ビア６８の周囲にその光ビア６８（貫通孔６４）よりも直径が大きな貫通孔７０（第１貫通孔）が形成されており、貫通孔７０と光ビア６８との間に穴埋め材６９が設けられている。本実施の形態の穴埋め材６９は、樹脂層間絶縁層３３〜３８と同じエポキシ樹脂材料にて形成されており、コア基板１３よりもドリル加工性に優れた等方性の材料である。
【００４５】
また、基板主面１１側において樹脂層間絶縁層３７の表面を覆うソルダーレジスト５０には、光ビア６８の端部を露出させる開口部７２が形成されている。基板裏面１２側において樹脂層間絶縁層３８の表面を覆うソルダーレジスト５２には、光ビア６８の端部を露出させる開口部７３が形成されている。そして、基板主面１１側において、開口部７２を含む基板表面と光素子２２との隙間に透明アンダーフィル材７４が充填され、光素子２２の封止が行われている。
【００４６】
図１に示されるように、光伝送媒体８の先端を基板裏面１２側に固定する光コネクタ９には、光ビア６８を伝搬する光信号を通過させるためのスリット７６が形成されている。また、光コネクタ９には、光伝送媒体８の光路内を伝搬する光の進路を変換する光路変換部７７が形成されている。光路変換部７７は、光伝送媒体設置面（図１では水平面）に対して約４５°の角度を持つ傾斜面となっていて、その傾斜面には光を全反射可能な金属からなる薄膜が蒸着されている。その結果、光を９０°の角度で反射する光路変換部７７が構成される。光コネクタ９には、円形状をなすガイド孔（図示略）が貫通形成されている。このガイド孔には、基板裏面１２側から突出する各ガイドピン６２が嵌入可能になっている。ガイド孔に対してガイドピン６２が嵌入された場合、光コネクタ９と光ビア６８とが位置合わせされた状態で固定される。具体的には、各光伝送媒体８の光軸と光ビア６８の光軸とが合った状態で、光コネクタ９が多層配線基板１０に支持固定される。
【００４７】
樹脂コア基板１３は、平面方向（ＸＹ方向）における熱膨張係数が１０〜１５ｐｐｍ／℃程度となっている。なお、樹脂コア基板１３の熱膨張係数は、２５℃〜１５０℃間の測定値の平均値をいう。図２に示されるように、樹脂コア基板１３は、縦２５．０ｍｍ×横２５．０ｍｍ×厚さ０．９ｍｍの平面視略矩形板状であり、コア主面１４の中央部及びコア裏面１５の中央部にて開口する平面視で矩形状の収容穴部９０を１つ有している。即ち、収容穴部９０は貫通穴である。そして、収容穴部９０内には、セラミックキャパシタ１０１が、埋め込まれた状態で収容されている。なお、セラミックキャパシタ１０１は、第１主面１０２をコア主面１４と同じ側に向け、かつ、第２主面１０３をコア裏面１５と同じ側に向けた状態で収容穴部９０内に収容されている。
【００４８】
本実施の形態のセラミックキャパシタ１０１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．９ｍｍの矩形板状である。なお、セラミックキャパシタ１０１の厚さは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。仮に、０．２ｍｍ未満であると、ＣＰＵ用端子パッド４５にＣＰＵ２１を接合する際の応力をセラミックキャパシタ１０１によって低減することができず、支持体として不十分となる。一方、１．０ｍｍよりも大きいと、多層配線基板１０が肉厚になってしまう。
【００４９】
図２及び図３に示されるように、セラミックキャパシタ１０１は、第１ビルドアップ層３１におけるＬＳＩ搭載領域５５及び光素子制御用ＩＣ搭載領域５６よりも若干大きく、ＬＳＩ搭載領域５５及び光素子制御用ＩＣ搭載領域５６の真下となる領域に配置されている。すなわち、セラミックキャパシタ１０１の厚さ方向から見た場合、ＬＳＩ搭載領域５５及び光素子制御用ＩＣ搭載領域５６は、セラミックキャパシタ１０１の第１主面１０２内に位置している。また、多層配線基板１０において、コア基板１３における収容穴部９０の内壁面とセラミックキャパシタ１０１の側面との隙間は、樹脂充填材９２によって埋められている。樹脂充填材９２は、セラミックキャパシタ１０１を樹脂コア基板１３に固定する機能を有している。
【００５０】
本実施の形態において、セラミックキャパシタ１０を固定する樹脂充填材９２と前記貫通孔７０内に埋め込まれる穴埋め材６９は、ビルドアップ層３１，３２を構成する樹脂層間絶縁層３３〜３８と共通の樹脂材料を用いて形成されている。これら樹脂充填材９２、穴埋め材６９及び樹脂層間絶縁層３３〜３８の樹脂材料には、無機フィラー（例えば、シリカフィラー）が含有されている。無機フィラーの含有量は、樹脂材料の熱膨張係数が５０ｐｐｍ／℃以下となるよう設定されている。本実施の形態において、無機フィラーは、平均粒径が１μｍ以下、最大粒径が１０μｍ以下のものが使用されている。このように、樹脂充填材９２、穴埋め材６９及び樹脂層間絶縁層３３〜３８の樹脂材料に無機フィラーを含ませることにより、それら樹脂材料とセラミックキャパシタ１０１及びコア基板１３との熱膨張差が緩和されている。
【００５１】
図２、図４〜図６に示されるように、セラミックキャパシタ１０１は、いわゆるビアアレイタイプのセラミックキャパシタである。セラミックキャパシタ１０１を構成するセラミック焼結体１０４は、熱膨張係数が、ＣＰＵ２１等のＩＣチップの熱膨張係数とビルドアップ層３１，３２の熱膨張係数との中間値であることが好ましく、さらにＩＣチップの熱膨張係数に近い値であることが好ましい。本実施の形態において、セラミック焼結体１０４の熱膨張係数は、８〜１２ｐｐｍ／℃程度であり、具体的には９．５ｐｐｍ／℃程度となっている。なお、セラミック焼結体１０４の熱膨張係数は、３０℃〜２５０℃間の測定値の平均値をいう。
【００５２】
セラミック焼結体１０４は、第１主面１０２（図２及び図４では上面）及び第２主面１０３（図２及び図４では下面）を有する板状物である。セラミック焼結体１０４の上面１０２上には、第１ビルドアップ層３１を構成する樹脂層間絶縁層３３が形成されている。セラミック焼結体１０４の下面１０３には、第２ビルドアップ層３２を構成する樹脂層間絶縁層３４が形成されている。セラミック焼結体１０４は、電源用内部電極層１４１（電源層）、グランド用内部電極層１４２（グランド層）、及びセラミック誘電体層１０５を積層して多層化した構造を有している。
【００５３】
セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、電源用内部電極層１４１及びグランド用内部電極層１４２間の誘電体（絶縁体）として機能する。つまり、電源用内部電極層１４１とグランド用内部電極層１４２とは、セラミック誘電体層１０５を介して電気的に絶縁されている。また、電源用内部電極層１４１及びグランド用内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体１０４の内部において一層おきに配置されている。なお、内部電極層１４１，１４２の総数は約１００層程度となっている。
【００５４】
図４〜図６に示されるように、セラミックキャパシタ１０１は、４つのキャパシタ機能部１０７，１０８，１０９，１１０にセグメント化されている。なお、各キャパシタ機能部１０７〜１１０には、共通のセラミック誘電体層１０５が用いられている。また、電源用内部電極層１４１及びグランド用内部電極層１４２には、各キャパシタ機能部１０７〜１１０の境界に対応してスリット状の電極未形成部１４５を有し、各電極未形成部１４５を介して各内部電極層１４１，１４２が４つのセグメントに分割されている。なお、各電極未形成部１４５は、電源用内部電極層１４１及びグランド用内部電極層１４２について、各層で同じ位置（厚さ方向に重なる位置）にそれぞれ設けられている。
【００５５】
セラミック焼結体１０４内には、多数のビア１３０が形成されている。これらのビア１３０は、セラミック焼結体１０４をその厚さ方向に貫通するとともに、セラミック焼結体１０４の全面にわたってアレイ状に配置されている。各ビア１３０内には、セラミック焼結体１０４の上面１０２及び下面１０３間を連通する複数のビア導体１３１，１３２が形成されている。なお本実施の形態において、ビア１３０の直径は約１００μｍに設定されているため、ビア導体１３１，１３２の直径も約１００μｍに設定されている。各電源用ビア導体１３１は、各電源用内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各グランド用ビア導体１３２は、各グランド用内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。各電源用ビア導体１３１及び各グランド用ビア導体１３２は、全体としてアレイ状に配置されている。ビア導体１３１，１３２は、ニッケルを主成分として形成されている。
【００５６】
図５に示されるように内部電極層１４１にはビア導体１３２が貫通する領域にクリアランスホール１３３が形成されており、内部電極層１４１とビア導体１３２とは電気的に絶縁されている。また、同様に図６に示されるように内部電極層１４２にはビア導体１３１が貫通する領域にクリアランスホール１３４が形成されており、内部電極層１４２とビア導体１３１とは電気的に絶縁されている。また、クリアランスホール１３３，１３４内における内部電極層１４１，１４２とビア導体１３１，１３２との間には、セラミック誘電体層１０５が介在している。なお、説明の便宜上、ビア導体１３１，１３２を５列×５列で図示したが、実際にはさらに多くの列が存在している。
【００５７】
図４に示されるように、セラミック焼結体１０４の上面１０２上には、複数の電源用外部電極１１１及び複数のグランド用外部電極１１２が突設されている。セラミック焼結体１０４の下面１０３上には、複数の電源用外部電極１２１及び複数のグランド用外部電極１２２が突設されている。各外部電極１１１，１１２，１２１，１２２は、ニッケルを主成分として形成されており、表面が図示しない銅めっき層によって全体的に被覆されている。なお、各外部電極１１１，１１２,１２１，１２２は、必ずしもセラミック焼結体１０４の上面１０２及び下面１０３の両方に形成されている必要はなく、上面１０２のみに形成されていてもよい。
【００５８】
セラミック焼結体１０４において、上面１０２側の電源用外部電極１１１は、電源用ビア導体１３１における上面１０２側の端面に対して直接接続されている。グランド用外部電極１１２は、グランド用ビア導体１３２における上面１０２側の端面に対して直接接続されている。また、下面１０３側の電源用外部電極１２１は、電源用ビア導体１３１における下面１０３側の端面に対して直接接続されている。グランド用外部電極１２２は、グランド用ビア導体１３２における下面１０３側の端面に対して直接接続されている。よって、電源用外部電極１１１，１２１は電源用ビア導体１３１及び電源用内部電極層１４１に導通している。グランド用外部電極１１２，１２２はグランド用ビア導体１３２及びグランド用内部電極層１４２に導通している。また、セラミック焼結体１０４の上面１０２側及び下面１０３側のいずれにおいても、電源用外部電極１１１，１２１とグランド用外部電極１１２，１２２とは離間しており、互いに電気的に絶縁されている。
【００５９】
図２に示されるように、セラミック焼結体１０４の上面１０２側にある外部電極１１１，１１２は、ビア導体４３、導体層４２、端子パッド４５，４６、はんだバンプ５４を介して、ＣＰＵ２１及びドライバＩＣ２３に電気的に接続される。本実施の形態のセラミックキャパシタ１０１では、複数のキャパシタ機能部１０７〜１１０のうちの１つのキャパシタ機能部１１０における外部電極１１１，１１２は、ドライバＩＣ２３に接続される。残りのキャパシタ機能部１０７〜１０９における外部電極１１１，１１２は、ＣＰＵ２１に接続される。そしてこのような接続関係となるように、第１ビルドアップ層３１における配線経路（ビア導体４３、導体層４２、端子パッド４５，４６）が形成されている。
【００６０】
本実施の形態では、セラミックキャパシタ１０１のキャパシタ機能部１０７〜１０９における外部電極１１１，１１２とＣＰＵ２１とを接続するためのビア導体４３、導体層４２及び端子パッド４５が第１電源安定用配線経路７８を構成している。また、セラミックキャパシタ１０１のキャパシタ機能部１１０における外部電極１１１，１１２とドライバＩＣ２３とを接続するためのビア導体４３、導体層４２及び端子パッド４６が第２電源安定用配線経路７９を構成している。本実施の形態において、ＣＰＵ２１とセラミックキャパシタ１０１との距離、及びドライバＩＣ２３とセラミックキャパシタ１０１の距離は、２００μｍ以下に設定されている。これにより、ＣＰＵ２１及びドライバＩＣ２３とセラミックキャパシタ１０１とを接続する各配線経路７８，７９の寄生インダクタンスが低減されている。
【００６１】
一方、セラミック焼結体１０４の下面１０３側にある外部電極１２１，１２２は、ビア導体４３、導体層４２、ＰＧＡ用パッド４８、ピン４９、及びソケット３を介して、マザーボード２が有するパッド５ａに対して電気的に接続される。
【００６２】
例えば、マザーボード２側から外部電極１２１，１２２を介して通電を行い、電源用内部電極層１４１−グランド用内部電極層１４２間に電圧を加える。すると、電源用内部電極層１４１に例えばプラスの電荷が蓄積し、グランド用内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、セラミックキャパシタ１０１がキャパシタとして機能する。また、セラミックキャパシタ１０１では、電源用ビア導体１３１及びグランド用ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、電源用ビア導体１３１及びグランド用ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。なお、本実施の形態のセラミックキャパシタ１０１のインダクタンスは、１０ｐＨ・ｃｍ２以下となっている。また、セラミックキャパシタ１０１の容量は、１０μＦ／ｃｍ２以上である。
【００６３】
本実施の形態の多層配線基板１０では、ＣＰＵ２１とドライバＩＣ２３とで独立した電源線及びグランド線が設定されている。これにより、ＣＰＵ２１とドライバＩＣとが必要とする電源電圧が異なる場合でも、独立した電源線及びグランド線を通じて異なる電圧値の電源電圧を供給することが可能になる。また、各キャパシタ機能部１０７〜１１０の絶縁部分（セラミック誘電体層１０５）は互いに構造的に一体となっている。しかし、各キャパシタ機能部１０７〜１１０の電源用内部電極層１４１（電源層）及びグランド用内部電極層１４２（グランド層）は、互いの設置領域が区分けされていて、電気的に独立している。従って、ＣＰＵ２１及びドライバＩＣ２３について、それらの電源線及びグランド線にキャパシタ機能部１０７〜１０９とキャパシタ機能部１１０との電源用内部電極層１４１及びグランド用内部電極層１４２を別々に接続することにより、各電源電圧の安定化が図られている。
【００６４】
次に、本実施の形態のキャパシタ内蔵光電気混載パッケージ１の製造方法を説明する。
【００６５】
まず、セラミックキャパシタ１０１を以下の手法により作製する。すなわち、セラミックのグリーンシートを形成し、このグリーンシートに内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に電源用内部電極層１４１となる電源用内部電極部と、グランド用内部電極層１４２となるグランド用内部電極部とが形成される。次に、電源用内部電極部が形成されたグリーンシートとグランド用内部電極部が形成されたグリーンシートとを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシートを一体化してグリーンシート積層体を形成する。
【００６６】
さらに、レーザ加工機を用いてグリーンシート積層体にビア１３０を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビア１３０内に充填する。次に、グリーンシート積層体の上面上にペーストを印刷し、グリーンシート積層体の上面側にて各導体部の上端面を覆うように電極パターンを形成する。これら電極パターンは、後に外部電極１１１，１１２となる表面端子部である。また、グリーンシート積層体の下面上にペーストを印刷し、グリーンシート積層体の下面側にて各導体部の下端面を覆うように電極パターンを形成する。これら電極パターンは、後に外部電極１２１，１２２となる表面端子部である。
【００６７】
この後、グリーンシート積層体の乾燥を行い、表面端子部をある程度固化させる。次に、グリーンシート積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体１０４となる。次に、得られたセラミック焼結体１０４が有する各外部電極１１１，１１２，１２１，１２２に対して無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各外部電極１１１，１１２，１２１，１２２の上に銅めっき層が形成され、セラミックキャパシタ１０１が完成する。
【００６８】
次いで、多層配線基板１０を以下の手法により作製する。具体的には、基材８０の両面に銅箔８１が貼付された銅張積層板８２を準備し、その銅張積層板８２に対してドリル加工を行うことで、銅張積層板８２を貫通する貫通孔８３（スルーホール）を所定位置にあらかじめ形成しておく（図７参照）。なお、銅張積層板８２の基材８０は、後にコア基板１３となる部分であり、ガラスエポキシ樹脂にて形成されている。また、銅張積層板８２において貫通孔８３内に残存するスミアを除去するデスミア工程を行う。
【００６９】
次に、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで貫通孔８３内にスルーホール導体１７を形成する（図８参照）。またこのとき、基材８０の両面の銅箔８１表面に銅めっき層８４が形成される。そして、スルーホール導体１７の表面を粗化する表面粗化工程を行った後、スルーホール導体１７内に閉塞体１８を充填形成する。この閉塞体１８の充填時には、スルーホール導体１７の開口部から閉塞体１８が凸状に突出した状態となる。この後、表面研磨を行うことによって閉塞体１８の突出した部分を除去するとともに、粗化工程時に粗化された銅めっき層８４の粗面を研磨する。これによって、凸状に突出した閉塞体１８の端面及び銅めっき層８４の粗面が平坦化され、銅めっき層８４の表面と閉塞体１８の端面とが面一となる（図９参照）。
【００７０】
次に、基材８０の両面の銅めっき層８４上にドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。これにより、基材８０の両面の銅めっき層８４上に所定のパターンのエッチングレジストを形成する。この状態で、基材８０上の銅箔８１及び銅めっき層８４に対してエッチングによるパターニングを行うことにより、基材８０の両面にスルーホール導体１７に繋がる導体層４１を形成する。その後、エッチングレジストを除去する。さらに、図１０に示されるように、コア基板１３に対して、ルータ加工を行うことにより、コア主面１４及びコア裏面１５にて開口する収容穴部９０を形成する。以上のコア基板準備工程を行うことで、収容穴部９０、スルーホール導体１７及び導体層４１を有するコア基板１３を準備する。
【００７１】
その後、図１１に示されるように、ドリル加工を行うことにより、コア主面１４及びコア裏面１５にて開口する第１貫通孔７０を形成する。この貫通孔７０の大きさは、特に限定されないが、前記スルーホール導体１７の貫通孔８３と同じ直径（例えば、２５０μｍの直径）を有していてもよい。本実施の形態において、第１貫通孔７０のドリル加工は、前記スルーホール導体１７の貫通孔８３と同じ加工装置を用い、かつ同じ加工条件（ドリルの直径、ドリルの回転速度等の加工条件）で行うことで生産性が向上する。
【００７２】
続く樹脂埋め工程では、まず、剥離可能な粘着テープ８５をコア基板１３のコア主面１４側に貼り付け、収容穴部９０のコア主面側開口及び第１貫通孔７０のコア主面側開口をシールする（図１２参照）。その後、マウント装置を用いて、コア主面１４と第１主面１０２と同じ側に向け、かつ、コア裏面１５と第２主面１０３とを同じ側に向けた状態で収容穴部９０内にセラミックキャパシタ１０１を収容する（図１２参照）。さらに、セラミックキャパシタ１０１の第２主面１０３側の外部電極１２１，１２２及びコア裏面１５側の導体層４１の表面を粗化する表面粗化処理を行う。
【００７３】
その後、コア基板１３のコア裏面１５及びキャパシタ１０１の第２主面１０３にエポキシ樹脂を主成分とするシート状のビルドアップ材を重ね合わせるようにして配置する。そして、真空圧着熱プレス機（図示しない）を用いて真空下にて加圧加熱する。このとき、収容穴部９０の内壁面とセラミックキャパシタ１０１の側面との隙間にビルドアップ材８６の一部を落とし込んで、その隙間を埋める。それとともに、第１貫通孔７０内にビルドアップ材８６の一部を落とし込んで、その貫通孔７０を埋める（図１３参照）。なおここで、収容穴部９０とセラミックキャパシタ１０１との隙間を埋めるビルドアップ材８６の一部が樹脂充填材９２となる。貫通孔７０内を埋めるビルドアップ材８６の一部が穴埋め材６９となる。また、コア裏面１５の表面に残るビルドアップ材８６が樹脂層間絶縁層３４の一部になる。
【００７４】
このようにして、セラミックキャパシタ１０１をコア基板１３に固定した後、例えばベルトサンダー装置を用いてビルドアップ材８６の表面を研磨する。この研磨により、コア裏面１５の導体層４１表面と、キャパシタ１０１の第２主面１０３の外部電極１２１，１２２表面とを露出させる。その後、コア主面１４側及び第１主面１０２側から粘着テープ８５を剥離する。さらに、コア主面１４側及びコア裏面１５側の導体層４１とセラミックキャパシタ１０１の外部電極１１１，１１２，１２１，１２２とに対して表面粗化処理を行う。その後、コア主面１４側とコア裏面１５側とに、エポキシ樹脂を主成分とするシート状の樹脂層間絶縁層３３，３４を貼り付け、樹脂層間絶縁層３３，３４をある程度硬化させる（図１４参照）。
【００７５】
そして、例えばエキシマレーザやＵＶレーザやＣＯ２レーザなどを用いてレーザ加工を施すことによって、樹脂層間絶縁層３３，３４の所定の位置にビア穴８７を形成する（図１５参照）。次いで、過マンガン酸カリウム溶液などのエッチング液を用いて各ビア穴８７内のスミアを除去するデスミア工程を行う。なお、デスミア工程としては、エッチング液を用いた処理以外に、例えばＯ２プラズマによるプラズマアッシングの処理を行ってもよい。
【００７６】
デスミア工程の後、従来公知の手法に従って無電解銅めっきを行うことで、各ビア穴８７内及び樹脂層間絶縁層３３，３４の表面に全面めっき層を形成する。そして、樹脂層間絶縁層３３，３４にめっきレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。この結果、ビア穴８７や導体層４２の形成位置に開口部を有する所定パターンのめっきレジストを樹脂層間絶縁層３３，３４の表面に形成する。
【００７７】
その後、めっきレジストを形成した状態で選択的に電解銅めっきを行う。そして、めっきレジストを樹脂層間絶縁層３３，３４から剥離した後、エッチングを行い、全面めっき層を除去する。この結果、樹脂層間絶縁層３３，３４にビア導体４３が形成されるとともに、そのビア導体４３に繋がる導体層４２が樹脂層間絶縁層３３，３４の上に形成される（図１６参照）。
【００７８】
また、他の樹脂層間絶縁層３５〜３８、導体層４２、及び各パッド４５〜４８についても、上述した樹脂層間絶縁層３３，３４及び導体層４２と同様の手法によって形成し、樹脂層間絶縁層３３，３４上に積層する（図１７参照）。以上のビルドアップ工程によって、コア主面１４及び第１主面１０２上にて第１ビルドアップ層３１を形成する。また、コア裏面１５及び第２主面１０３上に第２ビルドアップ層３２を形成する。
【００７９】
さらに、樹脂層間絶縁層３７，３８にドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。この結果、光ビア６８の形成位置に開口部８８ａを有する所定パターンのレジスト８８を樹脂層間絶縁層３７，３８の表面に形成する（図１８参照）。
【００８０】
その後、図１９に示されるように、第１貫通孔７０に充填した穴埋め材６９の中央部と、その穴埋め材６９の上下に位置するビルドアップ層３１，３２（樹脂層間絶縁層３３〜３８）とを、厚さ方向に沿って貫通するようにドリル加工を施す。このドリル加工により、断面円形の第２貫通孔６４を形成する。この第２貫通孔６４は、直径が６０μｍの貫通孔である。ドリル加工後において、第２貫通孔６４の壁面にクラッド材を塗布する。具体的には、例えば、第１ビルドアップ層３１の上方の圧力に対して、第２ビルドアップ層３２の下方の圧力を小さくし（第２ビルドアップ層３２側を負圧状態とし）、液状のクラッド材を第２貫通孔６４の上端に配置する。これにより、そのクラッド材を吸引しつつ貫通孔６４の内壁に沿って充填する。さらに、クラッド材を加熱して硬化させることで貫通孔６４の内壁面に円筒型のクラッド６７を形成する（図２０参照）。
【００８１】
次に、クラッド６７の中心部をその軸線方向に沿って貫通する中空部にコア材を充填し、さらに加熱して硬化させることで円筒状のコア６６を形成する（図２１参照）。
【００８２】
クラッド６７及びコア６６の形成工程後、第２貫通孔６４からクラッド６７及びコア６６の端部が外側に突出した状態となっている。このため、そのクラッド６７及びコア６６の両端部を、例えばベルトサンダー装置を用いて研磨して除去する。この結果、クラッド６７及びコア６６からなる光ビア６８の端面が平坦面となる（図２２参照）。
【００８３】
そして、樹脂層間絶縁層３７，３８の表面からレジスト８８を除去する。次に、樹脂層間絶縁層３７，３８上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト５０，５２を形成する。その後、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト５０，５２に開口部５１，５３，７２，７３をパターニングする（図２３参照）。さらに、開口部５１から露出している端子パッド４５〜４７の表面（上面）、及び開口部５３から露出しているＰＧＡ用パッド４８の表面（下面）に対し、無電解ニッケルめっき、無電解金めっきを順次施す。このめっきにより、ニッケル−金めっき層を形成する。以上の工程を経ることで多層配線基板１０が製造される。
【００８４】
また、多層配線基板１０にドリル加工を行うことにより、基板主面１１及び基板裏面１２を貫通する位置決め用ガイド孔６１を形成する。さらに、基板主面１１側の各端子パッド４５〜４７上にはんだバンプ５４を形成する。次に、基板裏面１２側のＰＧＡ用パッド４８上にはんだ付けによってピン４９を取り付ける。その後、多層配線基板１０の基板主面１１に、ＣＰＵ２１を搭載する。このとき、ＣＰＵ用端子パッド４５と、ＣＰＵ２１の接続端子とを位置合わせしてリフローを行う。これにより、ＣＰＵ用端子パッド４５にＣＰＵ２１の接続端子が接合され、多層配線基板１０とＣＰＵ２１とが電気的に接続される。
【００８５】
次いで、多層配線基板１０の基板主面１１に、光素子２２及びドライバＩＣ２３を実装する。このとき、光素子用端子パッド４７と光素子２２の接続端子とを位置合わせするとともに、ドライバＩＣ用端子パッド４６とドライバＩＣ２３の接続端子とを位置合わせしてフリップチップ接続を行う。これにより、光素子用端子パッド４７に光素子２２の接続端子が接合され、多層配線基板１０と光素子２２とが電気的に接続される。また、ドライバＩＣ用端子パッド４６にドライバＩＣ２３の接続端子が接合され、多層配線基板１０とドライバＩＣ２３とが電気的に接続される。以上の工程を経て、図１に示すキャパシタ内蔵光電気混載パッケージ１が完成する。
【００８６】
次に、位置決め用ガイド孔６１にガイドピン６２を挿入する。その結果、ガイドピン６２の一部が、多層配線基板１０の基板主面１１側及び基板裏面１２側にて突出した状態となる。さらに、多層配線基板１０の基板裏面１２から突出する各ガイドピン６２に、光コネクタ９のガイド孔（図示略）に嵌入させる。これにより、光コネクタ９及び光ビア６８の光軸合わせを行いつつ、光伝送媒体８の光コネクタ９を光電気混載パッケージ１に支持固定させる。
【００８７】
また、ソケット３のはんだバンプ７をマザーボード２の上面の各パッド５ａに密着させた状態で、各はんだバンプ７のリフローを行う。このリフローによって、はんだバンプ７とマザーボード２のパッド５ａとが接合され、ソケット３がマザーボード２にはんだ付けされる。さらに、多層配線基板１０側のピン４９をソケット３の上面側から導体柱６内に挿入し、キャパシタ内蔵光電気混載パッケージ１をソケット３の上に設置する。この結果、ＰＧＡ用パッド４８とマザーボード２のパッド５ａとがピン４９及びソケット３を介して電気的に接続され、キャパシタ内蔵光電気混載パッケージ１がマザーボード２上に取り付けられる。なお、光コネクタ９をソケット３に入れた後、キャパシタ内蔵光電気混載パッケージ１をソケット３の上に設置するとともに、光ビア６８の光軸合わせを行ってもよい。
【００８８】
従って、本実施の形態によれば以下の効果を得ることができる。
【００８９】
（１）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、ＣＰＵ２１とセラミックキャパシタ１０とがビア導体４３、導体層４２及び端子パッド４５からなる第１電源安定用配線経路７８を介して接続される。また、ドライバＩＣ２３とセラミックキャパシタ１０１とがビア導体４３、導体層４２及び端子パッド４６からなる第２電源安定用配線経路７９を介して接続されている。このため、第１ビルドアップ層３１において、ＬＳＩ搭載領域５５と光素子制御用ＩＣ搭載領域５６とを接近させて設定した場合でも、ＣＰＵ２１やドライバＩＣ２３の電源電圧におけるノイズを確実に除去することができる。ゆえに、各電源電圧の安定化を図ることができる。この結果、光素子２２を正確に制御することができ、光伝送の高速動作が可能となる。また、ＬＳＩ搭載領域５５と光素子制御用ＩＣ搭載領域５６と接近させることでＣＰＵ２１とドライバＩＣ２３とを繋ぐ配線パターン５８が短くなる。よって、電気信号の伝送損失を低く抑えることができる。
【００９０】
（２）本実施の形態のキャパシタ内蔵光電気混載パッケージ１において、ＬＳＩ搭載領域５５及び光素子制御用ＩＣ搭載領域５６は、セラミックキャパシタ１０１の直上部に設定されている。このようにすると、ＣＰＵ２１及びドライバＩＣ２３は、高剛性で熱膨張率が小さいセラミックキャパシタ１０１によって安定的に支持される。またこの場合、ＣＰＵ２１とキャパシタ１０１とを繋ぐ第１電源安定用配線経路７８やドライバＩＣ２３とキャパシタ１０１とを繋ぐ第２電源安定用配線経路７９を短くすることができる。ゆえに、各配線経路７８，７９における寄生インダクタンスを低減することができる。さらに、ＣＰＵ２１とドライバＩＣ２３とを接続する配線パターン５８を短くすることができ、電気信号の伝送損失を低く抑えることができる。
【００９１】
（３）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、コア主面１４側の第１ビルドアップ層３１に加えて、コア裏面１５側にも第２ビルドアップ層３２が形成されている。この場合、コア裏面１５側の第２ビルドアップ層３２にも電気回路を形成できるため、パッケージ１のより一層の高機能化を図ることができる。また、第１ビルドアップ層３１と第２ビルドアップ層３２とにおける樹脂層間絶縁層３３〜３８及び導体層４２の層数が同じであるため、パッケージ１の反りを抑えることができる。よって、各配線経路７８，７９や光ビア６８等の接続信頼性を高めることができる。
【００９２】
（４）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、多層配線基板１０の基板主面１１に光素子２２がフェースダウン実装（フリップチップ接続にて実装）されるとともにその光素子２２の下方に光ビア６８が形成されている。このようにすると、光学レンズを使用しなくても光ビア６８と光素子２２との光結合を確実に行うことができる。また、本実施の形態では、光素子２２における受光面及び発光面と、光ビア６８の端面との間が透明アンダーフィル材７４で封止されており、光ビア６８と光素子２２との間で空気を介さずに光信号を伝送することができる。この場合、光ビア６８の端面における屈折率の差が小さくなる。また、透明アンダーフィル材７４で封止することによって光ビア６８の端面の荒れや形状の不安定さによる影響が少なくなり、その端面が光学的に均一になる。このため、光信号の反射による光損失が回避され、光素子２２と光ビア６８との間で効率よく光信号の送受信を行うことができる。
【００９３】
（５）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、光ビア６８の直径Ｄに対する長さＬの比率（Ｌ／Ｄ）を２０に設定している。このようにすると、厚く高容量のキャパシタ１０１を内蔵することができるので、より電源電圧を安定にすることができるのと同時に、光ビア６８を光素子２２の発光部や受光部（図示略）と同程度に細く形成することができるため、光結合の効率を高めることができる。さらには、パッケージ１の小型化を図ることができる。
【００９４】
（６）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、セラミックキャパシタ１０１の電源用内部電極層１４１が複数のセグメントに分割されている。そして、分割された電源用内部電極層１４１のうちの１つがドライバＩＣ２３に繋がる第２電源安定用配線経路７９に電気的に接続され、別の電源用内部電極層１４１がＣＰＵ２１に繋がる第１電源安定用配線経路７８に電気的に接続されている。このようにすると、電圧値が異なるＣＰＵ２１の電源電圧とドライバＩＣ２３の電源電圧とにおけるノイズの重畳を確実に防ぐことができ、各電源電圧の安定化を図ることができる。またこの場合、１つのセラミックキャパシタ１０１にて複数系統の電源電圧を安定化できるため、複数のキャパシタをコア基板１３に収容する必要がない。このため、キャパシタ１０１の収容工程が簡素化され、キャパシタ内蔵光電気混載パッケージ１を容易に製造することができ、パッケージ１の低コスト化を図ることができる。
【００９５】
（７）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、多層配線基板１０に光伝送媒体８（外部光導波路）を固定するためのガイドピン６２が設けられており、光伝送媒体８を多層配線基板１０の裏面側に固定するように構成している。このようにすれば、多層配線基板１０に形成された光ビア６８と光伝送媒体８とにおける光軸を合わせた状態で各光路を確実に接続することができる。また、キャパシタ内蔵光電気混載パッケージ１とソケット３とが光伝送媒体８の固定構造を兼ねているので、光伝送媒体８を固定するための専用の固定機構が不要となる。このため、キャパシタ内蔵光電気混載パッケージ１の低コスト化を図ることができる。
【００９６】
（８）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、樹脂充填材９２及び穴埋め材６９が樹脂層間絶縁層３３〜３８と共通の樹脂材料にて形成されている。このように、樹脂充填材９２と穴埋め材６９とが同じ樹脂材料で形成されるため、樹脂充填材９２にてセラミックキャパシタ１０１をコア基板１３に固定する工程と穴埋め材６９を第１貫通孔７０内に充填する工程とを同時に行うことができ、製造コストを抑えることができる。また、穴埋め材６９と樹脂層間絶縁層３３〜３８とでドリル加工性が同じとなるため、ドリル加工の際に、穴埋め材６９と樹脂層間絶縁層３３，３４との界面で大きな負荷が加わることなく、ドリルの折損を回避することができる。また、真直度が高い第２貫通孔６４を精度良く形成することができる。このため、第２貫通孔６４内にて、光信号の伝送効率のよい光ビア６８を設けることができ、光電気混載パッケージ１の信頼性を高めることができる。
【００９７】
（９）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、穴埋め材６９に含有される無機フィラーの平均粒径が１μｍ以下である。このようにすると、ドリル加工によって第２貫通孔６４の内壁面を滑らかに形成することができ、光信号の伝送効率のよい光ビア６８を確実に設けることができる。また、穴埋め材６９、樹脂充填材９２、及び樹脂層間絶縁層３３〜３８の熱膨張係数が５０ｐｐｍ／℃以下となるよう無機フィラーの含有量を設定している。このようにすると、温度変化による多層配線基板１０の変形を抑えることができる。ゆえに、多層配線基板１０上にＣＰＵ２１、光素子２２及びドライバＩＣ２３を確実にフリップチップ接続することができる。さらに、光ビア６８の光軸に合わせた正確な位置に光素子２２を搭載することができる。このため、光信号と電気信号との信号変換を確実に行うことができ、パッケージ１の信頼性を高めることができる。
【００９８】
（１０）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、光導波構造部用の第１貫通孔７０とスルーホール導体１７用の貫通孔８３とが同じ直径であり、同じ加工条件でドリル加工を施すことでコア基板１３に貫通形成されている。このようにすると、各貫通孔７０，８３を効率よく迅速に形成することができ、パッケージ１の製造コストを抑えることができる。
【００９９】
なお、本発明の実施の形態は以下のように変更してもよい。
【０１００】
・上記実施の形態のキャパシタ内蔵光電気混載パッケージ１では、多層配線基板１０においてコア基板１３に第１貫通孔７０を貫通形成し、その第１貫通孔７０の内側にコア６６及びクラッド６７からなる光ビア６８を形成するものであったが、これに限定されるものではない。図２４に示される多層配線基板１０Ａのように、コア基板１３の収容穴部９０とセラミックキャパシタ１０１との隙間を埋める樹脂充填材９２に、コア基板１３の厚さ方向に貫通する貫通孔９４を形成する。そして、その貫通孔９４内にコア６６及びクラッド６７からなる光ビア６８を形成してもよい。このようにすると、コア基板１３に光導波構造部用の第１貫通孔７０を形成する必要がなく、パッケージ１の製造コストを抑えることができる。また、セラミックキャパシタ１０１の直上部に配置されるＣＰＵ２１の近くに光素子２２を配置することが可能となる。この場合、ＣＰＵ２１、ドライバＩＣ２３及び光素子２２を繋ぐ配線パターン５８，５９を短くすることができ、電気的な伝送損失を低く抑えることができる。
【０１０１】
また、コア基板１３の収容穴部９０とセラミックキャパシタ１０１との隙間が狭く、光ビア６８を形成するために十分なスペースを樹脂充填材９２に確保できない場合も考えられる。この場合には、図２５に示される多層配線基板１０Ｂのように、コア基板１３における収容穴部９０の側面に凹部９５を形成するとともにセラミックキャパシタ１０１の側面に凹部１０６を形成して樹脂充填材９２の幅を部分的に厚くする。そして、その厚くした部分にコア６６及びクラッド６７からなる複数の光ビア６８を形成してもよい。光ビア６８の数は光素子２２のチャネル数に一致する。このようにしても、ＣＰＵ２１、ドライバＩＣ２３及び光素子２２を繋ぐ配線パターン５８，５９を短くすることができ、電気的な伝送損失を低く抑えることができる。
【０１０２】
・上記実施の形態のキャパシタ内蔵光電気混載パッケージ１では、第２貫通孔６４や貫通孔９４に、コア６６及びクラッド６７から構成された光導波構造の光ビア６８を形成するものであったが、これに限定されるものではない。光ビア６８としては光導波構造を持たなくてもよく、例えば光を透過する透明樹脂にて構成された樹脂部を光ビアとして第２貫通孔６４や貫通孔９４に形成してもよい。
【０１０３】
・上記実施の形態のコア基板１３において、セラミックキャパシタ１０１を収容する収容穴部９０は、コア主面１４及びコア裏面１５にて開口する貫通穴部であった。しかし、収容穴部９０は、コア基板１３のコア主面１４のみにて開口する有底の凹部（非貫通穴部）であってもよい。
【０１０４】
・上記実施の形態において、光導波構造部用の第１貫通孔７０の内壁面にコア主面１４側の導体層４１とコア裏面１５側の導体層４１とを電気的に接続するスルーホール導体１７を形成するとともに、スルーホール導体１７の内側にコア６６及びクラッド６７からなる光ビア６８を形成してもよい。このようにすれば、光ビア６８が存在する部分に電気回路を形成することができ、パッケージ１の高機能化を図ることができる。
【０１０５】
・上記実施の形態の多層配線基板１０では、樹脂層間絶縁層３３〜３８、樹脂充填材９２、及び穴埋め材６９を同じ樹脂材料にて形成していたがこれに限定するものではない。具体的には、例えば、ディスペンサ装置を用い、樹脂層間絶縁層３３〜３８とは異なる樹脂充填材９２を収容穴部９０とセラミックキャパシタ１０１の隙間に充填してもよい。さらに、その樹脂充填材９２を穴埋め材６９として第１貫通孔７０内に充填してもよい。
【０１０６】
・上記実施の形態のキャパシタ内蔵光電気混載パッケージ１では、ＣＰＵ２１、光素子２２及びドライバＩＣ２３を多層配線基板１０に搭載していたがこれに限定されるものではない。例えば、ＣＰＵ２１以外に、メモリ等のＩＣチップを多層配線基板１０に搭載した光電気混載パッケージとして具体化してもよい。
【０１０７】
・上記実施の形態のキャパシタ内蔵光電気混載パッケージ１の形態はＰＧＡ（ピングリッドアレイ）であるが、ＢＧＡのみに限定されず、例えばＢＧＡ（ボールグリッドアレイ）やＬＧＡ（ランドグリッドアレイ）等であってもよい。また、ＢＧＡやＬＧＡのパッケージとする場合、ソケット３を介さずにマザーボード２（外部基板）のパッド５ａ上にキャパシタ内蔵光電気混載パッケージが実装される。この場合、多層配線基板１０の基板裏面１２側から突出しているガイドピン６２を利用し、マザーボード２に対して位置決めした上でキャパシタ内蔵光電気混載パッケージをマザーボード２に実装してもよい。また、多層配線基板１０においてガイドピン６２とは別の位置決め用ガイドピンを設け、そのガイドピンを利用してマザーボード２に対するパッケージの位置決めを行うように構成してもよい。このようにすれば、マザーボード２のパッド５ａにキャパシタ内蔵光電気混載パッケージを精密に位置決めすることができる。
【０１０８】
次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施の形態によって把握される技術的思想を以下に列挙する。
【０１０９】
（１）手段１において、前記樹脂充填材において前記コア基板の厚さ方向に貫通するよう形成された貫通孔内に設けられ、前記光信号が伝搬するコア及び前記コアを取り囲むクラッドから構成された光導波構造からなる光導波構造部をさらに備えたことを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１０】
（２）手段１において、前記コア基板においてその基板の厚さ方向に貫通するよう形成された第１貫通孔内に設けられ、前記コア基板よりもドリル加工性に優れた材料からなる穴埋め材と、前記穴埋め材において前記コア基板の厚さ方向に貫通するよう形成された第２貫通孔内に設けられ、前記光信号が伝搬するコア及び前記コアを取り囲むクラッドから構成された光導波構造からなる光導波構造部とをさらに備え、前記第１貫通孔の内壁面に、前記コア基板の主面側の導体層と前記コア基板の裏面側の導体層とを電気的に接続するスルーホール導体が形成されることを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１１】
（３）手段１において、前記コア基板においてその基板の厚さ方向に貫通するよう形成された第１貫通孔内に設けられ、前記コア基板よりもドリル加工性に優れた材料からなる穴埋め材と、前記穴埋め材において前記コア基板の厚さ方向に貫通するよう形成された第２貫通孔内に設けられ、前記光信号が伝搬するコア及び前記コアを取り囲むクラッドから構成された光導波構造からなる光導波構造部とをさらに備え、前記樹脂充填材及び前記穴埋め材が前記樹脂層間絶縁層と共通の樹脂材料を用いて形成されていることを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１２】
（４）技術的思想（３）において、前記樹脂充填材及び前記穴埋め材に含有される無機フィラーの平均粒径が１μｍ以下であることを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１３】
（５）技術的思想（４）において、前記樹脂充填材、前記穴埋め材、及び樹脂層間絶縁層の熱膨張係数が５０ｐｐｍ／℃以下となるよう前記無機フィラーの含有量を設定することを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１４】
（６）技術的思想（１）乃至（５）のいずれかにおいて、外部基板へのパッケージの実装時に前記外部基板に対して位置決めするためのガイドピンを設けたことを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１５】
（７）技術的思想（１）乃至（６）のいずれかにおいて、パッケージ外部から前記光導波構造部に接続するための外部光導波路を固定するガイドピンを設け、前記外部光導波路をパッケージ裏面側に固定するようにしたことを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１６】
（８）技術的思想（１）乃至（７）のいずれかにおいて、前記キャパシタはビアアレイタイプのセラミックキャパシタであることを特徴とするキャパシタ内蔵光電気混載パッケージ。
【符号の説明】
【０１１７】
１…キャパシタ内蔵光電気混載パッケージ
１３…コア基板
１４…主面としてのコア主面
１５…裏面としてのコア裏面
２１…ＬＳＩとしてのＣＰＵ
２２…光素子
２３…光素子制御用ＩＣとしてのドライバＩＣ
３１…配線積層部としての第１ビルドアップ層
３２…配線積層部としての第２ビルドアップ層
３３〜３８…樹脂層間絶縁層
４２…導体層
５５…ＬＳＩ搭載領域
５６…光素子制御用ＩＣ搭載領域
５７…光素子搭載領域
５８…信号伝送用配線経路としての配線パターン
６４…第２貫通孔
６６…コア
６７…クラッド
６８…光導波構造部としての光ビア
６９…穴埋め材
７０…第１貫通孔
７８…第１電源安定用配線経路
７９…第２電源安定用配線経路
９０…収容穴部
９２…樹脂充填材
９４…貫通孔
１０１…キャパシタとしてのセラミックキャパシタ
１０２…第１主面としての上面
１０３…第２主面としての下面
１４１…電源層としての電源用内部電極層
１４２…グランド層としてのグランド用内部電極層
【技術分野】
【０００１】
本発明は、光信号と電気信号とを相互に変換する機能を備えたキャパシタ内蔵光電気混載パッケージに関するものである。
【背景技術】
【０００２】
コンピュータのマイクロプロセッサ等として使用されるＩＣチップは、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなるパッケージを作製し、そのパッケージをマザーボード上に搭載するという手法が採用される。この種のパッケージを構成するＩＣチップ搭載用配線基板においては、ＩＣチップのスイッチングの際に生じる電源電圧の変動に伴うスイッチングノイズの低減を図るために、電源電圧安定化のためのコンデンサ（「キャパシタ」とも言う）を設けることが提案されている。例えば、樹脂コア基板内にチップ状のセラミックキャパシタを埋め込んだ配線基板（例えば特許文献１参照）が従来提案されている。
【０００３】
また従来、マザーボードを介したパッケージ間の接続は、金属ケーブルや金属配線を用いて行われ、電気信号を送受信する電気伝送にて行われていた。これらパッケージ間の信号の伝送をより高速に行うために、パッケージ間を光ファイバなどの光伝送媒体で接続し、光伝送によって信号伝送を行う技術が考えられている。光伝送媒体としては、通常の石英光ファイバの他にプラスチック光ファイバ、ポリマ光導波路などがある。このような光伝送の技術を実現するために、ＣＰＵやメモリなどのＩＣチップに加えて光電変換部（光素子や光素子を制御するためのドライバＩＣ）を配線基板上に搭載し、パッケージ上で光信号と電気信号との信号変換を行うようにした光電気混載パッケージが提案されている。この光電気混載パッケージを用いれば、電気伝送の距離がパッケージ上に限られるため、伝送損失の影響を抑えることができ、パッケージに搭載したＣＰＵやメモリなどのデバイスの高速動作が可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３９２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述した従来の光電気混載パッケージでは、ＣＰＵに近接した位置にドライバＩＣを実装し、電気信号を伝達するための配線パターンをできる限り短くすることが好ましい。高速信号の減衰が大きいためである。しかしながら、ＣＰＵにドライバＩＣを接近させると、ドライバＩＣの電源電圧にＣＰＵの電源電圧の変動ノイズが加わってしまう。この場合、ドライバＩＣによって光素子を正確に制御することができなくなり、光伝送の動作が不安定となってしまう。
【０００６】
本発明は上記の課題に鑑みてなされたものであり、その目的は、電源電圧の安定化を図り、高速の信号伝達が可能なキャパシタ内蔵光電気混載パッケージを提供することにある。
【課題を解決するための手段】
【０００７】
そして上記課題を解決するための手段（手段１）としては、主面及び裏面を有し、少なくとも前記主面側にて開口する収容穴部を有するコア基板と、第１主面及び第２主面を有する板状に形成され、前記収容穴部に収容されたキャパシタと、前記収容穴部の内壁面と前記キャパシタとの隙間に充填された樹脂充填材と、前記コア基板の主面及び前記キャパシタの第１主面の上にて樹脂層間絶縁層及び導体層を交互に積層してなる配線積層部とを備え、前記配線積層部上には、電気信号を処理するためのＬＳＩが搭載されるべきＬＳＩ搭載領域、前記電気信号と光信号との間で信号変換を行う光素子が搭載されるべき光素子搭載領域及び前記光素子を制御するための光素子制御用ＩＣが搭載されるべき光素子制御用ＩＣ搭載領域が設定されるとともに、前記配線積層部には、前記ＬＳＩと前記光素子制御用ＩＣとを電気的に接続するための信号伝送用配線経路と、前記ＬＳＩと前記キャパシタとを電気的に接続するための第１電源安定用配線経路と、前記光素子制御用ＩＣと前記キャパシタとを電気的に接続するための第２電源安定用配線経路とが形成されていることを特徴とするキャパシタ内蔵光電気混載パッケージがある。
【０００８】
手段１に記載の発明によると、ＬＳＩとキャパシタとが第１電源安定用配線経路を介して接続され、光素子制御用ＩＣとキャパシタとが第２電源安定用配線経路を介して接続されている。このため、配線積層部において、ＬＳＩ搭載領域と光素子制御用ＩＣ搭載領域とを接近させて設定した場合でも、ＬＳＩや光素子制御用ＩＣの電源電圧におけるノイズを確実に除去することができ、電源電圧の安定化を図ることができる。この結果、光素子を正確に制御することができ、光伝送の高速動作が可能となる。また、ＬＳＩ搭載領域と光素子制御用ＩＣ搭載領域とを接近させることで信号伝送用配線経路が短くなり、電気信号の伝送損失を低く抑えることができる。
【０００９】
具体的には、第１電源安定用配線経路は、ＬＳＩの電源線及び／またはグランド線とキャパシタの電源層及び／またはグランド層とを電気的に接続するためのものであり、第２電源安定用配線経路は、光素子制御用ＩＣの電源線及び／またはグランド線とキャパシタの電源層及び／またはグランド層とを電気的に接続するためのものである。このようにキャパシタを接続すると、ＬＳＩや光素子制御用ＩＣの電源電圧を安定化することができる。
【００１０】
ＬＳＩ搭載領域及び光素子制御用ＩＣ搭載領域は、キャパシタの直上部に設定されていることが好ましい。つまり、ＬＳＩ搭載領域及び光素子制御用ＩＣ搭載領域は、キャパシタの厚さ方向から見たとき、キャパシタの第１主面内に位置することが好ましい。このようにすると、ＬＳＩ及び光素子制御用ＩＣは、高剛性で熱膨張率が小さいキャパシタによって安定的に支持される。またこの場合、第１電源安定用配線経路及び第２電源安定用配線経路を短くすることができ、各配線経路における寄生インダクタンスを低減することができる。さらに、ＬＳＩと光素子制御用ＩＣとを接続する信号伝送用配線経路を短くすることができ、電気信号の伝送損失を低く抑えることができる。
【００１１】
コア基板の裏面の上にも樹脂層間絶縁層及び導体層を交互に積層してなる配線積層部が形成され、コア基板の主面側に形成される配線積層部とコア基板の裏面側に形成される配線積層部とにおける樹脂層間絶縁層及び導体層の層数が同じであることが好ましい。このようにすると、コア基板の裏面側の配線積層部にも電気回路を形成できるため、パッケージのより一層の高機能化を図ることができる。また、パッケージの反りを抑えることができ、各配線経路の接続信頼性を高めることができる。
【００１２】
コア基板においてその基板の厚さ方向に貫通するよう形成された第１貫通孔内に設けられ、コア基板よりもドリル加工性に優れた材料からなる穴埋め材と、穴埋め材においてコア基板の厚さ方向に貫通するよう形成された第２貫通孔内に設けられ、光信号が伝搬する樹脂部とをさらに備えていてもよい。このようにすると、コア基板に貫通形成された樹脂部を通じて光信号を伝送することができる。また、樹脂部は、コア及びコアを取り囲むクラッドから構成された光導波構造からなる光導波構造部であることがより好ましい。ここで、クラッドの屈折率をコアの屈折率より小さく設定することにより、光をコア内に閉じ込めて導波できる。また、クラッドを第２貫通孔の壁面に塗布することにより、第２貫通孔の壁面の凹凸を覆い平滑にできる。これにより光導波構造部の壁面での光損失を低減できる。このような理由で、光導波構造部を通じて光信号を効率よく確実に伝送することができる。なお、樹脂部もしくは光導波構造部は、コア基板に加えて配線積層部の樹脂層間絶縁層にも貫通形成される。つまり、コア基板と樹脂層間絶縁層とに樹脂部もしくは光導波構造部が形成される。
【００１３】
穴埋め材が樹脂充填材と同じ材料であることが好ましい。このようにすると、樹脂充填材にてキャパシタをコア基板に固定する工程と穴埋め材を第１貫通孔内に設ける工程とを同時に行うことができ、製造コストを抑えることができる。
【００１４】
光導波構造部の直径に対する長さの比率を８以上に設定することが好ましい。このようにすると、高静電容量のキャパシタの内蔵と、光素子と光導波構造部との間の光結合の効率を高めることとの両方を同時に実現できる。また、光導波構造部を細く形成することができるため、パッケージの小型化を図ることができる。
【００１５】
キャパシタの電源層が複数のセグメントに分割され、分割された電源層のうちの少なくともいずれか１つが第１電源安定用配線経路に電気的に接続され、別の電源層が第２電源安定用配線経路に電気的に接続されていてもよい。このようにすると、ＬＳＩと光素子制御用ＩＣとの電源電圧が異なる場合でも、各電源電圧の安定化を確実に図ることができる。またこの場合、１つのキャパシタにて複数系統の電源電圧を安定化できるため、複数のキャパシタをコア基板に収容する必要がない。このため、キャパシタの収容工程が簡素化され、キャパシタ内蔵光電気混載パッケージを容易に製造することができ、パッケージの低コスト化を図ることができる。
【００１６】
樹脂充填材においてコア基板の厚さ方向に貫通するよう形成された貫通孔内に設けられ、光信号が伝搬するコア及びコアを取り囲むクラッドから構成された光導波構造からなる光導波構造部をさらに備えていてもよい。このようにすると、樹脂充填材に貫通形成された光導波構造部を通じて光信号を効率よく伝送することができる。
【００１７】
第１貫通孔の内壁面に、コア基板の主面側の導体層とコア基板の裏面側の導体層とを電気的に接続するスルーホール導体が形成されるとともに、スルーホール導体の内側に光導波構造部が形成されていてもよい。このようにすると、光導波構造部が存在する部分に電気回路を形成することができ、パッケージの高密度化、高機能化を図ることができる。
【００１８】
樹脂充填材及び穴埋め材が樹脂層間絶縁層と共通の樹脂材料にて形成されていることが好ましい。この場合、穴埋め材と樹脂層間絶縁層とでドリル加工性が同じとなるため、ドリル加工の際に、穴埋め材と樹脂層間絶縁層との界面で大きな負荷が加わることなく、ドリルの折損を回避することができる。また、真直度が高い第２貫通孔を精度良く形成することができる。このため、第２貫通孔内にて、光信号の伝送効率のよい光導波構造部を設けることができ、光電気混載パッケージの信頼性を高めることができる。
【００１９】
樹脂充填材及び穴埋め材に含有される無機フィラーの平均粒径が１μｍ以下であることが好ましい。このようにすると、ドリル加工によって第２貫通孔の内壁面を滑らかに形成することができ、光信号の伝送効率のよい光導波構造部を確実に設けることができる。
【００２０】
穴埋め材、樹脂充填材、及び樹脂層間絶縁層の熱膨張係数が５０ｐｐｍ／℃以下となるよう樹脂材料に含有する無機フィラーの含有量を設定することが好ましい。このようにすると、パッケージの変形（反りや温度変化による伸縮等）を抑えることができ、ＬＳＩ、光素子及び光素子制御用ＩＣの接続信頼性を高めることができる。
【００２１】
外部基板へのパッケージの実装時に外部基板に対して位置決めするためのガイドピンを設けてもよい。このようにすると、外部基板にパッケージを精密に位置決めすることができる。また、パッケージ外部から光導波構造部に接続するための外部光導波路を固定するためのガイドピンを設け、外部光導波路をパッケージ裏面側に固定するように構成してもよい。このようにすれば、パッケージに形成された光導波構造部と外部光導波路とにおける光軸を合わせた状態で光導波路を確実に接続することができる。
【００２２】
コア基板を形成する材料は特に限定されないが、好ましいコア基板は高分子材料を主体として形成される。コア基板を形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。
【００２３】
コア基板に収容されるキャパシタの例としては、ビアアレイタイプのセラミックキャパシタを挙げることができる。即ち、セラミックキャパシタは、電源用内部電極層同士を導通させる複数の電源用ビア導体と、グランド用内部電極層同士を導通させる複数のグランド用ビア導体とを有し、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体は、全体としてアレイ状に配置されていることが好ましい。このように構成すれば、キャパシタ全体の小型化が図りやすくなり、ひいてはパッケージ全体の小型化も図りやすくなる。しかも、小さいわりに高静電容量が達成しやすく、より安定した電源供給が可能となる。また、比較的硬いセラミックキャパシタを内蔵することでパッケージの剛性を高めることができる。さらに、ビアアレイタイプのセラミックキャパシタであれば、電源層を複数のセグメントに分割したキャパシタを製造することができる。
【００２４】
配線積層部を構成する樹脂層間絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。樹脂層間絶縁層を形成するための高分子材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。これらの樹脂に適宜、無機充填材を複合してもよい。
【００２５】
配線積層部を構成する導体層は主として銅からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやＣＶＤ等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。
【００２６】
また、ＬＳＩとしては、コンピュータのマイクロプロセッサとして使用されるＣＰＵや、ＧＰＵ（Graphics Processing Unit）、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory ）などを挙げることができる。
【図面の簡単な説明】
【００２７】
【図１】本実施の形態におけるキャパシタ内蔵光電気混載パッケージの接続例を示す概略断面図。
【図２】キャパシタ内蔵光電気混載パッケージを示す断面図。
【図３】キャパシタ内蔵光電気混載パッケージを示す平面図。
【図４】セラミックキャパシタを示す断面図。
【図５】セラミックキャパシタにおける内部電極層とビア導体との接続を説明するための概略説明図。
【図６】セラミックキャパシタにおける内部電極層とビア導体との接続を説明するための概略説明図。
【図７】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図８】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図９】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１０】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１１】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１２】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１３】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１４】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１５】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１６】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１７】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１８】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図１９】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図２０】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図２１】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図２２】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図２３】キャパシタ内蔵光電気混載パッケージの製造方法を示す説明図。
【図２４】別の実施の形態におけるキャパシタ内蔵光電気混載パッケージを示す要部断面図。
【図２５】別の実施の形態におけるキャパシタ内蔵光電気混載パッケージを示す概略断面図。
【発明を実施するための形態】
【００２８】
以下、本発明をキャパシタ内蔵光電気混載パッケージに具体化した一実施の形態を図面に基づき詳細に説明する。
【００２９】
図１に示されるように、本実施の形態のキャパシタ内蔵光電気混載パッケージ１は、マザーボード２上に設けられたソケット３に接続される。マザーボード２は、上面及び下面を有する平面視略矩形状の板状部材であり、樹脂絶縁層４と、金属導体層５（パッド５ａやそれに接続される配線パターン５ｂなどの導体層）とによって構成されている。マザーボード２の樹脂絶縁層４は、例えば、ガラス繊維にフェノール樹脂やエポキシ樹脂を含浸させた樹脂−樹脂複合材料等からなる。
【００３０】
ソケット３は、略矩形平板状をなし、上面及び下面を有している。ソケット３には、上面及び下面間を貫通する複数の導体柱６が形成されている。各導体柱６の下端面には、略半球状をなすはんだバンプ７が設けられている。これらのはんだバンプ７は、マザーボード２側のパッド５ａに接続されている。また、ソケット３の上面側には、コネクタ収容凹部３ａが設けられている。このコネクタ収容凹部３ａには、光伝送媒体８の先端に設けられた光コネクタ９が収容されるようになっている。光伝送媒体８としては、石英光ファイバ、プラスチック光ファイバ、ポリマ光導波路などが使用できる。
【００３１】
図１〜図３に示されるように、キャパシタ内蔵光電気混載パッケージ１は、多層配線基板１０と、その多層配線基板１０の上面にフリップチップ接続にて実装される複数のＩＣチップとから構成されている。本実施の形態の多層配線基板１０には、電気信号を処理するためのＣＰＵ２１（ＬＳＩ）と、電気信号と光信号との間で信号変換を行う光素子２２と、光素子２２を制御するためのドライバＩＣ２３（光素子制御用ＩＣ）とのＩＣチップが実装されている。図１のキャパシタ内蔵光電気混載パッケージ１は、光伝送媒体８を介して別の光電気混載パッケージに接続される。なお、図示していないが別の光電気混載パッケージには、光素子２２及びドライバＩＣ２３からなる光電変換部に加え、制御プログラムやデータを記憶するメモリが搭載されている。
【００３２】
本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、多層配線基板１０において中央部にＣＰＵ２１が配置され、そのＣＰＵ２１の周囲に、光素子２２及びドライバＩＣ２３が複数組配置されている。光素子２２は、光信号を電気信号に変換する受信用光素子（例えば、フォトダイオードなどの受光素子）と、電気信号を光信号に変換する送信用光素子（例えば、面発光レーザＶＣＳＥＬなどの発光素子）とがある。通常これらの光素子２２やドライバＩＣ２３は、ひとつの素子の中に複数のチャネルを備えており、光伝送媒体８もこのチャネル数と同じ数を備えている。ひとつの素子のチャネル数は数個から数十チャネルであり、通常は１０チャネル程度である。
【００３３】
図２に示されるように、多層配線基板１０は、基板主面１１及びその反対側に位置する基板裏面１２を有し、縦２５．０ｍｍ×横２５．０ｍｍ×厚さ１．２ｍｍの正方形板状をなしている。本実施の形態の多層配線基板１０は、ガラスエポキシ樹脂からなる樹脂コア基板１３と、樹脂コア基板１３のコア主面１４（図２では上面）上に形成される第１ビルドアップ層３１（配線積層部）と、樹脂コア基板１３のコア裏面１５（図２では下面）上に形成される第２ビルドアップ層３２（配線積層部）とからなる。
【００３４】
樹脂コア基板１３における複数箇所には、コア主面１４及びコア裏面１５を貫通するスルーホール導体１７が形成されている。これらのスルーホール導体１７は、樹脂コア基板１３のコア主面１４側とコア裏面１５側とを接続導通している。なお、スルーホール導体１７の内部は、例えばエポキシ樹脂などの閉塞体１８で埋められている。また、樹脂コア基板１３のコア主面１４及びコア裏面１５には、銅からなる導体層４１がパターン形成されており、各導体層４１は、スルーホール導体１７に電気的に接続されている。
【００３５】
樹脂コア基板１３のコア裏面１５上に形成された第２ビルドアップ層３２は、熱硬化性樹脂（エポキシ樹脂）からなる３層の樹脂層間絶縁層３４，３６，３８と、導体層４２とを交互に積層した構造を有している。本実施の形態において、第２ビルドアップ層３２の熱膨張係数は、３０〜４０ｐｐｍ／℃程度であり、具体的には３５ｐｐｍ／℃程度となっている。なお、第２ビルドアップ層３２の熱膨張係数は、２５℃〜１５０℃間の測定値の平均値をいう。
【００３６】
各樹脂層間絶縁層３４，３６，３８内には複数のビア導体４３が形成されている。樹脂層間絶縁層３８の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＰＧＡ用パッド４８がアレイ状に形成されている。また、樹脂層間絶縁層３８の下面は、ソルダーレジスト５２によってほぼ全体的に覆われている。ソルダーレジスト５２の所定箇所には、ＰＧＡ用パッドを露出させる開口部５３が形成されている。ＰＧＡ用パッド４８の表面上には、ソケット実装用の複数のピン４９がはんだ付けによって接合されている。そして、各ピン４９によって、多層配線基板１０はソケット３を介してマザーボード２上に接続される。
【００３７】
樹脂コア基板１３のコア主面１４上に形成された第１ビルドアップ層３１は、上述した第２ビルドアップ層３２とほぼ同じ構造を有している。即ち、第１ビルドアップ層３１は、熱膨張係数が３０〜４０ｐｐｍ／℃程度であり、熱硬化性樹脂（エポキシ樹脂）からなる３層の樹脂層間絶縁層３３，３５，３７と、銅からなる導体層４２とを交互に積層した構造を有している。
【００３８】
また、第３層の樹脂層間絶縁層３７の表面上における中央部には、複数のＣＰＵ用端子パッド４５がアレイ状に形成されている。樹脂層間絶縁層３７の表面上において、ＣＰＵ用端子パッド４５よりも外周側となる位置に、複数のドライバＩＣ用端子パッド４６が形成されている。さらにその外周側には、複数の光素子用端子パッド４７が形成されている。第１ビルドアップ層３１において、ＣＰＵ用端子パッド４５が形成されている箇所を含む領域は、ＬＳＩ搭載領域５５として設定されている。ドライバＩＣ用端子パッド４６が形成されている箇所を含む領域は、光素子制御用ＩＣ搭載領域５６として設定されている。また、光素子用端子パッド４７が形成されている箇所を含む領域は、光素子搭載領域５７として設定されている。
【００３９】
第１ビルドアップ層３１において、ドライバＩＣ用端子パッド４６は、配線パターン５８を介してＣＰＵ用端子パッド４５に接続されている。これら端子パッド４５，４６をつなぐ配線パターン５８がＣＰＵ２１とドライバＩＣ２３とを接続するための信号伝達用配線経路となる。また、光素子用端子パッド４７は、配線パターン５９を介してドライバＩＣ用端子パッド４６に接続されている。さらに、樹脂層間絶縁層３３，３５，３７内には複数のビア導体４３が形成されている。各ビア導体４３は、導体層４１，４２及び端子パッド４５，４６を相互に電気的に接続している。
【００４０】
樹脂層間絶縁層３７の表面は、ソルダーレジスト５０によってほぼ全体的に覆われている。ソルダーレジスト５０の所定箇所には、各端子パッド４５，４６，４７を露出させる開口部５１が形成されており、各開口部５１にて露出する端子パッド４５〜４７の表面上には、複数のはんだバンプ５４が配設されている。ＣＰＵ用端子パッド４５の表面上に配設されたはんだバンプ５４には、ＣＰＵ２１の接続端子が電気的に接続されている。また、ドライバＩＣ用端子パッド４６の表面上に配設されたはんだバンプ５４には、ドライバＩＣ２３の接続端子が電気的に接続されている。さらに、光素子用端子パッド４７の表面上に配設されたはんだバンプ５４には、光素子２２の接続端子が電気的に接続されている。これらはんだバンプ５４、端子パッド４５，４６及び配線パターン５８によって、ＣＰＵ２１がドライバＩＣ２３に電気的に接続される。さらに、はんだバンプ５４、端子パッド４６，４７及び配線パターン５９によって、ドライバＩＣ２３が光素子２２に電気的に接続される。なお、光素子２２は、発光面及び受光面を下方に向けた状態で光素子用端子パッド４７に接合されている。
【００４１】
送信用光素子２２（ＶＣＳＥＬ）は、複数の発光部を発光面に有する多チャネルの光素子であり、各発光部は、基板主面１１に対して直交する方向（図１及び図２では下方向）に、所定波長のレーザ光（光信号）を出力するようになっている。また、受信用光素子２２（フォトダイオード）は、複数の受光部を受光面に有する多チャネルの光素子であり、受光面は基板主面１１に対して直交する方向に所定波長のレーザ光（光信号）を受光するようになっている。
【００４２】
多層配線基板１０における複数の箇所（本実施の形態では４箇所）には、位置決め用ガイド孔６１（図３参照）が形成されている。位置決め用ガイド孔６１は、断面円形状であり、配線基板１０の基板主面１１及び基板裏面１２を貫通している。位置決め用ガイド孔６１には、断面円形状のガイドピン６２が挿入されている。ガイドピン６２の両端部は、基板主面１１側及び基板裏面１２側にそれぞれ突出している。これらのガイドピン６２はステンレス鋼からなり、基板裏面１２側に突出しているガイドピン６２の端部に、光伝送媒体８の先端に設けられた光コネクタ９が挿入固定されるようになっている。
【００４３】
多層配線基板１０において光素子用端子パッド４７の近傍であって基板外周側となる位置には、複数の貫通孔６４（第２貫通孔）が形成されている。貫通孔６４は、一対の前記位置決め用ガイド孔６１の間に配置されている（図３参照）。図２に示されるように、各貫通孔６４内には、コア６６及びそれを取り囲むクラッド６７から構成された光導波構造からなる光ビア６８（光導波構造部）が設けられている。本実施の形態の場合、コア６６及びクラッド６７は、屈折率等の異なる透明なポリマ材料、具体的には屈折率等の異なるエポキシ樹脂やシリコーン樹脂により形成されている。さらに、コア６６の屈折率が、クラッド６７の屈折率より大きくなるように選ばれる。また、光ビア６８のアスペクト比（直径Ｄに対する長さＬの比率）は、８以上となっている。具体的には、光ビア６８の長さＬは１．２ｍｍであり、光ビア６８の直径Ｄは０．０６ｍｍであり、アスペクト比（Ｌ／Ｄ）は２０程度となっている。なお、光ビア６８のアスペクト比は、多層配線基板１０の厚さや光素子２２の発光部や受光部のサイズ等に応じて適宜変更することができる。
【００４４】
また、コア基板１３において、各光ビア６８の周囲にその光ビア６８（貫通孔６４）よりも直径が大きな貫通孔７０（第１貫通孔）が形成されており、貫通孔７０と光ビア６８との間に穴埋め材６９が設けられている。本実施の形態の穴埋め材６９は、樹脂層間絶縁層３３〜３８と同じエポキシ樹脂材料にて形成されており、コア基板１３よりもドリル加工性に優れた等方性の材料である。
【００４５】
また、基板主面１１側において樹脂層間絶縁層３７の表面を覆うソルダーレジスト５０には、光ビア６８の端部を露出させる開口部７２が形成されている。基板裏面１２側において樹脂層間絶縁層３８の表面を覆うソルダーレジスト５２には、光ビア６８の端部を露出させる開口部７３が形成されている。そして、基板主面１１側において、開口部７２を含む基板表面と光素子２２との隙間に透明アンダーフィル材７４が充填され、光素子２２の封止が行われている。
【００４６】
図１に示されるように、光伝送媒体８の先端を基板裏面１２側に固定する光コネクタ９には、光ビア６８を伝搬する光信号を通過させるためのスリット７６が形成されている。また、光コネクタ９には、光伝送媒体８の光路内を伝搬する光の進路を変換する光路変換部７７が形成されている。光路変換部７７は、光伝送媒体設置面（図１では水平面）に対して約４５°の角度を持つ傾斜面となっていて、その傾斜面には光を全反射可能な金属からなる薄膜が蒸着されている。その結果、光を９０°の角度で反射する光路変換部７７が構成される。光コネクタ９には、円形状をなすガイド孔（図示略）が貫通形成されている。このガイド孔には、基板裏面１２側から突出する各ガイドピン６２が嵌入可能になっている。ガイド孔に対してガイドピン６２が嵌入された場合、光コネクタ９と光ビア６８とが位置合わせされた状態で固定される。具体的には、各光伝送媒体８の光軸と光ビア６８の光軸とが合った状態で、光コネクタ９が多層配線基板１０に支持固定される。
【００４７】
樹脂コア基板１３は、平面方向（ＸＹ方向）における熱膨張係数が１０〜１５ｐｐｍ／℃程度となっている。なお、樹脂コア基板１３の熱膨張係数は、２５℃〜１５０℃間の測定値の平均値をいう。図２に示されるように、樹脂コア基板１３は、縦２５．０ｍｍ×横２５．０ｍｍ×厚さ０．９ｍｍの平面視略矩形板状であり、コア主面１４の中央部及びコア裏面１５の中央部にて開口する平面視で矩形状の収容穴部９０を１つ有している。即ち、収容穴部９０は貫通穴である。そして、収容穴部９０内には、セラミックキャパシタ１０１が、埋め込まれた状態で収容されている。なお、セラミックキャパシタ１０１は、第１主面１０２をコア主面１４と同じ側に向け、かつ、第２主面１０３をコア裏面１５と同じ側に向けた状態で収容穴部９０内に収容されている。
【００４８】
本実施の形態のセラミックキャパシタ１０１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．９ｍｍの矩形板状である。なお、セラミックキャパシタ１０１の厚さは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。仮に、０．２ｍｍ未満であると、ＣＰＵ用端子パッド４５にＣＰＵ２１を接合する際の応力をセラミックキャパシタ１０１によって低減することができず、支持体として不十分となる。一方、１．０ｍｍよりも大きいと、多層配線基板１０が肉厚になってしまう。
【００４９】
図２及び図３に示されるように、セラミックキャパシタ１０１は、第１ビルドアップ層３１におけるＬＳＩ搭載領域５５及び光素子制御用ＩＣ搭載領域５６よりも若干大きく、ＬＳＩ搭載領域５５及び光素子制御用ＩＣ搭載領域５６の真下となる領域に配置されている。すなわち、セラミックキャパシタ１０１の厚さ方向から見た場合、ＬＳＩ搭載領域５５及び光素子制御用ＩＣ搭載領域５６は、セラミックキャパシタ１０１の第１主面１０２内に位置している。また、多層配線基板１０において、コア基板１３における収容穴部９０の内壁面とセラミックキャパシタ１０１の側面との隙間は、樹脂充填材９２によって埋められている。樹脂充填材９２は、セラミックキャパシタ１０１を樹脂コア基板１３に固定する機能を有している。
【００５０】
本実施の形態において、セラミックキャパシタ１０を固定する樹脂充填材９２と前記貫通孔７０内に埋め込まれる穴埋め材６９は、ビルドアップ層３１，３２を構成する樹脂層間絶縁層３３〜３８と共通の樹脂材料を用いて形成されている。これら樹脂充填材９２、穴埋め材６９及び樹脂層間絶縁層３３〜３８の樹脂材料には、無機フィラー（例えば、シリカフィラー）が含有されている。無機フィラーの含有量は、樹脂材料の熱膨張係数が５０ｐｐｍ／℃以下となるよう設定されている。本実施の形態において、無機フィラーは、平均粒径が１μｍ以下、最大粒径が１０μｍ以下のものが使用されている。このように、樹脂充填材９２、穴埋め材６９及び樹脂層間絶縁層３３〜３８の樹脂材料に無機フィラーを含ませることにより、それら樹脂材料とセラミックキャパシタ１０１及びコア基板１３との熱膨張差が緩和されている。
【００５１】
図２、図４〜図６に示されるように、セラミックキャパシタ１０１は、いわゆるビアアレイタイプのセラミックキャパシタである。セラミックキャパシタ１０１を構成するセラミック焼結体１０４は、熱膨張係数が、ＣＰＵ２１等のＩＣチップの熱膨張係数とビルドアップ層３１，３２の熱膨張係数との中間値であることが好ましく、さらにＩＣチップの熱膨張係数に近い値であることが好ましい。本実施の形態において、セラミック焼結体１０４の熱膨張係数は、８〜１２ｐｐｍ／℃程度であり、具体的には９．５ｐｐｍ／℃程度となっている。なお、セラミック焼結体１０４の熱膨張係数は、３０℃〜２５０℃間の測定値の平均値をいう。
【００５２】
セラミック焼結体１０４は、第１主面１０２（図２及び図４では上面）及び第２主面１０３（図２及び図４では下面）を有する板状物である。セラミック焼結体１０４の上面１０２上には、第１ビルドアップ層３１を構成する樹脂層間絶縁層３３が形成されている。セラミック焼結体１０４の下面１０３には、第２ビルドアップ層３２を構成する樹脂層間絶縁層３４が形成されている。セラミック焼結体１０４は、電源用内部電極層１４１（電源層）、グランド用内部電極層１４２（グランド層）、及びセラミック誘電体層１０５を積層して多層化した構造を有している。
【００５３】
セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、電源用内部電極層１４１及びグランド用内部電極層１４２間の誘電体（絶縁体）として機能する。つまり、電源用内部電極層１４１とグランド用内部電極層１４２とは、セラミック誘電体層１０５を介して電気的に絶縁されている。また、電源用内部電極層１４１及びグランド用内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体１０４の内部において一層おきに配置されている。なお、内部電極層１４１，１４２の総数は約１００層程度となっている。
【００５４】
図４〜図６に示されるように、セラミックキャパシタ１０１は、４つのキャパシタ機能部１０７，１０８，１０９，１１０にセグメント化されている。なお、各キャパシタ機能部１０７〜１１０には、共通のセラミック誘電体層１０５が用いられている。また、電源用内部電極層１４１及びグランド用内部電極層１４２には、各キャパシタ機能部１０７〜１１０の境界に対応してスリット状の電極未形成部１４５を有し、各電極未形成部１４５を介して各内部電極層１４１，１４２が４つのセグメントに分割されている。なお、各電極未形成部１４５は、電源用内部電極層１４１及びグランド用内部電極層１４２について、各層で同じ位置（厚さ方向に重なる位置）にそれぞれ設けられている。
【００５５】
セラミック焼結体１０４内には、多数のビア１３０が形成されている。これらのビア１３０は、セラミック焼結体１０４をその厚さ方向に貫通するとともに、セラミック焼結体１０４の全面にわたってアレイ状に配置されている。各ビア１３０内には、セラミック焼結体１０４の上面１０２及び下面１０３間を連通する複数のビア導体１３１，１３２が形成されている。なお本実施の形態において、ビア１３０の直径は約１００μｍに設定されているため、ビア導体１３１，１３２の直径も約１００μｍに設定されている。各電源用ビア導体１３１は、各電源用内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各グランド用ビア導体１３２は、各グランド用内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。各電源用ビア導体１３１及び各グランド用ビア導体１３２は、全体としてアレイ状に配置されている。ビア導体１３１，１３２は、ニッケルを主成分として形成されている。
【００５６】
図５に示されるように内部電極層１４１にはビア導体１３２が貫通する領域にクリアランスホール１３３が形成されており、内部電極層１４１とビア導体１３２とは電気的に絶縁されている。また、同様に図６に示されるように内部電極層１４２にはビア導体１３１が貫通する領域にクリアランスホール１３４が形成されており、内部電極層１４２とビア導体１３１とは電気的に絶縁されている。また、クリアランスホール１３３，１３４内における内部電極層１４１，１４２とビア導体１３１，１３２との間には、セラミック誘電体層１０５が介在している。なお、説明の便宜上、ビア導体１３１，１３２を５列×５列で図示したが、実際にはさらに多くの列が存在している。
【００５７】
図４に示されるように、セラミック焼結体１０４の上面１０２上には、複数の電源用外部電極１１１及び複数のグランド用外部電極１１２が突設されている。セラミック焼結体１０４の下面１０３上には、複数の電源用外部電極１２１及び複数のグランド用外部電極１２２が突設されている。各外部電極１１１，１１２，１２１，１２２は、ニッケルを主成分として形成されており、表面が図示しない銅めっき層によって全体的に被覆されている。なお、各外部電極１１１，１１２,１２１，１２２は、必ずしもセラミック焼結体１０４の上面１０２及び下面１０３の両方に形成されている必要はなく、上面１０２のみに形成されていてもよい。
【００５８】
セラミック焼結体１０４において、上面１０２側の電源用外部電極１１１は、電源用ビア導体１３１における上面１０２側の端面に対して直接接続されている。グランド用外部電極１１２は、グランド用ビア導体１３２における上面１０２側の端面に対して直接接続されている。また、下面１０３側の電源用外部電極１２１は、電源用ビア導体１３１における下面１０３側の端面に対して直接接続されている。グランド用外部電極１２２は、グランド用ビア導体１３２における下面１０３側の端面に対して直接接続されている。よって、電源用外部電極１１１，１２１は電源用ビア導体１３１及び電源用内部電極層１４１に導通している。グランド用外部電極１１２，１２２はグランド用ビア導体１３２及びグランド用内部電極層１４２に導通している。また、セラミック焼結体１０４の上面１０２側及び下面１０３側のいずれにおいても、電源用外部電極１１１，１２１とグランド用外部電極１１２，１２２とは離間しており、互いに電気的に絶縁されている。
【００５９】
図２に示されるように、セラミック焼結体１０４の上面１０２側にある外部電極１１１，１１２は、ビア導体４３、導体層４２、端子パッド４５，４６、はんだバンプ５４を介して、ＣＰＵ２１及びドライバＩＣ２３に電気的に接続される。本実施の形態のセラミックキャパシタ１０１では、複数のキャパシタ機能部１０７〜１１０のうちの１つのキャパシタ機能部１１０における外部電極１１１，１１２は、ドライバＩＣ２３に接続される。残りのキャパシタ機能部１０７〜１０９における外部電極１１１，１１２は、ＣＰＵ２１に接続される。そしてこのような接続関係となるように、第１ビルドアップ層３１における配線経路（ビア導体４３、導体層４２、端子パッド４５，４６）が形成されている。
【００６０】
本実施の形態では、セラミックキャパシタ１０１のキャパシタ機能部１０７〜１０９における外部電極１１１，１１２とＣＰＵ２１とを接続するためのビア導体４３、導体層４２及び端子パッド４５が第１電源安定用配線経路７８を構成している。また、セラミックキャパシタ１０１のキャパシタ機能部１１０における外部電極１１１，１１２とドライバＩＣ２３とを接続するためのビア導体４３、導体層４２及び端子パッド４６が第２電源安定用配線経路７９を構成している。本実施の形態において、ＣＰＵ２１とセラミックキャパシタ１０１との距離、及びドライバＩＣ２３とセラミックキャパシタ１０１の距離は、２００μｍ以下に設定されている。これにより、ＣＰＵ２１及びドライバＩＣ２３とセラミックキャパシタ１０１とを接続する各配線経路７８，７９の寄生インダクタンスが低減されている。
【００６１】
一方、セラミック焼結体１０４の下面１０３側にある外部電極１２１，１２２は、ビア導体４３、導体層４２、ＰＧＡ用パッド４８、ピン４９、及びソケット３を介して、マザーボード２が有するパッド５ａに対して電気的に接続される。
【００６２】
例えば、マザーボード２側から外部電極１２１，１２２を介して通電を行い、電源用内部電極層１４１−グランド用内部電極層１４２間に電圧を加える。すると、電源用内部電極層１４１に例えばプラスの電荷が蓄積し、グランド用内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、セラミックキャパシタ１０１がキャパシタとして機能する。また、セラミックキャパシタ１０１では、電源用ビア導体１３１及びグランド用ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、電源用ビア導体１３１及びグランド用ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。なお、本実施の形態のセラミックキャパシタ１０１のインダクタンスは、１０ｐＨ・ｃｍ２以下となっている。また、セラミックキャパシタ１０１の容量は、１０μＦ／ｃｍ２以上である。
【００６３】
本実施の形態の多層配線基板１０では、ＣＰＵ２１とドライバＩＣ２３とで独立した電源線及びグランド線が設定されている。これにより、ＣＰＵ２１とドライバＩＣとが必要とする電源電圧が異なる場合でも、独立した電源線及びグランド線を通じて異なる電圧値の電源電圧を供給することが可能になる。また、各キャパシタ機能部１０７〜１１０の絶縁部分（セラミック誘電体層１０５）は互いに構造的に一体となっている。しかし、各キャパシタ機能部１０７〜１１０の電源用内部電極層１４１（電源層）及びグランド用内部電極層１４２（グランド層）は、互いの設置領域が区分けされていて、電気的に独立している。従って、ＣＰＵ２１及びドライバＩＣ２３について、それらの電源線及びグランド線にキャパシタ機能部１０７〜１０９とキャパシタ機能部１１０との電源用内部電極層１４１及びグランド用内部電極層１４２を別々に接続することにより、各電源電圧の安定化が図られている。
【００６４】
次に、本実施の形態のキャパシタ内蔵光電気混載パッケージ１の製造方法を説明する。
【００６５】
まず、セラミックキャパシタ１０１を以下の手法により作製する。すなわち、セラミックのグリーンシートを形成し、このグリーンシートに内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に電源用内部電極層１４１となる電源用内部電極部と、グランド用内部電極層１４２となるグランド用内部電極部とが形成される。次に、電源用内部電極部が形成されたグリーンシートとグランド用内部電極部が形成されたグリーンシートとを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシートを一体化してグリーンシート積層体を形成する。
【００６６】
さらに、レーザ加工機を用いてグリーンシート積層体にビア１３０を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビア１３０内に充填する。次に、グリーンシート積層体の上面上にペーストを印刷し、グリーンシート積層体の上面側にて各導体部の上端面を覆うように電極パターンを形成する。これら電極パターンは、後に外部電極１１１，１１２となる表面端子部である。また、グリーンシート積層体の下面上にペーストを印刷し、グリーンシート積層体の下面側にて各導体部の下端面を覆うように電極パターンを形成する。これら電極パターンは、後に外部電極１２１，１２２となる表面端子部である。
【００６７】
この後、グリーンシート積層体の乾燥を行い、表面端子部をある程度固化させる。次に、グリーンシート積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体１０４となる。次に、得られたセラミック焼結体１０４が有する各外部電極１１１，１１２，１２１，１２２に対して無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各外部電極１１１，１１２，１２１，１２２の上に銅めっき層が形成され、セラミックキャパシタ１０１が完成する。
【００６８】
次いで、多層配線基板１０を以下の手法により作製する。具体的には、基材８０の両面に銅箔８１が貼付された銅張積層板８２を準備し、その銅張積層板８２に対してドリル加工を行うことで、銅張積層板８２を貫通する貫通孔８３（スルーホール）を所定位置にあらかじめ形成しておく（図７参照）。なお、銅張積層板８２の基材８０は、後にコア基板１３となる部分であり、ガラスエポキシ樹脂にて形成されている。また、銅張積層板８２において貫通孔８３内に残存するスミアを除去するデスミア工程を行う。
【００６９】
次に、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで貫通孔８３内にスルーホール導体１７を形成する（図８参照）。またこのとき、基材８０の両面の銅箔８１表面に銅めっき層８４が形成される。そして、スルーホール導体１７の表面を粗化する表面粗化工程を行った後、スルーホール導体１７内に閉塞体１８を充填形成する。この閉塞体１８の充填時には、スルーホール導体１７の開口部から閉塞体１８が凸状に突出した状態となる。この後、表面研磨を行うことによって閉塞体１８の突出した部分を除去するとともに、粗化工程時に粗化された銅めっき層８４の粗面を研磨する。これによって、凸状に突出した閉塞体１８の端面及び銅めっき層８４の粗面が平坦化され、銅めっき層８４の表面と閉塞体１８の端面とが面一となる（図９参照）。
【００７０】
次に、基材８０の両面の銅めっき層８４上にドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。これにより、基材８０の両面の銅めっき層８４上に所定のパターンのエッチングレジストを形成する。この状態で、基材８０上の銅箔８１及び銅めっき層８４に対してエッチングによるパターニングを行うことにより、基材８０の両面にスルーホール導体１７に繋がる導体層４１を形成する。その後、エッチングレジストを除去する。さらに、図１０に示されるように、コア基板１３に対して、ルータ加工を行うことにより、コア主面１４及びコア裏面１５にて開口する収容穴部９０を形成する。以上のコア基板準備工程を行うことで、収容穴部９０、スルーホール導体１７及び導体層４１を有するコア基板１３を準備する。
【００７１】
その後、図１１に示されるように、ドリル加工を行うことにより、コア主面１４及びコア裏面１５にて開口する第１貫通孔７０を形成する。この貫通孔７０の大きさは、特に限定されないが、前記スルーホール導体１７の貫通孔８３と同じ直径（例えば、２５０μｍの直径）を有していてもよい。本実施の形態において、第１貫通孔７０のドリル加工は、前記スルーホール導体１７の貫通孔８３と同じ加工装置を用い、かつ同じ加工条件（ドリルの直径、ドリルの回転速度等の加工条件）で行うことで生産性が向上する。
【００７２】
続く樹脂埋め工程では、まず、剥離可能な粘着テープ８５をコア基板１３のコア主面１４側に貼り付け、収容穴部９０のコア主面側開口及び第１貫通孔７０のコア主面側開口をシールする（図１２参照）。その後、マウント装置を用いて、コア主面１４と第１主面１０２と同じ側に向け、かつ、コア裏面１５と第２主面１０３とを同じ側に向けた状態で収容穴部９０内にセラミックキャパシタ１０１を収容する（図１２参照）。さらに、セラミックキャパシタ１０１の第２主面１０３側の外部電極１２１，１２２及びコア裏面１５側の導体層４１の表面を粗化する表面粗化処理を行う。
【００７３】
その後、コア基板１３のコア裏面１５及びキャパシタ１０１の第２主面１０３にエポキシ樹脂を主成分とするシート状のビルドアップ材を重ね合わせるようにして配置する。そして、真空圧着熱プレス機（図示しない）を用いて真空下にて加圧加熱する。このとき、収容穴部９０の内壁面とセラミックキャパシタ１０１の側面との隙間にビルドアップ材８６の一部を落とし込んで、その隙間を埋める。それとともに、第１貫通孔７０内にビルドアップ材８６の一部を落とし込んで、その貫通孔７０を埋める（図１３参照）。なおここで、収容穴部９０とセラミックキャパシタ１０１との隙間を埋めるビルドアップ材８６の一部が樹脂充填材９２となる。貫通孔７０内を埋めるビルドアップ材８６の一部が穴埋め材６９となる。また、コア裏面１５の表面に残るビルドアップ材８６が樹脂層間絶縁層３４の一部になる。
【００７４】
このようにして、セラミックキャパシタ１０１をコア基板１３に固定した後、例えばベルトサンダー装置を用いてビルドアップ材８６の表面を研磨する。この研磨により、コア裏面１５の導体層４１表面と、キャパシタ１０１の第２主面１０３の外部電極１２１，１２２表面とを露出させる。その後、コア主面１４側及び第１主面１０２側から粘着テープ８５を剥離する。さらに、コア主面１４側及びコア裏面１５側の導体層４１とセラミックキャパシタ１０１の外部電極１１１，１１２，１２１，１２２とに対して表面粗化処理を行う。その後、コア主面１４側とコア裏面１５側とに、エポキシ樹脂を主成分とするシート状の樹脂層間絶縁層３３，３４を貼り付け、樹脂層間絶縁層３３，３４をある程度硬化させる（図１４参照）。
【００７５】
そして、例えばエキシマレーザやＵＶレーザやＣＯ２レーザなどを用いてレーザ加工を施すことによって、樹脂層間絶縁層３３，３４の所定の位置にビア穴８７を形成する（図１５参照）。次いで、過マンガン酸カリウム溶液などのエッチング液を用いて各ビア穴８７内のスミアを除去するデスミア工程を行う。なお、デスミア工程としては、エッチング液を用いた処理以外に、例えばＯ２プラズマによるプラズマアッシングの処理を行ってもよい。
【００７６】
デスミア工程の後、従来公知の手法に従って無電解銅めっきを行うことで、各ビア穴８７内及び樹脂層間絶縁層３３，３４の表面に全面めっき層を形成する。そして、樹脂層間絶縁層３３，３４にめっきレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。この結果、ビア穴８７や導体層４２の形成位置に開口部を有する所定パターンのめっきレジストを樹脂層間絶縁層３３，３４の表面に形成する。
【００７７】
その後、めっきレジストを形成した状態で選択的に電解銅めっきを行う。そして、めっきレジストを樹脂層間絶縁層３３，３４から剥離した後、エッチングを行い、全面めっき層を除去する。この結果、樹脂層間絶縁層３３，３４にビア導体４３が形成されるとともに、そのビア導体４３に繋がる導体層４２が樹脂層間絶縁層３３，３４の上に形成される（図１６参照）。
【００７８】
また、他の樹脂層間絶縁層３５〜３８、導体層４２、及び各パッド４５〜４８についても、上述した樹脂層間絶縁層３３，３４及び導体層４２と同様の手法によって形成し、樹脂層間絶縁層３３，３４上に積層する（図１７参照）。以上のビルドアップ工程によって、コア主面１４及び第１主面１０２上にて第１ビルドアップ層３１を形成する。また、コア裏面１５及び第２主面１０３上に第２ビルドアップ層３２を形成する。
【００７９】
さらに、樹脂層間絶縁層３７，３８にドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。この結果、光ビア６８の形成位置に開口部８８ａを有する所定パターンのレジスト８８を樹脂層間絶縁層３７，３８の表面に形成する（図１８参照）。
【００８０】
その後、図１９に示されるように、第１貫通孔７０に充填した穴埋め材６９の中央部と、その穴埋め材６９の上下に位置するビルドアップ層３１，３２（樹脂層間絶縁層３３〜３８）とを、厚さ方向に沿って貫通するようにドリル加工を施す。このドリル加工により、断面円形の第２貫通孔６４を形成する。この第２貫通孔６４は、直径が６０μｍの貫通孔である。ドリル加工後において、第２貫通孔６４の壁面にクラッド材を塗布する。具体的には、例えば、第１ビルドアップ層３１の上方の圧力に対して、第２ビルドアップ層３２の下方の圧力を小さくし（第２ビルドアップ層３２側を負圧状態とし）、液状のクラッド材を第２貫通孔６４の上端に配置する。これにより、そのクラッド材を吸引しつつ貫通孔６４の内壁に沿って充填する。さらに、クラッド材を加熱して硬化させることで貫通孔６４の内壁面に円筒型のクラッド６７を形成する（図２０参照）。
【００８１】
次に、クラッド６７の中心部をその軸線方向に沿って貫通する中空部にコア材を充填し、さらに加熱して硬化させることで円筒状のコア６６を形成する（図２１参照）。
【００８２】
クラッド６７及びコア６６の形成工程後、第２貫通孔６４からクラッド６７及びコア６６の端部が外側に突出した状態となっている。このため、そのクラッド６７及びコア６６の両端部を、例えばベルトサンダー装置を用いて研磨して除去する。この結果、クラッド６７及びコア６６からなる光ビア６８の端面が平坦面となる（図２２参照）。
【００８３】
そして、樹脂層間絶縁層３７，３８の表面からレジスト８８を除去する。次に、樹脂層間絶縁層３７，３８上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト５０，５２を形成する。その後、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト５０，５２に開口部５１，５３，７２，７３をパターニングする（図２３参照）。さらに、開口部５１から露出している端子パッド４５〜４７の表面（上面）、及び開口部５３から露出しているＰＧＡ用パッド４８の表面（下面）に対し、無電解ニッケルめっき、無電解金めっきを順次施す。このめっきにより、ニッケル−金めっき層を形成する。以上の工程を経ることで多層配線基板１０が製造される。
【００８４】
また、多層配線基板１０にドリル加工を行うことにより、基板主面１１及び基板裏面１２を貫通する位置決め用ガイド孔６１を形成する。さらに、基板主面１１側の各端子パッド４５〜４７上にはんだバンプ５４を形成する。次に、基板裏面１２側のＰＧＡ用パッド４８上にはんだ付けによってピン４９を取り付ける。その後、多層配線基板１０の基板主面１１に、ＣＰＵ２１を搭載する。このとき、ＣＰＵ用端子パッド４５と、ＣＰＵ２１の接続端子とを位置合わせしてリフローを行う。これにより、ＣＰＵ用端子パッド４５にＣＰＵ２１の接続端子が接合され、多層配線基板１０とＣＰＵ２１とが電気的に接続される。
【００８５】
次いで、多層配線基板１０の基板主面１１に、光素子２２及びドライバＩＣ２３を実装する。このとき、光素子用端子パッド４７と光素子２２の接続端子とを位置合わせするとともに、ドライバＩＣ用端子パッド４６とドライバＩＣ２３の接続端子とを位置合わせしてフリップチップ接続を行う。これにより、光素子用端子パッド４７に光素子２２の接続端子が接合され、多層配線基板１０と光素子２２とが電気的に接続される。また、ドライバＩＣ用端子パッド４６にドライバＩＣ２３の接続端子が接合され、多層配線基板１０とドライバＩＣ２３とが電気的に接続される。以上の工程を経て、図１に示すキャパシタ内蔵光電気混載パッケージ１が完成する。
【００８６】
次に、位置決め用ガイド孔６１にガイドピン６２を挿入する。その結果、ガイドピン６２の一部が、多層配線基板１０の基板主面１１側及び基板裏面１２側にて突出した状態となる。さらに、多層配線基板１０の基板裏面１２から突出する各ガイドピン６２に、光コネクタ９のガイド孔（図示略）に嵌入させる。これにより、光コネクタ９及び光ビア６８の光軸合わせを行いつつ、光伝送媒体８の光コネクタ９を光電気混載パッケージ１に支持固定させる。
【００８７】
また、ソケット３のはんだバンプ７をマザーボード２の上面の各パッド５ａに密着させた状態で、各はんだバンプ７のリフローを行う。このリフローによって、はんだバンプ７とマザーボード２のパッド５ａとが接合され、ソケット３がマザーボード２にはんだ付けされる。さらに、多層配線基板１０側のピン４９をソケット３の上面側から導体柱６内に挿入し、キャパシタ内蔵光電気混載パッケージ１をソケット３の上に設置する。この結果、ＰＧＡ用パッド４８とマザーボード２のパッド５ａとがピン４９及びソケット３を介して電気的に接続され、キャパシタ内蔵光電気混載パッケージ１がマザーボード２上に取り付けられる。なお、光コネクタ９をソケット３に入れた後、キャパシタ内蔵光電気混載パッケージ１をソケット３の上に設置するとともに、光ビア６８の光軸合わせを行ってもよい。
【００８８】
従って、本実施の形態によれば以下の効果を得ることができる。
【００８９】
（１）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、ＣＰＵ２１とセラミックキャパシタ１０とがビア導体４３、導体層４２及び端子パッド４５からなる第１電源安定用配線経路７８を介して接続される。また、ドライバＩＣ２３とセラミックキャパシタ１０１とがビア導体４３、導体層４２及び端子パッド４６からなる第２電源安定用配線経路７９を介して接続されている。このため、第１ビルドアップ層３１において、ＬＳＩ搭載領域５５と光素子制御用ＩＣ搭載領域５６とを接近させて設定した場合でも、ＣＰＵ２１やドライバＩＣ２３の電源電圧におけるノイズを確実に除去することができる。ゆえに、各電源電圧の安定化を図ることができる。この結果、光素子２２を正確に制御することができ、光伝送の高速動作が可能となる。また、ＬＳＩ搭載領域５５と光素子制御用ＩＣ搭載領域５６と接近させることでＣＰＵ２１とドライバＩＣ２３とを繋ぐ配線パターン５８が短くなる。よって、電気信号の伝送損失を低く抑えることができる。
【００９０】
（２）本実施の形態のキャパシタ内蔵光電気混載パッケージ１において、ＬＳＩ搭載領域５５及び光素子制御用ＩＣ搭載領域５６は、セラミックキャパシタ１０１の直上部に設定されている。このようにすると、ＣＰＵ２１及びドライバＩＣ２３は、高剛性で熱膨張率が小さいセラミックキャパシタ１０１によって安定的に支持される。またこの場合、ＣＰＵ２１とキャパシタ１０１とを繋ぐ第１電源安定用配線経路７８やドライバＩＣ２３とキャパシタ１０１とを繋ぐ第２電源安定用配線経路７９を短くすることができる。ゆえに、各配線経路７８，７９における寄生インダクタンスを低減することができる。さらに、ＣＰＵ２１とドライバＩＣ２３とを接続する配線パターン５８を短くすることができ、電気信号の伝送損失を低く抑えることができる。
【００９１】
（３）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、コア主面１４側の第１ビルドアップ層３１に加えて、コア裏面１５側にも第２ビルドアップ層３２が形成されている。この場合、コア裏面１５側の第２ビルドアップ層３２にも電気回路を形成できるため、パッケージ１のより一層の高機能化を図ることができる。また、第１ビルドアップ層３１と第２ビルドアップ層３２とにおける樹脂層間絶縁層３３〜３８及び導体層４２の層数が同じであるため、パッケージ１の反りを抑えることができる。よって、各配線経路７８，７９や光ビア６８等の接続信頼性を高めることができる。
【００９２】
（４）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、多層配線基板１０の基板主面１１に光素子２２がフェースダウン実装（フリップチップ接続にて実装）されるとともにその光素子２２の下方に光ビア６８が形成されている。このようにすると、光学レンズを使用しなくても光ビア６８と光素子２２との光結合を確実に行うことができる。また、本実施の形態では、光素子２２における受光面及び発光面と、光ビア６８の端面との間が透明アンダーフィル材７４で封止されており、光ビア６８と光素子２２との間で空気を介さずに光信号を伝送することができる。この場合、光ビア６８の端面における屈折率の差が小さくなる。また、透明アンダーフィル材７４で封止することによって光ビア６８の端面の荒れや形状の不安定さによる影響が少なくなり、その端面が光学的に均一になる。このため、光信号の反射による光損失が回避され、光素子２２と光ビア６８との間で効率よく光信号の送受信を行うことができる。
【００９３】
（５）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、光ビア６８の直径Ｄに対する長さＬの比率（Ｌ／Ｄ）を２０に設定している。このようにすると、厚く高容量のキャパシタ１０１を内蔵することができるので、より電源電圧を安定にすることができるのと同時に、光ビア６８を光素子２２の発光部や受光部（図示略）と同程度に細く形成することができるため、光結合の効率を高めることができる。さらには、パッケージ１の小型化を図ることができる。
【００９４】
（６）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、セラミックキャパシタ１０１の電源用内部電極層１４１が複数のセグメントに分割されている。そして、分割された電源用内部電極層１４１のうちの１つがドライバＩＣ２３に繋がる第２電源安定用配線経路７９に電気的に接続され、別の電源用内部電極層１４１がＣＰＵ２１に繋がる第１電源安定用配線経路７８に電気的に接続されている。このようにすると、電圧値が異なるＣＰＵ２１の電源電圧とドライバＩＣ２３の電源電圧とにおけるノイズの重畳を確実に防ぐことができ、各電源電圧の安定化を図ることができる。またこの場合、１つのセラミックキャパシタ１０１にて複数系統の電源電圧を安定化できるため、複数のキャパシタをコア基板１３に収容する必要がない。このため、キャパシタ１０１の収容工程が簡素化され、キャパシタ内蔵光電気混載パッケージ１を容易に製造することができ、パッケージ１の低コスト化を図ることができる。
【００９５】
（７）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、多層配線基板１０に光伝送媒体８（外部光導波路）を固定するためのガイドピン６２が設けられており、光伝送媒体８を多層配線基板１０の裏面側に固定するように構成している。このようにすれば、多層配線基板１０に形成された光ビア６８と光伝送媒体８とにおける光軸を合わせた状態で各光路を確実に接続することができる。また、キャパシタ内蔵光電気混載パッケージ１とソケット３とが光伝送媒体８の固定構造を兼ねているので、光伝送媒体８を固定するための専用の固定機構が不要となる。このため、キャパシタ内蔵光電気混載パッケージ１の低コスト化を図ることができる。
【００９６】
（８）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、樹脂充填材９２及び穴埋め材６９が樹脂層間絶縁層３３〜３８と共通の樹脂材料にて形成されている。このように、樹脂充填材９２と穴埋め材６９とが同じ樹脂材料で形成されるため、樹脂充填材９２にてセラミックキャパシタ１０１をコア基板１３に固定する工程と穴埋め材６９を第１貫通孔７０内に充填する工程とを同時に行うことができ、製造コストを抑えることができる。また、穴埋め材６９と樹脂層間絶縁層３３〜３８とでドリル加工性が同じとなるため、ドリル加工の際に、穴埋め材６９と樹脂層間絶縁層３３，３４との界面で大きな負荷が加わることなく、ドリルの折損を回避することができる。また、真直度が高い第２貫通孔６４を精度良く形成することができる。このため、第２貫通孔６４内にて、光信号の伝送効率のよい光ビア６８を設けることができ、光電気混載パッケージ１の信頼性を高めることができる。
【００９７】
（９）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、穴埋め材６９に含有される無機フィラーの平均粒径が１μｍ以下である。このようにすると、ドリル加工によって第２貫通孔６４の内壁面を滑らかに形成することができ、光信号の伝送効率のよい光ビア６８を確実に設けることができる。また、穴埋め材６９、樹脂充填材９２、及び樹脂層間絶縁層３３〜３８の熱膨張係数が５０ｐｐｍ／℃以下となるよう無機フィラーの含有量を設定している。このようにすると、温度変化による多層配線基板１０の変形を抑えることができる。ゆえに、多層配線基板１０上にＣＰＵ２１、光素子２２及びドライバＩＣ２３を確実にフリップチップ接続することができる。さらに、光ビア６８の光軸に合わせた正確な位置に光素子２２を搭載することができる。このため、光信号と電気信号との信号変換を確実に行うことができ、パッケージ１の信頼性を高めることができる。
【００９８】
（１０）本実施の形態のキャパシタ内蔵光電気混載パッケージ１では、光導波構造部用の第１貫通孔７０とスルーホール導体１７用の貫通孔８３とが同じ直径であり、同じ加工条件でドリル加工を施すことでコア基板１３に貫通形成されている。このようにすると、各貫通孔７０，８３を効率よく迅速に形成することができ、パッケージ１の製造コストを抑えることができる。
【００９９】
なお、本発明の実施の形態は以下のように変更してもよい。
【０１００】
・上記実施の形態のキャパシタ内蔵光電気混載パッケージ１では、多層配線基板１０においてコア基板１３に第１貫通孔７０を貫通形成し、その第１貫通孔７０の内側にコア６６及びクラッド６７からなる光ビア６８を形成するものであったが、これに限定されるものではない。図２４に示される多層配線基板１０Ａのように、コア基板１３の収容穴部９０とセラミックキャパシタ１０１との隙間を埋める樹脂充填材９２に、コア基板１３の厚さ方向に貫通する貫通孔９４を形成する。そして、その貫通孔９４内にコア６６及びクラッド６７からなる光ビア６８を形成してもよい。このようにすると、コア基板１３に光導波構造部用の第１貫通孔７０を形成する必要がなく、パッケージ１の製造コストを抑えることができる。また、セラミックキャパシタ１０１の直上部に配置されるＣＰＵ２１の近くに光素子２２を配置することが可能となる。この場合、ＣＰＵ２１、ドライバＩＣ２３及び光素子２２を繋ぐ配線パターン５８，５９を短くすることができ、電気的な伝送損失を低く抑えることができる。
【０１０１】
また、コア基板１３の収容穴部９０とセラミックキャパシタ１０１との隙間が狭く、光ビア６８を形成するために十分なスペースを樹脂充填材９２に確保できない場合も考えられる。この場合には、図２５に示される多層配線基板１０Ｂのように、コア基板１３における収容穴部９０の側面に凹部９５を形成するとともにセラミックキャパシタ１０１の側面に凹部１０６を形成して樹脂充填材９２の幅を部分的に厚くする。そして、その厚くした部分にコア６６及びクラッド６７からなる複数の光ビア６８を形成してもよい。光ビア６８の数は光素子２２のチャネル数に一致する。このようにしても、ＣＰＵ２１、ドライバＩＣ２３及び光素子２２を繋ぐ配線パターン５８，５９を短くすることができ、電気的な伝送損失を低く抑えることができる。
【０１０２】
・上記実施の形態のキャパシタ内蔵光電気混載パッケージ１では、第２貫通孔６４や貫通孔９４に、コア６６及びクラッド６７から構成された光導波構造の光ビア６８を形成するものであったが、これに限定されるものではない。光ビア６８としては光導波構造を持たなくてもよく、例えば光を透過する透明樹脂にて構成された樹脂部を光ビアとして第２貫通孔６４や貫通孔９４に形成してもよい。
【０１０３】
・上記実施の形態のコア基板１３において、セラミックキャパシタ１０１を収容する収容穴部９０は、コア主面１４及びコア裏面１５にて開口する貫通穴部であった。しかし、収容穴部９０は、コア基板１３のコア主面１４のみにて開口する有底の凹部（非貫通穴部）であってもよい。
【０１０４】
・上記実施の形態において、光導波構造部用の第１貫通孔７０の内壁面にコア主面１４側の導体層４１とコア裏面１５側の導体層４１とを電気的に接続するスルーホール導体１７を形成するとともに、スルーホール導体１７の内側にコア６６及びクラッド６７からなる光ビア６８を形成してもよい。このようにすれば、光ビア６８が存在する部分に電気回路を形成することができ、パッケージ１の高機能化を図ることができる。
【０１０５】
・上記実施の形態の多層配線基板１０では、樹脂層間絶縁層３３〜３８、樹脂充填材９２、及び穴埋め材６９を同じ樹脂材料にて形成していたがこれに限定するものではない。具体的には、例えば、ディスペンサ装置を用い、樹脂層間絶縁層３３〜３８とは異なる樹脂充填材９２を収容穴部９０とセラミックキャパシタ１０１の隙間に充填してもよい。さらに、その樹脂充填材９２を穴埋め材６９として第１貫通孔７０内に充填してもよい。
【０１０６】
・上記実施の形態のキャパシタ内蔵光電気混載パッケージ１では、ＣＰＵ２１、光素子２２及びドライバＩＣ２３を多層配線基板１０に搭載していたがこれに限定されるものではない。例えば、ＣＰＵ２１以外に、メモリ等のＩＣチップを多層配線基板１０に搭載した光電気混載パッケージとして具体化してもよい。
【０１０７】
・上記実施の形態のキャパシタ内蔵光電気混載パッケージ１の形態はＰＧＡ（ピングリッドアレイ）であるが、ＢＧＡのみに限定されず、例えばＢＧＡ（ボールグリッドアレイ）やＬＧＡ（ランドグリッドアレイ）等であってもよい。また、ＢＧＡやＬＧＡのパッケージとする場合、ソケット３を介さずにマザーボード２（外部基板）のパッド５ａ上にキャパシタ内蔵光電気混載パッケージが実装される。この場合、多層配線基板１０の基板裏面１２側から突出しているガイドピン６２を利用し、マザーボード２に対して位置決めした上でキャパシタ内蔵光電気混載パッケージをマザーボード２に実装してもよい。また、多層配線基板１０においてガイドピン６２とは別の位置決め用ガイドピンを設け、そのガイドピンを利用してマザーボード２に対するパッケージの位置決めを行うように構成してもよい。このようにすれば、マザーボード２のパッド５ａにキャパシタ内蔵光電気混載パッケージを精密に位置決めすることができる。
【０１０８】
次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施の形態によって把握される技術的思想を以下に列挙する。
【０１０９】
（１）手段１において、前記樹脂充填材において前記コア基板の厚さ方向に貫通するよう形成された貫通孔内に設けられ、前記光信号が伝搬するコア及び前記コアを取り囲むクラッドから構成された光導波構造からなる光導波構造部をさらに備えたことを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１０】
（２）手段１において、前記コア基板においてその基板の厚さ方向に貫通するよう形成された第１貫通孔内に設けられ、前記コア基板よりもドリル加工性に優れた材料からなる穴埋め材と、前記穴埋め材において前記コア基板の厚さ方向に貫通するよう形成された第２貫通孔内に設けられ、前記光信号が伝搬するコア及び前記コアを取り囲むクラッドから構成された光導波構造からなる光導波構造部とをさらに備え、前記第１貫通孔の内壁面に、前記コア基板の主面側の導体層と前記コア基板の裏面側の導体層とを電気的に接続するスルーホール導体が形成されることを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１１】
（３）手段１において、前記コア基板においてその基板の厚さ方向に貫通するよう形成された第１貫通孔内に設けられ、前記コア基板よりもドリル加工性に優れた材料からなる穴埋め材と、前記穴埋め材において前記コア基板の厚さ方向に貫通するよう形成された第２貫通孔内に設けられ、前記光信号が伝搬するコア及び前記コアを取り囲むクラッドから構成された光導波構造からなる光導波構造部とをさらに備え、前記樹脂充填材及び前記穴埋め材が前記樹脂層間絶縁層と共通の樹脂材料を用いて形成されていることを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１２】
（４）技術的思想（３）において、前記樹脂充填材及び前記穴埋め材に含有される無機フィラーの平均粒径が１μｍ以下であることを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１３】
（５）技術的思想（４）において、前記樹脂充填材、前記穴埋め材、及び樹脂層間絶縁層の熱膨張係数が５０ｐｐｍ／℃以下となるよう前記無機フィラーの含有量を設定することを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１４】
（６）技術的思想（１）乃至（５）のいずれかにおいて、外部基板へのパッケージの実装時に前記外部基板に対して位置決めするためのガイドピンを設けたことを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１５】
（７）技術的思想（１）乃至（６）のいずれかにおいて、パッケージ外部から前記光導波構造部に接続するための外部光導波路を固定するガイドピンを設け、前記外部光導波路をパッケージ裏面側に固定するようにしたことを特徴とするキャパシタ内蔵光電気混載パッケージ。
【０１１６】
（８）技術的思想（１）乃至（７）のいずれかにおいて、前記キャパシタはビアアレイタイプのセラミックキャパシタであることを特徴とするキャパシタ内蔵光電気混載パッケージ。
【符号の説明】
【０１１７】
１…キャパシタ内蔵光電気混載パッケージ
１３…コア基板
１４…主面としてのコア主面
１５…裏面としてのコア裏面
２１…ＬＳＩとしてのＣＰＵ
２２…光素子
２３…光素子制御用ＩＣとしてのドライバＩＣ
３１…配線積層部としての第１ビルドアップ層
３２…配線積層部としての第２ビルドアップ層
３３〜３８…樹脂層間絶縁層
４２…導体層
５５…ＬＳＩ搭載領域
５６…光素子制御用ＩＣ搭載領域
５７…光素子搭載領域
５８…信号伝送用配線経路としての配線パターン
６４…第２貫通孔
６６…コア
６７…クラッド
６８…光導波構造部としての光ビア
６９…穴埋め材
７０…第１貫通孔
７８…第１電源安定用配線経路
７９…第２電源安定用配線経路
９０…収容穴部
９２…樹脂充填材
９４…貫通孔
１０１…キャパシタとしてのセラミックキャパシタ
１０２…第１主面としての上面
１０３…第２主面としての下面
１４１…電源層としての電源用内部電極層
１４２…グランド層としてのグランド用内部電極層
【特許請求の範囲】
【請求項１】
主面及び裏面を有し、少なくとも前記主面側にて開口する収容穴部を有するコア基板と、
第１主面及び第２主面を有する板状に形成され、前記収容穴部に収容されたキャパシタと、
前記収容穴部の内壁面と前記キャパシタとの隙間に充填された樹脂充填材と、
前記コア基板の主面及び前記キャパシタの第１主面の上にて樹脂層間絶縁層及び導体層を交互に積層してなる配線積層部と
を備え、
前記配線積層部上には、電気信号を処理するためのＬＳＩが搭載されるべきＬＳＩ搭載領域、前記電気信号と光信号との間で信号変換を行う光素子が搭載されるべき光素子搭載領域及び前記光素子を制御するための光素子制御用ＩＣが搭載されるべき光素子制御用ＩＣ搭載領域が設定されるとともに、
前記配線積層部には、前記ＬＳＩと前記光素子制御用ＩＣとを電気的に接続するための信号伝送用配線経路と、前記ＬＳＩと前記キャパシタとを電気的に接続するための第１電源安定用配線経路と、前記光素子制御用ＩＣと前記キャパシタとを電気的に接続するための第２電源安定用配線経路とが形成されている
ことを特徴とするキャパシタ内蔵光電気混載パッケージ。
【請求項２】
前記第１電源安定用配線経路は、前記ＬＳＩの電源線及び／またはグランド線と前記キャパシタの電源層及び／またはグランド層とを電気的に接続するためのものであり、
前記第２電源安定用配線経路は、前記光素子制御用ＩＣの電源線及び／またはグランド線と前記キャパシタの電源層及び／またはグランド層とを電気的に接続するためのものである
ことを特徴とする請求項１に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項３】
前記ＬＳＩ搭載領域及び前記光素子制御用ＩＣ搭載領域は、前記キャパシタの直上部に設定されていることを特徴とする請求項１または２に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項４】
前記コア基板の裏面の上にも樹脂層間絶縁層及び導体層を交互に積層してなる配線積層部が形成され、前記コア基板の主面側に形成される前記配線積層部と前記コア基板の裏面側に形成される前記配線積層部とにおける前記樹脂層間絶縁層及び前記導体層の層数が同じであることを特徴とする請求項１乃至３のいずれか１項に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項５】
前記コア基板においてその基板の厚さ方向に貫通するよう形成された第１貫通孔内に設けられ、前記コア基板よりもドリル加工性に優れた材料からなる穴埋め材と、前記穴埋め材において前記コア基板の厚さ方向に貫通するよう形成された第２貫通孔内に設けられ、前記光信号が伝搬する樹脂部とをさらに備えたことを特徴とする請求項１乃至４のいずれか１項に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項６】
前記樹脂部は、コア及び前記コアを取り囲むクラッドから構成された光導波構造からなる光導波構造部であることを特徴とする請求項５に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項７】
前記穴埋め材が前記樹脂充填材と同じ材料であることを特徴とする請求項５または６に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項８】
前記コア基板及び前記樹脂層間絶縁層に前記樹脂部または前記光導波構造部が形成されていることを特徴とする請求項５乃至７のいずれか１項に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項９】
前記光導波構造部の直径に対する長さの比率を８以上に設定したことを特徴とする請求項６乃至８のいずれか１項に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項１０】
前記キャパシタの電源層が複数のセグメントに分割され、分割された電源層のうちの少なくともいずれか１つが前記第１電源安定用配線経路に電気的に接続され、別の電源層が前記第２電源安定用配線経路に電気的に接続されていることを特徴とする１乃至９のいずれか１項に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項１】
主面及び裏面を有し、少なくとも前記主面側にて開口する収容穴部を有するコア基板と、
第１主面及び第２主面を有する板状に形成され、前記収容穴部に収容されたキャパシタと、
前記収容穴部の内壁面と前記キャパシタとの隙間に充填された樹脂充填材と、
前記コア基板の主面及び前記キャパシタの第１主面の上にて樹脂層間絶縁層及び導体層を交互に積層してなる配線積層部と
を備え、
前記配線積層部上には、電気信号を処理するためのＬＳＩが搭載されるべきＬＳＩ搭載領域、前記電気信号と光信号との間で信号変換を行う光素子が搭載されるべき光素子搭載領域及び前記光素子を制御するための光素子制御用ＩＣが搭載されるべき光素子制御用ＩＣ搭載領域が設定されるとともに、
前記配線積層部には、前記ＬＳＩと前記光素子制御用ＩＣとを電気的に接続するための信号伝送用配線経路と、前記ＬＳＩと前記キャパシタとを電気的に接続するための第１電源安定用配線経路と、前記光素子制御用ＩＣと前記キャパシタとを電気的に接続するための第２電源安定用配線経路とが形成されている
ことを特徴とするキャパシタ内蔵光電気混載パッケージ。
【請求項２】
前記第１電源安定用配線経路は、前記ＬＳＩの電源線及び／またはグランド線と前記キャパシタの電源層及び／またはグランド層とを電気的に接続するためのものであり、
前記第２電源安定用配線経路は、前記光素子制御用ＩＣの電源線及び／またはグランド線と前記キャパシタの電源層及び／またはグランド層とを電気的に接続するためのものである
ことを特徴とする請求項１に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項３】
前記ＬＳＩ搭載領域及び前記光素子制御用ＩＣ搭載領域は、前記キャパシタの直上部に設定されていることを特徴とする請求項１または２に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項４】
前記コア基板の裏面の上にも樹脂層間絶縁層及び導体層を交互に積層してなる配線積層部が形成され、前記コア基板の主面側に形成される前記配線積層部と前記コア基板の裏面側に形成される前記配線積層部とにおける前記樹脂層間絶縁層及び前記導体層の層数が同じであることを特徴とする請求項１乃至３のいずれか１項に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項５】
前記コア基板においてその基板の厚さ方向に貫通するよう形成された第１貫通孔内に設けられ、前記コア基板よりもドリル加工性に優れた材料からなる穴埋め材と、前記穴埋め材において前記コア基板の厚さ方向に貫通するよう形成された第２貫通孔内に設けられ、前記光信号が伝搬する樹脂部とをさらに備えたことを特徴とする請求項１乃至４のいずれか１項に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項６】
前記樹脂部は、コア及び前記コアを取り囲むクラッドから構成された光導波構造からなる光導波構造部であることを特徴とする請求項５に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項７】
前記穴埋め材が前記樹脂充填材と同じ材料であることを特徴とする請求項５または６に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項８】
前記コア基板及び前記樹脂層間絶縁層に前記樹脂部または前記光導波構造部が形成されていることを特徴とする請求項５乃至７のいずれか１項に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項９】
前記光導波構造部の直径に対する長さの比率を８以上に設定したことを特徴とする請求項６乃至８のいずれか１項に記載のキャパシタ内蔵光電気混載パッケージ。
【請求項１０】
前記キャパシタの電源層が複数のセグメントに分割され、分割された電源層のうちの少なくともいずれか１つが前記第１電源安定用配線経路に電気的に接続され、別の電源層が前記第２電源安定用配線経路に電気的に接続されていることを特徴とする１乃至９のいずれか１項に記載のキャパシタ内蔵光電気混載パッケージ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１２−１７８５１９（Ｐ２０１２−１７８５１９Ａ）
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１１−４１７０６（Ｐ２０１１−４１７０６）
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（０００００４５４７）日本特殊陶業株式会社 (2,912)
【Ｆターム（参考）】
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（０００００４５４７）日本特殊陶業株式会社 (2,912)
【Ｆターム（参考）】
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