【課題】基板上に位置するＢｉＦＥＴにおいて、ＨＢＴ性能の低下を引起すことなくＦＥＴの製造可能性増大を達成させる。
【解決手段】基板上に位置するＢｉＦＥＴ１００は、基板の上に位置するエミッタ層部分１２２を含み、エミッタ層部分は第１のタイプの半導体を含む。ＨＢＴはエッチストップ層の第１の部分１２６をさらに含み、エッチストップ層の第１の部分はＩｎＧａＰを含む。ＢｉＦＥＴは基板の上に位置するＦＥＴ１０６をさらに含み、ＦＥＴはソース領域およびドレイン領域を含み、エッチストップ層の第２の部分１４６はソース領域およびドレイン領域の下に位置し、エッチストップ層の第２の部分はＩｎＧａＰを含む。ＦＥＴはエッチストップ層の第２の部分の下に直接接して位置する第２のタイプの半導体層をさらに含む。エッチストップ層はＦＥＴの線形性を増大させ、ＨＢＴの電子の流れを低下させない。 （もっと読む）

【課題】 ｐ型不純物が隣接する半導体結晶層中へ拡散することを抑え、ひいては良好で安定した特性を持つ半導体装置を提供する。
【解決手段】 Ｐ−ＩｎＰ基板４０１と、Ｐ−ＩｎＰ基板４０１に格子整合し、かつ、ｐ型の不純物が注入されたｐ−ＺｎドープＩｎＰバッファ層４０２と、ｐ−ＺｎドープＩｎＰバッファ層４０２よりも上層にあって、Ｐ−ＩｎＰ基板４０１に格子整合し、かつ、ｐ型不純物、ｎ型不純物のいずれか一方を含むｎ−ＳｉドープＩｎＰクラッド層４０４、ｎ−ＳｉドープＩｎＧａＡｓキャップ層４０５と、を備え、ｎ−ＳｉドープＩｎＰクラッド層４０４、ｎ−ＳｉドープＩｎＧａＡｓキャップ層４０５に、Ｓｂを含ませる。 （もっと読む）

【課題】ＡｌＧａＡｓ／ＩｎＧａＰ界面の遷移層の形成を抑制する。
【解決手段】ヒ素化合物からなる第２半導体と、リン化合物からなる第３半導体とを含み、前記第２半導体と前記第３半導体とが接触しており、前記第２半導体が第１原子を第２濃度で含有し、かつ第２原子を含有し、前記第１原子が前記第２半導体に第１伝導型のキャリアを発生させ、前記第２濃度が、前記第２半導体にドープする前記第１原子の量を増加するに従い増加するキャリア数が飽和し始める前記第１原子の濃度以上の濃度であり、前記第２原子が前記第２半導体におけるフェルミ準位と電荷中性準位との差を小さくする半導体基板提供する。 （もっと読む）

【課題】ＡｌＧａＡs／ＩｎＧａＰ界面の遷移層の形成を抑制する。
【解決手段】ヒ素化合物からなる第１半導体と、ヒ素化合物からなる第２半導体と、リン化合物からなる第３半導体とを含み、前記第２半導体と前記第３半導体とが接触しており、前記第１半導体と前記第３半導体との間に前記第２半導体が位置しており、前記第１半導体が第１原子を第１濃度で含有し、前記第２半導体が第１原子を第２濃度で含有し、前記第１原子が第１伝導型のキャリアを発生させ、前記第１濃度が、前記第１半導体にドープする前記第１原子の量を増加するに従い増加するキャリア数が飽和し始める前記第１原子の濃度以上の濃度であり、前記第２濃度が、前記第２半導体にドープする前記第１原子の量を増加するに従い増加するキャリア数が飽和し始める前記第１原子の濃度未満の濃度である半導体基板を提供する。 （もっと読む）

電流増幅型トランジスタ素子には、エミッタ電極とコレクタ電極との間に、有機半導体層が２層とシート状のベース電極とが設けられている。一方の有機半導体層は、エミッタ電極とベース電極との間に設けられた、ｐ型有機半導体層とｎ型有機半導体層とのダイオード構造を有する。前記電流増幅型トランジスタ素子と、その中に形成された有機ＥＬ発光素子部とを含む電流増幅型発光トランジスタ素子も開示されている。
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【課題】低コストで性能向上が可能なＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】ｎ型の半導体基板１の表面から所定の深さに、コレクタ領域を構成するｎ型の不純物領域２６を備える。当該不純物領域２６の上方、かつ半導体基板１に形成されたシャロートレンチ分離１４で挟まれた領域１８にはｐ型のベース領域２０を備える。ベース領域２０には、ｎ型の半導体膜からなるエミッタ電極が接触して設けられている。当該半導体装置は、不純物領域２６がベース領域２０下からシャロートレンチ分離１４下まで延在し、当該シャロートレンチ分離１４を貫通して不純物領域２６に電気的に接続するコンタクトプラグ５２を備える。 （もっと読む）

【課題】高い電流増幅率を有し、高周波特性および素子寿命に優れたヘテロ接合バイポーラトランジスタおよびその製法を提供すること。
【解決手段】半絶縁性基板１上に、ｎ型半導体より成る真性エミッタ層１６と、ｐ型ドーパントを高濃度でドーピングされ、真性エミッタ層１６よりも狭いバンドギャップを有する半導体より成るベース層９と、ベース層９と同じ半導体より成るコレクタ層１０とを、この順序で積層して成るへテロ接合バイポーラトランジスタにおいて、真性エミッタ層１６の周囲に、高抵抗領域１５が設けられ、高抵抗領域１５と真性エミッタ層１６との間に、真性エミッタ層１６の半導体と同じ半導体から成るガードリング領域１７が設けられ、真性エミッタ層１６とベース層９との接合面が、ガードリング領域１７の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタを構成する。 （もっと読む）

【課題】 ヘテロ接合バイポーラ・トランジスタ及びその製造方法を提供する。
【解決手段】 ヘテロ接合バイポーラ・トランジスタに関連する、半導体構造体及び半導体の製造方法が提供される。この方法は、同じ配線レベルにある金属導線によって接続される２つのデバイスを形成することを含む。２つのデバイスの第１のものの金属導線は、銅配線構造体上に金属キャップ層を選択的に形成することによって形成される。 （もっと読む）

【課題】III-Ｖ族窒化物半導体に設けるオーミック電極のコンタクト抵抗を低減しながらデバイスの特性を向上できるようにする。
【解決手段】半導体装置（ＨＦＥＴ）は、ＳｉＣ基板１１上にバッファ層１２を介在させて形成された第１の窒化物半導体層１３と、該第１の窒化物半導体層１３の上に形成され、該第１の窒化物半導体層１３の上部に２次元電子ガス層を生成する第２の窒化物半導体層１４と、該第２の窒化物半導体層１４の上に選択的に形成されたオーム性を持つ電極１６、１７とを有している。第２の窒化物半導体層１４は、底面又は壁面が基板面に対して傾斜した傾斜部を持つ断面凹状のコンタクト部１４ａを有し、オーム性を持つ電極１６、１７はコンタクト部１４ａに形成されている。 （もっと読む）

【課題】電流利得がサブコレクタ層のキャリア濃度により大きく依存しないようにしたＨＢＴ用化合物半導体ウェーハの製造方法及びこれを利用した半導体素子を提供すること。
【解決手段】ＧａＡｓ基板２上にサブコレクタ層４１、コレクタ層４２、ベース層４３、及びエミッタ層４４をＭＯＣＶＤ法を用いて気相成長させてＨＢＴ製造用の半導体ウェーハ１を製造する場合、サブコレクタ層４１として、ｎ型ＧａＡｓ層をＧａＡｓ基板２上にＶ／ＩＩＩ比を１．０を超え５以下の範囲として成長させるようにした。成長温度を６２０℃〜５５０℃の比較的低い温度で成長させるようにしてもよい。これによりサブコレクタ層４１の結晶性を良好なものとし、サブコレクタ層４１のキャリア濃度によって電流増幅率βが大きく変化するのを抑えることができる。 （もっと読む）

【課題】 バイポーラ・トランジスタ構造体、バイポーラ・トランジスタを設計し製造する方法、及びバイポーラ・トランジスタを有する回路を設計する方法を提供する。
【解決手段】 バイポーラ・トランジスタを設計する方法は、バイポーラ・トランジスタの初期設計を選択するステップ（図２５の２４０）と、バイポーラ・トランジスタの初期設計をスケーリングしてバイポーラ・トランジスタの縮小設計を生成するステップ（２４５）と、バイポーラ・トランジスタの縮小設計の応力補償が必要かどうかを、スケーリング後のバイポーラ・トランジスタのエミッタの寸法に基づいて判断するステップ（２５０）と、バイポーラ・トランジスタの縮小設計の応力補償が必要な場合に、縮小設計のトレンチ分離レイアウト・レベルのレイアウトを、縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節して（２５５）バイポーラ・トランジスタの応力補償縮小設計を生成するステップ（２６０）と、を含む。 （もっと読む）

【課題】半導体基板、電子デバイス、半導体基板の製造方法及び電子デバイスの製造方法を提供する。
【解決手段】シリコンに不純物原子が導入された不純物領域１０４を有するベース基板１０２と、不純物領域１０４に接して設けられている複数のシード体１１２と、複数のシード体１１２の各々に接して設けられ、複数のシード体１１２の各々とそれぞれ格子整合または擬格子整合する複数の化合物半導体１１４とを備える半導体基板１００。当該半導体基板１００は、ベース基板１０２上に設けられ、不純物領域１０４の少なくとも一部を露出する複数の開口が設けられた阻害体をさらに備えてもよい。 （もっと読む）

【課題】同一基板に形成されるＨＢＴとＦＥＴとの相互影響を低減する。
【解決手段】第１半導体と、第１半導体の上方に形成された第２半導体とを備え、第２半導体は、Ｐ型の伝導型を示す不純物またはＮ型の伝導型を示す第１不純物原子と、第２半導体が第１不純物原子を有する場合のフェルミ準位を、第２半導体が第１不純物原子を有しない場合のフェルミ準位に近づける第２不純物原子とを有する半導体基板を提供する。一例として、当該第２半導体の多数キャリアは電子であり、第２不純物原子は、第１不純物原子を有する第２半導体のフェルミ準位を下降させる。第２半導体は３−５族化合物半導体であり、第２不純物原子が、ベリリウム、ボロン、炭素、マグネシウム、および亜鉛からなる群から選択された少なくとも１つであってもよい。 （もっと読む）

【課題】高電流注入における高周波特性が改善されたダブルヘテロ接合バイポーラトランジスタを提供すること。
【解決手段】基板１上に、サブコレクタ層２、コレクタ層、ベース層４、エミッタ層５、キャップ層６が順次積層されたダブルヘテロ接合バイポーラトランジスタにおいて、前記コレクタ層が、第１の半導体層３１と第２の半導体層３２の積層構造から形成され、第１の半導体層３１と第２の半導体層３２がＴｙｐｅ−ＩＩ型のヘテロ接合を形成し、第２の半導体層３２とベース層４がホモ接合あるいはＴｙｐｅ−Ｉ型のヘテロ接合を形成することを特徴とするダブルヘテロ接合バイポーラトランジスタを構成する。 （もっと読む）

【課題】エミッタ電子輸送特性やエミッタ注入効率を劣化させることなく、レッジ部を薄層化することが容易で、微細化に適したヘテロ接合バイポーラトランジスタを提供すること。
【解決手段】エミッタ層は、第１の半導体層１１と、第２の半導体層１２と、第３の半導体層１３との積層構造からなり、第３の半導体層１３は、第２の半導体層１２に対してウェット・エッチングにより選択的に除去でき、第２の半導体層１２は、第１の半導体層１１に対してウェット・エッチングにより選択的に除去でき、第１の半導体層１１と第３の半導体層１３のバンドギャップはベース層４のバンドギャップよりも大きく、第２の半導体層１２は不純物添加によって縮退しており、第３の半導体層１３は不純物添加によって中性領域を形成しているヘテロ接合バイポーラトランジスタを構成する。 （もっと読む）

【課題】高速動作が可能でかつ、ＥＳＤ耐性の高い化合物半導体素子及びその製造方法を提供すること。
【解決手段】本発明に係る化合物半導体素子は、電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部と、トランジスタ部と並列に接続されたＥＳＤ保護部１１４と、を備え、ＥＳＤ保護部１１４は、第１導電型の不純物を含有する第１及び第２の半導体層１０９、１１３と、第１及び第２の半導体層１０９、１１３の間に形成され、第１及び第２の半導体層１０９、１１３の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０^１７ｃｍ^−３以下である第３の半導体層１１１と、を備えるものである。 （もっと読む）

【課題】コレクタ層に用いる材料のバンドギャップを大きくし、コレクタ層の膜厚・キャリア濃度を変更せずに高耐圧化を図ることができるヘテロ接合バイポーラトランジスタを提供する。
【解決手段】半絶縁性化合物半導体基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層、エミッタコンタクト層、ノンアロイ層が順次形成されてなるヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層はＩｎＧａＰからなり、前記コレクタ層はＡｌ_xＧａ_(1-x)Ａｓ（０≦ｘ≦１）からなり、さらに前記コレクタ層は、前記サブコレクタ層側から前記ベース層側へｘが大きくなるグレーデッド層と、前記グレーデッド層上に形成されるｘが一定の定混晶比層とを有するものである。 （もっと読む）

【課題】バイポーラトランジスタにおいて、耐圧改善のためにコレクタ濃度を低くした際のトランジスタとしての性能低下を抑制する。
【解決手段】バイポーラトランジスタ１００は、コレクタ層３上に、エピタキシャル成長されたヘテロ接合の真性ベース層５０を有する。真性ベース層５０は、分離層４に囲まれたコレクタ層３上に配置され、コレクタ層３の表面部に、Ｎ型不純物層３０が形成されている。Ｎ型不純物層３０の不純物濃度は、Ｎ型不純物層３０の下方におけるコレクタ層３の不純物濃度よりも高い。Ｎ型不純物層３０と真性ベース層５０との間に、Ｎ型不純物層３０及び真性ベース層５０よりも不純物濃度が低いエピタキシャル成長層が形成されている。 （もっと読む）

【課題】ウェハの面内温度分布があることを前提にし、しかもスリップの発生を抑制できる化合物半導体エピタキシャルウェハの製造方法を提供する。
【解決手段】基板１１上に、ドーパント原料、ＩＩＩ族原料、Ｖ族原料及び希釈用ガスを供給してエピタキシャル層を順次形成する化合物半導体エピタキシャルウェハの製造方法において、基板１１上に形成する最下層のエピタキシャル層の成長時のウェハ中心部とウェハエッジ部の温度分布の差を５０℃未満にして最下層をエピタキシャル成長させるものである。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）