ヘテロ接合バイポーラトランジスタおよびその製法
【課題】高い電流増幅率を有し、高周波特性および素子寿命に優れたヘテロ接合バイポーラトランジスタおよびその製法を提供すること。
【解決手段】半絶縁性基板1上に、n型半導体より成る真性エミッタ層16と、p型ドーパントを高濃度でドーピングされ、真性エミッタ層16よりも狭いバンドギャップを有する半導体より成るベース層9と、ベース層9と同じ半導体より成るコレクタ層10とを、この順序で積層して成るへテロ接合バイポーラトランジスタにおいて、真性エミッタ層16の周囲に、高抵抗領域15が設けられ、高抵抗領域15と真性エミッタ層16との間に、真性エミッタ層16の半導体と同じ半導体から成るガードリング領域17が設けられ、真性エミッタ層16とベース層9との接合面が、ガードリング領域17の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタを構成する。
【解決手段】半絶縁性基板1上に、n型半導体より成る真性エミッタ層16と、p型ドーパントを高濃度でドーピングされ、真性エミッタ層16よりも狭いバンドギャップを有する半導体より成るベース層9と、ベース層9と同じ半導体より成るコレクタ層10とを、この順序で積層して成るへテロ接合バイポーラトランジスタにおいて、真性エミッタ層16の周囲に、高抵抗領域15が設けられ、高抵抗領域15と真性エミッタ層16との間に、真性エミッタ層16の半導体と同じ半導体から成るガードリング領域17が設けられ、真性エミッタ層16とベース層9との接合面が、ガードリング領域17の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタを構成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はヘテロ接合バイポーラトランジスタおよびその製法に関する。
【背景技術】
【0002】
ヘテロ接合バイポーラトランジスタ(HBT)はエミッタにベースよりも広いバンドギャップを有する半導体材料を用いることにより、ホモ接合バイポーラトランジスタに較べて、エミッタよりもベースの不純物濃度を高めても高い電流増幅率を維持でき、ベース層の薄層化とベース抵抗低減を同時に実現できるため、超高速動作が可能になる。
【0003】
更に、III-V族化合物半導体を用いると、材料の選択によりヘテロ接合の組合せ自由度が広がること、また、電子デバイスのみならず光デバイスとの融合も可能になること等利点が増す。III-V族化合物半導体HBTでは、特にエミッタ材料にInP、ベース材料にInGaAsを用いたn-p-n型InP/InGaAs HBTにおいて、InGaAsの優れた電子輸送特性により、高速性能の指標である電流利得遮断周波数fTが 700GHzを越え、トランジスタの中での最高性能が得られている。加えて、InP/InGaAs HBTはエミッタ/ベース接合のターンオン電圧が低いため集積回路の低消費電力化に有利である。
【0004】
また、プロセス上では、特にエッチング加工において、InGaAsとInPに対して各々完全な選択ウェットエッチング溶液を用いることができるため,エッチングのウェハー面内均一性に優れる。閾値に相当するエミッタ/ベース接合間ターンオン電圧のウェハー面内均一性が優れていることと合わせて、InP/InGaAs HBTは大規模集積回路を構成するデバイスとして有利である。
【0005】
これらのHBTは、通常エピタキシャル成長による積層構造のためメサ型を有する縦型トランジスタであり、エミッタが積層構造の最上位となるエミッタアップ構造とコレクタが最上位となるコレクタアップ構造の二つに大別される。製作上の容易さからエミッタアップ構造が主流であるが、コレクタアップ構造の特徴はコレクタ面積、特にベース・コレクタ接合容量CBCがエミッタアップ構造に比べて低減できることである。エミッタアップ構造では素子寸法が微細になるほどベース・エミッタ接合面積に占める外部ベース領域の割合が増加するため、CBCを低下させるにはコレクタアップ構造が有利である(下記非特許文献1のp.124〜133参照)。
【0006】
コレクタアップ構造の課題は、エミッタ・ベース接合面積がコレクタ・ベース接合面積よりも大きくなってしまうため、エミッタから外部ベース領域へのキャリア注入を抑制する必要があることである。例えば、n-p-n型HBTでは、アクセプタ不純物を外部ベース上からイオン注入し活性化アニールを施すことでワイドバンドギャップ半導体エミッタ中にp-n接合を形成し、真性トランジスタ部のヘテロ接合との障壁電位の差により外部エミッタ・ベース接合へのキャリア注入を抑制することができる。
【0007】
しかしながら、ワイドバンド半導体中にイオン注入で形成されたp-n接合は、エピタキシャル成長法により形成されたp-n接合に比べてn値が高く、再結合電流成分が多い。特に、高電流密度領域ではリーク電流が増大し電流利得が著しく低下する。エミッタ・ベース接合部が順方向バイアス状態下にあっても、電流利得を維持するには、電気的に絶縁された高抵抗バリア層を外部エミッタ・ベース接合中に設けることが有効な方策である。
【0008】
ワイドバンドギャップ半導体の高抵抗層は、電子、正孔いずれのキャリアに対しても高いヘテロ障壁が生じており、キャリア注入の抑制には効果的である。InP/InGaAs HBTの場合では、下記特許文献1「ヘテロ接合バイポーラトランジスタの製法」に示されるように、Feイオン注入によりInP層中に安定な高抵抗層が形成できる。しかし、このFeイオン注入をp+-InGaAsベース層上から行うとp+-InGaAsベース層も高抵抗化されベース抵抗が著しく増大するため、InPエミッタ層までエピタキシャル成長させた積層構造にFeイオン注入で外部エミッタ領域を高抵抗化し、その後エピタキシャル再成長法でp+-InGaAsベース層、アンドープのInGaAsコレクタ層、n+-InGaAsコレクタコンタクト層を順次成長させて、コレクタアップ型HBT構造を形成する。
【0009】
図13に、コレクタアップ型HBTの従来例の断面図を示す。図に示すように、半縁性基板1上に、第1導電型(この場合n型)のドーパントをドーピングされた半導体より成るサブエミッタ層3が形成され、サブエミッタ層3の上に、第1導電型ドーパントを高濃度でドーピングされ、サブエミッタ層3よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層4が形成され、エミッタコンタクト層4の上に、第1導電型ドーパントをドーピングされ、エミッタコンタクト層4よりも広いバンドギャップを有する半導体より成る真性エミッタ層16が形成され、真性エミッタ層16の上に、第1導電型とは反対の導電性(p型導電性)を示す第2導電型ドーパントを高濃度でドーピングされ、エミッタ層5よりも狭いバンドギャップを有する半導体より成るベース層9が形成され、ベース層9の上に、ベース層9と同じ半導体より成るコレクタ層10が形成されてなるコレクタアップ型HBTにおいて、真性エミッタ層16の周囲に、高抵抗領域15(高抵抗バリア層)が設けられている。
【0010】
更に、このようなHBTについて、エッチングによる素子間分離を行い、ポリイミド、BCB等のスピンコーティング有機絶縁膜で半導体表面をパシベーションする工程が一般的である。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開平07−122573号公報
【特許文献2】特開平08−288297号公報
【非特許文献】
【0012】
【非特許文献1】Jiann S. Yuan, “SiGe, GaAs, and InP Heterojunction Bipolar Transistors” (John Wiley & Sons, Inc. 1999)
【発明の概要】
【発明が解決しようとする課題】
【0013】
エミッタアップ型HBTでは、エミッタメサ平面寸法の縮小に伴いエミッタメサの周辺部と外部ベース領域の間に表面再結合ベース電流が発生し電流増幅率が著しく低下する。これはエミッタ真性領域に対する周辺長の比率が増すに伴い顕著になる。この表面再結合リーク電流を抑制するために外部ベース層表面のエミッタメサ周辺にガードリング構造と称する(リッジ構造と同義)再結合ベース電流抑制領域を設けることが有効である。InP/InGaAs HBTでは、例えば、上記特許文献2において示されるように、InPエミッタ層をドライエッチングで薄層化しベース層上の迫り出し領域をガードリング領域として機能させている。このベース層上の薄いInP層は十分に空乏化しており表面再結合リーク電流を抑制するのに効果的である。
【0014】
一方、コレクタアップ型HBTにおいては、上記のようなエミッタ・ベース接合周辺およびエミッタ層側面の表面再結合リーク電流を抑制するための十分な対策はなされておらず、素子サイズの微細化に伴い電流増幅率の著しい低下が懸念される。また、素子の長期信頼性の面でも不十分である。特に、ワイドバンドギャップ半導体である外部エミッタ中にイオン注入により高抵抗領域を形成する場合には、イオン注入時の損傷がエミッタ・ベース接合周辺およびエミッタ層側面の表面再結合リーク電流を助長し、電流増幅率の更なる低下が引き起こされる可能性がある。
【0015】
本発明は、上記の問題点に鑑みてなされたものであり、本発明が解決しようとする課題は、高い電流増幅率を有し、高周波特性および素子寿命に優れたヘテロ接合バイポーラトランジスタおよびその製法を提供することにある。
【課題を解決するための手段】
【0016】
本発明においては、上記課題を解決するために、請求項1に記載のように、
基板上に、第1導電型ドーパントをドーピングされた半導体より成る真性エミッタ層が形成され、該真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされ、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るベース層が形成され、該ベース層上に、該ベース層と同じ半導体より成るコレクタ層が形成されているコレクタアップ型のへテロ接合バイポーラトランジスタにおいて、前記真性エミッタ層の周囲に、高抵抗領域を含む外部エミッタ領域が設けられ、前記高抵抗領域と前記真性エミッタ層との間に、前記真性エミッタ層の半導体と同じかまたは広いバンドギャップを有する半導体から成るガードリング領域が設けられ、前記真性エミッタ層と前記ベース層との接合面が、前記ガードリング領域の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタを構成する。
【0017】
また、本発明においては、請求項2に記載のように、
前記コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層が設けられていることを特徴とする請求項1に記載のヘテロ接合バイポーラトランジスタを構成する。
【0018】
また、本発明においては、請求項3に記載のように、
前記真性エミッタ層下に、該真性エミッタ層に電気的に接続する、第1導電型ドーパントを高濃度でドーピングされ、前記真性エミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層が設けられていることを特徴とする請求項1または2に記載のヘテロ接合バイポーラトランジスタを構成する。
【0019】
また、本発明においては、請求項4に記載のように、
半絶縁性基板上に、第1導電型ドーパントをドーピングされた半導体より成るサブエミッタ層が形成され、該サブエミッタ層上に、第1導電型ドーパントを高濃度でドーピングされ、前記サブエミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層が形成され、該エミッタコンタクト層上に、第1導電型ドーパントをドーピングされ、前記エミッタコンタクト層よりも広いバンドギャップを有する半導体より成る真性エミッタ層が形成され、該真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされ、前記真性エミッタ層よりも狭いバンドギャップを有する半導体より成るベース層が形成され、該ベース層上に、該ベース層と同じ半導体より成るコレクタ層が形成され、該コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層が形成されているコレクタアップ型のへテロ接合バイポーラトランジスタにおいて、前記真性エミッタ層の周囲に、高抵抗領域を含む外部エミッタ領域が設けられ、前記高抵抗領域と前記真性エミッタ層との間に、前記真性エミッタ層の半導体と同じ半導体から成るガードリング領域が設けられ、前記真性エミッタ層と前記ベース層との接合面が、前記ガードリング領域の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタを構成する。
【0020】
また、本発明においては、請求項5に記載のように、
真性エミッタ層の周辺にガードリング領域を有するコレクタアップ型のヘテロ接合バイポーラトランジスタを製造するヘテロ接合バイポーラトランジスタの製法であって、基板上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るエミッタコンタクト層を形成する工程と、前記エミッタコンタクト層上に、第1導電型ドーパントを高濃度でドーピングされ、該エミッタコンタクト層よりも広いバンドギャップを有する半導体より成るエミッタ下層を形成し、該エミッタ下層上に、第1導電型ドーパントをドーピングされた、該下層コンタクト層と同じ半導体より成る真性エミッタ層を形成する工程と、前記真性エミッタ層上に、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るキャップ層を形成する工程と、前記キャップ層上に絶縁膜を堆積し、該絶縁膜上にフォトレジストパタニングを行い、フォトレジストパタンをマスクとする反応性イオンエッチングを用いて絶縁膜残しパタンを形成する工程と、前記絶縁膜残しパタンをマスクとして、前記キャップ層、真性エミッタ層およびエミッタ下層をエッチングして、前記エミッタコンタクト層を露出させる工程と、露出した前記エミッタコンタクト層上に少なくとも前記エミッタ層と同じかまたは広いバンドギャップを有する半導体で構成される外部エミッタ層を少なくとも絶縁膜残しパタンの下側の高さまでエピタキシャル再成長させる工程と前記絶縁膜残しパタン表面を覆うフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記外部エミッタ層全面にイオン注入を行う工程と、前記フォトレジストパタンおよび絶縁膜残しパタンを除去し、更に前記キャップ層を選択エッチングにより除去する工程と、前記再成長外部エミッタ層上、および、前記キャップ層の除去により露出した前記真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされたベース層を形成する工程と、前記ベース層上に、該ベース層と同じ半導体より成るコレクタ層を形成する工程とを有することを特徴とするヘテロ接合バイポーラトランジスタの製法を構成する。
【0021】
また、本発明においては、請求項6に記載のように、
前記コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層を形成する工程を有することを特徴とする請求項5に記載のヘテロ接合バイポーラトランジスタの製法を構成する。
【0022】
また、本発明においては、請求項7に記載のように、
真性エミッタ層の周辺にガードリング領域を有するコレクタアップ型のヘテロ接合バイポーラトランジスタを製造するヘテロ接合バイポーラトランジスタの製法であって、半絶縁性基板上に、前期第1導電型ドーパントをドーピングされたサブエミッタ層を形成する工程と、前記サブエミッタ層上に、第1導電型ドーパントを高濃度でドーピングされ、前記サブエミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層を形成する工程と、前記エミッタコンタクト層上に、第1導電型ドーパントを高濃度でドーピングされ、該エミッタコンタクト層よりも広いバンドギャップを有する半導体より成るエミッタ下層を形成し、該エミッタ下層上に、第1導電型ドーパントをドーピングされた、該下層コンタクト層と同じ半導体より成る真性エミッタ層を形成する工程と、前記真性エミッタ層上に、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るキャップ層を形成する工程と、前記キャップ層上に絶縁膜を堆積し、該絶縁膜上にフォトレジストパタニングを行い、フォトレジストパタンをマスクとする反応性イオンエッチングを用いて絶縁膜残しパタンを形成する工程と、前記絶縁膜残しパタンをマスクとして、前記キャップ層、真性エミッタ層およびエミッタ下層をエッチングして、前記エミッタコンタクト層を露出させる工程と、露出した前記エミッタコンタクト層上に少なくとも前記エミッタ層と同じかまたは広いバンドギャップを有する半導体で構成される外部エミッタ層を少なくとも絶縁膜残しパタンの下側の高さまでエピタキシャル再成長させる工程と、前記絶縁膜残しパタン表面を覆うフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記外部エミッタ層全面にイオン注入を行う工程と、前記フォトレジストパタンおよび絶縁膜残しパタンを除去し、更に前記キャップ層を選択エッチングにより除去する工程と、前記外部エミッタ層上、および、前記キャップ層の除去により露出した前記真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされたベース層を形成する工程と、前記ベース層上に、該ベース層と同じ半導体より成るコレクタ層を形成し、該コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされたコレクタコンタクト層を形成する工程と、前記コレクタコンタクト層上に少なくとも前記真性エミッタ層を含み、かつ前記イオン注入を行った領域を含まない面上にフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記コレクタキャップ層およびコレクタ層をエッチングして、前記ベース層を露出させる工程と、前記コレクタコンタクト層およびベース層上に、それぞれ、コレクタ電極およびベース電極を形成する工程と、少なくとも前記ベース電極よりも外側にフォトレジストパタンを形成した後、該フォトレジストパタンをマスクとして、前記ベース層、および、イオン注入領域を含む外部エミッタ層をエッチングして、前記エミッタコンタクト層を露出させ、露出部にエミッタ電極を形成する工程とを含むことを特徴とするヘテロ接合バイポーラトランジスタの製法を構成する。
【発明の効果】
【0023】
本発明では、従来のコレクタアップHBT構造では設けられていなかったガードリング領域を真性エミッタ層の周辺に設け、さらに、真性エミッタ層とベース層との接合面が、ガードリング領域の上面よりも下に位置するようにすることにより、エミッタ・ベース接合表面再結合リーク電流を効果的に抑え、素子の微細化に伴う電流増幅率の低下(サイズ効果)を緩和することが可能となる。
【図面の簡単な説明】
【0024】
【図1】本発明によるガードリング領域を有するコレクタアップ型InP/InGaAs HBTの断面構造図である。
【図2】実施の形態例に示したコレクタアップ型InP/InGaAs HBTの製法を示す工程フロー図である。
【図3】図2に続く工程フロー図である。
【図4】図3に続く工程フロー図である。
【図5】図4に続く工程フロー図である。
【図6】図5に続く工程フロー図である。
【図7】図6に続く工程フロー図である。
【図8】図7に続く工程フロー図である。
【図9】図8に続く工程フロー図である。
【図10】図9に続く工程フロー図である。
【図11】図10に続く工程フロー図である。
【図12】図11に続く工程フロー図である。
【図13】従来コレクタアップInP/InGaAs HBTの断面構造図である。
【発明を実施するための形態】
【0025】
[実施の形態例]
本発明に係るヘテロ接合バイポーラトランジスタの一例を、その断面図として図1に示す。図に示すように、半絶縁性InPより成る半絶縁性基板1上に、第1導電型(この場合n型)のドーパントをドーピングされた半導体(n型不純物を高濃度でドーピングされたInP)より成るサブエミッタ層3が形成され、サブエミッタ層3の上に、第1導電型ドーパントを高濃度でドーピングされ、サブエミッタ層3よりも狭いバンドギャップを有する半導体(高濃度n型ドーピングInGaAs)より成るエミッタコンタクト層4が形成され、エミッタコンタクト層4の上に、第1導電型ドーパントをドーピングされ、エミッタコンタクト層4よりも広いバンドギャップを有する半導体(n型ドーピングInP)より成る真性エミッタ層16が形成され、真性エミッタ層16の上に、第1導電型とは反対の導電性(p型導電性)を示す第2導電型ドーパントを高濃度でドーピングされ、エミッタ層5よりも狭いバンドギャップを有する半導体(高濃度p型InGaAs)より成るベース層9が形成され、ベース層9の上に、ベース層9と同じ半導体(アンドープInGaAs)より成るコレクタ層10が形成され、コレクタ層10の上に、第1導電型ドーパントを高濃度でドーピングされた半導体(高濃度n型InGaAs)より成るコレクタコンタクト層11が形成され、これによって、コレクタアップ型のへテロ接合バイポーラトランジスタが構成されている。
【0026】
上記の実施の形態例では、従来のコレクタアップHBT構造では設けられていなかったガードリング領域17を真性エミッタ層16の周辺に設け、さらに、真性エミッタ層16とベース層9との接合面が、ガードリング領域17の上面よりも下に位置するようにすることにより、エミッタ・ベース接合表面再結合リーク電流を効果的に抑え、素子の微細化に伴う電流増幅率の低下(サイズ効果)を緩和することが可能となる。
【0027】
これにより高い電流増幅率を有し、高周波特性および素子寿命に優れたHBTを提供することが可能となり、かかるHBTから構成される低消費電力大規模集積回路を提供することができる。
【0028】
次に、本発明に係るコレクタアップ型HBTの製法を図2〜12のHBT断面構造図を用いて説明する。
【0029】
まず、図2に示すように、半絶縁性InPより成る半絶縁性基板1上にMBE、MOCVD等のエピタキシャル成長法によって、InPおよびInGaAsから成るバッファー層2を形成し、バッファー層2の上に高濃度の第1導電型ドーパントであるn型不純物をドーピングされたInPから成るサブエミッタ層3を形成し、サブエミッタ層3の上に、エミッタにオーミック性電極を形成するための高濃度n型ドーピングInGaAsから成るエミッタコンタクト層4を形成し、エミッタコンタクト層4の上に、高濃度n型ドーピングInP層(エミッタ下層)およびn型ドーピングInP層(真性エミッタ層16)から成るエミッタ層5を形成し、エミッタ層5の上に、故意にドーピングしていない(アンドープ)InGaAsから成る薄膜のキャップ層6を順次エピタキシャル成長させてエピタキシャル積層構造を形成する。
【0030】
つぎに、図3に示すように、上記薄膜InGaAs層(キャップ層6)上にシリコン窒化膜(絶縁膜7)をプラズマCVD法で堆積する。
【0031】
つぎに、図4に示すように、フォトリソグラフィ技術によりパタニングしたフォトレジストをマスクとして上記シリコン窒化膜(絶縁膜7)をC2F6ガスおよびSF6ガスを用いた反応性イオンエッチングで除去し、薄膜InGaAsキャップ層6を露出させ、その後、マスクのフォトレジストを除去しシリコン窒化膜残しパタンを形成する。
【0032】
つぎに、図5に示すように、上記シリコン窒化膜残しパタン(絶縁膜7)をマスクとして、薄膜InGaAsキャップ層6、エミッタ層5(n型InPエミッタ層と高濃度n型InPエミッタ層とから成る)を選択ウェットエッチングでエッチングし、n型InGaAsエミッタコンタクト層4を露出させる。このとき、エッチングされずに残ったエミッタ層5中のn型ドーピングInP層が真性エミッタ層16となる。
【0033】
つぎに、図6に示すように、n型InGaAsエミッタコンタクト層4上に外部エミッタ領域となるアンドープInP層(再成長エミッタ層8)をエピタキシャル再成長させる。シリコン窒化膜残しパタンマスク(絶縁膜7)上にはInPは成長されないのでアンドープInPは、真性エミッタ層16とキャップ層6の側面全体を取り囲む形状で成長される。InP層(再成長エミッタ層8)は、少なくとも絶縁膜残しパタン(絶縁膜7)の下側の高さまでエピタキシャル再成長させる。
【0034】
つぎに、図7に示すように、上記シリコン窒化膜パタン(絶縁膜7)の外側にフォトレジストパタンを形成し、このフォトレジストパタンをマスクとして、再成長エミッタ層8上にFeイオンを注入する。このとき、フォトレジストパタンにマスクされて、イオン注入を受けなかった再成長エミッタ層8の部分がガードリング領域17となる。
【0035】
つぎに、図8に示すように、フォトレジストパタン、シリコン窒化膜パタン(絶縁膜7)を除去し、再成長エミッタ層8およびInGaAsキャップ層6を露出させる。
【0036】
つぎに、図9に示すように、再成長InPエミッタ層8の表面を洗浄し、更に薄膜InGaAsキャップ層6を選択ウェットエッチングで除去し、n型InP真性エミッタ層16を露出させた後、高濃度p型InGaAsから成るベース層9、アンドープInGaAsから成るコレクタ層10、高濃度n型InGaAsから成るコレクタコンタクト層11を順次エピタキシャル再成長させる。このエピタキシャル再成長時の成長温度によりFeイオンを注入した再成長InPエミッタ中に安定な高抵抗領域15が形成される。
【0037】
つぎに、図10に示すように、前記Feイオン注入に使用したフォトレジストパタンと同一サイズのフォトレジストパタンを形成した後、高濃度n型InGaAsコレクタコンタクト層11、アンドープInGaAsコレクタ層10をドライエッチングおよびウェットエッチングでエッチングし、高濃度p型InGaAsベース層9を露出させる。
【0038】
つぎに、図11に示すように、フォトレジストパタンを除去した後、高濃度n型InGaAsコレクタコンタクト層11上にコレクタ電極12を、高濃度p型InGaAsベース層9上にベース電極13を蒸着リフトオフ法で形成する。コレクタ電極12としてTi/Pt/Au/Pt/Ti、ベース電極13としてPt/Ti/Pt/Au/Pt/Tiを用いた。
【0039】
つぎに、図12に示すように、Feイオン注入した再成長エミッタ層8を部分的にエッチングし、高濃度n型ドーピングInGaAsエミッタコンタクト層4を露出しエミッタ電極14を蒸着リフトオフ法で形成する。エミッタ電極14としてTi/Pt/Au/Pt/Tiを用いた。
【0040】
このようにして、図1に示した、本発明に係るコレクタアップ型HBTが完成する。本発明に係るコレクタアップ型HBTの製法の特徴は、キャップ層6で上面を覆われた真性エミッタ層16の周囲に、真性エミッタ層16と同じかまたは広いバンドギャップを有する半導体を、少なくとも真性エミッタ層16の上面の高さにまでエピタキシャル再成長させて、ガードリング領域17を形成することにある。
【0041】
その後、ウェットエッチングにより素子間分離を行い、トランジスタ全面にパシベーション膜を被膜する。各半導体層のエッチングにはクエン酸水溶液/過酸化水素水および塩酸/リン酸/酢酸溶液による選択ウェットエッチングを使用している。パシベーション膜はBCB、ポリイミド等の有機絶縁膜およびシリコン酸化膜、シリコン窒化膜等の無機絶縁膜が適用可能である。
【0042】
なお、本実施の形態例においては、特にInP/InGaAs HBTの典型的な構造について説明したが、本発明はこれらに限定されるものではなく、エミッタにInAlAs層を用いたInAlAs/InGaAs
HBTあるいはコレクタにInGaAsP層およびInP層を導入し高耐圧化を図ったダブルへテロ接合バイポーラトランジスタ構造にも適用可能であることは云うまでもない。
【符号の説明】
【0043】
1:半絶縁性基板、2:バッファー層、3:サブエミッタ層、4:エミッタコンタクト層、5:エミッタ層、6:キャップ層、7:絶縁層、8:再成長エミッタ層、9:ベース層、10:コレクタ層、11:コレクタコンタクト層、12:コレクタ電極、13:ベース電極、14:エミッタ電極、15:高抵抗領域、16:真性エミッタ層、17:ガードリング領域。
【技術分野】
【0001】
本発明はヘテロ接合バイポーラトランジスタおよびその製法に関する。
【背景技術】
【0002】
ヘテロ接合バイポーラトランジスタ(HBT)はエミッタにベースよりも広いバンドギャップを有する半導体材料を用いることにより、ホモ接合バイポーラトランジスタに較べて、エミッタよりもベースの不純物濃度を高めても高い電流増幅率を維持でき、ベース層の薄層化とベース抵抗低減を同時に実現できるため、超高速動作が可能になる。
【0003】
更に、III-V族化合物半導体を用いると、材料の選択によりヘテロ接合の組合せ自由度が広がること、また、電子デバイスのみならず光デバイスとの融合も可能になること等利点が増す。III-V族化合物半導体HBTでは、特にエミッタ材料にInP、ベース材料にInGaAsを用いたn-p-n型InP/InGaAs HBTにおいて、InGaAsの優れた電子輸送特性により、高速性能の指標である電流利得遮断周波数fTが 700GHzを越え、トランジスタの中での最高性能が得られている。加えて、InP/InGaAs HBTはエミッタ/ベース接合のターンオン電圧が低いため集積回路の低消費電力化に有利である。
【0004】
また、プロセス上では、特にエッチング加工において、InGaAsとInPに対して各々完全な選択ウェットエッチング溶液を用いることができるため,エッチングのウェハー面内均一性に優れる。閾値に相当するエミッタ/ベース接合間ターンオン電圧のウェハー面内均一性が優れていることと合わせて、InP/InGaAs HBTは大規模集積回路を構成するデバイスとして有利である。
【0005】
これらのHBTは、通常エピタキシャル成長による積層構造のためメサ型を有する縦型トランジスタであり、エミッタが積層構造の最上位となるエミッタアップ構造とコレクタが最上位となるコレクタアップ構造の二つに大別される。製作上の容易さからエミッタアップ構造が主流であるが、コレクタアップ構造の特徴はコレクタ面積、特にベース・コレクタ接合容量CBCがエミッタアップ構造に比べて低減できることである。エミッタアップ構造では素子寸法が微細になるほどベース・エミッタ接合面積に占める外部ベース領域の割合が増加するため、CBCを低下させるにはコレクタアップ構造が有利である(下記非特許文献1のp.124〜133参照)。
【0006】
コレクタアップ構造の課題は、エミッタ・ベース接合面積がコレクタ・ベース接合面積よりも大きくなってしまうため、エミッタから外部ベース領域へのキャリア注入を抑制する必要があることである。例えば、n-p-n型HBTでは、アクセプタ不純物を外部ベース上からイオン注入し活性化アニールを施すことでワイドバンドギャップ半導体エミッタ中にp-n接合を形成し、真性トランジスタ部のヘテロ接合との障壁電位の差により外部エミッタ・ベース接合へのキャリア注入を抑制することができる。
【0007】
しかしながら、ワイドバンド半導体中にイオン注入で形成されたp-n接合は、エピタキシャル成長法により形成されたp-n接合に比べてn値が高く、再結合電流成分が多い。特に、高電流密度領域ではリーク電流が増大し電流利得が著しく低下する。エミッタ・ベース接合部が順方向バイアス状態下にあっても、電流利得を維持するには、電気的に絶縁された高抵抗バリア層を外部エミッタ・ベース接合中に設けることが有効な方策である。
【0008】
ワイドバンドギャップ半導体の高抵抗層は、電子、正孔いずれのキャリアに対しても高いヘテロ障壁が生じており、キャリア注入の抑制には効果的である。InP/InGaAs HBTの場合では、下記特許文献1「ヘテロ接合バイポーラトランジスタの製法」に示されるように、Feイオン注入によりInP層中に安定な高抵抗層が形成できる。しかし、このFeイオン注入をp+-InGaAsベース層上から行うとp+-InGaAsベース層も高抵抗化されベース抵抗が著しく増大するため、InPエミッタ層までエピタキシャル成長させた積層構造にFeイオン注入で外部エミッタ領域を高抵抗化し、その後エピタキシャル再成長法でp+-InGaAsベース層、アンドープのInGaAsコレクタ層、n+-InGaAsコレクタコンタクト層を順次成長させて、コレクタアップ型HBT構造を形成する。
【0009】
図13に、コレクタアップ型HBTの従来例の断面図を示す。図に示すように、半縁性基板1上に、第1導電型(この場合n型)のドーパントをドーピングされた半導体より成るサブエミッタ層3が形成され、サブエミッタ層3の上に、第1導電型ドーパントを高濃度でドーピングされ、サブエミッタ層3よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層4が形成され、エミッタコンタクト層4の上に、第1導電型ドーパントをドーピングされ、エミッタコンタクト層4よりも広いバンドギャップを有する半導体より成る真性エミッタ層16が形成され、真性エミッタ層16の上に、第1導電型とは反対の導電性(p型導電性)を示す第2導電型ドーパントを高濃度でドーピングされ、エミッタ層5よりも狭いバンドギャップを有する半導体より成るベース層9が形成され、ベース層9の上に、ベース層9と同じ半導体より成るコレクタ層10が形成されてなるコレクタアップ型HBTにおいて、真性エミッタ層16の周囲に、高抵抗領域15(高抵抗バリア層)が設けられている。
【0010】
更に、このようなHBTについて、エッチングによる素子間分離を行い、ポリイミド、BCB等のスピンコーティング有機絶縁膜で半導体表面をパシベーションする工程が一般的である。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開平07−122573号公報
【特許文献2】特開平08−288297号公報
【非特許文献】
【0012】
【非特許文献1】Jiann S. Yuan, “SiGe, GaAs, and InP Heterojunction Bipolar Transistors” (John Wiley & Sons, Inc. 1999)
【発明の概要】
【発明が解決しようとする課題】
【0013】
エミッタアップ型HBTでは、エミッタメサ平面寸法の縮小に伴いエミッタメサの周辺部と外部ベース領域の間に表面再結合ベース電流が発生し電流増幅率が著しく低下する。これはエミッタ真性領域に対する周辺長の比率が増すに伴い顕著になる。この表面再結合リーク電流を抑制するために外部ベース層表面のエミッタメサ周辺にガードリング構造と称する(リッジ構造と同義)再結合ベース電流抑制領域を設けることが有効である。InP/InGaAs HBTでは、例えば、上記特許文献2において示されるように、InPエミッタ層をドライエッチングで薄層化しベース層上の迫り出し領域をガードリング領域として機能させている。このベース層上の薄いInP層は十分に空乏化しており表面再結合リーク電流を抑制するのに効果的である。
【0014】
一方、コレクタアップ型HBTにおいては、上記のようなエミッタ・ベース接合周辺およびエミッタ層側面の表面再結合リーク電流を抑制するための十分な対策はなされておらず、素子サイズの微細化に伴い電流増幅率の著しい低下が懸念される。また、素子の長期信頼性の面でも不十分である。特に、ワイドバンドギャップ半導体である外部エミッタ中にイオン注入により高抵抗領域を形成する場合には、イオン注入時の損傷がエミッタ・ベース接合周辺およびエミッタ層側面の表面再結合リーク電流を助長し、電流増幅率の更なる低下が引き起こされる可能性がある。
【0015】
本発明は、上記の問題点に鑑みてなされたものであり、本発明が解決しようとする課題は、高い電流増幅率を有し、高周波特性および素子寿命に優れたヘテロ接合バイポーラトランジスタおよびその製法を提供することにある。
【課題を解決するための手段】
【0016】
本発明においては、上記課題を解決するために、請求項1に記載のように、
基板上に、第1導電型ドーパントをドーピングされた半導体より成る真性エミッタ層が形成され、該真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされ、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るベース層が形成され、該ベース層上に、該ベース層と同じ半導体より成るコレクタ層が形成されているコレクタアップ型のへテロ接合バイポーラトランジスタにおいて、前記真性エミッタ層の周囲に、高抵抗領域を含む外部エミッタ領域が設けられ、前記高抵抗領域と前記真性エミッタ層との間に、前記真性エミッタ層の半導体と同じかまたは広いバンドギャップを有する半導体から成るガードリング領域が設けられ、前記真性エミッタ層と前記ベース層との接合面が、前記ガードリング領域の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタを構成する。
【0017】
また、本発明においては、請求項2に記載のように、
前記コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層が設けられていることを特徴とする請求項1に記載のヘテロ接合バイポーラトランジスタを構成する。
【0018】
また、本発明においては、請求項3に記載のように、
前記真性エミッタ層下に、該真性エミッタ層に電気的に接続する、第1導電型ドーパントを高濃度でドーピングされ、前記真性エミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層が設けられていることを特徴とする請求項1または2に記載のヘテロ接合バイポーラトランジスタを構成する。
【0019】
また、本発明においては、請求項4に記載のように、
半絶縁性基板上に、第1導電型ドーパントをドーピングされた半導体より成るサブエミッタ層が形成され、該サブエミッタ層上に、第1導電型ドーパントを高濃度でドーピングされ、前記サブエミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層が形成され、該エミッタコンタクト層上に、第1導電型ドーパントをドーピングされ、前記エミッタコンタクト層よりも広いバンドギャップを有する半導体より成る真性エミッタ層が形成され、該真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされ、前記真性エミッタ層よりも狭いバンドギャップを有する半導体より成るベース層が形成され、該ベース層上に、該ベース層と同じ半導体より成るコレクタ層が形成され、該コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層が形成されているコレクタアップ型のへテロ接合バイポーラトランジスタにおいて、前記真性エミッタ層の周囲に、高抵抗領域を含む外部エミッタ領域が設けられ、前記高抵抗領域と前記真性エミッタ層との間に、前記真性エミッタ層の半導体と同じ半導体から成るガードリング領域が設けられ、前記真性エミッタ層と前記ベース層との接合面が、前記ガードリング領域の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタを構成する。
【0020】
また、本発明においては、請求項5に記載のように、
真性エミッタ層の周辺にガードリング領域を有するコレクタアップ型のヘテロ接合バイポーラトランジスタを製造するヘテロ接合バイポーラトランジスタの製法であって、基板上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るエミッタコンタクト層を形成する工程と、前記エミッタコンタクト層上に、第1導電型ドーパントを高濃度でドーピングされ、該エミッタコンタクト層よりも広いバンドギャップを有する半導体より成るエミッタ下層を形成し、該エミッタ下層上に、第1導電型ドーパントをドーピングされた、該下層コンタクト層と同じ半導体より成る真性エミッタ層を形成する工程と、前記真性エミッタ層上に、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るキャップ層を形成する工程と、前記キャップ層上に絶縁膜を堆積し、該絶縁膜上にフォトレジストパタニングを行い、フォトレジストパタンをマスクとする反応性イオンエッチングを用いて絶縁膜残しパタンを形成する工程と、前記絶縁膜残しパタンをマスクとして、前記キャップ層、真性エミッタ層およびエミッタ下層をエッチングして、前記エミッタコンタクト層を露出させる工程と、露出した前記エミッタコンタクト層上に少なくとも前記エミッタ層と同じかまたは広いバンドギャップを有する半導体で構成される外部エミッタ層を少なくとも絶縁膜残しパタンの下側の高さまでエピタキシャル再成長させる工程と前記絶縁膜残しパタン表面を覆うフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記外部エミッタ層全面にイオン注入を行う工程と、前記フォトレジストパタンおよび絶縁膜残しパタンを除去し、更に前記キャップ層を選択エッチングにより除去する工程と、前記再成長外部エミッタ層上、および、前記キャップ層の除去により露出した前記真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされたベース層を形成する工程と、前記ベース層上に、該ベース層と同じ半導体より成るコレクタ層を形成する工程とを有することを特徴とするヘテロ接合バイポーラトランジスタの製法を構成する。
【0021】
また、本発明においては、請求項6に記載のように、
前記コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層を形成する工程を有することを特徴とする請求項5に記載のヘテロ接合バイポーラトランジスタの製法を構成する。
【0022】
また、本発明においては、請求項7に記載のように、
真性エミッタ層の周辺にガードリング領域を有するコレクタアップ型のヘテロ接合バイポーラトランジスタを製造するヘテロ接合バイポーラトランジスタの製法であって、半絶縁性基板上に、前期第1導電型ドーパントをドーピングされたサブエミッタ層を形成する工程と、前記サブエミッタ層上に、第1導電型ドーパントを高濃度でドーピングされ、前記サブエミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層を形成する工程と、前記エミッタコンタクト層上に、第1導電型ドーパントを高濃度でドーピングされ、該エミッタコンタクト層よりも広いバンドギャップを有する半導体より成るエミッタ下層を形成し、該エミッタ下層上に、第1導電型ドーパントをドーピングされた、該下層コンタクト層と同じ半導体より成る真性エミッタ層を形成する工程と、前記真性エミッタ層上に、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るキャップ層を形成する工程と、前記キャップ層上に絶縁膜を堆積し、該絶縁膜上にフォトレジストパタニングを行い、フォトレジストパタンをマスクとする反応性イオンエッチングを用いて絶縁膜残しパタンを形成する工程と、前記絶縁膜残しパタンをマスクとして、前記キャップ層、真性エミッタ層およびエミッタ下層をエッチングして、前記エミッタコンタクト層を露出させる工程と、露出した前記エミッタコンタクト層上に少なくとも前記エミッタ層と同じかまたは広いバンドギャップを有する半導体で構成される外部エミッタ層を少なくとも絶縁膜残しパタンの下側の高さまでエピタキシャル再成長させる工程と、前記絶縁膜残しパタン表面を覆うフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記外部エミッタ層全面にイオン注入を行う工程と、前記フォトレジストパタンおよび絶縁膜残しパタンを除去し、更に前記キャップ層を選択エッチングにより除去する工程と、前記外部エミッタ層上、および、前記キャップ層の除去により露出した前記真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされたベース層を形成する工程と、前記ベース層上に、該ベース層と同じ半導体より成るコレクタ層を形成し、該コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされたコレクタコンタクト層を形成する工程と、前記コレクタコンタクト層上に少なくとも前記真性エミッタ層を含み、かつ前記イオン注入を行った領域を含まない面上にフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記コレクタキャップ層およびコレクタ層をエッチングして、前記ベース層を露出させる工程と、前記コレクタコンタクト層およびベース層上に、それぞれ、コレクタ電極およびベース電極を形成する工程と、少なくとも前記ベース電極よりも外側にフォトレジストパタンを形成した後、該フォトレジストパタンをマスクとして、前記ベース層、および、イオン注入領域を含む外部エミッタ層をエッチングして、前記エミッタコンタクト層を露出させ、露出部にエミッタ電極を形成する工程とを含むことを特徴とするヘテロ接合バイポーラトランジスタの製法を構成する。
【発明の効果】
【0023】
本発明では、従来のコレクタアップHBT構造では設けられていなかったガードリング領域を真性エミッタ層の周辺に設け、さらに、真性エミッタ層とベース層との接合面が、ガードリング領域の上面よりも下に位置するようにすることにより、エミッタ・ベース接合表面再結合リーク電流を効果的に抑え、素子の微細化に伴う電流増幅率の低下(サイズ効果)を緩和することが可能となる。
【図面の簡単な説明】
【0024】
【図1】本発明によるガードリング領域を有するコレクタアップ型InP/InGaAs HBTの断面構造図である。
【図2】実施の形態例に示したコレクタアップ型InP/InGaAs HBTの製法を示す工程フロー図である。
【図3】図2に続く工程フロー図である。
【図4】図3に続く工程フロー図である。
【図5】図4に続く工程フロー図である。
【図6】図5に続く工程フロー図である。
【図7】図6に続く工程フロー図である。
【図8】図7に続く工程フロー図である。
【図9】図8に続く工程フロー図である。
【図10】図9に続く工程フロー図である。
【図11】図10に続く工程フロー図である。
【図12】図11に続く工程フロー図である。
【図13】従来コレクタアップInP/InGaAs HBTの断面構造図である。
【発明を実施するための形態】
【0025】
[実施の形態例]
本発明に係るヘテロ接合バイポーラトランジスタの一例を、その断面図として図1に示す。図に示すように、半絶縁性InPより成る半絶縁性基板1上に、第1導電型(この場合n型)のドーパントをドーピングされた半導体(n型不純物を高濃度でドーピングされたInP)より成るサブエミッタ層3が形成され、サブエミッタ層3の上に、第1導電型ドーパントを高濃度でドーピングされ、サブエミッタ層3よりも狭いバンドギャップを有する半導体(高濃度n型ドーピングInGaAs)より成るエミッタコンタクト層4が形成され、エミッタコンタクト層4の上に、第1導電型ドーパントをドーピングされ、エミッタコンタクト層4よりも広いバンドギャップを有する半導体(n型ドーピングInP)より成る真性エミッタ層16が形成され、真性エミッタ層16の上に、第1導電型とは反対の導電性(p型導電性)を示す第2導電型ドーパントを高濃度でドーピングされ、エミッタ層5よりも狭いバンドギャップを有する半導体(高濃度p型InGaAs)より成るベース層9が形成され、ベース層9の上に、ベース層9と同じ半導体(アンドープInGaAs)より成るコレクタ層10が形成され、コレクタ層10の上に、第1導電型ドーパントを高濃度でドーピングされた半導体(高濃度n型InGaAs)より成るコレクタコンタクト層11が形成され、これによって、コレクタアップ型のへテロ接合バイポーラトランジスタが構成されている。
【0026】
上記の実施の形態例では、従来のコレクタアップHBT構造では設けられていなかったガードリング領域17を真性エミッタ層16の周辺に設け、さらに、真性エミッタ層16とベース層9との接合面が、ガードリング領域17の上面よりも下に位置するようにすることにより、エミッタ・ベース接合表面再結合リーク電流を効果的に抑え、素子の微細化に伴う電流増幅率の低下(サイズ効果)を緩和することが可能となる。
【0027】
これにより高い電流増幅率を有し、高周波特性および素子寿命に優れたHBTを提供することが可能となり、かかるHBTから構成される低消費電力大規模集積回路を提供することができる。
【0028】
次に、本発明に係るコレクタアップ型HBTの製法を図2〜12のHBT断面構造図を用いて説明する。
【0029】
まず、図2に示すように、半絶縁性InPより成る半絶縁性基板1上にMBE、MOCVD等のエピタキシャル成長法によって、InPおよびInGaAsから成るバッファー層2を形成し、バッファー層2の上に高濃度の第1導電型ドーパントであるn型不純物をドーピングされたInPから成るサブエミッタ層3を形成し、サブエミッタ層3の上に、エミッタにオーミック性電極を形成するための高濃度n型ドーピングInGaAsから成るエミッタコンタクト層4を形成し、エミッタコンタクト層4の上に、高濃度n型ドーピングInP層(エミッタ下層)およびn型ドーピングInP層(真性エミッタ層16)から成るエミッタ層5を形成し、エミッタ層5の上に、故意にドーピングしていない(アンドープ)InGaAsから成る薄膜のキャップ層6を順次エピタキシャル成長させてエピタキシャル積層構造を形成する。
【0030】
つぎに、図3に示すように、上記薄膜InGaAs層(キャップ層6)上にシリコン窒化膜(絶縁膜7)をプラズマCVD法で堆積する。
【0031】
つぎに、図4に示すように、フォトリソグラフィ技術によりパタニングしたフォトレジストをマスクとして上記シリコン窒化膜(絶縁膜7)をC2F6ガスおよびSF6ガスを用いた反応性イオンエッチングで除去し、薄膜InGaAsキャップ層6を露出させ、その後、マスクのフォトレジストを除去しシリコン窒化膜残しパタンを形成する。
【0032】
つぎに、図5に示すように、上記シリコン窒化膜残しパタン(絶縁膜7)をマスクとして、薄膜InGaAsキャップ層6、エミッタ層5(n型InPエミッタ層と高濃度n型InPエミッタ層とから成る)を選択ウェットエッチングでエッチングし、n型InGaAsエミッタコンタクト層4を露出させる。このとき、エッチングされずに残ったエミッタ層5中のn型ドーピングInP層が真性エミッタ層16となる。
【0033】
つぎに、図6に示すように、n型InGaAsエミッタコンタクト層4上に外部エミッタ領域となるアンドープInP層(再成長エミッタ層8)をエピタキシャル再成長させる。シリコン窒化膜残しパタンマスク(絶縁膜7)上にはInPは成長されないのでアンドープInPは、真性エミッタ層16とキャップ層6の側面全体を取り囲む形状で成長される。InP層(再成長エミッタ層8)は、少なくとも絶縁膜残しパタン(絶縁膜7)の下側の高さまでエピタキシャル再成長させる。
【0034】
つぎに、図7に示すように、上記シリコン窒化膜パタン(絶縁膜7)の外側にフォトレジストパタンを形成し、このフォトレジストパタンをマスクとして、再成長エミッタ層8上にFeイオンを注入する。このとき、フォトレジストパタンにマスクされて、イオン注入を受けなかった再成長エミッタ層8の部分がガードリング領域17となる。
【0035】
つぎに、図8に示すように、フォトレジストパタン、シリコン窒化膜パタン(絶縁膜7)を除去し、再成長エミッタ層8およびInGaAsキャップ層6を露出させる。
【0036】
つぎに、図9に示すように、再成長InPエミッタ層8の表面を洗浄し、更に薄膜InGaAsキャップ層6を選択ウェットエッチングで除去し、n型InP真性エミッタ層16を露出させた後、高濃度p型InGaAsから成るベース層9、アンドープInGaAsから成るコレクタ層10、高濃度n型InGaAsから成るコレクタコンタクト層11を順次エピタキシャル再成長させる。このエピタキシャル再成長時の成長温度によりFeイオンを注入した再成長InPエミッタ中に安定な高抵抗領域15が形成される。
【0037】
つぎに、図10に示すように、前記Feイオン注入に使用したフォトレジストパタンと同一サイズのフォトレジストパタンを形成した後、高濃度n型InGaAsコレクタコンタクト層11、アンドープInGaAsコレクタ層10をドライエッチングおよびウェットエッチングでエッチングし、高濃度p型InGaAsベース層9を露出させる。
【0038】
つぎに、図11に示すように、フォトレジストパタンを除去した後、高濃度n型InGaAsコレクタコンタクト層11上にコレクタ電極12を、高濃度p型InGaAsベース層9上にベース電極13を蒸着リフトオフ法で形成する。コレクタ電極12としてTi/Pt/Au/Pt/Ti、ベース電極13としてPt/Ti/Pt/Au/Pt/Tiを用いた。
【0039】
つぎに、図12に示すように、Feイオン注入した再成長エミッタ層8を部分的にエッチングし、高濃度n型ドーピングInGaAsエミッタコンタクト層4を露出しエミッタ電極14を蒸着リフトオフ法で形成する。エミッタ電極14としてTi/Pt/Au/Pt/Tiを用いた。
【0040】
このようにして、図1に示した、本発明に係るコレクタアップ型HBTが完成する。本発明に係るコレクタアップ型HBTの製法の特徴は、キャップ層6で上面を覆われた真性エミッタ層16の周囲に、真性エミッタ層16と同じかまたは広いバンドギャップを有する半導体を、少なくとも真性エミッタ層16の上面の高さにまでエピタキシャル再成長させて、ガードリング領域17を形成することにある。
【0041】
その後、ウェットエッチングにより素子間分離を行い、トランジスタ全面にパシベーション膜を被膜する。各半導体層のエッチングにはクエン酸水溶液/過酸化水素水および塩酸/リン酸/酢酸溶液による選択ウェットエッチングを使用している。パシベーション膜はBCB、ポリイミド等の有機絶縁膜およびシリコン酸化膜、シリコン窒化膜等の無機絶縁膜が適用可能である。
【0042】
なお、本実施の形態例においては、特にInP/InGaAs HBTの典型的な構造について説明したが、本発明はこれらに限定されるものではなく、エミッタにInAlAs層を用いたInAlAs/InGaAs
HBTあるいはコレクタにInGaAsP層およびInP層を導入し高耐圧化を図ったダブルへテロ接合バイポーラトランジスタ構造にも適用可能であることは云うまでもない。
【符号の説明】
【0043】
1:半絶縁性基板、2:バッファー層、3:サブエミッタ層、4:エミッタコンタクト層、5:エミッタ層、6:キャップ層、7:絶縁層、8:再成長エミッタ層、9:ベース層、10:コレクタ層、11:コレクタコンタクト層、12:コレクタ電極、13:ベース電極、14:エミッタ電極、15:高抵抗領域、16:真性エミッタ層、17:ガードリング領域。
【特許請求の範囲】
【請求項1】
基板上に、第1導電型ドーパントをドーピングされた半導体より成る真性エミッタ層が形成され、該真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされ、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るベース層が形成され、該ベース層上に、該ベース層と同じ半導体より成るコレクタ層が形成されているコレクタアップ型のへテロ接合バイポーラトランジスタにおいて、
前記真性エミッタ層の周囲に、高抵抗領域を含む外部エミッタ領域が設けられ、前記高抵抗領域と前記真性エミッタ層との間に、前記真性エミッタ層の半導体と同じかまたは広いバンドギャップを有する半導体から成るガードリング領域が設けられ、
前記真性エミッタ層と前記ベース層との接合面が、前記ガードリング領域の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項2】
前記コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層が設けられていることを特徴とする請求項1に記載のヘテロ接合バイポーラトランジスタ。
【請求項3】
前記真性エミッタ層下に、該真性エミッタ層に電気的に接続する、第1導電型ドーパントを高濃度でドーピングされ、前記真性エミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層が設けられていることを特徴とする請求項1または2に記載のヘテロ接合バイポーラトランジスタ。
【請求項4】
半絶縁性基板上に、第1導電型ドーパントをドーピングされた半導体より成るサブエミッタ層が形成され、該サブエミッタ層上に、第1導電型ドーパントを高濃度でドーピングされ、前記サブエミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層が形成され、該エミッタコンタクト層上に、第1導電型ドーパントをドーピングされ、前記エミッタコンタクト層よりも広いバンドギャップを有する半導体より成る真性エミッタ層が形成され、該真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされ、前記真性エミッタ層よりも狭いバンドギャップを有する半導体より成るベース層が形成され、該ベース層上に、該ベース層と同じ半導体より成るコレクタ層が形成され、該コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層が形成されているコレクタアップ型のへテロ接合バイポーラトランジスタにおいて、
前記真性エミッタ層の周囲に、高抵抗領域を含む外部エミッタ領域が設けられ、前記高抵抗領域と前記真性エミッタ層との間に、前記真性エミッタ層の半導体と同じ半導体から成るガードリング領域が設けられ、
前記真性エミッタ層と前記ベース層との接合面が、前記ガードリング領域の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項5】
真性エミッタ層の周辺にガードリング領域を有するコレクタアップ型のヘテロ接合バイポーラトランジスタを製造するヘテロ接合バイポーラトランジスタの製法であって、
基板上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るエミッタコンタクト層を形成する工程と、
前記エミッタコンタクト層上に、第1導電型ドーパントを高濃度でドーピングされ、該エミッタコンタクト層よりも広いバンドギャップを有する半導体より成るエミッタ下層を形成し、該エミッタ下層上に、第1導電型ドーパントをドーピングされた、該下層コンタクト層と同じ半導体より成る真性エミッタ層を形成する工程と、
前記真性エミッタ層上に、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るキャップ層を形成する工程と、
前記キャップ層上に絶縁膜を堆積し、該絶縁膜上にフォトレジストパタニングを行い、フォトレジストパタンをマスクとする反応性イオンエッチングを用いて絶縁膜残しパタンを形成する工程と、
前記絶縁膜残しパタンをマスクとして、前記キャップ層、真性エミッタ層およびエミッタ下層をエッチングして、前記エミッタコンタクト層を露出させる工程と、
露出した前記エミッタコンタクト層上に少なくとも前記エミッタ層と同じかまたは広いバンドギャップを有する半導体で構成される外部エミッタ層を少なくとも絶縁膜残しパタンの下側の高さまでエピタキシャル再成長させる工程と
前記絶縁膜残しパタン表面を覆うフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記外部エミッタ層全面にイオン注入を行う工程と、
前記フォトレジストパタンおよび絶縁膜残しパタンを除去し、更に前記キャップ層を選択エッチングにより除去する工程と、
前記再成長外部エミッタ層上、および、前記キャップ層の除去により露出した前記真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされたベース層を形成する工程と、
前記ベース層上に、該ベース層と同じ半導体より成るコレクタ層を形成する工程とを有することを特徴とするヘテロ接合バイポーラトランジスタの製法。
【請求項6】
前記コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層を形成する工程を有することを特徴とする請求項5に記載のヘテロ接合バイポーラトランジスタの製法。
【請求項7】
真性エミッタ層の周辺にガードリング領域を有するコレクタアップ型のヘテロ接合バイポーラトランジスタを製造するヘテロ接合バイポーラトランジスタの製法であって、
半絶縁性基板上に、前期第1導電型ドーパントをドーピングされたサブエミッタ層を形成する工程と、
前記サブエミッタ層上に、第1導電型ドーパントを高濃度でドーピングされ、前記サブエミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層を形成する工程と、
前記エミッタコンタクト層上に、第1導電型ドーパントを高濃度でドーピングされ、該エミッタコンタクト層よりも広いバンドギャップを有する半導体より成るエミッタ下層を形成し、該エミッタ下層上に、第1導電型ドーパントをドーピングされた、該下層コンタクト層と同じ半導体より成る真性エミッタ層を形成する工程と、
前記真性エミッタ層上に、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るキャップ層を形成する工程と、
前記キャップ層上に絶縁膜を堆積し、該絶縁膜上にフォトレジストパタニングを行い、フォトレジストパタンをマスクとする反応性イオンエッチングを用いて絶縁膜残しパタンを形成する工程と、
前記絶縁膜残しパタンをマスクとして、前記キャップ層、真性エミッタ層およびエミッタ下層をエッチングして、前記エミッタコンタクト層を露出させる工程と、
露出した前記エミッタコンタクト層上に少なくとも前記エミッタ層と同じかまたは広いバンドギャップを有する半導体で構成される外部エミッタ層を少なくとも絶縁膜残しパタンの下側の高さまでエピタキシャル再成長させる工程と、
前記絶縁膜残しパタン表面を覆うフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記外部エミッタ層全面にイオン注入を行う工程と、
前記フォトレジストパタンおよび絶縁膜残しパタンを除去し、更に前記キャップ層を選択エッチングにより除去する工程と、
前記外部エミッタ層上、および、前記キャップ層の除去により露出した前記真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされたベース層を形成する工程と、
前記ベース層上に、該ベース層と同じ半導体より成るコレクタ層を形成し、該コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされたコレクタコンタクト層を形成する工程と、
前記コレクタコンタクト層上に少なくとも前記真性エミッタ層を含み、かつ前記イオン注入を行った領域を含まない面上にフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記コレクタキャップ層およびコレクタ層をエッチングして、前記ベース層を露出させる工程と、
前記コレクタコンタクト層およびベース層上に、それぞれ、コレクタ電極およびベース電極を形成する工程と、
少なくとも前記ベース電極よりも外側にフォトレジストパタンを形成した後、該フォトレジストパタンをマスクとして、前記ベース層、および、イオン注入領域を含む外部エミッタ層をエッチングして、前記エミッタコンタクト層を露出させ、露出部にエミッタ電極を形成する工程とを含むことを特徴とするヘテロ接合バイポーラトランジスタの製法。
【請求項1】
基板上に、第1導電型ドーパントをドーピングされた半導体より成る真性エミッタ層が形成され、該真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされ、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るベース層が形成され、該ベース層上に、該ベース層と同じ半導体より成るコレクタ層が形成されているコレクタアップ型のへテロ接合バイポーラトランジスタにおいて、
前記真性エミッタ層の周囲に、高抵抗領域を含む外部エミッタ領域が設けられ、前記高抵抗領域と前記真性エミッタ層との間に、前記真性エミッタ層の半導体と同じかまたは広いバンドギャップを有する半導体から成るガードリング領域が設けられ、
前記真性エミッタ層と前記ベース層との接合面が、前記ガードリング領域の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項2】
前記コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層が設けられていることを特徴とする請求項1に記載のヘテロ接合バイポーラトランジスタ。
【請求項3】
前記真性エミッタ層下に、該真性エミッタ層に電気的に接続する、第1導電型ドーパントを高濃度でドーピングされ、前記真性エミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層が設けられていることを特徴とする請求項1または2に記載のヘテロ接合バイポーラトランジスタ。
【請求項4】
半絶縁性基板上に、第1導電型ドーパントをドーピングされた半導体より成るサブエミッタ層が形成され、該サブエミッタ層上に、第1導電型ドーパントを高濃度でドーピングされ、前記サブエミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層が形成され、該エミッタコンタクト層上に、第1導電型ドーパントをドーピングされ、前記エミッタコンタクト層よりも広いバンドギャップを有する半導体より成る真性エミッタ層が形成され、該真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされ、前記真性エミッタ層よりも狭いバンドギャップを有する半導体より成るベース層が形成され、該ベース層上に、該ベース層と同じ半導体より成るコレクタ層が形成され、該コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層が形成されているコレクタアップ型のへテロ接合バイポーラトランジスタにおいて、
前記真性エミッタ層の周囲に、高抵抗領域を含む外部エミッタ領域が設けられ、前記高抵抗領域と前記真性エミッタ層との間に、前記真性エミッタ層の半導体と同じ半導体から成るガードリング領域が設けられ、
前記真性エミッタ層と前記ベース層との接合面が、前記ガードリング領域の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項5】
真性エミッタ層の周辺にガードリング領域を有するコレクタアップ型のヘテロ接合バイポーラトランジスタを製造するヘテロ接合バイポーラトランジスタの製法であって、
基板上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るエミッタコンタクト層を形成する工程と、
前記エミッタコンタクト層上に、第1導電型ドーパントを高濃度でドーピングされ、該エミッタコンタクト層よりも広いバンドギャップを有する半導体より成るエミッタ下層を形成し、該エミッタ下層上に、第1導電型ドーパントをドーピングされた、該下層コンタクト層と同じ半導体より成る真性エミッタ層を形成する工程と、
前記真性エミッタ層上に、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るキャップ層を形成する工程と、
前記キャップ層上に絶縁膜を堆積し、該絶縁膜上にフォトレジストパタニングを行い、フォトレジストパタンをマスクとする反応性イオンエッチングを用いて絶縁膜残しパタンを形成する工程と、
前記絶縁膜残しパタンをマスクとして、前記キャップ層、真性エミッタ層およびエミッタ下層をエッチングして、前記エミッタコンタクト層を露出させる工程と、
露出した前記エミッタコンタクト層上に少なくとも前記エミッタ層と同じかまたは広いバンドギャップを有する半導体で構成される外部エミッタ層を少なくとも絶縁膜残しパタンの下側の高さまでエピタキシャル再成長させる工程と
前記絶縁膜残しパタン表面を覆うフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記外部エミッタ層全面にイオン注入を行う工程と、
前記フォトレジストパタンおよび絶縁膜残しパタンを除去し、更に前記キャップ層を選択エッチングにより除去する工程と、
前記再成長外部エミッタ層上、および、前記キャップ層の除去により露出した前記真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされたベース層を形成する工程と、
前記ベース層上に、該ベース層と同じ半導体より成るコレクタ層を形成する工程とを有することを特徴とするヘテロ接合バイポーラトランジスタの製法。
【請求項6】
前記コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層を形成する工程を有することを特徴とする請求項5に記載のヘテロ接合バイポーラトランジスタの製法。
【請求項7】
真性エミッタ層の周辺にガードリング領域を有するコレクタアップ型のヘテロ接合バイポーラトランジスタを製造するヘテロ接合バイポーラトランジスタの製法であって、
半絶縁性基板上に、前期第1導電型ドーパントをドーピングされたサブエミッタ層を形成する工程と、
前記サブエミッタ層上に、第1導電型ドーパントを高濃度でドーピングされ、前記サブエミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層を形成する工程と、
前記エミッタコンタクト層上に、第1導電型ドーパントを高濃度でドーピングされ、該エミッタコンタクト層よりも広いバンドギャップを有する半導体より成るエミッタ下層を形成し、該エミッタ下層上に、第1導電型ドーパントをドーピングされた、該下層コンタクト層と同じ半導体より成る真性エミッタ層を形成する工程と、
前記真性エミッタ層上に、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るキャップ層を形成する工程と、
前記キャップ層上に絶縁膜を堆積し、該絶縁膜上にフォトレジストパタニングを行い、フォトレジストパタンをマスクとする反応性イオンエッチングを用いて絶縁膜残しパタンを形成する工程と、
前記絶縁膜残しパタンをマスクとして、前記キャップ層、真性エミッタ層およびエミッタ下層をエッチングして、前記エミッタコンタクト層を露出させる工程と、
露出した前記エミッタコンタクト層上に少なくとも前記エミッタ層と同じかまたは広いバンドギャップを有する半導体で構成される外部エミッタ層を少なくとも絶縁膜残しパタンの下側の高さまでエピタキシャル再成長させる工程と、
前記絶縁膜残しパタン表面を覆うフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記外部エミッタ層全面にイオン注入を行う工程と、
前記フォトレジストパタンおよび絶縁膜残しパタンを除去し、更に前記キャップ層を選択エッチングにより除去する工程と、
前記外部エミッタ層上、および、前記キャップ層の除去により露出した前記真性エミッタ層上に、第1導電型とは反対の導電性を示す第2導電型ドーパントを高濃度でドーピングされたベース層を形成する工程と、
前記ベース層上に、該ベース層と同じ半導体より成るコレクタ層を形成し、該コレクタ層上に、第1導電型ドーパントを高濃度でドーピングされたコレクタコンタクト層を形成する工程と、
前記コレクタコンタクト層上に少なくとも前記真性エミッタ層を含み、かつ前記イオン注入を行った領域を含まない面上にフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記コレクタキャップ層およびコレクタ層をエッチングして、前記ベース層を露出させる工程と、
前記コレクタコンタクト層およびベース層上に、それぞれ、コレクタ電極およびベース電極を形成する工程と、
少なくとも前記ベース電極よりも外側にフォトレジストパタンを形成した後、該フォトレジストパタンをマスクとして、前記ベース層、および、イオン注入領域を含む外部エミッタ層をエッチングして、前記エミッタコンタクト層を露出させ、露出部にエミッタ電極を形成する工程とを含むことを特徴とするヘテロ接合バイポーラトランジスタの製法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2011−40623(P2011−40623A)
【公開日】平成23年2月24日(2011.2.24)
【国際特許分類】
【出願番号】特願2009−187645(P2009−187645)
【出願日】平成21年8月13日(2009.8.13)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
【公開日】平成23年2月24日(2011.2.24)
【国際特許分類】
【出願日】平成21年8月13日(2009.8.13)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
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