【課題】本発明の課題は、ヒロックの発生状況をより効率的に把握することができる評価パターン及びそれを備えた半導体基板、並びに評価方法を提供することである。
【解決手段】本発明の評価パターン１１は、ヒロック４の発生状況を評価する評価パターン１１であって、絶縁膜１２の上層に形成された所定の配線幅Ｗ１の環状配線１３ａと、環状配線１３ａの対向する２点間を縦横に接続する多数の格子配線１３ｂとを有する格子状パターン１３と、格子間に、環状配線１３ａと所定の隙間寸法Ｌ１をあけて配置された孤立配線１４とを備える。 （もっと読む）

【課題】製造工程時間の増加を招くことなく、複数の凹部に埋め込まれた部材表面の平坦性を向上することのできる技術を提供する。
【解決手段】相対的に面積の大きい第１ダミーパターンＤＰ_１と相対的に面積の小さい第２ダミーパターンＤＰ_２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。これにより、分離溝内に埋め込まれた酸化シリコン膜の表面の平坦性をダミー領域ＦＡの全域において向上することができる。さらに、ダミー領域ＦＡのうち相対的に広い領域を上記第１ダミーパターンＤＰ_１で占めることで、マスクのデータ量の増加を抑えることができる。 （もっと読む）

【課題】記憶情報のセキュリティ性の高い半導体装置を製造工程数の増加を抑えて製造することのできる技術を提供する。
【解決手段】半導体基板１０の主面に細い配線Ｍ１ａと太い配線Ｍ１ｂとを形成した後、高密度プラズマＣＶＤ法によりこれら配線Ｍ１ａ，Ｍ１ｂを覆う絶縁膜２６を堆積し、さらに遮光膜２７および下層絶縁膜２８ａを順次堆積する。続いて下層絶縁膜２８ａの表面をＣＭＰ法により研磨して太い配線Ｍ１ｂの上の遮光膜２７を露出させ、さらに太い配線Ｍ１ｂの上の遮光膜２７を研磨して除去した後、上層絶縁膜２８ｂを堆積する。続いて太い配線Ｍ１ｂの上の絶縁膜２６および上層絶縁膜２８ｂに、太い配線Ｍ１ｂに達する接続孔２９ａを形成した後、接続孔２９ａの内部にプラグ３１を埋め込む。 （もっと読む）

【課題】プログラムされた情報のセキリュティが高く、半導体チップ毎に異なる情報をプログラムすることを簡単に可能とすること。
【解決手段】本発明は、半導体ウエハ内に配列された複数の半導体チップとなるべき領域１２内にそれぞれ設けられたＯＴＰ−ＲＯＭセル配列２１に対応するプログラムドット配列を有するプログラムヘッド８０を、複数の半導体チップとなるべき領域１２のうち１つの領域内のＯＴＰ−ＲＯＭセル配列２１に合わせる工程と、プログラムヘッド８０を用いＯＴＰ−ＲＯＭセル配列２１を、複数の半導体チップとなるべき領域１２ごとに異なるパターンでプログラムする工程と、を有することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】追加金属層を使用してＦＥＴのオン抵抗を下げるための高電力用電界効果トランジスタ（ＦＥＴ）を提供する。
【解決手段】或る実施形態では、高電力用ＦＥＴの上に載っている比較的薄いが幅の広いバス条片が形成され、ソース及びドレインの幅の狭い金属条片に電流を導電している。不動態化層は、ＦＥＴの表面を覆って形成され、不動態化層は、エッチングされてバス条片の上面全体の殆どを露出させる。銅のシード層が、ウェーハの表面を覆って形成され、更にマスクが形成されて、バス条片上のシード層のみが露出される。次に、バス条片上のシード層に、銅又は金電気メッキが施されて、非常に厚い金属層が堆積され、これが下層の金属の層と効果的に融合して、オン抵抗を低下させる。メッキ金属は、その厚さと幅の広いライン／空間のために、不動態化を施す必要は無い。露出したバス条片を覆って厚い金属を堆積するのに、他の技法を使用することもできる。 （もっと読む）

【課題】配線間の容量の低減および配線抵抗のばらつきの低減が図られる半導体装置とその製造方法を提供する。
【解決手段】下部配線４を直接覆うようにシリコン窒化膜などの接続孔ストッパ膜６を形成する。その接続孔ストッパ膜を直接覆うように下部層間絶縁膜８を形成する。その下部層間絶縁膜を直接覆うように下部層間絶縁膜とはエッチング特性の異なる上部層間絶縁膜１０を形成する。その上部層間絶縁膜１０に異方性エッチングを施すことにより上部配線溝１８を形成する。その上部配線溝１８に上部配線２０を形成する。 （もっと読む）

【課題】電子装置、薄膜トランジスタ構造体及びそれを備える平板ディスプレイ装置を提供する。
【解決手段】層を異ならせて互いに交差する二層以上の導電層を備える電子装置、薄膜トランジスタ構造体及びそれを備える平板ディスプレイ装置において、導電層のうち少なくとも何れか一層は、長手方向に沿って幅を異ならせる幅変動部を備え、幅変動部を備える導電層２４０と隣接する導電層のうち、少なくとも何れか一つには、これら導電層同士が交差しないその一つの導電層の非交差部に静電気を誘発させる電荷を集中させるためのダミー部２４１が備えられることを特徴とする。 （もっと読む）

【課題】 アレイ基板において、電源ライン等の大電流を流す必要のある配線についても、製造コストやスループット等に影響を与えることなく線幅を削減可能とする。
【解決手段】 表示部の周辺に複数の配線層（第１配線２７及び第２配線２９）を有して構成される回路部を有するアレイ基板である。第１配線２７と第２配線２９は、互いに連続的に重なるように配置された２層重ね配線部３０を有し、配線の重なり部（２層重ね配線部３０）が１本の配線として機能する。この２層重ね配線部３０は、電源ライン等として利用される。 （もっと読む）

【課題】ＴＦＴアレイ基板において、各配線間のクロストークを低減する。
【解決手段】ＴＦＴアレイ基板は、透明基板上に配置され、ゲート電極４ａが分岐して延在するゲート配線１と、下部絶縁膜を介してゲート電極４ａの上方を覆う半導体層３と、半導体層３を介してゲート電極４ａの上側にそれぞれ一部が重なりかつゲート配線１とは交差しないようにそれぞれ別個に配置されたソース／ドレイン電極４ｂ，４ｃと、ソース／ドレイン電極４ｂ，４ｃを覆う上部絶縁膜と、この上部絶縁膜の上側においてゲート配線１と交差する方向に配置され、ソース電極４ｂに接続された上部ソース配線８と、ドレイン電極４ｃに電気的に接続された透明な画素電極１１とを備え、少なくともゲート配線１と上部ソース配線８とが交差する交差部２１では、ゲート配線１と上部ソース配線８との間に上記上部絶縁膜が配置されている。 （もっと読む）

【課題】信号端子を有する入出力セルを備えた半導体集積回路において、前記入出力セルの信号端子が接続用配線ヴィアを介して内部回路に接続される場合に、そのヴィアの原子の移動に起因するオープン不良を有効に防止する。
【解決手段】入力／出力セル２の信号端子３Ａは、複数層（例えば４層）の導電層で形成される。その複数層の導電層の隣接する導電層同士は、ヴィアで接続される。前記複数層の導電層のうち、最大径のヴィア６−３で接続される導電層（例えば第４層の導電層）３−４では、その導電層３−４の幅が前記最大径のヴィア６−３を１個だけ配置できる幅に設定される。従って、接続用配線４から入力／出力セル２の入力端子３Ａに原子が移動することが抑制され、前記接続用配線４に形成されるヴィア（図示なし）のオープン不良が有効に防止される。 （もっと読む）

いくつかの実施形態は、犠牲材料に沿ったポリマースペーサーの形成、犠牲材料の除去、および集積回路の製造中におけるマスクとしてのポリマースペーサーの利用、を含む。ポリマースペーサーマスクは、例えばフラッシュメモリアレイのフラッシュゲートをパターン化するために利用されてもよい。いくつかの実施形態では、ポリマーは大きな犠牲構造と小さな犠牲構造にわたって同時に形成される。ポリマーは、小さな犠牲構造にわたってよりも、大きな犠牲構造にわたっての方が厚く、こうした厚さの差を利用して、高密度構造と低密度構造を単一フォトマスクで製造する。
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【課題】溝の埋め込み性を改善することと、溝の埋め込み高さを確保することを両立させることができる半導体装置の製造方法を実現する。
【解決手段】半導体装置の製造方法として、半導体基板１上の層間膜２に幅の異なる溝３，４を形成する工程と、溝３，４が形成された層間膜２上にバリアメタル層５を形成する工程と、バリアメタル層５を覆いかつ溝３，４の形成部位に開口部を有するレジストマスク７を形成する工程と、レジストマスク７を用いてバリアメタル層５をエッチングすることによりオーバーハング部６を除去する工程と、レジストマスク７を除去した後、半導体基板１上で溝３，４に配線材料を埋め込む工程と、半導体基板１上で配線材料とバリアメタル層５の余剰部を研磨により除去する工程とによって溝配線を形成する。 （もっと読む）

【課題】ライン抵抗のばらつきを抑制する配線構造を提供する。
【解決手段】半導体デバイスが提供される。この半導体デバイスは、カーボン・ドープのシリコン酸化膜の領域により分離される密に詰まったラインの領域と孤立ラインを含む領域とを含む。半導体デバイスの表面がエッチされるにつれ、エッチ・レートは、エッチされる材料に応じて変化する。それに応じて、孤立ラインの断面積は、その領域における遅いエッチング・プロセスを補償するために調節される必要がある。密に詰まったラインは、高さ、ａ、そして幅、ｂ、を有し、そのためａ＊ｂの断面積を有する。しかしながら、孤立ラインは、高さ、Ｄ＊ａ、そして幅、Ｅ＊ｂ、を有する、ここでＤ＊Ｅ＝１である。１つの又は複数のエッチング・プロセスが使用されることができ、それに応じてライン幅が調節される。 （もっと読む）

【課題】２回以上のリソグラフィとエッチングを行って単一の配線層を形成する際に、パターンの重複部におけるレジスト残渣の発生を抑制し、安定した電気的特性を得る。
【解決手段】半導体装置は、第１パターン領域における絶縁膜１２の表面に形成され、側壁にテーパを有する第１の深さＤ１の第１の配線溝と、第２パターン領域における絶縁膜１２の表面に形成され、第１の配線溝よりも深い第２の深さＤ２の第２の配線溝と、上記第１，第２パターン領域の境界領域における絶縁膜の表面に形成され、第２の配線溝内に第２の配線溝よりも深い第３の深さＤ３で第１の配線溝のパターンが重複し、第２の配線溝の底面にテーパを持った側壁の段差部を有する第３の配線溝と、第１乃至第３の配線溝に埋め込まれる単一の配線層Ｍ１とを備える。 （もっと読む）

【課題】ＴＦＴを電気的に駆動する場合にチャネル領域から発生する熱は、例えばゲート絶縁膜などの酸化シリコン膜を介して放熱していくが、酸化シリコンの熱伝導率は１．３Ｗ／（ｍ・Ｋ）であり、シリコンの熱伝導率１４８Ｗ／（ｍ・Ｋ）と比べ２桁以上低くＴＦＴからの放熱が妨げられるため、熱の蓄積による温度上昇に伴うリーク電流の増加などＴＦＴ電気的特性の変動を抑えることが困難となる課題がある。
【解決手段】バッファ領域１３上に配線２２を配置する。チャネル２１で消費された電力は熱に変わり、ソース１８を介してバッファ領域１３側に伝導され、配線２２に伝導されて外部に放出される。バッファ領域１３上にゲート絶縁膜１４と層間絶縁膜１６を介して配線２２を通すことでチャネル２１で発生した熱を効果的に逃がし、また配線２２を設けることで集積度を向上させた半導体装置および集積回路を得ることができる。 （もっと読む）

【課題】下部領域にコンタクトを通じて電気的に連結される配線を形成する方法を提供する。
【解決手段】本発明の配線の形成方法は、複数の第１領域と、前記第１領域の間に各々配置された複数の第２領域とを有する基板上に絶縁膜を形成し、前記絶縁膜上に前記絶縁膜を貫通する第１コンタクトを通じて各々対応する前記第１領域に電気的に連結される複数の第１配線を形成し、前記第１配線の側面にスペーサを形成し、隣り合う前記スペーサの間の前記絶縁膜を除去して隣り合う前記第１コンタクトの間に対応する前記第２領域を露出する複数のコンタクトホールを形成し、対応する前記コンタクトホールを埋める複数の第２コンタクトを形成して対応する前記第２コンタクトに電気的に連結される複数の第２配線を形成することを特徴とする。 （もっと読む）

【課題】半導体装置のゲートパターンの寸法精度を高める。
【解決手段】複数のゲートパターンを含む所定のパターンを形成する際に、微細ゲートパターンとそれ以外のパターンとに分類し（Ｓ１０２）、被加工膜上に、ハードマスク膜を形成する（Ｓ１０６）。つづいて、ハードマスク膜上に微細な第１のパターンを有する第１のレジスト膜を形成してハードマスク膜をパターニングする（Ｓ１０８）。その後、ハードマスク膜上に別のパターンを有するレジスト膜を形成して、ハードマスク膜とレジスト膜とをマスクとして被加工膜を選択的にドライエッチングする（Ｓ１１０およびＳ１１２）。 （もっと読む）

【課題】インダクタ素子を有する半導体装置において、インダクタにより占有される面積を縮小し、かつ、該インダクタ配線における電流エレクトロマイグレーション耐性を向上させ、かつ好ましくない寄生容量の増加を抑制する。
【解決手段】膜厚の厚い金属配線１により上層インダクタ部を形成する。膜厚が薄い下層の金属配線２と金属配線３とを並列接続して下層インダクタ部を形成する。上層インダクタ部と下層インダクタ部とを層間プラグ４により直列接続する。最下層の金属配線３の配線幅を狭くする。 （もっと読む）

【課題】コーナーラウンディング現象に起因するゲート電極寸法の変化及びトランジスタ特性の劣化を防止することができるゲート電極を備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、素子分離領域１０２と、素子分離領域１０２に囲まれた活性領域１０３と、素子分離領域１０２及び活性領域１０３上に形成されたゲート電極１０５とを備える。素子分離領域１０２上のゲート電極１０５における上面のゲート長方向の線幅ＬｂＴは、活性領域１０３上のゲート電極１０５における上面のゲート長方向の線幅ＬａＴとほぼ等しく、素子分離領域１０２上のゲート電極１０５における下面のゲート長方向の線幅ＬｂＢは、活性領域１０３上のゲート電極１０５における下面のゲート長方向の線幅ＬａＢよりも長い。 （もっと読む）

【課題】多層レジストを用いたエッチングにおいて、被エッチング膜に所望のパターンを形成する。
【解決手段】半導体装置の製造方法は、絶縁膜に形成する配線パターンの中で配線ピッチが最も小さい配線パターンの配線ピッチが所定値以下か否かを判断する工程（Ｓ１００）と、配線ピッチが所定値以下か否かを判断する工程において、配線ピッチが所定値以下であると判断された場合、当該配線ピッチに応じて下層レジスト膜の膜厚を決定する工程（Ｓ１０４）と、絶縁膜上に、ステップＳ１０４で決定された膜厚の下層レジスト膜を形成する工程（Ｓ１０６）とを含む。 （もっと読む）