【課題】
低誘電損失を実現しつつ集積化が図れ、さらに反射損失を低減できる高周波信号伝送回路の製造方法及び高周波信号伝送回路装置を提供すること。
【解決手段】
中空部４、つまり半導体基板１上に設けられた凹部４の側面には、エッチストッパー材２ａが設けられている。このようにエッチストッパー材２ａが設けられることにより、エッチングによって、凹部４の領域と凹部４以外の半導体基板１の領域との境界に沿って、寸法誤差を低減しつつ、凹部４を形成することができる。寸法誤差を低減することができる結果、特性インピーダンスを整合させることができ反射損失を低減できる。 （もっと読む）

【課題】 異なる幅の配線が隣接して形成される場合、各配線の寸法精度を向上することが困難であった。
【解決手段】 半導体基板１上に第１の絶縁膜２、第１の導電膜３、第３の絶縁膜４、第２の導電膜５，６、第２の絶縁膜７を順次形成し、第２の絶縁膜上にメモリセルのゲートの幅に対応した第１の幅を有する第１のレジストを第１の間隔で周期的に形成し、第１のレジストを用いて、少なくとも第２の絶縁膜７をパターニングして第２の絶縁膜を含むマスクパターンを形成し、メモリセルのゲートより幅の広いセレクトゲートの形成領域におけるマスクパターンのスペースに選択的に第２のレジスト９を形成し、第２のレジスト及びマスクパターンを用いて、第１の導電膜をパターニングする。 （もっと読む）

【課題】 テストパターン形成における露光のマージンを広く確保することができるパターン形成方法およびこの実施に用いるマスクを提供する。
【解決手段】 第１回目露光用マスクとして、ガラス基板上に形成されたクロム膜３１００上に、マクロパターンブロック幅３１０１を７μｍとしマクロパターンブロック高さ３１０２を５００μｍとした長方形の領域が所定のピッチで形成される（図（ａ））。この領域内には、プロセス評価の対象となる０．１μｍ以下の微細配線の束が存在する。 （もっと読む）

【課題】 幅の異なる銅配線上に金属キャップ層を形成する際に、幅の広い銅配線の表面を十分覆うために、金属キャップ層を形成にかける時間を長くすると、幅の細い銅配線上に形成される金属キャップ層が、配線の幅からはみ出し、ショートを引き起こす。
【解決手段】 幅の狭い銅配線の表面に金属キャップ層を形成するための時間を、幅の広い銅配線の表面に形成するための時間よりも短くする。この特徴により、幅の広い銅配線表面を十分に金属キャップで覆うことができ、幅の細い配線上に形成された金属キャップ層によるショートの発生を防止できる。 （もっと読む）

【課題】 パターン形成時に、微細パターンと他のパターンとの各々の高さを同じくすることにより、上記パターン上を含む領域を平坦にするバンク構造体、パターン形成方法、及び電気光学装置、電子機器を提供する。
【解決手段】 機能液により形成するパターンに対応した凹部が設けられた隔壁構造体であって、第１パターンに対応して隔壁３４に設けられた第１凹部５５と、第１パターンに接続され、かつ、第１パターンよりも幅が狭い第２パターンに対応して隔壁３４に設けられた第２凹部５６と、を含み、第２凹部５６の底面の高さが、第１凹部５５の底面の高さよりも高く設けられていることを特徴とする。 （もっと読む）

【課題】 ダイ領域の層間絶縁膜の平坦性を確保すると共に、スクライブ領域を多機能化或いは小型化する。
【解決手段】 多層配線構造を有する半導体装置であって、ダイ領域１１及びスクライブ領域１２を有する基板上に形成された層間絶縁膜と、ダイ領域１１の層間絶縁膜内に形成された多層の金属配線層（配線パターン）１３と、金属配線層１３と同じ層に形成され、かつ、ダイ領域１１の層間絶縁膜内に形成されたダミーパターン１５とを備え、ダミーパターン１５内にリソグラフィ・マークパターンとしての合わせマーク１６が形成されている。 （もっと読む）

【課題】複数個のセルを備えた半導体集積回路において、セルの面積の増大を招かずに、上層の電源配線から下層のセル電源配線に電源供給する際の電流集中を抑制して、ＥＭ（エレクトロマイグレーション）断線に対する信頼性の向上を図る。
【解決手段】格子状の上層電源配線５０、４０から下層のセル電源配線２０へ電源供給する場合に、中間層に補助電源配線３０が配置される。この補助電源配線３０と下層のセル電源配線２０とは２つのビア２５、２５により接続される。前記補助電源配線３０と上層電源配線５０、４０とは、連続した１つのビア３５、４５を介して接続される。補助電源配線３０からの電流は、２つのビア２５、２５で分岐した後に下層のセル電源配線２０に供給される。従って、セル電源配線２０のビア接続箇所での電流集中が緩和される。 （もっと読む）

【課題】抵抗値を低減してＲＣ遅延を低減でき、高速化に有利な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、素子分離領域１０と、この素子分離領域に囲まれた素子領域ＡＡとを有する半導体基板１１と、前記素子領域の前記半導体基板上に形成された第１ポリシリコン層１３と、前記素子分離領域の前記半導体基板表面に形成された素子分離絶縁膜２２と、この素子分離絶縁膜上に形成された第２ポリシリコン層２５と、前記第１ポリシリコン層上に形成された第１シリサイド層１３Ｓと、この第１シリサイド層の膜厚より厚く、前記第２ポリシリコン層上に形成された第２シリサイド層２５Ｓとを備える。 （もっと読む）

【課題】半導体装置における配線の幅などに応じてＣｕ合金を形成する際の添加元素の濃度を変化させた配線構造を有する半導体装置を得ること。
【解決手段】ダマシンプロセスで絶縁膜Ｉ１に配線Ｗ１を形成する際に、絶縁膜Ｉ１中の配線溝３１ａ，３１ｂ上に形成される側壁部膜厚ｔ₁と底部膜厚ｔ₂とを、同一配線層におけるどの配線溝３１ａ，３１ｂにおいてもそれぞれ同じ厚さとなるようにＣｕ合金からなるシード層３３を堆積し、その後に電解メッキ法でＣｕ金属膜３４の堆積とアニール処理を行って、各配線溝３１ａ，３１ｂに形成される配線材料層３５を形成する。これにより、その配線溝３１ａ，３１ｂの配線幅が太くなるほど添加元素の割合が少なくなる。 （もっと読む）

【課題】配線パターンの信号伝達性能の劣化を低く抑えながら製造時のヒロックの発生確率を低く抑えた半導体集積回路を提供する。
【解決手段】配線パターン１００と、空き領域２００内で配線パターン１００に近接する大規模な第１のダミーパターン４００と、配線パターン１００と配線パターンに近接する大規模な第１のダミーパターン４００との間に遮蔽物として配置されたリング状のダミーパターン３００とが一つの配線層内に形成される。 （もっと読む）

【目的】 点欠陥の集合によるボイドがＣｕ配線内に形成しないようにすることを目的とする。
【構成】 基体上に絶縁膜を形成する絶縁膜形成工程（Ｓ１０２〜Ｓ１１０）と、前記絶縁膜に開口部を形成する開口部形成工程（Ｓ１１２）と、前記絶縁膜表面と前記開口部とにシード膜を形成するシード膜形成工程（Ｓ１１６）と、前記シード膜を電極として第１の電流密度となる電流を流し、前記開口部に導電性材料をめっき法により堆積させる第１のめっき工程（Ｓ１１８）と、前記第１のめっき工程後、前記第１の電流密度より小さい第２の電流密度となる電流を流し、前記絶縁膜表面上に前記導電性材料をめっき法により堆積させる第２のめっき工程（Ｓ１２０）と、前記第２のめっき工程後、前記導電性材料が堆積した基体をアニール処理するアニール工程（Ｓ１２４）と、を備えたことを特徴とする。 （もっと読む）

【課題】 均一性の高い被覆率を有するダミーパターン形成方法及び均一性の高い被覆率を有する半導体装置を提供することを目的とする。
【解決手段】 ダミーパターン形成領域を複数のダミーパターン形成ユニット領域に分割し、次にダミーパターン形成ユニット領域よりも大きな面積を有する検査範囲を、各検査範囲の一部がそれぞれオーバーラップするように複数の検査範囲を設定し、続いて検査範囲内のダミーパターン形成ユニット領域内に形成するダミーパターンの仮パターン被覆率を算出し、算出された仮パターン被覆率を平均化処理して最終パターン被覆率を算出し、最終パターン被覆率に相当する面積を有するダミーパターンをダミーパターン形成ユニット領域内にパターンとして発生させる。 （もっと読む）

【課題】 ボイドの移動経路となるバウンダリーが顕著に低減されるため、ＳＩＶ不良の発生を効果的に抑制することができ、信頼性の高い半導体装置を提供する。
【解決手段】 相対的に広幅の第２銅配線１１０，１２６の上面において、銅のグレインが数１０μｍ程度と非常に大きい。第２銅配線１１０，１２６の配線幅は０．３μｍ〜数１０μｍ程度であるので、第２銅配線１１０，１２６の上面において配線幅方向のバウンダリーが顕著に低減され、第２銅配線１１０，１２６とビア１１３との接続部分にボイドが集中・合一して大きなボイドが形成されることを抑制することができ、ＳＩＶの発生が効果的に抑制される。相対的に狭幅の第１銅配線１１１，１２７の面方位はＥＭ耐性を向上させるために主にＣｕ（１１１）であり、相対的に広幅の第２銅配線１１０，１２６の面方位はＳＩＶ耐性を向上させるために主にＣｕ（２００）である。 （もっと読む）

【課題】面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とが混在する場合において、１つのマスクを用いて低消費電力に優れた半導体集積回路装置と高速動作に優れた半導体集積回路装置とを作り分けること。
【解決手段】図１（イ）：写真製版に使用するマスクの作成時に、高速動作や低消費に効く周辺回路部領域（１）を意図的にパターンが疎（２Ａ＜Ｂ）となるように形成し、パターンを密（２Ａ≧Ｂ）にするメモリ部領域（２）と区別する。図１（ロ）：絶縁膜５のマスクエッチにおいて、Ｏ₂（酸素）などのエッチング条件を変更する。これによって、パターンが密（２Ａ≧Ｂ）になっているメモリ部領域（２）とパターンが疎（２Ａ＜Ｂ）になっている周辺回路部領域（１）とでＣＤシフト量が別々に変更される。 （もっと読む）

【課題】 高歩留まりで製造できる構造の半導体装置を提供する。
【解決手段】 半導体装置１は、半導体基板１０上に設けられたローカル配線層１４（第１の配線層）、およびローカル配線層１４上に設けられたグローバル配線層１８（第２の配線層）を備えている。ローカル配線層１４およびグローバル配線層１８には、それぞれローカル配線２４（第１の配線）およびグローバル配線２８（第２の配線）が形成されており、グローバル配線２８の厚みはローカル配線２４の厚みよりも大きい。また、ローカル配線層１４およびグローバル配線層１８には、それぞれダミー配線３４（第１のダミー配線）およびダミー配線３８（第２のダミー配線）が形成されている。ここで、ダミー配線３４の幅は、ダミー配線３８の幅よりも小さい。 （もっと読む）

【課題】 少なくとも１つの窪みを有する第１領域と、前記少なくとも１つの窪みのアスペクト比とは異なるアスペクト比を有する窪みが複数個並んだ第２領域とを有する半導体構造に、低コストで銅の配線層を形成する方法を提供すること。
【解決手段】 本方法は、線幅の異なる２以上の溝を有する半導体構造に、第１の硫酸濃度を有するめっき液で銅の導電層を形成する第１工程と、前記第１の硫酸濃度より薄い第２の硫酸濃度を有するめっき液で、前記導電層上に更に導電層を積層する第２工程と、前記半導体構造上に成膜された銅の導電層を研磨する研磨工程とを有する。これにより、線幅の異なる２以上の溝を有する半導体構造に、低コストで銅の配線層を形成することができる。 （もっと読む）

【課題】ダマシン配線に含まれる不純物の濃度を低下させて、配線中の欠陥を低減させる事が可能な半導体装置の製造方法を提供する。
【解決手段】ウェハＷ上の層間絶縁膜１に幅が０．３μｍ以下の細幅配線溝１ａ及び幅が０．３μｍを超える太幅配線溝１ｂを形成する。層間絶縁膜１上にバリアメタル膜２及びシード膜３を形成する。その後、細幅配線溝１ａ全体に埋め込まれ、かつ太幅配線溝１ｂの一部に埋め込まれるように膜４を電解めっき法により形成する。太幅配線溝１ｂの他の部分に埋め込まれるように膜４よりも不純物濃度が低い膜５をスパッタ法により形成する。熱処理により膜４中の不純物を膜５中に拡散して、配線膜６を形成する。最後に層間絶縁膜１上の不要なバリアメタル膜２及び配線膜６を除去し、細幅配線と太幅配線を形成する。 （もっと読む）

【課題】デュアルゲート構造を有するＭＩＳ型トランジスタにおいて、デュアルゲートにおけるシリサイド部分の断線に起因する遅延の劣化を防止して、動作不良を防止できるようにする。
【解決手段】 半導体装置は、上部がシリサイド化されたゲート電極２２を有するＰ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００を備え、ゲート電極２２におけるＰ型ＭＯＳトランジスタ１００部分は、Ｐ型不純物が導入されたポリシリコンを含み、そのＮ型ＭＯＳトランジスタ２００部分は、Ｎ型不純物が導入されたポリシリコンを含む。Ｐ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００の互いのドレインは、シリサイド化されたポリシリコンを含む共有配線２３により接続されている。共有配線２３の線幅は、ゲート電極２２の線幅よりも大きくなるように設定されている。 （もっと読む）

【課題】セルの周辺領域における線状パターンのＣＤを減少させることができる半導体素子の製造方法を提供する。
【解決手段】セル領域及び周辺領域が画定された基板２００上にシリコン窒化膜２０１Ａを形成する工程、シリコン窒化膜上に反射防止膜としてシリコン酸窒化膜２０２Ａを形成する工程、セル領域では最終パターンの線幅Ｗ１Ａより広い幅Ｗ１を有し、周辺領域ではパターンの崩れの発生を抑える最小の線幅Ｗ２を有するようにシリコン酸窒化膜上にフォトレジストパターン２０３を形成する工程、フォトレジストパターンをエッチングマスクとしてシリコン酸窒化膜とシリコン窒化膜とをエッチングする処理を、残留するシリコン酸窒化膜２０２Ｂとシリコン窒化膜２０１Ｂとの線幅Ｗ１Ａ，Ｗ２Ｂがフォトレジストパターンの線幅Ｗ１，Ｗ２に比べて狭くなるまで行う工程、及び残留するシリコン窒化膜を過度エッチングする工程を含む。 （もっと読む）

【課題】 パターニングフリーの能動素子基板の提供。
【解決手段】 能動素子基板は、基板上に形成された能動素子１と、能動素子１上に形成された導電膜２とを有する。導電膜２は、能動素子１から出力された電気信号を有限範囲内に伝達する。 （もっと読む）