半導体装置およびその製造方法
【課題】 ボイドの移動経路となるバウンダリーが顕著に低減されるため、ＳＩＶ不良の発生を効果的に抑制することができ、信頼性の高い半導体装置を提供する。
【解決手段】 相対的に広幅の第２銅配線１１０，１２６の上面において、銅のグレインが数１０μｍ程度と非常に大きい。第２銅配線１１０，１２６の配線幅は０．３μｍ〜数１０μｍ程度であるので、第２銅配線１１０，１２６の上面において配線幅方向のバウンダリーが顕著に低減され、第２銅配線１１０，１２６とビア１１３との接続部分にボイドが集中・合一して大きなボイドが形成されることを抑制することができ、ＳＩＶの発生が効果的に抑制される。相対的に狭幅の第１銅配線１１１，１２７の面方位はＥＭ耐性を向上させるために主にＣｕ（１１１）であり、相対的に広幅の第２銅配線１１０，１２６の面方位はＳＩＶ耐性を向上させるために主にＣｕ（２００）である。
【解決手段】 相対的に広幅の第２銅配線１１０，１２６の上面において、銅のグレインが数１０μｍ程度と非常に大きい。第２銅配線１１０，１２６の配線幅は０．３μｍ〜数１０μｍ程度であるので、第２銅配線１１０，１２６の上面において配線幅方向のバウンダリーが顕著に低減され、第２銅配線１１０，１２６とビア１１３との接続部分にボイドが集中・合一して大きなボイドが形成されることを抑制することができ、ＳＩＶの発生が効果的に抑制される。相対的に狭幅の第１銅配線１１１，１２７の面方位はＥＭ耐性を向上させるために主にＣｕ（１１１）であり、相対的に広幅の第２銅配線１１０，１２６の面方位はＳＩＶ耐性を向上させるために主にＣｕ（２００）である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、銅配線を適用した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスにおいては、素子の高速動作性の要求からＣｕ配線が広く用いられる。このような半導体装置の例として多層銅配線構造を有する半導体装置が挙げられる（特許文献１、特許文献２）
【０００３】
図１０（ａ）に、従来のＣｕ配線の構造を示し、図１０（ｂ）に、その構造でのＣｕ配線の面方位の一例を示す。図１０は、銅配線の構造を模式的に示す図である。説明の都合上、縦横比を変更し、横方向を長くしている。図１０（ａ）において、シリコン基板１１上に、エッチングストッパー膜１２、配線層間絶縁膜１３が順に形成されている。エッチングストッパー膜１２および配線層間絶縁膜１３の一部が除去されており、その位置にＣｕ拡散防止のためのバリアメタル１５が形成され、バリアメタル１５上にＣｕ配線１６が形成されている。また、Ｃｕ配線１６上のビアホール層および該ビアホール層上に連続して形成されているＣｕ配線層、Ｃｕ配線の下に設けられているコンタクトホール層の図示は省略されている。
【０００４】
従来のシングルダマシンＣｕ配線構造の製造プロセスの一例を以下に示す。
【０００５】
まず、シリコン基板１１上に、たとえば、ＳｉＮ、ＳｉＣ、もしくはＳｉＣＮからなる配線溝のエッチングストッパー膜１２を成膜する。次に、エッチングストッパー膜１２上に、配線層間絶縁膜１３を成膜する。ここで、配線層間絶縁膜１３として低誘電率膜を使用する場合には、さらに、その上にＳｉＮもしくはＳｉＯ２などのハードマスクを成膜することもある。ついで、配線層間絶縁膜１３にフォトリソグラフィー技術およびエッチング技術により配線溝１４を形成する（図１１（ａ））。
【０００６】
次に、配線溝１４内に、ＰＶＤ技術などを用いて、バリアメタル膜１５（Ｔａ／ＴａＮ）を成膜し、ついでＣｕを成膜する。続いて、電解めっき技術を用いてＣｕめっきを行うことで配線溝１４内をＣｕで埋設し、グレイン成長のために１５０℃以上の温度でアニールを行う。次に、ＣＭＰ技術などを用いてＣｕ配線１６を形成する（図１１（ｂ））。
【０００７】
ついで、Ｃｕ配線１６上に、ＣＶＤ技術などを用いて、たとえば、ＳｉＮ、ＳｉＣ、ＳｉＣＮなどのＣｕ拡散防止用のバリア膜１７を成膜する。続いて、ビア層間絶縁膜１８を成膜する。ビア層間絶縁膜１８を形成した後、ビア層間絶縁膜１８にフォトリソグラフィー技術およびエッチング技術によりビアホール１９を形成する（図１１（ｃ））。
【０００８】
続いて、ビアホール１９内にＰＶＤ技術によって、Ｔａ／ＴａＮなどのバリアメタル膜２２を成膜し、次に、Ｃｕを成膜する。次に、電解めっき技術を用いてＣｕめっきを行うことで溝内をＣｕで埋設し、アニール等を行った後、ＣＭＰを行ってビア２１を形成する（図１１（ｄ））。
【０００９】
この後、図１１（ａ）〜図１１（ｂ）の工程を行うことで３層目の銅配線層が形成され、シングルダマシン構造のＣｕ配線が形成される（図１１（ｅ））。
【００１０】
【特許文献１】特開２００１−６８４７５号公報
【特許文献２】米国特許６２９１８８５号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の銅配線構造では、いわゆるStress Induced Void（以下ＳＩＶ）とよばれる現象が起こることがあり、かかる現象の抑制が求められていた。ＳＩＶとは、大きなボイドが形成される現象であり、特に、銅配線と、その上部に接続するビアプラグとの界面近傍において発生することが多い。ＳＩＶが発生すると、コンタクト不良や配線抵抗増加を引き起こし、半導体装置の信頼性を著しく低下させる要因となる。
【課題を解決するための手段】
【００１２】
こうしたＳＩＶの発生を抑制するため、本発明者は、ＳＩＶの発生するメカニズムを鋭意検討し、以下の推論を得るに至った。すなわち、銅配線中に発生したボイドは、バウンダリーに沿って移動することが可能である。このため、銅配線に応力が加わった場合、応力分布の状況に対応して、銅配線中の特定の部位に向けてボイドが移動する。したがって、銅配線構造では、銅配線と、その上部に接続するビアプラグとの界面近傍にボイドが集中・合一し、大きなボイドが形成されるに至る。以上がＳＩＶ発生のメカニズムと推察した。
【００１３】
本発明者が検討した結果、従来の銅配線構造においては、Ｃｕ（１１１）が多いことがわかった。この面方位を有するグレインは、グレインサイズが比較的小さいため、銅配線上面において、バウンダリーが比較的多数存在する。そのため、このバウンダリーに沿って、ボイドが配線とビアプラグとの界面近傍に移動し、ＳＩＶを引き起こす。そこで本発明者は、グレインサイズを大きくしバウンダリーを低減することで、ボイドの集中・合一を阻害し、ＳＩＶの抑制を図ることに想到した。以下、本発明の構成について説明する。
【００１４】
本発明によれば、半導体基板と、該半導体基板上に設けられた絶縁膜と、該絶縁膜中において同一水準に設けられた複数の銅配線と、を備える半導体装置であって、銅配線は、相対的に狭幅の第１銅配線と、相対的に広幅の第２銅配線と、を含み、第１銅配線の上面は、主として銅の（１１１）面により構成され、第２銅配線の上面は、主として銅の（２００）面により構成されていることを特徴とする半導体装置が提供される。
【００１５】
本発明においては、第２銅配線の上面が、グレインが大きくバウンダリー（グレインの境界）の数が少ない銅の（２００）面により構成される。上面が（２００）面となる銅グレインは、たとえば、数１０μｍ程度の大きさを有する。銅配線の幅は、通常、０．１μｍ〜数１０μｍ程度であるから、配線幅方向には、ほとんどバウンダリーが存在しない。このように、本発明によれば、ボイドの移動経路となるバウンダリーが顕著に低減されるため、ＳＩＶの発生が効果的に抑制される。また、第１銅配線の上面が、密度が高い銅の（１１１）面により構成される。そのため、本発明によれば、エレクトロマイグレーションが効果的に抑制される。
【００１６】
本発明によれば、半導体基板を用意し、該半導体基板上に絶縁膜を形成する工程と、絶縁膜を選択的に除去し、相対的に狭幅の第１配線溝と、相対的に広幅の第２配線溝とを形成する工程と、Ｔａターゲットを用い基板バイアスを印加せずに窒素雰囲気中でスパッタリング法による成膜を行うことで、第１配線溝の内壁にＴａ膜を形成するとともに第２配線溝の内壁にＴａＮ膜を形成する工程と、第１配線溝および第２配線溝を埋め込むように、めっき法により銅膜を形成する工程と、銅膜をアニールした後、配線溝外部の銅膜を除去することにより、第１配線溝中に第１銅配線を形成するとともに第２配線溝中に第２銅配線を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１７】
本発明においては、基板バイアスを印加せずに窒素雰囲気中でスパッタリング法による成膜を行うことで、第１配線溝の内壁に、銅の（１１１）面が形成されやすいＴａ膜と、第２配線溝の内壁に、銅の（２００）面が形成されやすいＴａＮ膜とを同一の工程で形成することができる。このため、上述した構造の銅配線構造が安定的に得られる。すなわち、狭幅の配線溝には（１１１）配向の銅膜が、広幅の配線溝には（２００）配向の銅膜が設けられた銅配線構造を安定的に形成することができる。
【００１８】
本発明において、（１１１）配向の銅とは、上面の面方位が（１１１）の銅のことをいい、（２００）配向の銅とは、上面の面方位が（２００）の銅のことをいう。
【００１９】
本発明によれば、半導体基板を用意し、該半導体基板上に絶縁膜を形成する工程と、絶縁膜を選択的に除去し、相対的に狭幅の第１配線溝と、相対的に広幅の第２配線溝とを形成する工程と、絶縁膜の上面全面にめっき膜を形成するめっき工程と、めっき膜をアニールした後、配線溝外部のめっき膜を除去することにより、第１配線溝中に第１銅配線を形成するとともに第２配線溝中に第２銅配線を形成する工程と、を含み、めっき工程は、相対的に低い成膜速度で第１配線溝に第１銅膜を埋設した後に、相対的に高い成膜速度で第２配線溝に第２銅膜を埋設することを特徴とする半導体装置の製造方法が提供される。
【００２０】
本発明においては、相対的に低い成膜速度で第１配線溝に第１銅膜を埋設した後に、相対的に高い成膜速度で第２配線溝に第２銅膜を埋設することで、第１配線溝における銅の（１１１）面の形成と第２配線溝における銅の（２００）面の形成とを連続した工程で形成することができる。このため、上述した構造の銅配線構造が安定的に得られる。すなわち、狭幅の配線溝には（１１１）配向の銅膜が、広幅の配線溝には（２００）配向の銅膜が設けられた銅配線構造を安定的に形成することができる。
【発明の効果】
【００２１】
本発明によれば、ボイドの移動経路となるバウンダリーが顕著に低減されるため、ＳＩＶ不良の発生を効果的に抑制することができ、信頼性の高い半導体装置が提供される。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、以下の実施の形態において、面方位とは銅配線の上面の面方位であるとする。さらに、以下の実施の形態において、一つの層間絶縁膜中には２つの銅配線が図示されているが、実際には多くの銅配線が設けられている。
【００２３】
第１の実施の形態
図１（ａ）は、本実施形態に係る半導体装置１００の構造を説明するための断面図であり、図１（ｂ）は、半導体装置１００の銅配線の面方位を説明するための断面図である。
【００２４】
図１（ａ）に示すように、半導体装置１００は、シリコン基板などの半導体基板１０２上に、第１層から第３層で構成される多層銅配線が設けられたシングルダマシン構造を有する。第１層の第２銅配線１１０と第１銅配線１１１は、エッチングストッパー膜１０４上の層間絶縁膜１０８に設けられた第２配線溝１０３と第１配線溝１０５の内部に銅膜が埋設された構成をとっている。層間絶縁膜１０８と第２銅配線１１０および第１銅配線１１１との間には、それぞれＣｕの拡散を防止するためのバリアメタル１０６とバリアメタル１０７が介在している。第２銅配線１１０の上部には第２層を構成するビア１１３が接続されている。第３層は第１層と同様の構造を有し、第２層の上に構成されている。第３層の第２銅配線１２６の下部にはビア１１３が接続されている。第２銅配線１１０と第１銅配線１１１とは層間絶縁膜１０８中において同一水準に設けられている。
【００２５】
エッチングストッパー膜１０４は、配線溝のエッチング阻止膜としての機能を有し、たとえば、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＮなどにより構成される。
【００２６】
層間絶縁膜１０８は、たとえば、ＳｉＯ２、または、ＳｉＯＦ、ＳｉＯＣ、ＭＳＱ（Methyl Silses Quioxane）などの低誘電率膜などにより構成される。
【００２７】
バリアメタル１０６およびバリアメタル１２０は、ＴａＮ膜により構成され、それぞれ、第２配線溝１０３の内壁および第２配線溝１２５の内壁を覆うように形成されている。また、バリアメタル１０６およびバリアメタル１２０の上に、第２銅配線１１０および第２銅配線１２６が形成される。
【００２８】
本発明は、相対的に狭幅の第１銅配線については、上面を、主として銅の（１１１）面により構成し、相対的に広幅の第２銅配線については、上面を、主として銅の（２００）面により構成するものである。本実施形態における第２銅配線１１０および第２銅配線１２６が、上記広幅の配線に該当する。また、第１銅配線１１１および第１銅配線１２７が上記狭幅の配線に該当する。
第２銅配線１１０および第２銅配線１２６は、以下の条件を満たす。ここで、ビア１１３の径をｒ、第２銅配線１１０および第２銅配線１２６の幅をＤ、第２銅配線１１０および第２銅配線１２６の高さをＣとする。また、Ｃ／Ｄをアスペクト比と定義する。
（i）配線幅Ｄは０．３μｍ以上
（ii）３ｒ<Ｄ
（iii）Ｃ／Ｄ<０．５
一方、第１銅配線１１１および第１銅配線１２７は、以下の条件を満たす。
（i）配線幅は０．３μｍ未満
【００２９】
ここで、第２銅配線１１０、第１銅配線１１１、第２銅配線１２６、および第１銅配線１２７のそれぞれの上面のＣｕの面方位は、ＥＢＳＰ（Electron Back Scattering Pattern）法を用いることによって解析することができる。
【００３０】
バリアメタル１０７およびバリアメタル１２１は、Ｔａ膜により構成され、それぞれ、第１配線溝１０５の内壁、第１配線溝１２９の内壁を覆うように形成されている。また、バリアメタル１０７およびバリアメタル１２１の上に、第１銅配線１１１および第１銅配線１２７が形成される。
【００３１】
第２銅配線１１０の上面および第２銅配線１２６の上面は、グレインが数１０μｍ程度と非常に大きく、配線幅は０．３μｍ〜数１０μｍ程度なので、配線幅方向のバウンダリーが少ない。そのため、ＳＩＶ不良の発生を抑制することができる。ＳＩＶ不良とは、たとえば、太幅の銅配線（ビア径の約３倍以上の幅）において、ストレスによって、銅配線中に生じたボイドがグレインバウンダリーを伝ってビア直下に集まり、大きなボイドを形成し、ビアと配線との間の導通不良を引き起こすものである。グレインが大きく、バウンダリーが少ない銅として、面方位が（２００）である銅が用いられ、第２銅配線１１０の上面および第２銅配線１２６の上面は、主として、Ｃｕ（２００）面により構成される。
【００３２】
第１銅配線１１１の上面および第１銅配線１２７の上面は、主として、Ｃｕ（１１１）面により構成され、配線を構成するＣｕグレインのサイズは０．１μｍ以下である。ここで、（１１１）は、稠密に配列される面方位である。そのため、第１銅配線１１１および第１銅配線１２７は、Ｃｕ（２００）面などにより構成される銅配線と比較して密度が大きくなる。したがって、エレクトロマイグレーション耐性を向上させることができる。
【００３３】
以下、図２から図６を用いて、本実施形態に係る半導体装置１００の製造工程を説明する。
【００３４】
まず、半導体基板１０２上に、エッチングストッパー膜１０４を成膜し、その上に層間絶縁膜１０８を成膜する（図２（ａ））。ここで、半導体基板上にトランジスタを形成する工程については図示を省略する。
【００３５】
次に、層間絶縁膜１０８に、フォトリソグラフィー技術およびエッチング技術を用いて、相対的に幅広の第２配線溝１０３および相対的に幅狭の第１配線溝１０５を形成する（図２（ｂ））。
【００３６】
ついで、層間絶縁膜１０８上と、第２配線溝１０３の内壁および第１配線溝１０５の内壁とに、バリアメタル１０６（ＴａＮ膜）とバリアメタル１０７（Ｔａ膜）を成膜する。本実施形態では、成膜方法としてスパッタリング法を用い、Ｔａをターゲットとして窒素ガス雰囲気中で成膜を行う。次に、銅のシード層（不図示）を形成する。ここで、バリアメタル１０６およびバリアメタル１０７を形成する際には、半導体基板１０２へはバイアスが印加されない。本発明者の知見によると、基板へのバイアスが無印加であるときには、相対的に狭幅の第１配線溝１０５には窒素が入りにくくなり、第１配線溝１０５に形成されるバリアメタル１０７は、主としてＴａ膜により構成されることとなる。一方、第１配線溝１０５と比較して相対的に広幅の第２配線溝１０３には窒素が入りやすいため、第２配線溝１０３に形成されるバリアメタル１０６は、主としてＴａＮ膜により構成されることとなる（図２（ｃ））。本発明者が検討した結果、Ｔａ膜上には、（１１１）配向の銅膜が形成される傾向が強いことがわかった。また、本発明者は、検討の結果、主としてＴａＮ膜により構成されるバリアメタル１０６上においては、めっき法などにより成膜された銅膜はアニ−ル処理によって面方位が（２００）になりやすいとの知見を得た。これは、ＴａＮ膜はアモルファスに近いので、その上に形成される銅膜もアモルファス状となり、銅膜をアニ−ル処理した後に面方位が（２００）になる銅膜が形成されやすくなることによるものと推察される。
【００３７】
次に、電解めっき技術を用いて、層間絶縁膜１０８の上面全面とバリアメタル１０６およびバリアメタル１０７上とに銅をめっきする。本実施形態においては、最初に低電流を比較的長時間流して銅をめっきし、次に低電流とは逆向きに電流を短時間流して逆エッチングをし、ついで、高電流を比較的短時間流して銅をめっきする方法が用いられる。
【００３８】
本実施形態においては、最初に１アンペア程度の低電流を１１０秒間程度流す。こうすることにより、狭幅の第１配線溝１０５に第１銅膜１４４を埋設する。このとき、広幅の第２配線溝１０３には、銅膜１４２が第２配線溝１０３の表層近傍に薄くめっきされるが、第２配線溝１０３が埋まるまでには至らない（図３（ａ））。次に、逆エッチングをするために、６．３２アンペア程度の電流を低電流の向きとは逆方向に１．５秒間程度流す。ついで、３０アンペア程度の高電流を低電流と同じ方向に１３秒間流す。こうすることにより、広幅の第２配線溝１０３を第２銅膜１４３で完全に埋設する（図３（ｂ））。最初に低電流を用いて、相対的に低い成膜速度でめっきすることで、狭幅の第１配線溝１０５にアニール処理の際に面方位が（１１１）になりやすい第１銅膜１４４が形成される。また、高電流を用いて、相対的に高い成膜速度でめっきすることで、太幅の第２配線溝１０３に第２銅膜１４３が埋設される。このとき、成膜速度が高いため、第２銅膜１４３には不純物が取り込まれにくい。このため、アニール処理後に、グレインが巨大になるとともに、面方位が（２００）になりやすい銅膜が形成される。低電流を流す際の積算電流値と高電流を流す際の積算電流値とを比較すると、高電流を流す際の積算電流値の方が大きい。ここで、積算電流値とは、電流値と電流を流した時間との積のことである。
【００３９】
次に、１５０℃以上の温度で第２銅膜１４３に対してアニールを行い、グレインを成長させるとともに上面の面方位を（２００）にする。こうすることにより、第２配線溝１０３を埋設する第２銅膜１４３の上面の銅は、数１０μｍ程度の巨大なグレインを有する。そのため、第２銅膜１４３のバウンダリーは少ない。次に、ＣＭＰにより、第２配線溝１０３および第１配線溝１０５の外部の銅膜を除去する。こうすることにより、第２銅配線１１０および第１銅配線１１１を形成する（図３（ｃ））。ここで、第２銅配線１１０の上面を構成する銅は、数１０μｍ程度の巨大なグレインを有するので、第２銅配線１１０の配線幅方向のバウンダリーは少ない。
【００４０】
次に、エッチングストッパー膜１１２を成膜し、その上にビア層間絶縁膜１１６を成膜する（図３（ｄ））。
【００４１】
ついで、ビア層間絶縁膜１１６内に、フォトリソグラフィー技術およびエッチング技術を用いてビアホール１１５を形成する（図４（ａ））。
【００４２】
続いて、ビアホール１１５内に、主としてＴａ膜により構成されるバリアメタル１１４を成膜する（図４（ｂ））。本実施形態では、成膜方法としてスパッタリング法を用い、Ｔａをターゲットとして成膜を行う。次に、Ｃｕシード層（不図示）を成膜する。
【００４３】
次に、電解めっき技術を用いて、Ｃｕめっきを行うことでビアホール１１５内をＣｕで埋設し、アニール処理を行った後、ＣＭＰを行ってビア１１３を形成する（図４（ｃ））。アニール処理後、ビア１１３を構成する銅の上面の面方位は主に（１１１）となる。
【００４４】
次に、エッチングストッパー膜１１８を成膜し、その上に層間絶縁膜１２４を成膜する（図５（ａ））。
【００４５】
ついで、層間絶縁膜１２４に、フォトリソグラフィー技術およびエッチング技術により、相対的に広幅の第２配線溝１２５および相対的に狭幅の第１配線溝１２９を形成する（図５（ｂ））。
【００４６】
続いて、第１層を形成する工程と同様に、層間絶縁膜１２４上と、第２配線溝１２５の内壁および第１配線溝１２９の内壁とに、バリアメタル１２０（ＴａＮ膜）とバリアメタル１２１（Ｔａ膜）を成膜する。成膜方法としては、窒素ガス雰囲気中でＴａをターゲットとしたスパッタリング法が用いられる。次に、銅のシード層（不図示）を成膜する。ここで、バリアメタル１２０およびバリアメタル１２１が形成される際には、第１層を形成する工程と同様に、半導体基板１０２へのバイアスが印加されない（図５（ｃ））。このとき、第１層同様、相対的に広幅の第２配線溝１２５内に形成されるバリアメタル１２０は、主としてＴａＮ膜により構成されることとなる。一方、相対的に狭幅の第１配線溝１２９内に形成されるバリアメタル１２１は、主としてＴａ膜により構成されることとなる。
【００４７】
次に、第１層を形成する工程と同様の電解めっき技術を用いて、銅膜１４７、第２銅膜１４６および第１銅膜１４８を形成する（図６（ａ））。ついで、第２銅膜１４６に１５０℃以上の温度でアニ−ルを行って、第２銅膜１４６を構成する銅のグレインを成長させるとともに上面の面方位を（２００）にする。次に、ＣＭＰを行って、第２配線溝１２５および第１配線溝１２９の外部の銅膜を除去する。こうすることにより、第１銅配線１２７よりも相対的に広幅の第２銅配線１２６および第２銅配線１２６よりも相対的に狭幅の第１銅配線１２７を形成する（図６（ｂ））。ここで、第２銅配線１２６の上面の銅は、数１０μｍ程度の巨大なグレインを有する。また、第２銅配線の幅は０．３μｍ〜数１０μｍ程度である。そのため、第２銅配線１２６の配線幅方向のバウンダリーは少ない。
【００４８】
次に、層間絶縁膜１２４、第２銅配線１２６、および第１銅配線１２７の上に、エッチングストッパー膜１２８を形成する（図６（ｃ））。
【００４９】
以上のプロセスにより、半導体装置１００が完成する。
【００５０】
以下、本実施形態に係る半導体装置１００およびその製造方法の効果について説明する。
【００５１】
本実施形態においては、相対的に広幅の第２銅配線１１０および第２銅配線１２６の上面において、銅のグレインが数１０μｍ程度と非常に大きい。第２銅配線１１０および第２銅配線１２６の配線幅は０．３μｍ〜数１０μｍ程度であるので、第２銅配線１１０および第２銅配線１２６の上面において配線幅方向のバウンダリーは少ない。このため、ボイドの移動経路となるバウンダリーが顕著に低減されるため、第２銅配線１１０および第２銅配線１２６とビア１１３との接続部分にボイドが集中・合一し、大きなボイドが形成されることを抑制することができる。したがって、ＳＩＶの発生が効果的に抑制される。
【００５２】
一般に、相対的に広幅の第２銅配線１１０および第２銅配線１２６においてはＳＩＶ不良が問題となる一方、相対的に狭幅の第１銅配線１１１および第１銅配線１２７においては、ＳＩＶよりもむしろエレクトロマイグレーションの発生が問題となる。ここで、本実施形態によれば、狭幅の銅配線が抱える問題と広幅の銅配線が抱える問題とを同時に解決できる。すなわち、本実施形態では、上記製造方法により、広幅の配線溝に（２００）配向の銅配線を形成するとともに、狭幅の配線溝に（１１１）配向の銅配線を形成している。これにより、広幅の銅配線（第２銅配線１１０および第２銅配線１２６）におけるＳＩＶ不良の発生を抑制することができ、狭幅の銅配線（第１銅配線１１１および第１銅配線１２７）におけるエレクトロマイグレーションの発生を抑制することができる。
【００５３】
また、本実施形態においては、半導体基板へのバイアスを印加せずに、層間絶縁膜１０８上と、第２配線溝１０３の内壁および第１配線溝１０５の内壁とに、バリアメタル１０６（ＴａＮ膜）とバリアメタル１０７（Ｔａ膜）とを同一工程で成膜する。本実施形態では、成膜方法としてスパッタリング法を用い、Ｔａをターゲットとして窒素ガス雰囲気中で成膜を行う。ここで、本発明者の知見によると、相対的に狭幅の配線溝（第１配線溝１０５および第１配線溝１２９）には窒素が入りにくく、Ｔａにより構成されるバリアメタル１０７およびバリアメタル１２１が形成されやすい。また、Ｔａ膜上には、（１１１）配向の銅膜が形成されやすく、アニール処理後、面方位が（１１１）となる銅膜が形成されやすいことが知られている。したがって、第１銅配線１１１および第１銅配線１２７におけるエレクトロマイグレーションの発生を抑制することができる。すなわち、密度が高い、面方位が（１１１）である銅によって構成される銅配線は、高いエレクトロマイグレーション耐性を有するからである。一方、本発明者の知見によると、相対的に広幅の配線溝（第２配線溝１０３および第２配線溝１２５）には窒素が入り込みやすく、主としてＴａＮにより構成されるバリアメタル１０６およびバリアメタル１２０が形成されやすい。また、ＴａＮ膜上には、（２００）配向の銅膜が形成されやすい。ここで、ＴａＮ膜の結晶構造はアモルファスに近いので、その上に形成される銅膜もアモルファス状となりやすいと考えられる。そのため、ＴａＮ膜上には、アニール処理後、面方位が（２００）となる銅膜が形成されやすいと考えられるからである。したがって、広幅の銅配線（第２銅配線１１０および第２銅配線１２６）におけるＳＩＶ不良の発生を抑制することができる。すなわち、銅のグレインが数１０μｍ程度と大きく、配線幅が０．３μｍ〜数１０μｍ程度であるため、配線幅方向のバウンダリーが少ないからである。
【００５４】
また、本実施形態においては、複数の段階にわたる電解めっき技術を用いている。まず、低電流めっきにより、狭幅の配線溝（第１配線溝１０５および第１配線溝１２９）は、第１銅膜１４４および第１銅膜１４８で完全に埋設され、広幅の配線溝（第２配線溝１０３および第２配線溝１２５）は、配線溝の表層近傍に銅膜１４２および銅膜１４７が薄く形成される。短時間の逆エッチングを経た後、高電流めっきにより、相対的に広幅の配線溝は第２銅膜１４３および第２銅膜１４６で完全に埋設される。最初に低電流めっきを用いることで、狭幅の配線溝には、（１１１）配向の銅膜を形成することができる。また、高電流を用いて、成膜速度を高くして、めっきすることで、不純物が取り込まれにくくなる。ここで、不純物とは、たとえば、めっき液中のレベラーおよびキャリアなどに含まれるＣ（炭素）、Ｓ（硫黄）、Ｏ（酸素）などのことをいう。そのため、広幅の配線溝には、（２００）配向の銅膜を形成することができる。第２銅膜１４３および第２銅膜１４６が形成された後にアニール処理を行い、ＣＭＰを用いて配線溝外部の銅膜を除去する。こうすることにより、狭幅の銅配線（第１銅配線１１１および第１銅配線１２７）におけるエレクトロマイグレーションの発生を抑制することができる。また、広幅の銅配線（第２銅配線１１０および第２銅配線１２６）におけるＳＩＶの発生を抑制することができる。
【００５５】
第２の実施の形態
図７は、半導体装置１００の製造方法の他の一例を説明するための工程断面図である。本実施形態において、相対的に広幅の配線溝、相対的に狭幅の配線溝、アスペクト比、およびビアの径と相対的に広幅の配線溝の幅の定義は、第１の実施の形態と同様とする。
【００５６】
まず、第１の実施形態において説明した図２（ｂ）の工程の後に、層間絶縁膜１０８上と第２配線溝１０３の内壁および第１配線溝１０５の内壁とに、バリアメタル１３６（Ｔａ膜）を成膜する。本実施形態では、成膜方法としてスパッタリング法を用い、Ｔａをターゲットとして窒素ガス雰囲気中で成膜を行う。次に、銅のシード層（不図示）が形成される。ついで、電解めっき技術により、シード層の上から銅膜１３０および銅膜１３９が成膜される（図７（ａ））。ここで、第１配線溝１０５は、（１１１）配向の銅膜１３９によって完全に埋設される。一方、相対的に広幅の第２配線溝１０３においては、配線溝の半分程度の深さが銅膜１３０によって埋められる。ここで、第２配線溝１０３における銅膜１３０の膜厚をｔ１とする。
【００５７】
次に、Ｃｕスパッタチャンバ内において、バイアススパッタ銅層１３２が形成される。本実施形態においては、成膜方法としてスパッタリング法を用い、半導体基板１０２にバイアスを印加し、スパッタ成長表面をアルゴンイオンで照射しながら成膜を行う。こうすることにより、銅膜１３０の上にバイアススパッタ銅層１３２が形成される。ここで、バイアススパッタ銅層１３２の膜厚をｔ２とし、ｔ２がｔ１より大きくなるようにバイアススパッタ銅層１３２が形成される。すなわちｔ２>ｔ１となるように、バイアススパッタ銅層１３２が形成される（図７（ｂ））。
【００５８】
ついで、結晶制御のために、バイアススパッタ銅層１３２および銅膜１３０に、アルゴン雰囲気中、温度４００℃の条件下で３０分間の熱処理が行われる。熱処理により、バイアススパッタ銅層１３２および銅膜１３０の面方位が（２００）になるとともに、数１００μｍ程度の巨大なグレインが形成される。こうすることにより、グレインが大きく、バウンダリーの数が少ない、（２００）配向の単結晶の銅膜１３４を形成することができる。また、銅膜１３９には、１５０℃程度の温度でアニール処理が行われる。アニール処理後、銅膜１３９を構成する銅の上面の面方位は主に（１１１）となる（図７（ｃ））。
【００５９】
続いて、ＣＭＰなどを用いて、第２配線溝１０３および第１配線溝１０５の外部の銅を除去する。こうすることにより、第２銅配線１３８および第１銅配線１４０を形成することができる（図７（ｄ））。ここで、第２銅配線１３８の上面を構成する銅は、数１００μｍ程度の巨大なグレインを有するので、第２銅配線１３８の配線幅方向のバウンダリーは少ない。
【００６０】
次に、第１の実施の形態で説明した図３（ｄ）から図６（ｃ）までの工程のうち、銅配線の形成を本実施形態で説明した方法で行うことにより半導体装置１００を完成することができる。
【００６１】
本実施形態において、バリアメタルとしてＴａ膜を成膜する形態について説明したが、Ｗ膜、Ｔｉ膜、Ｎｂ膜など他のバリアメタル膜であってもよい。
【００６２】
以下、本実施形態に係る半導体装置の製造方法の効果について説明する。
【００６３】
本実施形態において、銅膜１３０とバイアススパッタ銅層１３２に４００℃程度の熱処理を施す。そのため、バイアススパッタ銅層１３２および銅膜１３０において、銅のグレインが大きくなるとともに、銅の面方位が（２００）に変化する。こうすることにより、バウンダリーの数が少ない単結晶の銅膜１３４を形成することができる。そのため、第２銅配線１３８における配線の低抵抗化およびエレクトロマイグレーション耐性の向上を可能にすることができる。
【００６４】
また、第１の実施形態同様、相対的に広幅の第２銅配線１３８において、銅配線とビアとの接続部分にボイドが集中することが原因となって起こるＳＩＶ不良の発生を抑制することができる。さらに、狭幅の第１銅配線１４０においてＳＩＶ不良の発生を抑制するとともに、エレクトロマイグレーションの発生を抑制することができる。
【００６５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６６】
たとえば、上記実施形態においては、シングルダマシン構造を有する半導体装置１００について説明したが、デュアルダマシン構造を有する半導体装置について用いてもよい。
【００６７】
また、上記第１の実施形態において、銅配線を複数の段階にわたる電解めっき技術によって形成する際に、低電流を流す段階と、高電流を流す段階との間に逆向きに電流を流す段階を設けていたが、この段階は省略してもよい。
【実施例】
【００６８】
実施例１
第１の実施形態と同様の方法を用いて、相対的に狭幅の配線溝にはＴａ膜を形成し、相対的に広幅の配線溝にはＴａＮ膜を形成した。また、低電流を用いためっきにより、狭幅の配線溝に銅膜を埋設し、高電流を用いためっきにより、広幅の配線溝に銅膜を埋設した。広幅の配線溝には、幅が１０μｍの相対的に広幅の第２銅配線、狭幅の配線溝には、幅が０．２μｍの相対的に狭幅の第１銅配線を含む多層銅配線構造を作製した。第１銅配線の大部分は、（１１１）面配向および（５１１）面配向であった。また、ＥＢＳＰ法を用いて確認したところ、第２銅配線の大部分は、（２００）面配向であった。
【００６９】
図８に、幅が１０μｍの配線溝に形成された第２銅配線の構造を示すＦＩＢＳＥＭ写真を示す。図８中、矢印で示した部分をＥＢＳＰ法を用いて撮影した写真が図９である。図９に示すように、本実施例において、第２銅配線の大部分は、（２００）面配向であることがわかった。
【図面の簡単な説明】
【００７０】
【図１】実施の形態に係る半導体装置の構造を模式的に示した断面図である。
【図２】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図３】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図４】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図５】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図６】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図７】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図８】実施例に係る半導体装置の構造を示した写真である。
【図９】実施例に係る半導体装置の構造を示した写真である。
【図１０】従来の技術に係る半導体装置の構造を模式的に示した断面図である。
【図１１】従来の技術に係る半導体装置の製造工程を模式的に示した断面図である。
【符号の説明】
【００７１】
１００ 半導体装置
１０２ 半導体基板
１０３ 第２配線溝
１０４ エッチングストッパー膜
１０５ 第１配線溝
１０６ バリアメタル
１０７ バリアメタル
１０８ 層間絶縁膜
１１０ 第２銅配線
１１１ 第１銅配線
１１２ エッチングストッパー膜
１１３ ビア
１１４ バリアメタル
１１５ ビアホール
１１６ ビア層間絶縁膜
１１８ エッチングストッパー膜
１２０ バリアメタル
１２１ バリアメタル
１２４ 層間絶縁膜
１２５ 第２配線溝
１２６ 第２銅配線
１２７ 第１銅配線
１２８ エッチングストッパー膜
１２９ 第１配線溝
１３０ 銅膜
１３２ バイアススパッタ銅層
１３４ 銅膜
１３６ バリアメタル
１３８ 第２銅配線
１３９ 銅膜
１４０ 第１銅配線
１４２ 銅膜
１４３ 第２銅膜
１４４ 第１銅膜
１４６ 第２銅膜
１４７ 銅膜
１４８ 第１銅膜
【技術分野】
【０００１】
本発明は、銅配線を適用した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスにおいては、素子の高速動作性の要求からＣｕ配線が広く用いられる。このような半導体装置の例として多層銅配線構造を有する半導体装置が挙げられる（特許文献１、特許文献２）
【０００３】
図１０（ａ）に、従来のＣｕ配線の構造を示し、図１０（ｂ）に、その構造でのＣｕ配線の面方位の一例を示す。図１０は、銅配線の構造を模式的に示す図である。説明の都合上、縦横比を変更し、横方向を長くしている。図１０（ａ）において、シリコン基板１１上に、エッチングストッパー膜１２、配線層間絶縁膜１３が順に形成されている。エッチングストッパー膜１２および配線層間絶縁膜１３の一部が除去されており、その位置にＣｕ拡散防止のためのバリアメタル１５が形成され、バリアメタル１５上にＣｕ配線１６が形成されている。また、Ｃｕ配線１６上のビアホール層および該ビアホール層上に連続して形成されているＣｕ配線層、Ｃｕ配線の下に設けられているコンタクトホール層の図示は省略されている。
【０００４】
従来のシングルダマシンＣｕ配線構造の製造プロセスの一例を以下に示す。
【０００５】
まず、シリコン基板１１上に、たとえば、ＳｉＮ、ＳｉＣ、もしくはＳｉＣＮからなる配線溝のエッチングストッパー膜１２を成膜する。次に、エッチングストッパー膜１２上に、配線層間絶縁膜１３を成膜する。ここで、配線層間絶縁膜１３として低誘電率膜を使用する場合には、さらに、その上にＳｉＮもしくはＳｉＯ２などのハードマスクを成膜することもある。ついで、配線層間絶縁膜１３にフォトリソグラフィー技術およびエッチング技術により配線溝１４を形成する（図１１（ａ））。
【０００６】
次に、配線溝１４内に、ＰＶＤ技術などを用いて、バリアメタル膜１５（Ｔａ／ＴａＮ）を成膜し、ついでＣｕを成膜する。続いて、電解めっき技術を用いてＣｕめっきを行うことで配線溝１４内をＣｕで埋設し、グレイン成長のために１５０℃以上の温度でアニールを行う。次に、ＣＭＰ技術などを用いてＣｕ配線１６を形成する（図１１（ｂ））。
【０００７】
ついで、Ｃｕ配線１６上に、ＣＶＤ技術などを用いて、たとえば、ＳｉＮ、ＳｉＣ、ＳｉＣＮなどのＣｕ拡散防止用のバリア膜１７を成膜する。続いて、ビア層間絶縁膜１８を成膜する。ビア層間絶縁膜１８を形成した後、ビア層間絶縁膜１８にフォトリソグラフィー技術およびエッチング技術によりビアホール１９を形成する（図１１（ｃ））。
【０００８】
続いて、ビアホール１９内にＰＶＤ技術によって、Ｔａ／ＴａＮなどのバリアメタル膜２２を成膜し、次に、Ｃｕを成膜する。次に、電解めっき技術を用いてＣｕめっきを行うことで溝内をＣｕで埋設し、アニール等を行った後、ＣＭＰを行ってビア２１を形成する（図１１（ｄ））。
【０００９】
この後、図１１（ａ）〜図１１（ｂ）の工程を行うことで３層目の銅配線層が形成され、シングルダマシン構造のＣｕ配線が形成される（図１１（ｅ））。
【００１０】
【特許文献１】特開２００１−６８４７５号公報
【特許文献２】米国特許６２９１８８５号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の銅配線構造では、いわゆるStress Induced Void（以下ＳＩＶ）とよばれる現象が起こることがあり、かかる現象の抑制が求められていた。ＳＩＶとは、大きなボイドが形成される現象であり、特に、銅配線と、その上部に接続するビアプラグとの界面近傍において発生することが多い。ＳＩＶが発生すると、コンタクト不良や配線抵抗増加を引き起こし、半導体装置の信頼性を著しく低下させる要因となる。
【課題を解決するための手段】
【００１２】
こうしたＳＩＶの発生を抑制するため、本発明者は、ＳＩＶの発生するメカニズムを鋭意検討し、以下の推論を得るに至った。すなわち、銅配線中に発生したボイドは、バウンダリーに沿って移動することが可能である。このため、銅配線に応力が加わった場合、応力分布の状況に対応して、銅配線中の特定の部位に向けてボイドが移動する。したがって、銅配線構造では、銅配線と、その上部に接続するビアプラグとの界面近傍にボイドが集中・合一し、大きなボイドが形成されるに至る。以上がＳＩＶ発生のメカニズムと推察した。
【００１３】
本発明者が検討した結果、従来の銅配線構造においては、Ｃｕ（１１１）が多いことがわかった。この面方位を有するグレインは、グレインサイズが比較的小さいため、銅配線上面において、バウンダリーが比較的多数存在する。そのため、このバウンダリーに沿って、ボイドが配線とビアプラグとの界面近傍に移動し、ＳＩＶを引き起こす。そこで本発明者は、グレインサイズを大きくしバウンダリーを低減することで、ボイドの集中・合一を阻害し、ＳＩＶの抑制を図ることに想到した。以下、本発明の構成について説明する。
【００１４】
本発明によれば、半導体基板と、該半導体基板上に設けられた絶縁膜と、該絶縁膜中において同一水準に設けられた複数の銅配線と、を備える半導体装置であって、銅配線は、相対的に狭幅の第１銅配線と、相対的に広幅の第２銅配線と、を含み、第１銅配線の上面は、主として銅の（１１１）面により構成され、第２銅配線の上面は、主として銅の（２００）面により構成されていることを特徴とする半導体装置が提供される。
【００１５】
本発明においては、第２銅配線の上面が、グレインが大きくバウンダリー（グレインの境界）の数が少ない銅の（２００）面により構成される。上面が（２００）面となる銅グレインは、たとえば、数１０μｍ程度の大きさを有する。銅配線の幅は、通常、０．１μｍ〜数１０μｍ程度であるから、配線幅方向には、ほとんどバウンダリーが存在しない。このように、本発明によれば、ボイドの移動経路となるバウンダリーが顕著に低減されるため、ＳＩＶの発生が効果的に抑制される。また、第１銅配線の上面が、密度が高い銅の（１１１）面により構成される。そのため、本発明によれば、エレクトロマイグレーションが効果的に抑制される。
【００１６】
本発明によれば、半導体基板を用意し、該半導体基板上に絶縁膜を形成する工程と、絶縁膜を選択的に除去し、相対的に狭幅の第１配線溝と、相対的に広幅の第２配線溝とを形成する工程と、Ｔａターゲットを用い基板バイアスを印加せずに窒素雰囲気中でスパッタリング法による成膜を行うことで、第１配線溝の内壁にＴａ膜を形成するとともに第２配線溝の内壁にＴａＮ膜を形成する工程と、第１配線溝および第２配線溝を埋め込むように、めっき法により銅膜を形成する工程と、銅膜をアニールした後、配線溝外部の銅膜を除去することにより、第１配線溝中に第１銅配線を形成するとともに第２配線溝中に第２銅配線を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１７】
本発明においては、基板バイアスを印加せずに窒素雰囲気中でスパッタリング法による成膜を行うことで、第１配線溝の内壁に、銅の（１１１）面が形成されやすいＴａ膜と、第２配線溝の内壁に、銅の（２００）面が形成されやすいＴａＮ膜とを同一の工程で形成することができる。このため、上述した構造の銅配線構造が安定的に得られる。すなわち、狭幅の配線溝には（１１１）配向の銅膜が、広幅の配線溝には（２００）配向の銅膜が設けられた銅配線構造を安定的に形成することができる。
【００１８】
本発明において、（１１１）配向の銅とは、上面の面方位が（１１１）の銅のことをいい、（２００）配向の銅とは、上面の面方位が（２００）の銅のことをいう。
【００１９】
本発明によれば、半導体基板を用意し、該半導体基板上に絶縁膜を形成する工程と、絶縁膜を選択的に除去し、相対的に狭幅の第１配線溝と、相対的に広幅の第２配線溝とを形成する工程と、絶縁膜の上面全面にめっき膜を形成するめっき工程と、めっき膜をアニールした後、配線溝外部のめっき膜を除去することにより、第１配線溝中に第１銅配線を形成するとともに第２配線溝中に第２銅配線を形成する工程と、を含み、めっき工程は、相対的に低い成膜速度で第１配線溝に第１銅膜を埋設した後に、相対的に高い成膜速度で第２配線溝に第２銅膜を埋設することを特徴とする半導体装置の製造方法が提供される。
【００２０】
本発明においては、相対的に低い成膜速度で第１配線溝に第１銅膜を埋設した後に、相対的に高い成膜速度で第２配線溝に第２銅膜を埋設することで、第１配線溝における銅の（１１１）面の形成と第２配線溝における銅の（２００）面の形成とを連続した工程で形成することができる。このため、上述した構造の銅配線構造が安定的に得られる。すなわち、狭幅の配線溝には（１１１）配向の銅膜が、広幅の配線溝には（２００）配向の銅膜が設けられた銅配線構造を安定的に形成することができる。
【発明の効果】
【００２１】
本発明によれば、ボイドの移動経路となるバウンダリーが顕著に低減されるため、ＳＩＶ不良の発生を効果的に抑制することができ、信頼性の高い半導体装置が提供される。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、以下の実施の形態において、面方位とは銅配線の上面の面方位であるとする。さらに、以下の実施の形態において、一つの層間絶縁膜中には２つの銅配線が図示されているが、実際には多くの銅配線が設けられている。
【００２３】
第１の実施の形態
図１（ａ）は、本実施形態に係る半導体装置１００の構造を説明するための断面図であり、図１（ｂ）は、半導体装置１００の銅配線の面方位を説明するための断面図である。
【００２４】
図１（ａ）に示すように、半導体装置１００は、シリコン基板などの半導体基板１０２上に、第１層から第３層で構成される多層銅配線が設けられたシングルダマシン構造を有する。第１層の第２銅配線１１０と第１銅配線１１１は、エッチングストッパー膜１０４上の層間絶縁膜１０８に設けられた第２配線溝１０３と第１配線溝１０５の内部に銅膜が埋設された構成をとっている。層間絶縁膜１０８と第２銅配線１１０および第１銅配線１１１との間には、それぞれＣｕの拡散を防止するためのバリアメタル１０６とバリアメタル１０７が介在している。第２銅配線１１０の上部には第２層を構成するビア１１３が接続されている。第３層は第１層と同様の構造を有し、第２層の上に構成されている。第３層の第２銅配線１２６の下部にはビア１１３が接続されている。第２銅配線１１０と第１銅配線１１１とは層間絶縁膜１０８中において同一水準に設けられている。
【００２５】
エッチングストッパー膜１０４は、配線溝のエッチング阻止膜としての機能を有し、たとえば、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＮなどにより構成される。
【００２６】
層間絶縁膜１０８は、たとえば、ＳｉＯ２、または、ＳｉＯＦ、ＳｉＯＣ、ＭＳＱ（Methyl Silses Quioxane）などの低誘電率膜などにより構成される。
【００２７】
バリアメタル１０６およびバリアメタル１２０は、ＴａＮ膜により構成され、それぞれ、第２配線溝１０３の内壁および第２配線溝１２５の内壁を覆うように形成されている。また、バリアメタル１０６およびバリアメタル１２０の上に、第２銅配線１１０および第２銅配線１２６が形成される。
【００２８】
本発明は、相対的に狭幅の第１銅配線については、上面を、主として銅の（１１１）面により構成し、相対的に広幅の第２銅配線については、上面を、主として銅の（２００）面により構成するものである。本実施形態における第２銅配線１１０および第２銅配線１２６が、上記広幅の配線に該当する。また、第１銅配線１１１および第１銅配線１２７が上記狭幅の配線に該当する。
第２銅配線１１０および第２銅配線１２６は、以下の条件を満たす。ここで、ビア１１３の径をｒ、第２銅配線１１０および第２銅配線１２６の幅をＤ、第２銅配線１１０および第２銅配線１２６の高さをＣとする。また、Ｃ／Ｄをアスペクト比と定義する。
（i）配線幅Ｄは０．３μｍ以上
（ii）３ｒ<Ｄ
（iii）Ｃ／Ｄ<０．５
一方、第１銅配線１１１および第１銅配線１２７は、以下の条件を満たす。
（i）配線幅は０．３μｍ未満
【００２９】
ここで、第２銅配線１１０、第１銅配線１１１、第２銅配線１２６、および第１銅配線１２７のそれぞれの上面のＣｕの面方位は、ＥＢＳＰ（Electron Back Scattering Pattern）法を用いることによって解析することができる。
【００３０】
バリアメタル１０７およびバリアメタル１２１は、Ｔａ膜により構成され、それぞれ、第１配線溝１０５の内壁、第１配線溝１２９の内壁を覆うように形成されている。また、バリアメタル１０７およびバリアメタル１２１の上に、第１銅配線１１１および第１銅配線１２７が形成される。
【００３１】
第２銅配線１１０の上面および第２銅配線１２６の上面は、グレインが数１０μｍ程度と非常に大きく、配線幅は０．３μｍ〜数１０μｍ程度なので、配線幅方向のバウンダリーが少ない。そのため、ＳＩＶ不良の発生を抑制することができる。ＳＩＶ不良とは、たとえば、太幅の銅配線（ビア径の約３倍以上の幅）において、ストレスによって、銅配線中に生じたボイドがグレインバウンダリーを伝ってビア直下に集まり、大きなボイドを形成し、ビアと配線との間の導通不良を引き起こすものである。グレインが大きく、バウンダリーが少ない銅として、面方位が（２００）である銅が用いられ、第２銅配線１１０の上面および第２銅配線１２６の上面は、主として、Ｃｕ（２００）面により構成される。
【００３２】
第１銅配線１１１の上面および第１銅配線１２７の上面は、主として、Ｃｕ（１１１）面により構成され、配線を構成するＣｕグレインのサイズは０．１μｍ以下である。ここで、（１１１）は、稠密に配列される面方位である。そのため、第１銅配線１１１および第１銅配線１２７は、Ｃｕ（２００）面などにより構成される銅配線と比較して密度が大きくなる。したがって、エレクトロマイグレーション耐性を向上させることができる。
【００３３】
以下、図２から図６を用いて、本実施形態に係る半導体装置１００の製造工程を説明する。
【００３４】
まず、半導体基板１０２上に、エッチングストッパー膜１０４を成膜し、その上に層間絶縁膜１０８を成膜する（図２（ａ））。ここで、半導体基板上にトランジスタを形成する工程については図示を省略する。
【００３５】
次に、層間絶縁膜１０８に、フォトリソグラフィー技術およびエッチング技術を用いて、相対的に幅広の第２配線溝１０３および相対的に幅狭の第１配線溝１０５を形成する（図２（ｂ））。
【００３６】
ついで、層間絶縁膜１０８上と、第２配線溝１０３の内壁および第１配線溝１０５の内壁とに、バリアメタル１０６（ＴａＮ膜）とバリアメタル１０７（Ｔａ膜）を成膜する。本実施形態では、成膜方法としてスパッタリング法を用い、Ｔａをターゲットとして窒素ガス雰囲気中で成膜を行う。次に、銅のシード層（不図示）を形成する。ここで、バリアメタル１０６およびバリアメタル１０７を形成する際には、半導体基板１０２へはバイアスが印加されない。本発明者の知見によると、基板へのバイアスが無印加であるときには、相対的に狭幅の第１配線溝１０５には窒素が入りにくくなり、第１配線溝１０５に形成されるバリアメタル１０７は、主としてＴａ膜により構成されることとなる。一方、第１配線溝１０５と比較して相対的に広幅の第２配線溝１０３には窒素が入りやすいため、第２配線溝１０３に形成されるバリアメタル１０６は、主としてＴａＮ膜により構成されることとなる（図２（ｃ））。本発明者が検討した結果、Ｔａ膜上には、（１１１）配向の銅膜が形成される傾向が強いことがわかった。また、本発明者は、検討の結果、主としてＴａＮ膜により構成されるバリアメタル１０６上においては、めっき法などにより成膜された銅膜はアニ−ル処理によって面方位が（２００）になりやすいとの知見を得た。これは、ＴａＮ膜はアモルファスに近いので、その上に形成される銅膜もアモルファス状となり、銅膜をアニ−ル処理した後に面方位が（２００）になる銅膜が形成されやすくなることによるものと推察される。
【００３７】
次に、電解めっき技術を用いて、層間絶縁膜１０８の上面全面とバリアメタル１０６およびバリアメタル１０７上とに銅をめっきする。本実施形態においては、最初に低電流を比較的長時間流して銅をめっきし、次に低電流とは逆向きに電流を短時間流して逆エッチングをし、ついで、高電流を比較的短時間流して銅をめっきする方法が用いられる。
【００３８】
本実施形態においては、最初に１アンペア程度の低電流を１１０秒間程度流す。こうすることにより、狭幅の第１配線溝１０５に第１銅膜１４４を埋設する。このとき、広幅の第２配線溝１０３には、銅膜１４２が第２配線溝１０３の表層近傍に薄くめっきされるが、第２配線溝１０３が埋まるまでには至らない（図３（ａ））。次に、逆エッチングをするために、６．３２アンペア程度の電流を低電流の向きとは逆方向に１．５秒間程度流す。ついで、３０アンペア程度の高電流を低電流と同じ方向に１３秒間流す。こうすることにより、広幅の第２配線溝１０３を第２銅膜１４３で完全に埋設する（図３（ｂ））。最初に低電流を用いて、相対的に低い成膜速度でめっきすることで、狭幅の第１配線溝１０５にアニール処理の際に面方位が（１１１）になりやすい第１銅膜１４４が形成される。また、高電流を用いて、相対的に高い成膜速度でめっきすることで、太幅の第２配線溝１０３に第２銅膜１４３が埋設される。このとき、成膜速度が高いため、第２銅膜１４３には不純物が取り込まれにくい。このため、アニール処理後に、グレインが巨大になるとともに、面方位が（２００）になりやすい銅膜が形成される。低電流を流す際の積算電流値と高電流を流す際の積算電流値とを比較すると、高電流を流す際の積算電流値の方が大きい。ここで、積算電流値とは、電流値と電流を流した時間との積のことである。
【００３９】
次に、１５０℃以上の温度で第２銅膜１４３に対してアニールを行い、グレインを成長させるとともに上面の面方位を（２００）にする。こうすることにより、第２配線溝１０３を埋設する第２銅膜１４３の上面の銅は、数１０μｍ程度の巨大なグレインを有する。そのため、第２銅膜１４３のバウンダリーは少ない。次に、ＣＭＰにより、第２配線溝１０３および第１配線溝１０５の外部の銅膜を除去する。こうすることにより、第２銅配線１１０および第１銅配線１１１を形成する（図３（ｃ））。ここで、第２銅配線１１０の上面を構成する銅は、数１０μｍ程度の巨大なグレインを有するので、第２銅配線１１０の配線幅方向のバウンダリーは少ない。
【００４０】
次に、エッチングストッパー膜１１２を成膜し、その上にビア層間絶縁膜１１６を成膜する（図３（ｄ））。
【００４１】
ついで、ビア層間絶縁膜１１６内に、フォトリソグラフィー技術およびエッチング技術を用いてビアホール１１５を形成する（図４（ａ））。
【００４２】
続いて、ビアホール１１５内に、主としてＴａ膜により構成されるバリアメタル１１４を成膜する（図４（ｂ））。本実施形態では、成膜方法としてスパッタリング法を用い、Ｔａをターゲットとして成膜を行う。次に、Ｃｕシード層（不図示）を成膜する。
【００４３】
次に、電解めっき技術を用いて、Ｃｕめっきを行うことでビアホール１１５内をＣｕで埋設し、アニール処理を行った後、ＣＭＰを行ってビア１１３を形成する（図４（ｃ））。アニール処理後、ビア１１３を構成する銅の上面の面方位は主に（１１１）となる。
【００４４】
次に、エッチングストッパー膜１１８を成膜し、その上に層間絶縁膜１２４を成膜する（図５（ａ））。
【００４５】
ついで、層間絶縁膜１２４に、フォトリソグラフィー技術およびエッチング技術により、相対的に広幅の第２配線溝１２５および相対的に狭幅の第１配線溝１２９を形成する（図５（ｂ））。
【００４６】
続いて、第１層を形成する工程と同様に、層間絶縁膜１２４上と、第２配線溝１２５の内壁および第１配線溝１２９の内壁とに、バリアメタル１２０（ＴａＮ膜）とバリアメタル１２１（Ｔａ膜）を成膜する。成膜方法としては、窒素ガス雰囲気中でＴａをターゲットとしたスパッタリング法が用いられる。次に、銅のシード層（不図示）を成膜する。ここで、バリアメタル１２０およびバリアメタル１２１が形成される際には、第１層を形成する工程と同様に、半導体基板１０２へのバイアスが印加されない（図５（ｃ））。このとき、第１層同様、相対的に広幅の第２配線溝１２５内に形成されるバリアメタル１２０は、主としてＴａＮ膜により構成されることとなる。一方、相対的に狭幅の第１配線溝１２９内に形成されるバリアメタル１２１は、主としてＴａ膜により構成されることとなる。
【００４７】
次に、第１層を形成する工程と同様の電解めっき技術を用いて、銅膜１４７、第２銅膜１４６および第１銅膜１４８を形成する（図６（ａ））。ついで、第２銅膜１４６に１５０℃以上の温度でアニ−ルを行って、第２銅膜１４６を構成する銅のグレインを成長させるとともに上面の面方位を（２００）にする。次に、ＣＭＰを行って、第２配線溝１２５および第１配線溝１２９の外部の銅膜を除去する。こうすることにより、第１銅配線１２７よりも相対的に広幅の第２銅配線１２６および第２銅配線１２６よりも相対的に狭幅の第１銅配線１２７を形成する（図６（ｂ））。ここで、第２銅配線１２６の上面の銅は、数１０μｍ程度の巨大なグレインを有する。また、第２銅配線の幅は０．３μｍ〜数１０μｍ程度である。そのため、第２銅配線１２６の配線幅方向のバウンダリーは少ない。
【００４８】
次に、層間絶縁膜１２４、第２銅配線１２６、および第１銅配線１２７の上に、エッチングストッパー膜１２８を形成する（図６（ｃ））。
【００４９】
以上のプロセスにより、半導体装置１００が完成する。
【００５０】
以下、本実施形態に係る半導体装置１００およびその製造方法の効果について説明する。
【００５１】
本実施形態においては、相対的に広幅の第２銅配線１１０および第２銅配線１２６の上面において、銅のグレインが数１０μｍ程度と非常に大きい。第２銅配線１１０および第２銅配線１２６の配線幅は０．３μｍ〜数１０μｍ程度であるので、第２銅配線１１０および第２銅配線１２６の上面において配線幅方向のバウンダリーは少ない。このため、ボイドの移動経路となるバウンダリーが顕著に低減されるため、第２銅配線１１０および第２銅配線１２６とビア１１３との接続部分にボイドが集中・合一し、大きなボイドが形成されることを抑制することができる。したがって、ＳＩＶの発生が効果的に抑制される。
【００５２】
一般に、相対的に広幅の第２銅配線１１０および第２銅配線１２６においてはＳＩＶ不良が問題となる一方、相対的に狭幅の第１銅配線１１１および第１銅配線１２７においては、ＳＩＶよりもむしろエレクトロマイグレーションの発生が問題となる。ここで、本実施形態によれば、狭幅の銅配線が抱える問題と広幅の銅配線が抱える問題とを同時に解決できる。すなわち、本実施形態では、上記製造方法により、広幅の配線溝に（２００）配向の銅配線を形成するとともに、狭幅の配線溝に（１１１）配向の銅配線を形成している。これにより、広幅の銅配線（第２銅配線１１０および第２銅配線１２６）におけるＳＩＶ不良の発生を抑制することができ、狭幅の銅配線（第１銅配線１１１および第１銅配線１２７）におけるエレクトロマイグレーションの発生を抑制することができる。
【００５３】
また、本実施形態においては、半導体基板へのバイアスを印加せずに、層間絶縁膜１０８上と、第２配線溝１０３の内壁および第１配線溝１０５の内壁とに、バリアメタル１０６（ＴａＮ膜）とバリアメタル１０７（Ｔａ膜）とを同一工程で成膜する。本実施形態では、成膜方法としてスパッタリング法を用い、Ｔａをターゲットとして窒素ガス雰囲気中で成膜を行う。ここで、本発明者の知見によると、相対的に狭幅の配線溝（第１配線溝１０５および第１配線溝１２９）には窒素が入りにくく、Ｔａにより構成されるバリアメタル１０７およびバリアメタル１２１が形成されやすい。また、Ｔａ膜上には、（１１１）配向の銅膜が形成されやすく、アニール処理後、面方位が（１１１）となる銅膜が形成されやすいことが知られている。したがって、第１銅配線１１１および第１銅配線１２７におけるエレクトロマイグレーションの発生を抑制することができる。すなわち、密度が高い、面方位が（１１１）である銅によって構成される銅配線は、高いエレクトロマイグレーション耐性を有するからである。一方、本発明者の知見によると、相対的に広幅の配線溝（第２配線溝１０３および第２配線溝１２５）には窒素が入り込みやすく、主としてＴａＮにより構成されるバリアメタル１０６およびバリアメタル１２０が形成されやすい。また、ＴａＮ膜上には、（２００）配向の銅膜が形成されやすい。ここで、ＴａＮ膜の結晶構造はアモルファスに近いので、その上に形成される銅膜もアモルファス状となりやすいと考えられる。そのため、ＴａＮ膜上には、アニール処理後、面方位が（２００）となる銅膜が形成されやすいと考えられるからである。したがって、広幅の銅配線（第２銅配線１１０および第２銅配線１２６）におけるＳＩＶ不良の発生を抑制することができる。すなわち、銅のグレインが数１０μｍ程度と大きく、配線幅が０．３μｍ〜数１０μｍ程度であるため、配線幅方向のバウンダリーが少ないからである。
【００５４】
また、本実施形態においては、複数の段階にわたる電解めっき技術を用いている。まず、低電流めっきにより、狭幅の配線溝（第１配線溝１０５および第１配線溝１２９）は、第１銅膜１４４および第１銅膜１４８で完全に埋設され、広幅の配線溝（第２配線溝１０３および第２配線溝１２５）は、配線溝の表層近傍に銅膜１４２および銅膜１４７が薄く形成される。短時間の逆エッチングを経た後、高電流めっきにより、相対的に広幅の配線溝は第２銅膜１４３および第２銅膜１４６で完全に埋設される。最初に低電流めっきを用いることで、狭幅の配線溝には、（１１１）配向の銅膜を形成することができる。また、高電流を用いて、成膜速度を高くして、めっきすることで、不純物が取り込まれにくくなる。ここで、不純物とは、たとえば、めっき液中のレベラーおよびキャリアなどに含まれるＣ（炭素）、Ｓ（硫黄）、Ｏ（酸素）などのことをいう。そのため、広幅の配線溝には、（２００）配向の銅膜を形成することができる。第２銅膜１４３および第２銅膜１４６が形成された後にアニール処理を行い、ＣＭＰを用いて配線溝外部の銅膜を除去する。こうすることにより、狭幅の銅配線（第１銅配線１１１および第１銅配線１２７）におけるエレクトロマイグレーションの発生を抑制することができる。また、広幅の銅配線（第２銅配線１１０および第２銅配線１２６）におけるＳＩＶの発生を抑制することができる。
【００５５】
第２の実施の形態
図７は、半導体装置１００の製造方法の他の一例を説明するための工程断面図である。本実施形態において、相対的に広幅の配線溝、相対的に狭幅の配線溝、アスペクト比、およびビアの径と相対的に広幅の配線溝の幅の定義は、第１の実施の形態と同様とする。
【００５６】
まず、第１の実施形態において説明した図２（ｂ）の工程の後に、層間絶縁膜１０８上と第２配線溝１０３の内壁および第１配線溝１０５の内壁とに、バリアメタル１３６（Ｔａ膜）を成膜する。本実施形態では、成膜方法としてスパッタリング法を用い、Ｔａをターゲットとして窒素ガス雰囲気中で成膜を行う。次に、銅のシード層（不図示）が形成される。ついで、電解めっき技術により、シード層の上から銅膜１３０および銅膜１３９が成膜される（図７（ａ））。ここで、第１配線溝１０５は、（１１１）配向の銅膜１３９によって完全に埋設される。一方、相対的に広幅の第２配線溝１０３においては、配線溝の半分程度の深さが銅膜１３０によって埋められる。ここで、第２配線溝１０３における銅膜１３０の膜厚をｔ１とする。
【００５７】
次に、Ｃｕスパッタチャンバ内において、バイアススパッタ銅層１３２が形成される。本実施形態においては、成膜方法としてスパッタリング法を用い、半導体基板１０２にバイアスを印加し、スパッタ成長表面をアルゴンイオンで照射しながら成膜を行う。こうすることにより、銅膜１３０の上にバイアススパッタ銅層１３２が形成される。ここで、バイアススパッタ銅層１３２の膜厚をｔ２とし、ｔ２がｔ１より大きくなるようにバイアススパッタ銅層１３２が形成される。すなわちｔ２>ｔ１となるように、バイアススパッタ銅層１３２が形成される（図７（ｂ））。
【００５８】
ついで、結晶制御のために、バイアススパッタ銅層１３２および銅膜１３０に、アルゴン雰囲気中、温度４００℃の条件下で３０分間の熱処理が行われる。熱処理により、バイアススパッタ銅層１３２および銅膜１３０の面方位が（２００）になるとともに、数１００μｍ程度の巨大なグレインが形成される。こうすることにより、グレインが大きく、バウンダリーの数が少ない、（２００）配向の単結晶の銅膜１３４を形成することができる。また、銅膜１３９には、１５０℃程度の温度でアニール処理が行われる。アニール処理後、銅膜１３９を構成する銅の上面の面方位は主に（１１１）となる（図７（ｃ））。
【００５９】
続いて、ＣＭＰなどを用いて、第２配線溝１０３および第１配線溝１０５の外部の銅を除去する。こうすることにより、第２銅配線１３８および第１銅配線１４０を形成することができる（図７（ｄ））。ここで、第２銅配線１３８の上面を構成する銅は、数１００μｍ程度の巨大なグレインを有するので、第２銅配線１３８の配線幅方向のバウンダリーは少ない。
【００６０】
次に、第１の実施の形態で説明した図３（ｄ）から図６（ｃ）までの工程のうち、銅配線の形成を本実施形態で説明した方法で行うことにより半導体装置１００を完成することができる。
【００６１】
本実施形態において、バリアメタルとしてＴａ膜を成膜する形態について説明したが、Ｗ膜、Ｔｉ膜、Ｎｂ膜など他のバリアメタル膜であってもよい。
【００６２】
以下、本実施形態に係る半導体装置の製造方法の効果について説明する。
【００６３】
本実施形態において、銅膜１３０とバイアススパッタ銅層１３２に４００℃程度の熱処理を施す。そのため、バイアススパッタ銅層１３２および銅膜１３０において、銅のグレインが大きくなるとともに、銅の面方位が（２００）に変化する。こうすることにより、バウンダリーの数が少ない単結晶の銅膜１３４を形成することができる。そのため、第２銅配線１３８における配線の低抵抗化およびエレクトロマイグレーション耐性の向上を可能にすることができる。
【００６４】
また、第１の実施形態同様、相対的に広幅の第２銅配線１３８において、銅配線とビアとの接続部分にボイドが集中することが原因となって起こるＳＩＶ不良の発生を抑制することができる。さらに、狭幅の第１銅配線１４０においてＳＩＶ不良の発生を抑制するとともに、エレクトロマイグレーションの発生を抑制することができる。
【００６５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６６】
たとえば、上記実施形態においては、シングルダマシン構造を有する半導体装置１００について説明したが、デュアルダマシン構造を有する半導体装置について用いてもよい。
【００６７】
また、上記第１の実施形態において、銅配線を複数の段階にわたる電解めっき技術によって形成する際に、低電流を流す段階と、高電流を流す段階との間に逆向きに電流を流す段階を設けていたが、この段階は省略してもよい。
【実施例】
【００６８】
実施例１
第１の実施形態と同様の方法を用いて、相対的に狭幅の配線溝にはＴａ膜を形成し、相対的に広幅の配線溝にはＴａＮ膜を形成した。また、低電流を用いためっきにより、狭幅の配線溝に銅膜を埋設し、高電流を用いためっきにより、広幅の配線溝に銅膜を埋設した。広幅の配線溝には、幅が１０μｍの相対的に広幅の第２銅配線、狭幅の配線溝には、幅が０．２μｍの相対的に狭幅の第１銅配線を含む多層銅配線構造を作製した。第１銅配線の大部分は、（１１１）面配向および（５１１）面配向であった。また、ＥＢＳＰ法を用いて確認したところ、第２銅配線の大部分は、（２００）面配向であった。
【００６９】
図８に、幅が１０μｍの配線溝に形成された第２銅配線の構造を示すＦＩＢＳＥＭ写真を示す。図８中、矢印で示した部分をＥＢＳＰ法を用いて撮影した写真が図９である。図９に示すように、本実施例において、第２銅配線の大部分は、（２００）面配向であることがわかった。
【図面の簡単な説明】
【００７０】
【図１】実施の形態に係る半導体装置の構造を模式的に示した断面図である。
【図２】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図３】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図４】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図５】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図６】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図７】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図８】実施例に係る半導体装置の構造を示した写真である。
【図９】実施例に係る半導体装置の構造を示した写真である。
【図１０】従来の技術に係る半導体装置の構造を模式的に示した断面図である。
【図１１】従来の技術に係る半導体装置の製造工程を模式的に示した断面図である。
【符号の説明】
【００７１】
１００ 半導体装置
１０２ 半導体基板
１０３ 第２配線溝
１０４ エッチングストッパー膜
１０５ 第１配線溝
１０６ バリアメタル
１０７ バリアメタル
１０８ 層間絶縁膜
１１０ 第２銅配線
１１１ 第１銅配線
１１２ エッチングストッパー膜
１１３ ビア
１１４ バリアメタル
１１５ ビアホール
１１６ ビア層間絶縁膜
１１８ エッチングストッパー膜
１２０ バリアメタル
１２１ バリアメタル
１２４ 層間絶縁膜
１２５ 第２配線溝
１２６ 第２銅配線
１２７ 第１銅配線
１２８ エッチングストッパー膜
１２９ 第１配線溝
１３０ 銅膜
１３２ バイアススパッタ銅層
１３４ 銅膜
１３６ バリアメタル
１３８ 第２銅配線
１３９ 銅膜
１４０ 第１銅配線
１４２ 銅膜
１４３ 第２銅膜
１４４ 第１銅膜
１４６ 第２銅膜
１４７ 銅膜
１４８ 第１銅膜
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板上に設けられた絶縁膜と、
該絶縁膜中において同一水準に設けられた複数の銅配線と、
を備える半導体装置であって、
前記銅配線は、
相対的に狭幅の第１銅配線と、
相対的に広幅の第２銅配線と、
を含み、
前記第１銅配線の上面は、主として銅の（１１１）面により構成され、前記第２銅配線の上面は、主として銅の（２００）面により構成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１銅配線の配線幅は０．３μｍ未満であり、前記第２銅配線の配線幅は０．３μｍ以上であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２銅配線の上面に接続して設けられたビアプラグをさらに備え、
前記ビアプラグの直径をｒ、前記第２銅配線の配線幅をＤとしたとき、
３ｒ<Ｄ
なる関係を満たすことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記第２銅配線の高さをＣ、前記第２銅配線の配線幅をＤとしたとき、
Ｃ／Ｄ<０．５
なる関係を満たすことを特徴とする半導体装置。
【請求項５】
半導体基板を用意し、該半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去し、相対的に狭幅の第１配線溝と、相対的に広幅の第２配線溝とを形成する工程と、
Ｔａターゲットを用い基板バイアスを印加せずに窒素雰囲気中でスパッタリング法による成膜を行うことで、前記第１配線溝の内壁にＴａ膜を形成するとともに前記第２配線溝の内壁にＴａＮ膜を形成する工程と、
前記第１配線溝および前記第２配線溝を埋め込むように、めっき法により銅膜を形成する工程と、
前記銅膜をアニールした後、配線溝外部の前記銅膜を除去することにより、前記第１配線溝中に第１銅配線を形成するとともに前記第２配線溝中に第２銅配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板を用意し、該半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去し、相対的に狭幅の第１配線溝と、相対的に広幅の第２配線溝とを形成する工程と、
前記絶縁膜の上面全面にめっき膜を形成するめっき工程と、
前記めっき膜をアニールした後、配線溝外部の前記めっき膜を除去することにより、前記第１配線溝中に第１銅配線を形成するとともに前記第２配線溝中に第２銅配線を形成する工程と、
を含み、
前記めっき工程は、相対的に低い成膜速度で前記第１配線溝に第１銅膜を埋設した後に、相対的に高い成膜速度で前記第２配線溝に第２銅膜を埋設することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
該半導体基板上に設けられた絶縁膜と、
該絶縁膜中において同一水準に設けられた複数の銅配線と、
を備える半導体装置であって、
前記銅配線は、
相対的に狭幅の第１銅配線と、
相対的に広幅の第２銅配線と、
を含み、
前記第１銅配線の上面は、主として銅の（１１１）面により構成され、前記第２銅配線の上面は、主として銅の（２００）面により構成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１銅配線の配線幅は０．３μｍ未満であり、前記第２銅配線の配線幅は０．３μｍ以上であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２銅配線の上面に接続して設けられたビアプラグをさらに備え、
前記ビアプラグの直径をｒ、前記第２銅配線の配線幅をＤとしたとき、
３ｒ<Ｄ
なる関係を満たすことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記第２銅配線の高さをＣ、前記第２銅配線の配線幅をＤとしたとき、
Ｃ／Ｄ<０．５
なる関係を満たすことを特徴とする半導体装置。
【請求項５】
半導体基板を用意し、該半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去し、相対的に狭幅の第１配線溝と、相対的に広幅の第２配線溝とを形成する工程と、
Ｔａターゲットを用い基板バイアスを印加せずに窒素雰囲気中でスパッタリング法による成膜を行うことで、前記第１配線溝の内壁にＴａ膜を形成するとともに前記第２配線溝の内壁にＴａＮ膜を形成する工程と、
前記第１配線溝および前記第２配線溝を埋め込むように、めっき法により銅膜を形成する工程と、
前記銅膜をアニールした後、配線溝外部の前記銅膜を除去することにより、前記第１配線溝中に第１銅配線を形成するとともに前記第２配線溝中に第２銅配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板を用意し、該半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去し、相対的に狭幅の第１配線溝と、相対的に広幅の第２配線溝とを形成する工程と、
前記絶縁膜の上面全面にめっき膜を形成するめっき工程と、
前記めっき膜をアニールした後、配線溝外部の前記めっき膜を除去することにより、前記第１配線溝中に第１銅配線を形成するとともに前記第２配線溝中に第２銅配線を形成する工程と、
を含み、
前記めっき工程は、相対的に低い成膜速度で前記第１配線溝に第１銅膜を埋設した後に、相対的に高い成膜速度で前記第２配線溝に第２銅膜を埋設することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
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【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００６−４９６４１（Ｐ２００６−４９６４１Ａ）
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願番号】特願２００４−２２９７７９（Ｐ２００４−２２９７７９）
【出願日】平成１６年８月５日（２００４．８．５）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願日】平成１６年８月５日（２００４．８．５）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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