【課題】太い幅の配線溝と細い幅の配線溝をＣｕの電解メッキで充填する際に、アンダープレートの発生を抑制し、化学機械研磨後におけるディッシングの発生を抑制する。
【解決手段】表面の第１の領域に縦／横比小さい第１の配線溝２２Ａが形成され、表面の第２の領域に縦／横比が大きい第２の配線溝２２Ｂを形成された絶縁膜の表面上にレジスト膜Ｒ１を形成し、第１の領域を露出する第１のレジスト開口部Ｒ１Ａを形成する工程と、レジスト膜をマスクに電解メッキを行い、第１の配線溝を第１の配線パタ―ン２５Ａで充填する工程と、第２の領域を露出する第２のレジスト開口部を形成する工程と、レジスト膜をマスクに電解メッキを行い、第２の配線溝を第２の配線パタ―ンで充填する工程と、レジスト膜を除去し、第１の配線パタ―ンおよび第２の配線パタ―ンを、それぞれの表面が絶縁膜の表面に一致するように、化学機械研磨により平坦化する工程と、を含む。 （もっと読む）

【課題】配線層で、配線密度の高い領域では隣接する配線間のショートを防ぎ、配線密度の低い領域では所望の平坦度が得られるとともに所望の配線抵抗が得られるように配線高さを制御できる配線形成方法を提供する。
【解決手段】まず、基板上に第１の絶縁膜１１１と、第１の絶縁膜１１１に比してＣＭＰ研磨レートの小さい所定の厚さの第２の絶縁膜１１２を順に積層させて層間絶縁膜１１を形成し、ついで、層間絶縁膜１１の第１の領域に第１の配線密度となり、第２の領域に第１の配線密度よりも低い第２の配線密度となるように、第２の絶縁膜１１２を貫通し、底部が第１の絶縁膜１１１に至る配線形成用溝２１を形成した後、配線形成用溝２１を形成した層間絶縁膜１１上に導電性材料膜１４を形成し、そして、ＣＭＰ法によって、少なくとも第１の領域で第１の絶縁膜１１１が露出、後退するように層間絶縁膜１１と導電性材料膜１４を研磨する。 （もっと読む）

【課題】ＣＭＰ処理においてダミーパターンに機械的ストレスが作用しても、ダミーパターンが折れ曲がったり、ダミーパターンの一部が欠落したりすることを抑制できる半導体集積回路およびそのパターンレイアウト方法を提供する。
【解決手段】半導体集積回路は、所定の機能領域と、空き領域ＳＰ１に形成されたダミーパターンＤＭＰ１とを備える。空き領域ＳＰ１は、所定の機能領域同士の間に位置する。ダミーパターンＤＭＰ１は、枠状に形成されるとともに、ダミーパターンＤＭＰ１の外縁ＥＤを規定する第１メタル部ＭＴ１と、第１メタル部ＭＴ１の内周側に位置し、第１メタル部ＭＴ１に連続するように形成された第２メタル部ＭＴ２と、第１メタル部ＭＴ１の内周側において第２メタル部ＭＴ２が形成されていない領域に位置する複数の非形成領域ＮＴと、を有する。 （もっと読む）

【課題】半導体装置の広幅の配線におけるディッシングの抑制と、抵抗の抑制と、を両立させる。
【解決手段】半導体装置１００は、半導体基板１と、半導体基板１上に形成された配線層絶縁膜９と、を有している。配線層絶縁膜９には、第１配線用配線溝１１と、第１配線用配線溝１１よりも広幅の第２配線用配線溝１２と、が形成されている。第１配線用配線溝１１内には第１配線２１が、第２配線用配線溝１２内には第２配線２２が、それぞれ形成されている。第２配線用配線溝１２の底面の少なくとも一部分は、絶縁膜（例えば、絶縁膜４及びエッチングストッパー膜５）によって、第２配線用配線溝１２の上端に達しない高さで第１配線用配線溝１１の底面よりもかさ上げされた、かさ上げ部１５となっている。 （もっと読む）

【課題】並列に並ぶゲートパターンを有する半導体装置において、ゲートパターンのレイアウトを工夫することによって、光近接効果を補正しつつ、集積度を向上させる。
【解決手段】並列に並ぶゲートパターン２１，２２の端部と、並列に並ぶゲートパターン２３，２４の対向端部とにおいて、ゲートパターン２１の端部はゲートパターン２２の端部よりもゲートパターン２３，２４の方に突き出ており、ゲートパターン２４の対向端部はゲートパターン２３の対向端部よりも、ゲートパターン２１，２２の方に突き出ている。引っ込んでいる方の、ゲートパターン２２の端部およびゲートパターン２３の対向端部について、仕上がり形状において後退が生じない程度に、補正量を大きく設定することができる。 （もっと読む）

【課題】ディッシングを抑制することができる半導体装置の構造を実現する。
【解決手段】半導体装置２００は、基板（シリコン基板）と、基板上に設けられた絶縁層（層間絶縁膜２０１）と、層間絶縁膜２０１に設けられた第１の配線溝と（配線溝２０２）、配線溝２０２に埋め込まれた第１の金属膜（Ｃｕめっき膜２０６）と、を備え、配線溝２０２の底部が、凸部形状を有する。 （もっと読む）

【課題】電極パッドからの水分の拡散を防止できると共に、絶縁膜の薄膜化及び低誘電率化に対応できるようにする。
【解決手段】半導体装置は、半導体基板１１の上方に形成され、外部との電気的な接続を取る接続部２５である電極パッドと、半導体基板と接続部との間に積層された絶縁膜１４等にそれぞれ形成され、上層の配線３４が接続部と接続された複数の第１配線層及び該第１配線層同士を接続するビア３１よりなる積層構造体２７と、複数の絶縁膜に積層構造体の周囲を隙間なく囲むように形成され、複数の第２配線層４０等及び該第２配線層同士を線状に接続するラインビア４１よりなるリング構造体２８と、接続部と内部回路とを電気的に接続する引き出し配線３２Ａとを有している。積層構造体とリング構造体とは複数の第１配線層の少なくとも１つによって互いに接続されており、引き出し配線はリング構造体と接続されている。 （もっと読む）

【課題】半導体装置において、パッド下方の絶縁膜におけるクラックの発生を抑制する。
【解決手段】半導体装置１０は、基板４上に形成された絶縁膜３と、絶縁膜３中に形成された複数の配線２０を含む配線層と、絶縁膜３上に形成されたパッド１とを備える。パッド１下方の少なくとも一部を含む領域において、該領域外に比べて隣り合う複数の配線２０同士の間隔が狭くなった狭配線間隔領域が構成されている。 （もっと読む）

【課題】マイクロローディング効果を抑えつつ開口幅の異なる溝を同時に形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、被加工部材１上の第１のマスク膜２上に、第１のアスペクト比を有する溝４ａを含む小開口パターン領域５ａと第１のアスペクト比よりも小さい第２のアスペクト比を有する溝４ｂを含む大開口パターン領域５ｂを含むパターンを有する第２のマスク膜３を積層する工程と、第２のマスク膜３のパターンを第１のマスク膜２に転写する工程と、小開口パターン領域５ａの第２のマスク膜３を選択的に除去する工程と、小開口パターン領域５ａの第２のマスク膜３を選択的に除去した後、第１のマスク膜２および第２のマスク膜３をマスクとして用いて被加工部材１にエッチングを施し、溝を形成する工程と、を含む。 （もっと読む）

【課題】半導体装置のパターン構造物及び半導体装置のパターン構造物の形成方法を提供すること。
【解決手段】半導体装置のパターン構造物は、延長ラインと延長ラインの端部に連結されるパッドとを具備する。パッドは、延長ラインの幅より広い幅を有することができる。パッドは、パッドの側部から延長する突出部を含むことができる。パターン構造物は、単純化された工程を通じて製造されることができ、微細パターンとパッドを含む多様な半導体装置に適用することができる。 （もっと読む）

【課題】２回のリソグラフィ工程によるＳＡＤＰ法（Self Align Double Patterning）を用いて、第１配線パターン形成領域には解像限界未満のパターンを含む第１配線パターンを形成し、第２配線パターン形成領域には解像限界以上の通常パターンからなる第２配線パターンを簡便に形成する方法を提供する。
【解決手段】解像限界未満の寸法を有する複数の配線を含む第１配線パターンを、第１リソグラフィ工程と第１リソグラフィ工程の後に実施される第２リソグラフィ工程を用いて形成し、第１のリソグラフィ工程で形成されたパターンに対してのみサイドウォールの形成および除去処理を行い、その後、解像限界以上のパターンを生成する第２リソグラフィ工程を実施する。第２のリソグラフィ工程で形成される解像限界以上の通常パターンに対しては、単純なリソグラフィ工程とすることが可能となる。 （もっと読む）

【課題】貫通電極を有し縦方向に積層される半導体装置であって、設計の自由度を拡大することができる半導体装置およびその製造方法を提供することを目的とする。
【解決手段】半導体基板１と、相互に離間して第１の主表面１０から半導体基板１の深さ方向に向かって設けられた電極３０ａおよび電極３０ｂと、電極３０ａおよび電極３０ｂ同士の間を結び半導体基板１を貫通することなく第１の主表面１０から半導体基板１の深さ方向に向かって設けられた配線部４０ａとを備えている。電極３０ａは、半導体基板１を貫通して第２の主表面２０に達する貫通電極となっている。貫通電極を有し縦方向に積層される半導体装置において、配線部４０ａを備えていることにより設計の自由度を拡大することができる。 （もっと読む）

【課題】
太幅配線の添加元素を細幅配線の添加元素とは独立に制御する。
【解決手段】
層間絶縁膜に、第１の幅を有する第１の配線溝および第１の幅より広い第２の幅を有する第２の配線溝を形成し、第１の配線溝および第２の配線溝内に、第１の添加元素を含む第１のシード層を形成し、第１のシード層上に第１の銅層を形成し、第１の配線溝内の第１の銅層および第１のシード層を残存させつつ、第２の配線溝内の第１の銅層および第１のシード層を除去し、その後、第２の配線溝内に、第２の添加元素を含む又は添加元素を含まない第２のシード層を形成し、第２のシード層の上に第２の銅層を形成する。 （もっと読む）

【課題】配線に断線が発生することを抑制し、かつエレクトロマイグレーションに対する耐性、及び熱ストレスに起因したボイドの発生に対する耐性を配線に持たせる。
【解決手段】第２導電パターン１０４は端が第１導電パターン１００につながっており、第１導電パターン１００より幅が細い。第１導電パターン１００及び第２導電パターン１０４は、シード層１１０及びメッキ層１２０を有する。シード層１１０及びメッキ層１２０は、それぞれ銅により形成されている。メッキ層１２０は、底層に、表層より結晶粒が小さい小粒層１２２を有している。そして第２導電パターン１０４を形成するメッキ層１２０は、小粒層１２２を、第１導電パターン１００を形成するメッキ層１２０より厚く有している。 （もっと読む）

【課題】液滴吐出ヘッドと基材とを相対的に移動させることによって、同一の基材上に互いに方向と幅の異なる複数の線が混在するパターンを、同一方向の線毎に、それぞれ基材に対して液滴吐出ヘッドを同一方向に相対的に移動させながら液滴を吐出することによって描画するに際し、より高速な描画を行うこと。
【解決手段】基材上に方向と幅の異なる複数の線が混在するパターンを、それぞれ基材に対して液滴吐出ヘッドを同一方向に相対的に移動させながら液滴を吐出することによって、同一方向に沿う線毎に描画する方法であって、複数の線のうち、幅の最も狭い線とは方向が異なり且つ幅が広い線を、該幅の最も狭い線を描画する際に吐出する液滴のドット径よりも大きなドット径の液滴を吐出することによって描画する。 （もっと読む）

【課題】容易なプロセスで導電層のコンタクト構造を形成できる半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基体１０のメモリセル領域５上に交互に積層された導電層ＷＬ１〜ＷＬ８と絶縁層１７ａ〜１７ｈとを有する積層体と、基体１０のコンタクト領域６上に上記積層体の厚さと同等以上の高さで設けられ、各導電層ＷＬ１〜ＷＬ８の一層分の厚さよりも広い間隔を隔てて対向する壁部３１〜３５と、各壁部３１〜３５間に介在して設けられ各壁部３１〜３５間の開放端を通じてメモリセル領域５の積層体の各導電層ＷＬ１〜ＷＬ８と接続されたコンタクト層４１〜４４と、各コンタクト層４１〜４４上に設けられ各コンタクト層４１〜４４と接続されたコンタクト電極６１〜６４とを有する。 （もっと読む）

【課題】配線抵抗の増加を抑えつつ、配線のエレクトロマイグレーション寿命、およびストレスマイグレーション寿命を向上させる。
【解決手段】半導体装置１００は、基板１０２上に形成された層間絶縁膜１０４に形成された凹部に、高融点金属を含むバリアメタル膜１０６と、配線金属膜１１４を構成する銅および銅とは異なる不純物金属を含むシード合金膜ならびに銅を主成分として含むめっき金属膜とを形成し、シード合金膜およびめっき金属膜を、２００℃以上、１０分以下で熱処理する第１の熱処理工程と、第１の熱処理工程の後、凹部外部に露出しためっき金属膜、シード合金膜、およびバリアメタル膜１０６を除去する工程と、シード合金膜およびめっき金属膜を熱処理する第２の熱処理工程と、を含む。 （もっと読む）

【課題】層間絶縁膜のグローバル段差をより低減する。
【解決手段】メタル配線１１、２１、３１と層間絶縁膜１２、２２、３２とが積層され、各層の層間絶縁膜を形成する毎に研磨して平坦化される多層配線６０を積層方向からみて複数の領域５２に分割し、領域毎に、各領域の面積に対する各領域内のメタル配線の占有面積の割合を、メタル配線についてそれぞれ求め、求めた割合を、領域毎に、メタル配線について積算した積算割合をそれぞれ求め、複数の領域の積算割合を用いて、予め求めておいた積算割合の相対値と層間絶縁膜３２の上面の相対位置との関係より、複数の領域間の層間絶縁膜３２の上面の相対位置関係を求め、層間絶縁膜３２の上面が所定の値より低い位置にある領域５１１では、ダミー配線１３，２３，３３を設け、層間絶縁膜３２の上面が所定の値以上の位置にある領域５１３ではメタル配線にダミー配線を設けない。 （もっと読む）

【課題】配線の幅とピッチが変化する部分の欠陥に対するマージンを十分に確保することが可能な半導体集積回路を提供する。
【解決手段】第１、第２の配線１１，１２は、配線の幅と配線間のスペースの幅が等しい。第３の配線１３は、第１の配線１１の一端に接続され、幅が第１の配線１１の幅とスペースの幅に等しく、第２の配線１２の側部に接続されている。第２の配線１２は一部にギャップＧを有している。 （もっと読む）

【課題】多層構造のオンチップインダクタ素子において、インダクタの表皮効果を低減してＱ値を向上させる。
【解決手段】単一のインダクタ配線１から構成される、又は複数のインダクタ配線１を上下に積層して並列接続したものから構成されるインダクタ配線層を３層以上有し、各インダクタ配線層は上下に積層されて直列接続されており、最上層と最下層のインダクタ配線層を除く中間層の各インダクタ配線層の実効的な膜厚が、該最上層及び最下層のインダクタ配線層の実効的な膜厚よりも大きいことを特徴とする、半導体基板上絶縁膜中のオンチップインダクタである。 （もっと読む）