半導体装置および半導体装置の製造方法
【課題】ディッシングを抑制することができる半導体装置の構造を実現する。
【解決手段】半導体装置２００は、基板（シリコン基板）と、基板上に設けられた絶縁層（層間絶縁膜２０１）と、層間絶縁膜２０１に設けられた第１の配線溝と（配線溝２０２）、配線溝２０２に埋め込まれた第１の金属膜（Ｃｕめっき膜２０６）と、を備え、配線溝２０２の底部が、凸部形状を有する。
【解決手段】半導体装置２００は、基板（シリコン基板）と、基板上に設けられた絶縁層（層間絶縁膜２０１）と、層間絶縁膜２０１に設けられた第１の配線溝と（配線溝２０２）、配線溝２０２に埋め込まれた第１の金属膜（Ｃｕめっき膜２０６）と、を備え、配線溝２０２の底部が、凸部形状を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進み、設計ルールが０．１μｍレベル以下の半導体装置の配線においては、抵抗率が低いことからＣｕ配線が用いられている。このとき、Ｃｕを直接加工することは困難であるため、Ｃｕ配線はダマシン法で形成される。ダマシン法においては、層間絶縁膜に配線を埋込むための溝を形成しておき、Ｃｕをめっき法などで埋め込み、その後で化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で表面を平坦化する方法が用いられる。
【０００３】
特許文献１では、絶縁層に設けられた配線溝に、上記ダマシン法を用いる技術が記載されている。同文献によれば、ダマシン法が適用される配線溝においては、その底部が平坦となっている。
【０００４】
特許文献２および特許文献３は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）のディッシングを抑制する技術として、イオン注入を用い、シリコン基板に設けた幅広の溝の中央に凸部を形成する技術が記載されている。しかしながら、これらの文献のＣＭＰの対象は、特許文献１記載の配線用の金属ではなく、ＳＴＩに用いる絶縁膜である。
各文献について説明する。特許文献２によれば、広い溝の中央部に酸素をイオン注入してＳｉＯ２からなる絶縁性の凸部を形成する方法が記載されている。特許文献３によれば、幅広の溝を形成する部分の中央にＰ型の不純物（ドーパント）を導入することによって溝加工時のエッチング速度を低下させる、あるいは幅広の溝を形成する部分の端部にＮ型の不純物（ドーパント）を導入することによって溝加工時のエッチング速度を増加させることによって、形成された幅広の溝の中央に凸部を形成し、絶縁膜形成後の幅広溝中央を高くする方法が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２４３３９９号公報
【特許文献２】特開２００８−１０８８１３号公報
【特許文献３】特開２０００−１５６４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術において、配線溝の底部と配線溝が設けられている絶縁層の表面とは、平坦面となっている。このため、配線溝にめっき形成すると、めっき膜の表面には、配線溝上に位置する部分と絶縁層表面上に位置する部分との間で段差が生じやすい。この状態でＣＭＰを行うと、配線溝上にディッシングが発生することがあった。
【課題を解決するための手段】
【０００７】
本発明によれば、
基板と、
前記基板上に設けられた絶縁層と、
前記絶縁層に設けられた第１の配線溝と、
前記第１の配線溝に埋め込まれた第１の金属膜と、を備え、
前記第１の配線溝の底部が、凸部形状を有する、半導体装置が提供される。
【０００８】
また、本発明によれば、
基板上に絶縁層を設ける、絶縁層形成工程と、
前記絶縁層に、第１の配線溝を設ける、配線溝形成工程と、
前記第１の配線溝を埋め込むように第１の金属膜を設ける金属膜形成工程と、を含み、
前記配線溝形成工程は、
前記第１の配線溝の底部が、凸部形状となるように設ける、半導体装置の製造方法が提供される。
【０００９】
本発明においては、配線溝の底部が凸部形状に形成されている。このため、配線溝の底部は、上げ底構造を有する。そのため、配線溝の底部上に位置する部分と絶縁層表面上に位置する部分との金属めっき膜の膜厚の段差が小さくなる。その結果、ＣＭＰを行う際、配線溝におけるディッシングを抑制することができる。
【発明の効果】
【００１０】
本発明によれば、ディッシングを抑制することができる半導体装置の構造を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態における半導体装置を模式的に示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】配線溝の底部が平坦である場合の半導体装置の製造手順を示す工程断面図である。
【図５】従来の半導体装置の製造手順を示す工程断面図である。
【図６】従来の半導体装置の製造手順を示す工程断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
図１は、本実施の形態における半導体装置２００の模式的な断面図を示す。
本実施の形態の半導体装置２００は、基板（シリコン基板）と、基板上に設けられた絶縁層（層間絶縁膜２０１）と、層間絶縁膜２０１に設けられた第１の配線溝と（配線溝２０２）、配線溝２０２に埋め込まれた第１の金属膜（Ｃｕめっき膜２０６）と、を備え、配線溝２０２の底部が、凸部形状を有する。
【００１４】
この半導体装置２００の製造方法について説明する。
本実施の形態の半導体装置２００の製造方法は、基板（シリコン基板）上に絶縁層（層間絶縁膜２０１）を設ける、絶縁層形成工程と、層間絶縁膜２０１に、第１の配線溝（配線溝２０２）を設ける、配線溝形成工程と、配線溝２０２を埋め込むように第１の金属膜（Ｃｕめっき膜２０６）を設ける金属膜形成工程と、を含む。
【００１５】
この配線溝形成工程では、たとえば、配線溝加工時のエッチング条件を変更し、パターン端部のエッチング速度が速く、パターン中央のエッチング速度を遅くした条件で、配線溝加工のドライエッチングを行なう。これにより、第１の配線溝（配線溝２０２）の底部が、凸部形状となるように設けることができる。また、配線溝形成工程では、第１の配線溝（配線溝２０２）の底部が、第１の配線溝の端部から中央部に向かって徐々に高くなるように設けることもできる。
【００１６】
本実施の形態では、配線溝の底部が凸部形状に形成されている。このため、配線溝の底部は、上げ底構造を有する。そのため、配線溝の底部上に位置する部分と絶縁層表面上に位置する部分との金属めっき膜の膜厚の段差が小さくなる。その結果、ＣＭＰを行う際、配線溝におけるディッシングを抑制することができる。
くわえて、第１の配線溝の底部が、第１の配線溝の中央部が端部よりも高いような、上げ底構造であると、とくに中央部上のめっき膜の表層の高さを高くできる。このため、めっき表面において、絶縁層上と配線溝上と段差を小さくすることができる。その結果、ＣＭＰを行う際、第１の配線溝におけるディッシングを抑制することができる。
【００１７】
ここで、配線溝でのめっき成長速度が小さいと、めっきの充填が終わる前に上方が閉じられてボイドとして残ることがある。
これに対して、本実施の形態に係る金属膜形成工程においては、電解めっき法の条件として、凸部のめっき成長速度比を、平坦部に対して大きくする条件を採用している。これにより、配線溝でのめっき成長速度を増加させて、ボイドの発生を抑制している。
そして、本実施の形態においては、上記めっき条件を採用しているので、底部に凸部を有する第１の配線溝（配線溝２０２）における金属めっき膜の生成速度が、平坦の場合と比較して、速くなる。すると、配線溝の底部上と、配線溝の外側近傍の絶縁層（層間絶縁膜２０１）表面上とのめっき成長速度の差が小さくなる。これにより、線溝の底部上に位置する部分と絶縁層表面上に位置する部分との金属めっき膜の膜厚の段差が小さくなる。その結果、ＣＭＰを行う際、第１の配線溝におけるディッシングを抑制することができる。
以上のように、本実施の形態においては、ディッシングを抑制することができるので、設計通りの抵抗値が精度よく得られる。これにより、本実施の形態では、歩留まりに優れた半導体装置を実現することができる。
【００１８】
次に、本実施の形態において、同一基板上の絶縁層に、配線幅が異なる配線溝が形成される場合について説明する。
【００１９】
配線幅が異なる配線溝にダマシン法を適用すると、配線が密集しかつ配線幅が狭い細幅配線溝と、配線幅が細幅配線部より大きい太幅配線溝との間には、Ｃｕめっき膜の膜厚差が生じる。その結果、ＣＭＰ後の太幅配線部には凹み（ディッシング）が生じることがあった。
以下、この点を詳述する。
【００２０】
従来のエッチング条件では、太幅配線溝の底部においては、平坦部の面積が細幅配線溝と比較して広くなるように形成される。細幅配線溝形成領域では、配線溝幅が狭くてかつ配線溝が密集しているので、凹凸形状を有する。一方、太幅配線溝形成領域では、太幅配線溝の底部が形成されており、平坦部を有する。このような配線溝に対して、めっき工程では、上記ボイドの発生を防止する観点から、電解めっき法の条件として、凸部のめっき成長速度比を、平坦部に対して大きくする条件を採用することができる。すると、細幅配線溝形成領域では、隣接溝間の凹凸形状によりＣｕ成膜が影響を受け、めっき成長速度が高まる。一方、太幅配線溝形成領域では、平坦部が広く、凹凸形状をほぼ有しないので、細幅配線溝形成領域と比較して相対的にめっき成長速度は低くなる。
このように、細幅配線溝の方が、太幅配線溝よりめっき成長速度が高くなる。そして、細幅配線溝では、溝に金属が速く埋まるので、通常のめっき厚さと比較して非常に厚い（１．２〜２．０倍程度）Ｃｕめっき膜が成膜される。一方、太幅配線溝では、配線溝中央部のＣｕめっき膜厚は、通常のめっき厚と同程度となる。
このような事情により、めっき後の表面では、細幅配線溝と太幅配線溝との間に大きな段差が生じることになる。その結果、ＣＭＰ後の太幅配線溝には凹み（ディッシング）が生じることがあった。
【００２１】
特許文献１には、ＣＭＰ後の太幅配線溝におけるディッシングを抑制する技術が記載されている。この点、図５および６を用いて説明する。
図５（ａ）に示すように、層間絶縁膜３０１上に、配線溝３０２および配線溝３０２より配線幅が大きい太幅配線溝３０５を設け、これらの配線溝を埋め込むように、バリアメタル膜３０３およびＣｕめっき膜３０４を設けている。このとき、太幅配線溝３０５の領域上では、Ｃｕめっき膜３０４にはへこみ部３０６が形成され、細い配線溝３０２が密集した領域上では、Ｃｕめっき膜３０４にはせり上がり部３０７が形成される。続いて、図５（ｂ）に示すように、Ｃｕめっき膜３０４上にマスク３１０を形成する。続いて、図６（ａ）に示すように、細い配線溝３０２が密集した領域上のマスク３１０を除去し、このマスク除去部分３１１のＣｕめっき膜をウェットエッチングで除去する。このようにして、せり上がり部３０７のみＣｕめっき膜３０４を除去することで、Ｃｕめっき膜３０４の表面全体の凹凸を軽減できる。この状態で、ＣＭＰ行うことによって、太幅配線溝３０５中のＣｕめっき膜３０４のディッシングを抑制することができる。ここで、せり上がり部３０７のマスク３１０だけを除去するためには、硬いＣＭＰパッドを用い、表面形状には対応しないＣＭＰを行なっている。
【００２２】
特許文献１に記載の技術においては、マスク除去部分３１１のＣｕめっき膜３０４の表面に、鋭角形状の突起（特に、マスク３１０の突起）が存在するため、この突起がＣＭＰ時に欠け、欠けた突起がＣｕめっき膜３０４表面にスクラッチなどを生じさせる可能性がある。このように、特許文献１に記載の技術では、半導体装置の信頼性が低下することがあった。
【００２３】
これに対して、図１に示すように、本実施の形態の半導体装置２００は、基板（シリコン基板）上に設けられた絶縁層（層間絶縁膜２０１）と、層間絶縁膜２０１に設けられた第１の配線溝（配線溝２０２）と、層間絶縁膜２０１に設けられた、配線溝２０２より溝幅が大きい太幅配線溝２０５と、配線溝２０２に埋め込まれた第１の金属膜（Ｃｕめっき膜２０６）と、太幅配線溝２０５に埋め込まれた第２の金属膜（Ｃｕめっき膜２１１）と、を備え、太幅配線溝２０５の溝幅方向における平均配線溝深さが、配線溝２０２の溝幅方向における平均配線溝深さより、小さいものである。
【００２４】
本実施の形態においては、第１の配線溝より溝幅が大きい第２の配線溝の平均配線溝深さが、第１の配線溝の前記平均配線溝深さより、小さく設けられている。このため、配線溝に金属膜を埋め込む過程において、第１の配線溝上と第２の配線溝上との金属膜の膜厚差が、第１の配線溝と第２の配線溝との配線溝深さが同じ場合と比較して、低減する。その結果、第２の配線溝におけるディッシングを抑制することができる。したがって、金属膜上にマスクを設けて前述の膜厚差を低減させる技術を採用せずに済むので、金属膜表面に鋭角形状の突起が発生することがなく、その結果、配線溝に金属膜を埋め込む過程において、金属膜表面にスクラッチが生じることを抑制できる。
したがって、本実施の形態によれば、スクラッチの発生を抑制し、かつディッシングを抑制することができる。
【００２５】
図２および図３は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
本実施の形態における半導体装置の製造方法は、基板（図示せず）上に絶縁層（層間絶縁膜２０１）を設ける、絶縁層形成工程と、層間絶縁膜２０１に、第１の配線溝（配線溝２０２）および配線溝２０２より溝幅が大きい第２の配線溝（太幅配線溝２０５）を設ける、配線溝形成工程と、配線溝２０２を埋め込むように第１の金属膜（Ｃｕめっき膜２０６）を設けるとともに、太幅配線溝２０５を埋め込むように第２の金属膜（Ｃｕめっき膜２１１）を設ける、金属膜形成工程と、を含む。この配線溝形成工程は、第２の配線溝（太幅配線溝２０５）の溝幅方向における平均配線溝深さが、第１の配線溝（配線溝２０２）の溝幅方向における平均配線溝深さより、小さくなるように設けるものである。
【００２６】
本実施の形態は、ダマシン法によって金属配線を形成する方法である。この実施の形態は、ＣＭＰ処理前の、密集している細幅配線部上と太幅配線部上とのめっき膜の膜厚差を低減することにより、太幅配線部のディッシング発生を抑制することができる。
【００２７】
本実施の形態の半導体装置の製造工程について、図２および図３を参照して説明する。
本実施の形態においては、図示していないが、半導体基板上にトランジスタ等の半導体素子が形成され、その上に層間絶縁膜が形成されたものを下地基板として用いる。この下地基板には、半導体素子間をつなぐ配線構造が形成される。また、半導体基板としては、シリコン基板などを用いることができる。
【００２８】
まず、シリコン基板（図示せず）上に層間絶縁膜２０１（絶縁層）を形成する。この層間絶縁膜２０１に、通常の露光方法でレジストパターンを形成した後、ドライエッチングにより、狭ピッチの複数の細幅な配線溝２０２を設けるとともに、配線溝２０２より溝幅が大きい第２の配線溝（太幅配線溝２０５）を設ける（図２（ａ））。配線溝２００は、アスペクト比（溝深さに対する溝幅あるいは径の比）の高い凹部とする。たとえば、アスペクト比の高いとはアスペクト比が１以上を指す。
【００２９】
ここで、この配線溝形成工程について詳述する。
この工程においては、配線溝加工時のエッチング条件を変更し、パターン端部のエッチング速度が速く、パターン中央のエッチング速度を遅くした条件で、配線溝加工のドライエッチングを行なう。これにより、図２（ａ）に示すように、たとえばエッチング条件を高バイアス化などすることで、配線溝の底部における端部以外の領域（言い換えると、配線溝の側壁に接触しない領域）において、太幅配線溝２０５の溝幅方向における配線溝深さ２０９が、配線溝２０２の溝幅方向における配線溝深さ２１０より、小さくなるように設けることができる。特に、太幅配線溝２０５の中央部の配線溝深さ２０９を、配線溝２０２と比較して、浅くすることができる。
【００３０】
配線溝深さとしては、配線溝の底部における端部以外の領域での平均値でもよいし最大値でもよい。また、配線溝深さとしては、配線溝の底部における中央部での平均値でもよいし最大値でもよい。ここで、平均配線溝深さとしては、配線溝の底部における端部以外の領域での最大値と最小値と平均値でもよいし、とくに、底部中央部での最大値と最小値と平均値でもよい。
【００３１】
このような配線溝形成工程においては、配線溝の底部自体を、端部（配線溝の側壁部）から中央部に向かって徐々に高くなるように設けることができる。このとき、また、太幅配線溝２０５の底部の中央部の高さが、配線溝２０２の底部の中央部の高さより、大きい。配線溝の断面形状としては、たとえば、矩形形状、円弧状、略三角形状、略台形形状等の凸部形状とすることができる。
【００３２】
このとき、太幅配線溝２０５の底部の中央部の高さが、配線溝２０２の底部の中央部の高さより、大きくなるように設けられている。この高さは、配線溝２０２の端部の底部（側壁部と底部との接点）を基準にしたときの、配線溝２０２または太幅配線溝２０５の中央部の底部（とくに底部の頂点）までの厚み（層間絶縁膜２０１の厚み方向に対する層間絶縁膜２０１の厚み）で示すことができる。
【００３３】
本実施の形態では、配線溝２０２（細幅配線溝）は、狭ピッチの配線溝として、溝幅２０８が７０〜１２０ｎｍ程度であり、太幅配線溝２０５は、幅広配線溝として、溝幅２０７が配線溝２０２の溝幅２０８より大きく、１０００ｎｍ程度までとする。この場合には、上述の通りエッチング条件を高バイアス化などすることで、配線溝２０２の中央部の配線溝深さ２１０が２００〜３００ｎｍ程度に対して、太幅配線溝２０５の中央部での配線溝深さ２０９が１５０〜２５０ｎｍ程度とすることができる。このように、太幅配線溝２０５の中央部での平均配線溝深さが、配線溝２０２の中央部での平均配線深さより、浅く形成することができる。言い換えると、太幅配線溝２０５の中央部について、配線溝２０２の中央部よりも、底部が盛り上がった上げ底構造とすることができる。
【００３４】
続いて、図２（ｂ）に示すように、層間絶縁膜２０１上、配線溝２０２の内部および太幅配線溝２０５内部に、バリアメタル膜２０３を形成する。バリアメタル膜２０３を形成するには、たとえば、スパッタリング法などを用いることができる。このように、配線溝と金属膜との間に、バリア膜（バリアメタル膜２０３）が設けられている。バリアメタル膜２０３としては、Ｔａ膜を用いる。
【００３５】
続いて、スパッタリング法により、バリアメタル膜２０３上にＣｕシード膜（図示せず）を形成する。そして、電解めっき法により、Ｃｕシード膜をカソードとしてＣｕめっき膜２０４を形成する（図３（ａ））。ここで、電解めっき法の条件としては、電流密度や添加剤により、凸部のめっき成長速度比を、平坦部に対して大きくすることができる。また、金属膜を構成する材料としては、銅を含む、銅を主成分とする、または銅から構成された材料でもよい。
【００３６】
図３（ａ）に示すように、太幅配線溝２０５の中央部が、配線溝２０２と比較して５０ｎｍ程度盛り上がっていることにより、その上部のＣｕめっき膜２０４表面のへこみ部２１３は、数１０ｎｍ程度に抑えられる。すなわち、配線溝の底部が平坦である場合に比べて、Ｃｕめっき膜厚差２１２（Ｃｕめっき膜２０４のせり上がり部２１４とへこみ部２１３との差分）を低減することができる。
【００３７】
この後、図３（ｂ）に示すように、ＣＭＰによる平坦化を行い、配線溝２０２内にＣｕ配線（Ｃｕめっき膜２０６）を形成するとともに、太幅配線溝２０５内に、電源配線としてＣｕ配線（Ｃｕめっき膜２１１）を形成する。
【００３８】
以上のようにして、図１に示す配線構造の半導体装置２００が得られる。この後、上述した工程を繰り返すことにより、２層以上の多層配線構造の半導体装置を形成してもよい。
【００３９】
本実施の形態の作用効果について説明する。
本実施の形態によれば、配線溝の底部における端部以外の領域、特に中央部において、配線溝２０２より溝幅が大きい太幅配線溝２０５の平均配線溝深さが、配線溝２０２の平均配線溝深さより、小さく設けられている。言い換えると、太幅配線溝２０５の中央部について、配線溝２０２の中央部よりも上げ底になるように設けられている。これにより、配線溝の底部が平坦である場合に比べて、太幅配線溝２０５領域における金属膜表面の落ち込みを抑制できる。このため、配線溝に金属膜を埋め込む過程において、配線溝２０２上と太幅配線溝２０５上との金属膜の膜厚差が、第１の配線溝と第２の配線溝との配線溝深さが同じ場合と比較して、低減する。くわえて、その膜厚差に起因する段差を解消するためのＣＭＰの過研磨量を減らすことができる。その結果、太幅配線溝２０５におけるディッシングを抑制することができる。
【００４０】
また、太幅配線溝２０５の底部は、配線溝の底部が、端部（配線溝の側壁部）から中央部に向かって徐々に高くなっている。これにより、太幅配線溝２０５の底部において、平坦部の面積を小さくし、凸部の面積を大きくすることができる。本実施の形態では、底部の凸部を有する配線溝におけるめっき成長速度を大きくするめっき技術が適用される。その結果、太幅配線溝２０５でのめっき成長速度が高まり、細幅配線溝（配線溝２０２）とのめっき成長速度の差が小さくなる。このため、細幅配線溝と太幅配線溝との間のめっき膜の段差を低減できる。これにより、太幅配線溝２０５におけるディッシングを抑制することができる。
以上により、信頼性に優れた半導体装置２００を得ることができる。
【００４１】
また、本実施の形態においては、溝加工条件を変えるだけなので、追加プロセスを必要とせずに、配線用金属膜のＣＭＰに起因するディッシングを抑制できる。これにより、コストの増加がなく、信頼性に優れた半導体装置を得ることができる。
【００４２】
また、配線溝２０２上と太幅配線溝２０５上とのＣｕめっき膜２０４の膜厚差を低減できるので、Ｃｕめっき膜２０４のめっき厚さを薄くできる。そして、その膜厚差に起因する段差を解消するためのＣＭＰの過研磨量を減らすことができる。以上により、めっきプロセスおよびＣＭＰプロセスにおけるスループットを向上させることができる。
【００４３】
さらには、本実施の形態においては、前述のように膜厚差を低減させることができる。したがって、特許文献１に記載の技術のようにＣｕめっき膜２０４上にマスクを設ける技術を採用せずに済むので、金属膜表面に鋭角形状の突起が発生することがないから、この配線溝に金属膜を埋め込む過程において、Ｃｕめっき膜２０４表面にスクラッチが生じることが抑制される。したがって、信頼性の優れた半導体装置を得ることができる。
【００４４】
次に、従来技術と対比しつつ本実施の形態の効果についてさらに説明する。
図４は、配線溝の底部が平坦である場合以外は、本実施の形態と同様の半導体装置の製造手順を示す工程断面図である。この製造工程は、従来の技術水準を示す。
図４（ａ）に示すように、層間絶縁膜１０１上に設けられた配線溝１０２（密集かつ細幅な配線溝）および太幅配線溝１０５の内部ならびに層間絶縁膜１０１上には、バリアメタル膜１０３およびＣｕめっき膜１０４が形成されている。そして、細い配線溝が密集した領域上では、Ｃｕめっき膜１０４の表面にはせり上がり部１０７が形成され、太幅配線溝１０５の領域上では、Ｃｕめっき膜１０４の表面にはへこみ部１０６が形成されている。この後、ＣＭＰで溝以外の部分のＣｕめっき膜３０４を除去して、配線溝１０２内にＣｕめっき膜１１０を設けるとともに、太幅配線溝１０５内にＣｕめっき膜１０９を設ける（図４（ｂ））。このとき、太幅配線溝１０５上のＣｕめっき膜１０９の表面には、ディッシング１０８が形成されている。このディッシング１０８は、図４（ａ）に示すように、Ｃｕめっき膜厚差１１１（Ｃｕめっき膜１０４のせり上がり部１０７とへこみ部１０６との膜厚差）が、非常に大きいことに起因する。たとえば、配線溝の底部が平坦である場合以外は、本実施の形態と同様の条件で行うと、Ｃｕめっき膜厚差１１１は、５５０ｎｍ程度となる。
【００４５】
これに対して、本実施の形態においては、太幅配線溝２０５の中央部について、配線溝２０２の中央部よりも上げ底になるように設けられている。これにより、配線溝の底部が平坦である場合に比べて、太幅配線溝２０５上部における金属膜表面の落ち込みを抑制できる。このため、配線溝に金属膜を埋め込む過程において、配線溝２０２上と太幅配線溝２０５上との金属膜の膜厚差が、低減する。
【００４６】
本実施の形態の適用によって、具体的には、Ｃｕめっき膜２０４の表面段差（Ｃｕめっき膜厚差２１２）は、配線溝の底部が平坦である場合の５５０ｎｍ程度から５００ｎｍ程度まで減少した。その結果、ＣＭＰでのディッシングは大幅に抑制できた。これにより、配線溝の底部が平坦である場合と比較して、信頼性に優れた半導体装置を得ることができた。
【００４７】
特許文献１に記載の方法においては、マスク除去部分３１１のＣｕめっき膜３０４の表面に、鋭角形状の突起（特に、マスク３１０の突起）が存在するため、この突起がＣＭＰ時に欠けることがある。その結果、Ｃｕめっき膜３０４表面にスクラッチなどが増加する可能性（ＣＭＰ初期での段差解消量が大きい為など）がある。そして、同文献記載の方法においては、マスク形成、硬質パッドを用いたＣＭＰ、ウェットエッチング、および必要に応じた洗浄工程などを追加する必要があり、コストが上がることがあった。
【００４８】
これに対して、本実施の形態においては、特許文献１記載の技術の持っていた品質の低下（スクラッチ増加の可能性）やコストの上昇（大幅なプロセス数増加＝製造コスト増加）を解消した製造方法・構造を提供することができる。すなわち、本実施の形態は、めっき後に形成される滑らかな表面に対してＣＭＰを行なうので、スクラッチ増加など品質面への悪影響は無く、溝加工条件を変えるだけなので、ディッシング抑制のためのプロセス増加も無いため、コスト面でも有利である。
【００４９】
また、特許文献２や３の技術は、シリコン基板に対してイオン注入を用いた技術であるため、絶縁層の配線溝に直接適用しても効果は無い。また、これらの文献記載の技術においては、追加プロセスが必要となる。すなわち、特許文献２では、高品質のＳｉＯ２にするため、特許文献３はＳｉエッチングに速度差を生じさせるには注入したドーパントを活性化させるため、イオン注入を用いた場合には高温の熱処理の追加が必要となる。また、幅広の溝中央あるいは端部だけにイオン注入をするので、レジスト塗布〜露光現像によるレジストパターン形成も必要とする。即ち、特許文献２や３の方法では、非常の多くの追加プロセスを必要とし、さらには、コストが上がることになる。加えて露光時の目合せずれによる悪影響も考えられる。
なお、特許文献２や３の技術は、イオン注入を用いて凸部をシリコン基板の溝に形成する技術であるため、絶縁層の配線溝に適用しても効果がない。
【００５０】
これに対して、本実施の形態においては、溝加工条件を変えるだけなので、追加プロセスを必要とせずに、配線用金属膜のＣＭＰに起因するディッシングを抑制できる。これにより、簡便な方法で、信頼性に優れた半導体装置を得ることができる。くわえて、コスト面でも有利である。
また、配線溝２０２上と太幅配線溝２０５上とのＣｕめっき膜２０４の膜厚差を低減できるので、Ｃｕめっき膜２０４のめっき厚さを薄くできる。そして、その膜厚差に起因する段差を解消するためのＣＭＰの過研磨量を減らすことができる。以上により、めっきプロセスおよびＣＭＰプロセスにおけるスループットを向上させることができる。
【００５１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５２】
たとえば、太幅配線溝（太幅配線溝２０５）の端部、細幅配線溝（配線溝２０２）の中央部、太幅配線溝（太幅配線溝２０５）の中央部の順で、深くすることができる。言い換えると、細幅配線溝（配線溝２０２）の底部中央部の高さは、太幅配線溝（太幅配線溝２０５）の底部中央部より低く、かつ、太幅配線溝（太幅配線溝２０５）の底部端部より高くすることができる。
【００５３】
たとえば、配線溝の底部が平坦な場合と比較して、本実施の形態に係る太幅配線溝２０５の断面積が減少する場合には、配線幅（溝幅２０７）が太く、または配線溝深さ（配線溝深さ２０９）が深くなるように、配線溝の形状を設計することができる。言い換えると、配線溝の底部の形状変化に伴う配線抵抗の上昇を踏まえて、あらかじめ配線溝深さの設計値を決定することができる。これにより、配線抵抗が上昇することを、抑制できる。
【００５４】
また、本実施の形態における金属膜（配線）は、シングルダマシン法またはデュアルダマシン法により形成することができる。
【００５５】
たとえば、層間絶縁膜２０１としては、シリコン酸化膜などの絶縁性を有する膜であればよく、単層または多層でもよい。また、層間絶縁膜２０１としては、シリコン酸化膜（比誘電率４．５）よりも比誘電率の低い低誘電率絶縁膜を用いてもよい。多孔質絶縁膜としては、例えば、シリコン酸化膜を多孔化して、比誘電率を小さくしたポーラスシリカ材料や、ＨＳＱ（ハイドロゲンシルセスキオキサン（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ））膜、もしくはＳｉＯＣＨ、ＳｉＯＣ（例えば、Ｂｌａｃｋ ＤｉａｍｏｎｄＴＭ、ＡｕｒｏｒａＴＭ）などを多孔化して、比誘電率を小さくした材料などがある。
【００５６】
バリアメタル膜２０３としては、本実施の形態では、Ｔａを例示したが、これに限定されず、たとえばＴｉ、Ｗ等の高融点金属、これらの窒化物またはこれらの積層体が用いられる。バリアメタル膜２０３は、スパッタリング法に代えて、ＣＶＤ等の方法によって形成することができる。
【００５７】
また、実施形態においては、Ｃｕ配線が設けられた半導体装置を例に説明したが、配線は、Ｃｕを主成分とする金属で構成されていればよい。また、配線の形成方法は、電界めっき法には限られず、たとえば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法を用いてもよい。
【００５８】
半導体基板とは、半導体装置が構成された基板であり、特に単結晶シリコン基板上に作られたものだけでなく、絶縁物上に半導体薄膜が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）やＳＧＯＩ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）やＨｙｂｒｉｄ基板上に半導体素子が形成されたもの、ＴＦＴ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）、液晶製造用基板などを含む。
【符号の説明】
【００５９】
１０１ 層間絶縁膜
１０２ 配線溝
１０３ バリアメタル膜
１０４ Ｃｕめっき膜
１０５ 太幅配線溝
１０６ へこみ部
１０７ せり上がり部
１０８ ディッシング
１０９ Ｃｕめっき膜
１１０ Ｃｕめっき膜
１１１ Ｃｕめっき膜厚差
２００ 半導体装置
２０１ 層間絶縁膜
２０２ 配線溝
２０３ バリアメタル膜
２０４ Ｃｕめっき膜
２０５ 太幅配線溝
２０６ Ｃｕめっき膜
２０７ 溝幅
２０８ 溝幅
２０９ 配線溝深さ
２１０ 配線溝深さ
２１１ Ｃｕめっき膜
２１２ Ｃｕめっき膜厚差
２１３ へこみ部
２１４ せり上がり部
３０１ 層間絶縁膜
３０２ 配線溝
３０３ バリアメタル膜
３０４ Ｃｕめっき膜
３０５ 太幅配線溝
３０６ へこみ部
３０７ せり上がり部
３１０ マスク
３１１ マスク除去部分
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進み、設計ルールが０．１μｍレベル以下の半導体装置の配線においては、抵抗率が低いことからＣｕ配線が用いられている。このとき、Ｃｕを直接加工することは困難であるため、Ｃｕ配線はダマシン法で形成される。ダマシン法においては、層間絶縁膜に配線を埋込むための溝を形成しておき、Ｃｕをめっき法などで埋め込み、その後で化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で表面を平坦化する方法が用いられる。
【０００３】
特許文献１では、絶縁層に設けられた配線溝に、上記ダマシン法を用いる技術が記載されている。同文献によれば、ダマシン法が適用される配線溝においては、その底部が平坦となっている。
【０００４】
特許文献２および特許文献３は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）のディッシングを抑制する技術として、イオン注入を用い、シリコン基板に設けた幅広の溝の中央に凸部を形成する技術が記載されている。しかしながら、これらの文献のＣＭＰの対象は、特許文献１記載の配線用の金属ではなく、ＳＴＩに用いる絶縁膜である。
各文献について説明する。特許文献２によれば、広い溝の中央部に酸素をイオン注入してＳｉＯ２からなる絶縁性の凸部を形成する方法が記載されている。特許文献３によれば、幅広の溝を形成する部分の中央にＰ型の不純物（ドーパント）を導入することによって溝加工時のエッチング速度を低下させる、あるいは幅広の溝を形成する部分の端部にＮ型の不純物（ドーパント）を導入することによって溝加工時のエッチング速度を増加させることによって、形成された幅広の溝の中央に凸部を形成し、絶縁膜形成後の幅広溝中央を高くする方法が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２４３３９９号公報
【特許文献２】特開２００８−１０８８１３号公報
【特許文献３】特開２０００−１５６４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術において、配線溝の底部と配線溝が設けられている絶縁層の表面とは、平坦面となっている。このため、配線溝にめっき形成すると、めっき膜の表面には、配線溝上に位置する部分と絶縁層表面上に位置する部分との間で段差が生じやすい。この状態でＣＭＰを行うと、配線溝上にディッシングが発生することがあった。
【課題を解決するための手段】
【０００７】
本発明によれば、
基板と、
前記基板上に設けられた絶縁層と、
前記絶縁層に設けられた第１の配線溝と、
前記第１の配線溝に埋め込まれた第１の金属膜と、を備え、
前記第１の配線溝の底部が、凸部形状を有する、半導体装置が提供される。
【０００８】
また、本発明によれば、
基板上に絶縁層を設ける、絶縁層形成工程と、
前記絶縁層に、第１の配線溝を設ける、配線溝形成工程と、
前記第１の配線溝を埋め込むように第１の金属膜を設ける金属膜形成工程と、を含み、
前記配線溝形成工程は、
前記第１の配線溝の底部が、凸部形状となるように設ける、半導体装置の製造方法が提供される。
【０００９】
本発明においては、配線溝の底部が凸部形状に形成されている。このため、配線溝の底部は、上げ底構造を有する。そのため、配線溝の底部上に位置する部分と絶縁層表面上に位置する部分との金属めっき膜の膜厚の段差が小さくなる。その結果、ＣＭＰを行う際、配線溝におけるディッシングを抑制することができる。
【発明の効果】
【００１０】
本発明によれば、ディッシングを抑制することができる半導体装置の構造を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態における半導体装置を模式的に示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】配線溝の底部が平坦である場合の半導体装置の製造手順を示す工程断面図である。
【図５】従来の半導体装置の製造手順を示す工程断面図である。
【図６】従来の半導体装置の製造手順を示す工程断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
図１は、本実施の形態における半導体装置２００の模式的な断面図を示す。
本実施の形態の半導体装置２００は、基板（シリコン基板）と、基板上に設けられた絶縁層（層間絶縁膜２０１）と、層間絶縁膜２０１に設けられた第１の配線溝と（配線溝２０２）、配線溝２０２に埋め込まれた第１の金属膜（Ｃｕめっき膜２０６）と、を備え、配線溝２０２の底部が、凸部形状を有する。
【００１４】
この半導体装置２００の製造方法について説明する。
本実施の形態の半導体装置２００の製造方法は、基板（シリコン基板）上に絶縁層（層間絶縁膜２０１）を設ける、絶縁層形成工程と、層間絶縁膜２０１に、第１の配線溝（配線溝２０２）を設ける、配線溝形成工程と、配線溝２０２を埋め込むように第１の金属膜（Ｃｕめっき膜２０６）を設ける金属膜形成工程と、を含む。
【００１５】
この配線溝形成工程では、たとえば、配線溝加工時のエッチング条件を変更し、パターン端部のエッチング速度が速く、パターン中央のエッチング速度を遅くした条件で、配線溝加工のドライエッチングを行なう。これにより、第１の配線溝（配線溝２０２）の底部が、凸部形状となるように設けることができる。また、配線溝形成工程では、第１の配線溝（配線溝２０２）の底部が、第１の配線溝の端部から中央部に向かって徐々に高くなるように設けることもできる。
【００１６】
本実施の形態では、配線溝の底部が凸部形状に形成されている。このため、配線溝の底部は、上げ底構造を有する。そのため、配線溝の底部上に位置する部分と絶縁層表面上に位置する部分との金属めっき膜の膜厚の段差が小さくなる。その結果、ＣＭＰを行う際、配線溝におけるディッシングを抑制することができる。
くわえて、第１の配線溝の底部が、第１の配線溝の中央部が端部よりも高いような、上げ底構造であると、とくに中央部上のめっき膜の表層の高さを高くできる。このため、めっき表面において、絶縁層上と配線溝上と段差を小さくすることができる。その結果、ＣＭＰを行う際、第１の配線溝におけるディッシングを抑制することができる。
【００１７】
ここで、配線溝でのめっき成長速度が小さいと、めっきの充填が終わる前に上方が閉じられてボイドとして残ることがある。
これに対して、本実施の形態に係る金属膜形成工程においては、電解めっき法の条件として、凸部のめっき成長速度比を、平坦部に対して大きくする条件を採用している。これにより、配線溝でのめっき成長速度を増加させて、ボイドの発生を抑制している。
そして、本実施の形態においては、上記めっき条件を採用しているので、底部に凸部を有する第１の配線溝（配線溝２０２）における金属めっき膜の生成速度が、平坦の場合と比較して、速くなる。すると、配線溝の底部上と、配線溝の外側近傍の絶縁層（層間絶縁膜２０１）表面上とのめっき成長速度の差が小さくなる。これにより、線溝の底部上に位置する部分と絶縁層表面上に位置する部分との金属めっき膜の膜厚の段差が小さくなる。その結果、ＣＭＰを行う際、第１の配線溝におけるディッシングを抑制することができる。
以上のように、本実施の形態においては、ディッシングを抑制することができるので、設計通りの抵抗値が精度よく得られる。これにより、本実施の形態では、歩留まりに優れた半導体装置を実現することができる。
【００１８】
次に、本実施の形態において、同一基板上の絶縁層に、配線幅が異なる配線溝が形成される場合について説明する。
【００１９】
配線幅が異なる配線溝にダマシン法を適用すると、配線が密集しかつ配線幅が狭い細幅配線溝と、配線幅が細幅配線部より大きい太幅配線溝との間には、Ｃｕめっき膜の膜厚差が生じる。その結果、ＣＭＰ後の太幅配線部には凹み（ディッシング）が生じることがあった。
以下、この点を詳述する。
【００２０】
従来のエッチング条件では、太幅配線溝の底部においては、平坦部の面積が細幅配線溝と比較して広くなるように形成される。細幅配線溝形成領域では、配線溝幅が狭くてかつ配線溝が密集しているので、凹凸形状を有する。一方、太幅配線溝形成領域では、太幅配線溝の底部が形成されており、平坦部を有する。このような配線溝に対して、めっき工程では、上記ボイドの発生を防止する観点から、電解めっき法の条件として、凸部のめっき成長速度比を、平坦部に対して大きくする条件を採用することができる。すると、細幅配線溝形成領域では、隣接溝間の凹凸形状によりＣｕ成膜が影響を受け、めっき成長速度が高まる。一方、太幅配線溝形成領域では、平坦部が広く、凹凸形状をほぼ有しないので、細幅配線溝形成領域と比較して相対的にめっき成長速度は低くなる。
このように、細幅配線溝の方が、太幅配線溝よりめっき成長速度が高くなる。そして、細幅配線溝では、溝に金属が速く埋まるので、通常のめっき厚さと比較して非常に厚い（１．２〜２．０倍程度）Ｃｕめっき膜が成膜される。一方、太幅配線溝では、配線溝中央部のＣｕめっき膜厚は、通常のめっき厚と同程度となる。
このような事情により、めっき後の表面では、細幅配線溝と太幅配線溝との間に大きな段差が生じることになる。その結果、ＣＭＰ後の太幅配線溝には凹み（ディッシング）が生じることがあった。
【００２１】
特許文献１には、ＣＭＰ後の太幅配線溝におけるディッシングを抑制する技術が記載されている。この点、図５および６を用いて説明する。
図５（ａ）に示すように、層間絶縁膜３０１上に、配線溝３０２および配線溝３０２より配線幅が大きい太幅配線溝３０５を設け、これらの配線溝を埋め込むように、バリアメタル膜３０３およびＣｕめっき膜３０４を設けている。このとき、太幅配線溝３０５の領域上では、Ｃｕめっき膜３０４にはへこみ部３０６が形成され、細い配線溝３０２が密集した領域上では、Ｃｕめっき膜３０４にはせり上がり部３０７が形成される。続いて、図５（ｂ）に示すように、Ｃｕめっき膜３０４上にマスク３１０を形成する。続いて、図６（ａ）に示すように、細い配線溝３０２が密集した領域上のマスク３１０を除去し、このマスク除去部分３１１のＣｕめっき膜をウェットエッチングで除去する。このようにして、せり上がり部３０７のみＣｕめっき膜３０４を除去することで、Ｃｕめっき膜３０４の表面全体の凹凸を軽減できる。この状態で、ＣＭＰ行うことによって、太幅配線溝３０５中のＣｕめっき膜３０４のディッシングを抑制することができる。ここで、せり上がり部３０７のマスク３１０だけを除去するためには、硬いＣＭＰパッドを用い、表面形状には対応しないＣＭＰを行なっている。
【００２２】
特許文献１に記載の技術においては、マスク除去部分３１１のＣｕめっき膜３０４の表面に、鋭角形状の突起（特に、マスク３１０の突起）が存在するため、この突起がＣＭＰ時に欠け、欠けた突起がＣｕめっき膜３０４表面にスクラッチなどを生じさせる可能性がある。このように、特許文献１に記載の技術では、半導体装置の信頼性が低下することがあった。
【００２３】
これに対して、図１に示すように、本実施の形態の半導体装置２００は、基板（シリコン基板）上に設けられた絶縁層（層間絶縁膜２０１）と、層間絶縁膜２０１に設けられた第１の配線溝（配線溝２０２）と、層間絶縁膜２０１に設けられた、配線溝２０２より溝幅が大きい太幅配線溝２０５と、配線溝２０２に埋め込まれた第１の金属膜（Ｃｕめっき膜２０６）と、太幅配線溝２０５に埋め込まれた第２の金属膜（Ｃｕめっき膜２１１）と、を備え、太幅配線溝２０５の溝幅方向における平均配線溝深さが、配線溝２０２の溝幅方向における平均配線溝深さより、小さいものである。
【００２４】
本実施の形態においては、第１の配線溝より溝幅が大きい第２の配線溝の平均配線溝深さが、第１の配線溝の前記平均配線溝深さより、小さく設けられている。このため、配線溝に金属膜を埋め込む過程において、第１の配線溝上と第２の配線溝上との金属膜の膜厚差が、第１の配線溝と第２の配線溝との配線溝深さが同じ場合と比較して、低減する。その結果、第２の配線溝におけるディッシングを抑制することができる。したがって、金属膜上にマスクを設けて前述の膜厚差を低減させる技術を採用せずに済むので、金属膜表面に鋭角形状の突起が発生することがなく、その結果、配線溝に金属膜を埋め込む過程において、金属膜表面にスクラッチが生じることを抑制できる。
したがって、本実施の形態によれば、スクラッチの発生を抑制し、かつディッシングを抑制することができる。
【００２５】
図２および図３は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
本実施の形態における半導体装置の製造方法は、基板（図示せず）上に絶縁層（層間絶縁膜２０１）を設ける、絶縁層形成工程と、層間絶縁膜２０１に、第１の配線溝（配線溝２０２）および配線溝２０２より溝幅が大きい第２の配線溝（太幅配線溝２０５）を設ける、配線溝形成工程と、配線溝２０２を埋め込むように第１の金属膜（Ｃｕめっき膜２０６）を設けるとともに、太幅配線溝２０５を埋め込むように第２の金属膜（Ｃｕめっき膜２１１）を設ける、金属膜形成工程と、を含む。この配線溝形成工程は、第２の配線溝（太幅配線溝２０５）の溝幅方向における平均配線溝深さが、第１の配線溝（配線溝２０２）の溝幅方向における平均配線溝深さより、小さくなるように設けるものである。
【００２６】
本実施の形態は、ダマシン法によって金属配線を形成する方法である。この実施の形態は、ＣＭＰ処理前の、密集している細幅配線部上と太幅配線部上とのめっき膜の膜厚差を低減することにより、太幅配線部のディッシング発生を抑制することができる。
【００２７】
本実施の形態の半導体装置の製造工程について、図２および図３を参照して説明する。
本実施の形態においては、図示していないが、半導体基板上にトランジスタ等の半導体素子が形成され、その上に層間絶縁膜が形成されたものを下地基板として用いる。この下地基板には、半導体素子間をつなぐ配線構造が形成される。また、半導体基板としては、シリコン基板などを用いることができる。
【００２８】
まず、シリコン基板（図示せず）上に層間絶縁膜２０１（絶縁層）を形成する。この層間絶縁膜２０１に、通常の露光方法でレジストパターンを形成した後、ドライエッチングにより、狭ピッチの複数の細幅な配線溝２０２を設けるとともに、配線溝２０２より溝幅が大きい第２の配線溝（太幅配線溝２０５）を設ける（図２（ａ））。配線溝２００は、アスペクト比（溝深さに対する溝幅あるいは径の比）の高い凹部とする。たとえば、アスペクト比の高いとはアスペクト比が１以上を指す。
【００２９】
ここで、この配線溝形成工程について詳述する。
この工程においては、配線溝加工時のエッチング条件を変更し、パターン端部のエッチング速度が速く、パターン中央のエッチング速度を遅くした条件で、配線溝加工のドライエッチングを行なう。これにより、図２（ａ）に示すように、たとえばエッチング条件を高バイアス化などすることで、配線溝の底部における端部以外の領域（言い換えると、配線溝の側壁に接触しない領域）において、太幅配線溝２０５の溝幅方向における配線溝深さ２０９が、配線溝２０２の溝幅方向における配線溝深さ２１０より、小さくなるように設けることができる。特に、太幅配線溝２０５の中央部の配線溝深さ２０９を、配線溝２０２と比較して、浅くすることができる。
【００３０】
配線溝深さとしては、配線溝の底部における端部以外の領域での平均値でもよいし最大値でもよい。また、配線溝深さとしては、配線溝の底部における中央部での平均値でもよいし最大値でもよい。ここで、平均配線溝深さとしては、配線溝の底部における端部以外の領域での最大値と最小値と平均値でもよいし、とくに、底部中央部での最大値と最小値と平均値でもよい。
【００３１】
このような配線溝形成工程においては、配線溝の底部自体を、端部（配線溝の側壁部）から中央部に向かって徐々に高くなるように設けることができる。このとき、また、太幅配線溝２０５の底部の中央部の高さが、配線溝２０２の底部の中央部の高さより、大きい。配線溝の断面形状としては、たとえば、矩形形状、円弧状、略三角形状、略台形形状等の凸部形状とすることができる。
【００３２】
このとき、太幅配線溝２０５の底部の中央部の高さが、配線溝２０２の底部の中央部の高さより、大きくなるように設けられている。この高さは、配線溝２０２の端部の底部（側壁部と底部との接点）を基準にしたときの、配線溝２０２または太幅配線溝２０５の中央部の底部（とくに底部の頂点）までの厚み（層間絶縁膜２０１の厚み方向に対する層間絶縁膜２０１の厚み）で示すことができる。
【００３３】
本実施の形態では、配線溝２０２（細幅配線溝）は、狭ピッチの配線溝として、溝幅２０８が７０〜１２０ｎｍ程度であり、太幅配線溝２０５は、幅広配線溝として、溝幅２０７が配線溝２０２の溝幅２０８より大きく、１０００ｎｍ程度までとする。この場合には、上述の通りエッチング条件を高バイアス化などすることで、配線溝２０２の中央部の配線溝深さ２１０が２００〜３００ｎｍ程度に対して、太幅配線溝２０５の中央部での配線溝深さ２０９が１５０〜２５０ｎｍ程度とすることができる。このように、太幅配線溝２０５の中央部での平均配線溝深さが、配線溝２０２の中央部での平均配線深さより、浅く形成することができる。言い換えると、太幅配線溝２０５の中央部について、配線溝２０２の中央部よりも、底部が盛り上がった上げ底構造とすることができる。
【００３４】
続いて、図２（ｂ）に示すように、層間絶縁膜２０１上、配線溝２０２の内部および太幅配線溝２０５内部に、バリアメタル膜２０３を形成する。バリアメタル膜２０３を形成するには、たとえば、スパッタリング法などを用いることができる。このように、配線溝と金属膜との間に、バリア膜（バリアメタル膜２０３）が設けられている。バリアメタル膜２０３としては、Ｔａ膜を用いる。
【００３５】
続いて、スパッタリング法により、バリアメタル膜２０３上にＣｕシード膜（図示せず）を形成する。そして、電解めっき法により、Ｃｕシード膜をカソードとしてＣｕめっき膜２０４を形成する（図３（ａ））。ここで、電解めっき法の条件としては、電流密度や添加剤により、凸部のめっき成長速度比を、平坦部に対して大きくすることができる。また、金属膜を構成する材料としては、銅を含む、銅を主成分とする、または銅から構成された材料でもよい。
【００３６】
図３（ａ）に示すように、太幅配線溝２０５の中央部が、配線溝２０２と比較して５０ｎｍ程度盛り上がっていることにより、その上部のＣｕめっき膜２０４表面のへこみ部２１３は、数１０ｎｍ程度に抑えられる。すなわち、配線溝の底部が平坦である場合に比べて、Ｃｕめっき膜厚差２１２（Ｃｕめっき膜２０４のせり上がり部２１４とへこみ部２１３との差分）を低減することができる。
【００３７】
この後、図３（ｂ）に示すように、ＣＭＰによる平坦化を行い、配線溝２０２内にＣｕ配線（Ｃｕめっき膜２０６）を形成するとともに、太幅配線溝２０５内に、電源配線としてＣｕ配線（Ｃｕめっき膜２１１）を形成する。
【００３８】
以上のようにして、図１に示す配線構造の半導体装置２００が得られる。この後、上述した工程を繰り返すことにより、２層以上の多層配線構造の半導体装置を形成してもよい。
【００３９】
本実施の形態の作用効果について説明する。
本実施の形態によれば、配線溝の底部における端部以外の領域、特に中央部において、配線溝２０２より溝幅が大きい太幅配線溝２０５の平均配線溝深さが、配線溝２０２の平均配線溝深さより、小さく設けられている。言い換えると、太幅配線溝２０５の中央部について、配線溝２０２の中央部よりも上げ底になるように設けられている。これにより、配線溝の底部が平坦である場合に比べて、太幅配線溝２０５領域における金属膜表面の落ち込みを抑制できる。このため、配線溝に金属膜を埋め込む過程において、配線溝２０２上と太幅配線溝２０５上との金属膜の膜厚差が、第１の配線溝と第２の配線溝との配線溝深さが同じ場合と比較して、低減する。くわえて、その膜厚差に起因する段差を解消するためのＣＭＰの過研磨量を減らすことができる。その結果、太幅配線溝２０５におけるディッシングを抑制することができる。
【００４０】
また、太幅配線溝２０５の底部は、配線溝の底部が、端部（配線溝の側壁部）から中央部に向かって徐々に高くなっている。これにより、太幅配線溝２０５の底部において、平坦部の面積を小さくし、凸部の面積を大きくすることができる。本実施の形態では、底部の凸部を有する配線溝におけるめっき成長速度を大きくするめっき技術が適用される。その結果、太幅配線溝２０５でのめっき成長速度が高まり、細幅配線溝（配線溝２０２）とのめっき成長速度の差が小さくなる。このため、細幅配線溝と太幅配線溝との間のめっき膜の段差を低減できる。これにより、太幅配線溝２０５におけるディッシングを抑制することができる。
以上により、信頼性に優れた半導体装置２００を得ることができる。
【００４１】
また、本実施の形態においては、溝加工条件を変えるだけなので、追加プロセスを必要とせずに、配線用金属膜のＣＭＰに起因するディッシングを抑制できる。これにより、コストの増加がなく、信頼性に優れた半導体装置を得ることができる。
【００４２】
また、配線溝２０２上と太幅配線溝２０５上とのＣｕめっき膜２０４の膜厚差を低減できるので、Ｃｕめっき膜２０４のめっき厚さを薄くできる。そして、その膜厚差に起因する段差を解消するためのＣＭＰの過研磨量を減らすことができる。以上により、めっきプロセスおよびＣＭＰプロセスにおけるスループットを向上させることができる。
【００４３】
さらには、本実施の形態においては、前述のように膜厚差を低減させることができる。したがって、特許文献１に記載の技術のようにＣｕめっき膜２０４上にマスクを設ける技術を採用せずに済むので、金属膜表面に鋭角形状の突起が発生することがないから、この配線溝に金属膜を埋め込む過程において、Ｃｕめっき膜２０４表面にスクラッチが生じることが抑制される。したがって、信頼性の優れた半導体装置を得ることができる。
【００４４】
次に、従来技術と対比しつつ本実施の形態の効果についてさらに説明する。
図４は、配線溝の底部が平坦である場合以外は、本実施の形態と同様の半導体装置の製造手順を示す工程断面図である。この製造工程は、従来の技術水準を示す。
図４（ａ）に示すように、層間絶縁膜１０１上に設けられた配線溝１０２（密集かつ細幅な配線溝）および太幅配線溝１０５の内部ならびに層間絶縁膜１０１上には、バリアメタル膜１０３およびＣｕめっき膜１０４が形成されている。そして、細い配線溝が密集した領域上では、Ｃｕめっき膜１０４の表面にはせり上がり部１０７が形成され、太幅配線溝１０５の領域上では、Ｃｕめっき膜１０４の表面にはへこみ部１０６が形成されている。この後、ＣＭＰで溝以外の部分のＣｕめっき膜３０４を除去して、配線溝１０２内にＣｕめっき膜１１０を設けるとともに、太幅配線溝１０５内にＣｕめっき膜１０９を設ける（図４（ｂ））。このとき、太幅配線溝１０５上のＣｕめっき膜１０９の表面には、ディッシング１０８が形成されている。このディッシング１０８は、図４（ａ）に示すように、Ｃｕめっき膜厚差１１１（Ｃｕめっき膜１０４のせり上がり部１０７とへこみ部１０６との膜厚差）が、非常に大きいことに起因する。たとえば、配線溝の底部が平坦である場合以外は、本実施の形態と同様の条件で行うと、Ｃｕめっき膜厚差１１１は、５５０ｎｍ程度となる。
【００４５】
これに対して、本実施の形態においては、太幅配線溝２０５の中央部について、配線溝２０２の中央部よりも上げ底になるように設けられている。これにより、配線溝の底部が平坦である場合に比べて、太幅配線溝２０５上部における金属膜表面の落ち込みを抑制できる。このため、配線溝に金属膜を埋め込む過程において、配線溝２０２上と太幅配線溝２０５上との金属膜の膜厚差が、低減する。
【００４６】
本実施の形態の適用によって、具体的には、Ｃｕめっき膜２０４の表面段差（Ｃｕめっき膜厚差２１２）は、配線溝の底部が平坦である場合の５５０ｎｍ程度から５００ｎｍ程度まで減少した。その結果、ＣＭＰでのディッシングは大幅に抑制できた。これにより、配線溝の底部が平坦である場合と比較して、信頼性に優れた半導体装置を得ることができた。
【００４７】
特許文献１に記載の方法においては、マスク除去部分３１１のＣｕめっき膜３０４の表面に、鋭角形状の突起（特に、マスク３１０の突起）が存在するため、この突起がＣＭＰ時に欠けることがある。その結果、Ｃｕめっき膜３０４表面にスクラッチなどが増加する可能性（ＣＭＰ初期での段差解消量が大きい為など）がある。そして、同文献記載の方法においては、マスク形成、硬質パッドを用いたＣＭＰ、ウェットエッチング、および必要に応じた洗浄工程などを追加する必要があり、コストが上がることがあった。
【００４８】
これに対して、本実施の形態においては、特許文献１記載の技術の持っていた品質の低下（スクラッチ増加の可能性）やコストの上昇（大幅なプロセス数増加＝製造コスト増加）を解消した製造方法・構造を提供することができる。すなわち、本実施の形態は、めっき後に形成される滑らかな表面に対してＣＭＰを行なうので、スクラッチ増加など品質面への悪影響は無く、溝加工条件を変えるだけなので、ディッシング抑制のためのプロセス増加も無いため、コスト面でも有利である。
【００４９】
また、特許文献２や３の技術は、シリコン基板に対してイオン注入を用いた技術であるため、絶縁層の配線溝に直接適用しても効果は無い。また、これらの文献記載の技術においては、追加プロセスが必要となる。すなわち、特許文献２では、高品質のＳｉＯ２にするため、特許文献３はＳｉエッチングに速度差を生じさせるには注入したドーパントを活性化させるため、イオン注入を用いた場合には高温の熱処理の追加が必要となる。また、幅広の溝中央あるいは端部だけにイオン注入をするので、レジスト塗布〜露光現像によるレジストパターン形成も必要とする。即ち、特許文献２や３の方法では、非常の多くの追加プロセスを必要とし、さらには、コストが上がることになる。加えて露光時の目合せずれによる悪影響も考えられる。
なお、特許文献２や３の技術は、イオン注入を用いて凸部をシリコン基板の溝に形成する技術であるため、絶縁層の配線溝に適用しても効果がない。
【００５０】
これに対して、本実施の形態においては、溝加工条件を変えるだけなので、追加プロセスを必要とせずに、配線用金属膜のＣＭＰに起因するディッシングを抑制できる。これにより、簡便な方法で、信頼性に優れた半導体装置を得ることができる。くわえて、コスト面でも有利である。
また、配線溝２０２上と太幅配線溝２０５上とのＣｕめっき膜２０４の膜厚差を低減できるので、Ｃｕめっき膜２０４のめっき厚さを薄くできる。そして、その膜厚差に起因する段差を解消するためのＣＭＰの過研磨量を減らすことができる。以上により、めっきプロセスおよびＣＭＰプロセスにおけるスループットを向上させることができる。
【００５１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５２】
たとえば、太幅配線溝（太幅配線溝２０５）の端部、細幅配線溝（配線溝２０２）の中央部、太幅配線溝（太幅配線溝２０５）の中央部の順で、深くすることができる。言い換えると、細幅配線溝（配線溝２０２）の底部中央部の高さは、太幅配線溝（太幅配線溝２０５）の底部中央部より低く、かつ、太幅配線溝（太幅配線溝２０５）の底部端部より高くすることができる。
【００５３】
たとえば、配線溝の底部が平坦な場合と比較して、本実施の形態に係る太幅配線溝２０５の断面積が減少する場合には、配線幅（溝幅２０７）が太く、または配線溝深さ（配線溝深さ２０９）が深くなるように、配線溝の形状を設計することができる。言い換えると、配線溝の底部の形状変化に伴う配線抵抗の上昇を踏まえて、あらかじめ配線溝深さの設計値を決定することができる。これにより、配線抵抗が上昇することを、抑制できる。
【００５４】
また、本実施の形態における金属膜（配線）は、シングルダマシン法またはデュアルダマシン法により形成することができる。
【００５５】
たとえば、層間絶縁膜２０１としては、シリコン酸化膜などの絶縁性を有する膜であればよく、単層または多層でもよい。また、層間絶縁膜２０１としては、シリコン酸化膜（比誘電率４．５）よりも比誘電率の低い低誘電率絶縁膜を用いてもよい。多孔質絶縁膜としては、例えば、シリコン酸化膜を多孔化して、比誘電率を小さくしたポーラスシリカ材料や、ＨＳＱ（ハイドロゲンシルセスキオキサン（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ））膜、もしくはＳｉＯＣＨ、ＳｉＯＣ（例えば、Ｂｌａｃｋ ＤｉａｍｏｎｄＴＭ、ＡｕｒｏｒａＴＭ）などを多孔化して、比誘電率を小さくした材料などがある。
【００５６】
バリアメタル膜２０３としては、本実施の形態では、Ｔａを例示したが、これに限定されず、たとえばＴｉ、Ｗ等の高融点金属、これらの窒化物またはこれらの積層体が用いられる。バリアメタル膜２０３は、スパッタリング法に代えて、ＣＶＤ等の方法によって形成することができる。
【００５７】
また、実施形態においては、Ｃｕ配線が設けられた半導体装置を例に説明したが、配線は、Ｃｕを主成分とする金属で構成されていればよい。また、配線の形成方法は、電界めっき法には限られず、たとえば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法を用いてもよい。
【００５８】
半導体基板とは、半導体装置が構成された基板であり、特に単結晶シリコン基板上に作られたものだけでなく、絶縁物上に半導体薄膜が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）やＳＧＯＩ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）やＨｙｂｒｉｄ基板上に半導体素子が形成されたもの、ＴＦＴ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）、液晶製造用基板などを含む。
【符号の説明】
【００５９】
１０１ 層間絶縁膜
１０２ 配線溝
１０３ バリアメタル膜
１０４ Ｃｕめっき膜
１０５ 太幅配線溝
１０６ へこみ部
１０７ せり上がり部
１０８ ディッシング
１０９ Ｃｕめっき膜
１１０ Ｃｕめっき膜
１１１ Ｃｕめっき膜厚差
２００ 半導体装置
２０１ 層間絶縁膜
２０２ 配線溝
２０３ バリアメタル膜
２０４ Ｃｕめっき膜
２０５ 太幅配線溝
２０６ Ｃｕめっき膜
２０７ 溝幅
２０８ 溝幅
２０９ 配線溝深さ
２１０ 配線溝深さ
２１１ Ｃｕめっき膜
２１２ Ｃｕめっき膜厚差
２１３ へこみ部
２１４ せり上がり部
３０１ 層間絶縁膜
３０２ 配線溝
３０３ バリアメタル膜
３０４ Ｃｕめっき膜
３０５ 太幅配線溝
３０６ へこみ部
３０７ せり上がり部
３１０ マスク
３１１ マスク除去部分
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた絶縁層と、
前記絶縁層に設けられた第１の配線溝と、
前記第１の配線溝に埋め込まれた第１の金属膜と、を備え、
前記第１の配線溝の底部が、凸部形状を有する、半導体装置。
【請求項２】
前記第１の配線溝の前記底部が、前記第１の配線溝の端部から中央部に向かって徐々に高くなっている、請求項１に記載の半導体装置。
【請求項３】
前記絶縁層に設けられた、前記第１の配線溝より溝幅が大きい第２の配線溝と、
前記第２の配線溝に埋め込まれた第２の金属膜と、をさらに備え、
前記第２の配線溝の溝幅方向における平均配線溝深さが、前記第１の配線溝の溝幅方向における前記平均配線溝深さより、小さい、請求項１または２に記載の半導体装置。
【請求項４】
前記第２の配線溝の前記底部が、前記端部から中央部に向かって徐々に高くなっており、
前記第２の配線溝の前記底部の中央部の高さが、前記第１の配線溝の前記底部の中央部の高さより、大きい、請求項３に記載の半導体装置。
【請求項５】
前記第１の配線溝と前記第１の金属膜との間に、または前記第２の配線溝と前記第２の金属膜との間に、バリア膜が設けられている、請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１の金属膜または前記第２の金属膜を構成する材料が、銅を含む、請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
基板上に絶縁層を設ける、絶縁層形成工程と、
前記絶縁層に、第１の配線溝を設ける、配線溝形成工程と、
前記第１の配線溝を埋め込むように第１の金属膜を設ける金属膜形成工程と、を含み、
前記配線溝形成工程は、
前記第１の配線溝の底部が、凸部形状となるように設ける、半導体装置の製造方法。
【請求項８】
前記配線溝形成工程は、
前記第１の配線溝の底部が、前記第１の配線溝の端部から中央部に向かって徐々に高くなるように設ける、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記配線溝形成工程は、前記第１の配線溝より溝幅が大きい第２の配線溝を設ける工程を含み、
前記金属膜形成工程は、前記第２の配線溝を埋め込むように第２の金属膜を設ける工程を含み、
前記配線溝形成工程は、
前記第２の配線溝の溝幅方向における平均配線溝深さが、前記第１の配線溝の溝幅方向における前記平均配線溝深さより、小さくなるように設ける、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記配線溝形成工程は、前記第２の配線溝の前記底部が、前記端部から中央部に向かって徐々に高くなっており、前記第２の配線溝の前記底部の中央部の高さが、前記第１の配線溝の前記底部の中央部の高さより、大きくなるように設ける、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記配線溝形成工程は、ドライエッチング処理を用いる、請求項７から１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第１の配線溝と前記第１の金属膜との間に、または前記第２の配線溝と前記第２の金属膜との間に、バリア膜を設ける工程をさらに含む、請求項７から１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記第１の金属膜または前記第２の金属膜を構成する材料が、銅を含む、請求項７から１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に設けられた絶縁層と、
前記絶縁層に設けられた第１の配線溝と、
前記第１の配線溝に埋め込まれた第１の金属膜と、を備え、
前記第１の配線溝の底部が、凸部形状を有する、半導体装置。
【請求項２】
前記第１の配線溝の前記底部が、前記第１の配線溝の端部から中央部に向かって徐々に高くなっている、請求項１に記載の半導体装置。
【請求項３】
前記絶縁層に設けられた、前記第１の配線溝より溝幅が大きい第２の配線溝と、
前記第２の配線溝に埋め込まれた第２の金属膜と、をさらに備え、
前記第２の配線溝の溝幅方向における平均配線溝深さが、前記第１の配線溝の溝幅方向における前記平均配線溝深さより、小さい、請求項１または２に記載の半導体装置。
【請求項４】
前記第２の配線溝の前記底部が、前記端部から中央部に向かって徐々に高くなっており、
前記第２の配線溝の前記底部の中央部の高さが、前記第１の配線溝の前記底部の中央部の高さより、大きい、請求項３に記載の半導体装置。
【請求項５】
前記第１の配線溝と前記第１の金属膜との間に、または前記第２の配線溝と前記第２の金属膜との間に、バリア膜が設けられている、請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１の金属膜または前記第２の金属膜を構成する材料が、銅を含む、請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
基板上に絶縁層を設ける、絶縁層形成工程と、
前記絶縁層に、第１の配線溝を設ける、配線溝形成工程と、
前記第１の配線溝を埋め込むように第１の金属膜を設ける金属膜形成工程と、を含み、
前記配線溝形成工程は、
前記第１の配線溝の底部が、凸部形状となるように設ける、半導体装置の製造方法。
【請求項８】
前記配線溝形成工程は、
前記第１の配線溝の底部が、前記第１の配線溝の端部から中央部に向かって徐々に高くなるように設ける、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記配線溝形成工程は、前記第１の配線溝より溝幅が大きい第２の配線溝を設ける工程を含み、
前記金属膜形成工程は、前記第２の配線溝を埋め込むように第２の金属膜を設ける工程を含み、
前記配線溝形成工程は、
前記第２の配線溝の溝幅方向における平均配線溝深さが、前記第１の配線溝の溝幅方向における前記平均配線溝深さより、小さくなるように設ける、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記配線溝形成工程は、前記第２の配線溝の前記底部が、前記端部から中央部に向かって徐々に高くなっており、前記第２の配線溝の前記底部の中央部の高さが、前記第１の配線溝の前記底部の中央部の高さより、大きくなるように設ける、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記配線溝形成工程は、ドライエッチング処理を用いる、請求項７から１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第１の配線溝と前記第１の金属膜との間に、または前記第２の配線溝と前記第２の金属膜との間に、バリア膜を設ける工程をさらに含む、請求項７から１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記第１の金属膜または前記第２の金属膜を構成する材料が、銅を含む、請求項７から１２のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１８１５８５（Ｐ２０１１−１８１５８５Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１０−４２２５１（Ｐ２０１０−４２２５１）
【出願日】平成２２年２月２６日（２０１０．２．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２２年２月２６日（２０１０．２．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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