【課題】多層レジストを用いたエッチングにおいて、被エッチング膜に所望のパターンを形成する。
【解決手段】半導体装置の製造方法は、絶縁膜に形成する配線パターンの中で配線ピッチが最も小さい配線パターンの配線ピッチが所定値以下か否かを判断する工程（Ｓ１００）と、配線ピッチが所定値以下か否かを判断する工程において、配線ピッチが所定値以下であると判断された場合、当該配線ピッチに応じて下層レジスト膜の膜厚を決定する工程（Ｓ１０４）と、絶縁膜上に、ステップＳ１０４で決定された膜厚の下層レジスト膜を形成する工程（Ｓ１０６）とを含む。 （もっと読む）

【課題】従来のように層間絶縁膜を再度形成して不要な部分にも層間絶縁膜を形成されてしまうことなく、コンタクトホールのアスペクト比を低くして接続用配線層の埋め込み性を向上させて断線などの不具合を防止させる。
【解決手段】電極配線３ａ〜３ｃ上の層間絶縁膜６ａにコンタクトホール３３ａ〜３３ｃを形成する際に、縮小パターンとなる電極配線３ｂ上のコンタクトホールや高段差となる電極配線３ｃ上およびその近傍のコンタクトホールのように、アスペクト比が高くなることが予想される箇所を選んで予めエッチング処理して層間絶縁膜の厚みを薄くする。その後で再度エッチング処理を行って、層間絶縁膜にコンタクトホールを形成する。ここでは、層間絶縁膜の最上層が溶融材料層であり、溶融材料層としてのＢＰＳＧ膜６のメルティング前に高段差箇所３ｃや縮小パターン箇所などを予めエッチング処理してその部分の層間絶縁膜の厚みを薄くする。 （もっと読む）

【課題】リソグラフィによらないでウィグル形状パターンを形成する半導体装置のパターン形成方法を提供することである。
【解決手段】本発明の１態様による半導体装置のパターン形成方法は、半導体基板の上方に被加工膜を堆積する工程と、前記被加工膜上に不純物を添加することによりエッチング特性が変化するマスク膜を堆積する工程と、前記マスク膜にラインパターンを形成する工程と、前記ラインパターンを形成したマスク膜の所望の領域にエッチング速度を変化させる不純物を選択的に添加する工程と、前記マスク膜からなる前記ラインパターンを選択的にエッチングして部分的に線幅の異なるウィグル形状を含むマスクパターンを形成する工程と、前記マスクパターンをマスクとして前記被加工膜をエッチングしてウィグル形状パターンを形成する工程とを具備する。 （もっと読む）

【課題】本発明は、パターン形成時のパターン不良発生を防止してライン・アンド・スペースが的確に形成される半導体装置を提供することを目的とする。
【解決手段】一方のメモリセルブロック２８内の複数のメモリセルユニットにおける所定のメモリセルと他方のメモリセルブロック２８内の複数のメモリセルユニットにおける所定のメモリセルとにそれぞれ接続され、複数のメモリセルを選択する複数のセルゲート２２と、前記メモリセルブロック２８内にそれぞれ形成され、前記メモリセルブロック２８を選択するための複数対の第１、第２のセレクトゲート２１を有し、前記複数のセルゲート２２は、それぞれ概略矩形の閉ループ形状を有し、且つ、隣接する前記２個のメモリセルブロック２８を跨いで配置され、前記第１、第２のセレクトゲート２１は前記メモリセルブロック２８内で前記複数のセルゲート２２を挟む位置に配置される。 （もっと読む）

【課題】ダイシング時の金属配線などの剥がれに起因する歩留り低下を抑制し、かつダイシングソーの寿命を長くする。
【解決手段】スクライブ線領域１０は、ダイシングブレードによりダイシング領域５０に沿ってダイシングされて、素子形成領域１１が個々の半導体装置に分割され、スクライブ線領域１０のＴＥＧ３０およびパッド２０は完全に削り取られる。このとき金属配線２２−１は２種類の太さの線幅で配線しているため、下地との接着面積が増大し、ダイシング時に金属配線の剥がれや捲れ上がりの発生を防いで製造歩留りを向上する。また、スクライブ線領域１０のＴＥＧ３０の金属配線２２−１を保護膜４０で押さえる必要がなく、保護膜４０とダイシングソーとの距離を十分に広げて、保護膜４０が付着してダイシングソーの寿命が短くなることを防ぐことができる。 （もっと読む）

【課題】使用するアクティブマトリクス方式の表示器に使用される有機半導体装置においてゲート駆動信号を伝搬するゲート線（ゲート信号線）の抵抗値を下げることを可能とした半導体装置、電気光学置及び電子機器を提供する。
【解決手段】基板上(101)に形成された有機半導体トランジスタと、有機半導体トランジスタのソース又はドレイン電極(105)と接続されるデータ線(107)と、データ線と交差するように配置されて有機半導体トランジスタのゲート電極(110)に接続されるゲート線と、を備え、ゲート線は、ゲート電極(110a)、ゲート電極に信号を伝搬する第１のゲート線(102)、及びデータ線と層間絶縁層(109)を介して交差する第２のゲート線(110b)を含み、上記ゲート電極、上記第１及び第２のゲート線は互いに直列に接続され、第１のゲート線(102)の導電率がゲート電極(110a)及び第２のゲート線(110b)の導電率よりも高い、ことを特徴とする。 （もっと読む）

【課題】電子素子評価装置を用いて、ビアの抵抗評価や異常が発生したビアの特定を容易に行うことが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板６０の上方に配置された１層目配線１１と、１層目配線１１の上方に配置された第１の２層目配線２１と、１層目配線１１と第１の２層目配線２１とを接続する第１の接続用ビア３２と、第１の２層目配線２１と同じ配線層内に形成された評価用配線５１と、１層目配線１１と評価用配線５１とを接続する評価用ビア４１とを備えている。第１の２層目配線２１と評価用配線５１との間に評価用の信号を流すことで、ビアの抵抗評価や異常が発生したビアの特定を容易に行うことができる。 （もっと読む）

【課題】半導体装置においてシリサイドの低抵抗化を阻害することなくゲート電極を狭幅化できるようにする半導体装置の製造方法を提供する。
【解決手段】シリコン半導体基板１の表面領域の全面にポリシリコン膜４を形成し、このポリシリコン膜４をパターニングして、フィールド酸化膜２におけるポリシリコン膜４'の線幅が素子形成領域におけるポリシリコン膜４の線幅よりも大きくなるようにする。次いで、ＭＯＳＦＥＴのゲート幅を規定する１層目のポリシリコン膜４，４'の上、及び、側壁ＳｉＮ膜６の上にＳｉＯ2膜８を介して、ポリシリコン膜４，４'よりも幅広の２層目のポリシリコン膜を形成し、その２層目のポリシリコン膜をシリサイド化して、チタンシリサイド層１２を形成する。 （もっと読む）

【課題】本発明の目的は、配線の、幅の異なる部分の連結部分に生じる応力を減らすことにある。
【解決手段】半導体装置は、半導体チップ１０と、幅の異なる第１、第２の配線の連結部分３４と、連結部分３４とオーバーラップする位置に形成されたパッド４０と、パッド４０上に形成されてなるバンプ４４と、連結部分３４とパッド４０との間に位置して連結部分３４の全体を覆うように形成されてなる緩衝層５０と、連結部分３４と緩衝層５０との間及び緩衝層５０とパッド４０との間に、それぞれ形成されてなる無機絶縁層６０，６２と、を含む。緩衝層５０は、樹脂を除く材料であって、無機絶縁層６０，６２よりも柔らかい材料から形成されてなる。 （もっと読む）

【課題】完全にシリサイド化されたシリサイド領域を一部に有する配線を形成する際、シリサイド領域と非シリサイド領域の境界に発生する空隙による断線のない半導体装置を提供する。
【解決手段】基板１上に形成されたポリシリコン配線１２と、ポリシリコン配線１２に対向して配置されたシリサイド配線１３と間に、絶縁性の拡散防止膜５を配置する。そして、ポリシリコン配線１２とシリサイド配線１３を、金属膜９，１０が埋め込まれたコンタクトホール２０，２１及び配線１１により構成される接続構造体により電気的に接続する。シリサイド配線１３の形成時に、ポリシリコン配線１２からのシリコンの拡散が拡散防止膜５により防止されるので、ポリシリコン配線１２及びシリサイド配線１３間に空隙が発生しない。 （もっと読む）

【課題】アスペクト比が大きな配線層を有する半導体装置であって、半導体装置製造プロセスのスループットを低下させることなく、ボイドを介した導電性プラグ間の短絡を抑制可能な半導体装置を提供する。
【解決手段】半導体装置１０は、半導体基板１１上で相互に並行して延在する２つの配線１４_１，１４_２と、２つの配線１４_１，１４_２を覆って堆積された層間絶縁膜と、２つの配線１４_１，１４_２の間で層間絶縁膜を貫通して形成された２つのコンタクトプラグ１９_１，１９_２とを備える。２つのコンタクトプラグ１９_１，１９_２の間で、２つの配線１４_１，１４_２の相互に対向する側面は、２つの配線１４_１，１４_２を含む面内方向に凹凸形状を有する。 （もっと読む）

【課題】 配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造の設計方法を提供する。
【解決手段】２層目以下の下層配線層の配線幅Ｗと該配線膜厚Ｔとの比Ｗ／Ｔが、３層目以上の上層配線層の配線のＷ／Ｔよりも大きい。 （もっと読む）

【課題】 配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造を提供する。
【解決手段】配線長が１ｍｍ以上の配線構造において、配線の幅方向の配線間絶縁層の誘電率を、前記配線の厚み方向の配線間絶縁層の誘電率より相対的に高くする。 （もっと読む）

【課題】 配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造の設計方法を提供する。
【解決手段】プロセスばらつき量を推定しδ_Ｐとし、配線容量変動ΔＣ／Ｃと配線遅延の変動Δ（ＲＣ）／（ＲＣ）とをともにδ_Ｐ／２とし、フリンジ容量Ｃ_Ｆと平行平板容量Ｃ_Ｐからフリンジ容量比Ｆ＝Ｃ_Ｆ／Ｃ_Ｐを評価して、以下の式
Ｆ ＝ 1 − δ_Ｐ
を満たすように、配線構造が決定される。 （もっと読む）

【課題】 配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造を提供する。
【解決手段】配線長が１ｍｍ未満の配線構造において、配線の厚み方向の配線間絶縁層の誘電率を、配線の幅方向の配線間絶縁層の誘電率より相対的に高くする。 （もっと読む）

【課題】 バリアメタル膜をスパッタエッチングしても、配線の信頼性を低下させない半導体装置の製造方法を提供する。
【解決手段】 半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する。層間絶縁膜に、その底面まで達するビアホールを形成する。ビアホール内の下側の一部に、埋め込み部材を充填する。層間絶縁膜の厚さ方向の途中まで達し、平面視においてビアホールに連続する配線溝を形成する。このとき、層間絶縁膜のエッチングレートが埋め込み部材のエッチングレートよりも速い条件で、ビアホール内に残っている埋め込み部材の上面と、配線溝の底面との高さの差が、ビアホールの平面形状の最大寸法の１／２以下になるように配線溝を形成する。ビアホール内の埋め込み部材を除去する。ビアホール及び配線溝内に導電部材を充填する。 （もっと読む）

【課題】障壁冗長構成要素を有する相互接続構造体と、相互接続構造体を形成する方法とを提供する。
【解決手段】導電性ライン２０の部分の上にバイア拡散障壁３０が存在する。導電性ライン２０の上で障壁３０がない部分に存在する導電性材料５４は、導電性ライン拡散障壁２２とバイア拡散障壁３０との間の電気的経路を提供する。従って、導電性材料５４、導電性ライン拡散障壁２２およびバイア拡散障壁３０を用いて、内部障壁冗長構成要素が形成される。障壁冗長構成要素によって提供されるこの電気的経路によって、バイア底部のＥＭ不良から生じる突然の回路開放を回避することができる。従って、監視デバイスによってＥＭ不良が検出された後、チップ交換またはシステム操作調節のために十分な時間を提供する障壁冗長構成要素が相互接続構造体に提供される。 （もっと読む）

【課題】ＳＩＶ耐性を向上させ易い半導体装置およびその製造方法を得ること。
【解決手段】回路素子２０，３０が形成された半導体基板１０上に多層銅配線部５５が形成されている半導体装置を作製するにあたり、多層銅配線部を構成する個々の層間絶縁膜３５，４０，４５，５０に形成されているダマシン銅配線、コンタクトプラグ、およびバリアメタル層での水素含量の最大値を、多層銅配線部における最も下の層間絶縁膜３５を除き、当該層間絶縁膜に形成されたコンタクトプラグによって自己よりも幅広のダマシン銅配線４３ｂに接続される第１種ダマシン銅配線４８ｂの数と自己よりも幅広のダマシン銅配線４３ｃに接続される第２種ダマシン銅配線４８ｃの数との個数比に応じて、制御する。 （もっと読む）

【課題】半導体装置において、クロストークノイズ等の外来ノイズの影響を低減し、回路の誤動作を防止することができる技術を提供する。
【解決手段】ノイズの影響を受けやすいレベルシフタ回路の入力信号の一部であるＴｒｕｅ信号配線３０３及びＢａｒ信号配線３０５と、これらをシールドするシールド配線３０４ａ，３０４ｂ及びシールド配線３０６ａ，３０６ｂとを、ＩＯセル３０１上に設け、それらのＩＯセル３０１を並べて配置することにより、Ｔｒｕｅ信号配線３０３及びＢａｒ信号配線３０５の接続を行う。これらの配線の配置は、複数のＩＯセル上を通過するように配置し、平行または積層構造とする。 （もっと読む）

【課題】導電層や着色層を含む機能性を有する層、及び機能性を有する層を有する可撓性基板を歩留まり高く形成方法を提供する。また、小型化、薄型化、及び軽量化された半導体装置の作製方法を提供する。
【解決手段】耐熱性を有する基板上にシランカップリング剤を塗布した後、機能性を有する層を形成し、機能性を有する層に粘着部材を貼りつけた後、基板から機能性を有する層を剥離する。また、耐熱性を有する基板上にシランカップリング剤を塗布した後、機能性を有する層を形成し、機能性を有する層に粘着部材を貼りつけた後、基板から機能性を有する層を剥離し、機能性を有する層に可撓性基板を貼りあわせる。 （もっと読む）