半導体集積回路

【課題】配線の幅とピッチが変化する部分の欠陥に対するマージンを十分に確保することが可能な半導体集積回路を提供する。
【解決手段】第１、第２の配線１１，１２は、配線の幅と配線間のスペースの幅が等しい。第３の配線１３は、第１の配線１１の一端に接続され、幅が第１の配線１１の幅とスペースの幅に等しく、第２の配線１２の側部に接続されている。第２の配線１２は一部にギャップＧを有している。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体集積回路に係り、特に、その配線の構造に関する。
【背景技術】
【０００２】
半導体装置は様々な分野で使われており、半導体装置の小型化、消費電力量の低減、信頼性の向上、コストの低減などについての要求が高まっている。特に、半導体装置を小型化するため、単位面積あたりの素子数を増加することが要求されており、より高度な製造技術が求められている。
【０００３】
半導体装置の小型化の一手法として、配線幅の縮小や配線間のスペースの縮小が挙げられる。しかし、配線幅や配線間スペースが小さくなるほど、現状の光や電子波を用いたリソグラフィ工程において、配線などのパターンを形成することが難しくなってくる。特に、レイアウトパターン中で、同一形状のパターンが周期的に形成される領域から、パターンの幅や間隔の周期性が大きく崩れる箇所、例えば異なる配線幅の配線同士を接続する接続部は、露光条件によっては著しくパターンが細くなり、切れてしまう場合がある。そこで、最近は、リソグラフィシミュレーションにより、そのような危険点(hot spot)を抽出する技術が開発されている。
【０００４】
また、メモリセルアレイ領域と、それより大きいピッチで配線パターンが形成されている周辺回路領域との境界領域において、配線パターンの断線やショートを防止した技術が開発されている（例えば特許文献１参照）。
【０００５】
しかし、上記技術によっても配線の引き出し部分のように、配線の幅とピッチが変化する部分の断線等の不良に対するマージンを十分に確保することが困難であった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−６４０４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、配線の幅とピッチが変化する部分の不良に対するマージンを十分に確保することが可能な半導体集積回路を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明は、半導体集積回路の態様は、第１の配線と、前記第１の配線の幅と等しい幅を有し、前記第１の配線から前記幅と等しいスペースをあけて配置され、一部にギャップを有する第２の配線と、前記第１の配線の一端に接続され、幅が前記第１の配線の幅と前記スペースの幅に等しく、前記第２の配線に接続された第３の配線とを具備し、前記第２の配線は一部にギャップを有することを特徴とする。
【発明の効果】
【０００９】
本発明は、配線の幅とピッチが変化する部分の不良に対するマージンを十分に確保することが可能な半導体集積回路を提供する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係るマスクパターンを示す図。
【図２】光学シミュレーションにより求めた図１に対応する配線パターンを示す図。
【図３】第２の実施形態に係るマスクパターンを示す図。
【図４】光学シミュレーションにより求めた図３に対応する配線パターンを示す図。
【図５】第３の実施形態に係るマスクパターンを示す図。
【図６】第４の実施形態に係るマスクパターンを示す図。
【図７】第５の実施形態に係り、第２の実施形態に示す構成を半導体記憶装置のビット線に適用した場合を示す図。
【図８】第２の実施形態に示す構成を半導体記憶装置のワード線に適用した場合を示す図。
【図９】第６の実施形態を示すものであり、半導体記憶装置の配線構造の一例を示す図。
【図１０】図９の一部を具体的に示す斜視図。
【図１１】図１０の構成を示す平面図。
【図１２】第６の実施形態の変形例を示す平面図。
【図１３】図９の一部を具体的に示す平面図。
【図１４】配線の仕上がりパターンにおける配線幅とスペースの関係を示す図。
【図１５】配線幅とスペースに関するデザインルールの関係を示す図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して説明する。各実施形態において、同一部分には同一符号を付している。
【００１２】
一定のピッチで配置された複数の配線から、例えば倍のピッチで配線を引き出すレイアウトの場合、レイアウトパターン中に周期性が変化する箇所があり、この周期性が変化する部分において危険点が発生する確率が高いことがリソグラフィシミュレーションにより知られている。
【００１３】
リソグラフィ工程においては、配線（以下、ラインとも言う）の幅と、配線間のスペースの幅が等しい配線のマージンが最も確保されるように、露光装置及びその照明が調整されている。
【００１４】
具体的には図１４に示す配線の仕上がりパターンにおける配線幅とスペースの関係のように、ライン幅、及びスペース幅をそれぞれＦで示す場合において、例えば（ライン：Ｆ、スペース：Ｆ、配線ピッチ：２Ｆ）や、（ライン：２Ｆ、スペース：２Ｆ、配線ピッチ：４Ｆ）、（ライン：３Ｆ、スペース：３Ｆ、配線ピッチ：６Ｆ）のような、ラインとスペースが等しい配線ピッチは、露光マージンを確保しやすい。
【００１５】
一方、（ライン：３Ｆ、スペース：Ｆ、配線ピッチ：４Ｆ）、又は（ライン：Ｆ、スペース：３Ｆ、配線ピッチ：４Ｆ）のように、ラインとスペースの幅が等しくない場合、一般的に、ラインとスペースが等しい場合に比べて露光マージンが低下する。
【００１６】
ラインの幅が広く、スペースが狭いときと、ライン幅が細くスペースが広いときとで、露光マージンが等しいとは限らない。このため、どちらか片方のほうが有利になる場合がある。
【００１７】
一定のピッチのライン及びスペースの複数のパターンから、その倍のピッチでラインを引き出す（間引く）際において、例えばライン：Ｆ、スペース：Ｆ、配線ピッチ：２Ｆである複数の第１のパターンと、ライン：Ｆ、スペース３Ｆ、配線ピッチ：４Ｆである複数の第２のパターンが接続される、ピッチが２倍異なる部分においてリソグラフィマージンが大きく低下してしまう場合がある。
【００１８】
ラインの幅が狭く、スペースが広い場合のほうがリソグラフィマージンを向上させるために有利な場合、上記レイアウトは、配線ピッチを倍にするレイアウトとしての露光マージンの高い最適なレイアウトと考えられる。
【００１９】
一方、図１５に示す配線幅とスペースに関するデザインルールの関係のように、仕上がりパターンのリソグラフィマージンを確保するために、ラインの幅が広く、スペースが狭い場合のほうがリソグラフィ上有利な場合、上記レイアウトでは、スペースがラインの１／３となる部分が発生する。このため、配線ピッチを倍にするための最適なレイアウトとはいえない。
【００２０】
そこで、本実施形態は、ラインの幅が広く、スペースが狭い場合のほうがリソグラフィ上有利な場合において、配線ピッチを倍にするための最適なレイアウトを提案する。
【００２１】
また、本実施形態は、等ピッチで描画されたパターンにおいて、その一部分が欠けていてもリソグラフィのマージンが十分に確保できることを利用し、十分なマージンを持ったレイアウトパターンを形成する。
【００２２】
（第１の実施形態）
図１、図２は、第１の実施形態を示している。図１は、マスクパターン（理想的な配線の仕上がりパターン）を示し、図２は、光学シミュレーションにより求めた配線パターンを示している。
【００２３】
図１、図２は、幅の狭い配線パターンに、それより幅の広い配線パターンを接続する場合を示すものであり、幅の狭い複数の配線に対して、１本おきに広い配線を接続する場合を示している。図１、図２において、幅の狭い配線を第１、第２の配線１１，１２で示し、幅の広い配線を第３の配線１３で示している。
【００２４】
複数の第１、第２の配線１１は、幅が例えばＦである。第１、第２の配線１１、１２のそれぞれは、互いに平行に配置され、第１、第２の配線間のスペースもＦに設定されている。
【００２５】
第３の配線１３は、第１の配線１１の一端部に接続されるともに、第２の配線１２の一端部かつ側部に接続されている。第２の配線１２は、その一部、例えば第３の配線１３の近傍にギャップＧを有している。このため、第３の配線１３は、第２の配線に電気的に接続されていない。
【００２６】
尚、第１の実施形態において、各第２の配線１２のギャップＧは同一位置に設けられている。ギャップＧの幅は例えばＦに設定されている。また、第３の配線１３間のスペースは２Ｆに設定されている。第２の配線１２の第３の配線１３に接続された部分は、リソグラフィ特性を改善するためのダミーパターンとして機能している。
【００２７】
上記構成において、第１、第３の配線１１，１３の接続部ＣＰには、第２の配線１２の一部が接続されている。このため、接続部ＣＰにおいて、ライン幅がＦでスペースが３Ｆの組合せとなる構成がない。すなわち、第１、第２、第３の配線１１，１２，１３の接続部ＣＰは、ライン幅が３ＦでスペースがＦの構成であるため、図１４、図１５に示すＯＫ領域の組合せで構成することができる。したがって、配線幅が狭い第１の配線１１と、第１の配線１１より幅の広い第３の配線１３との接続部ＣＰの断線のマージンを向上することができる。
【００２８】
上記第１の実施形態によれば、配線幅が狭い第１の配線１１と、第１の配線１１より幅の広い第３の配線１３を接続する際、一部にギャップＧを有する第２の配線１２の側部を第３の配線１３の側部に接続している。このため、第１の配線１１と第３の配線１３との接続部ＣＰにおけるリソグラフィのマージンを向上することができ、図２に示すように、第１の配線１１と第３の配線１３とに断線不良が生じることを防止できる。
【００２９】
（第２の実施形態）
図３、図４は、第２の実施形態を示している。第１の実施形態において、第２の配線１２のギャップＧは、第１、第２の配線１１，１２の並び方法において、同一位置に設けられていた。これに対して、第２の実施形態は、図３、図４に示すように、第１の配線１１を挟んで配置された２つの第２の配線１２のギャップＧの位置が異なっている。具体的には、例えば４スペース毎にギャップＧが同一位置に配置されている。
【００３０】
図１に示す第１の実施形態の場合、ギャップＧが２スペース毎に同一位置に配置されている。このため、ギャップＧと隣り合う２つの第１の配線１１との関係が共に、図１４、図１５に示す（ライン：Ｆでスペース：３Ｆ）の条件となり、露光条件によってはリソグラフィのマージンに悪影響を及ぼす可能性がある。
【００３１】
これに対して、図４に示す第２の実施形態の場合、ギャップＧと隣り合う１つの第１の配線１１との関係が、図１４、図１５に示す（ライン：Ｆでスペース：３Ｆ）の条件となり、第１の実施形態に比べてリスクが軽減されている。
【００３２】
上記第２の実施形態によっても、第１の実施形態と同様に、接続部ＣＰにおけるリソグラフィのマージンを向上することができる。しかも、第２の実施形態によれば、第２の配線１２のギャップＧを４スペース毎に同一位置となるように配置している。このため、ギャップＧに隣接する第１の配線１１に断線不良が生じることを防止できる。
【００３３】
（第３の実施形態）
図５は、第３の実施形態を示すものである。第３の実施形態において、第２の配線１２のギャップＧは、６スペース毎に同一位置となるよう、各ギャップの位置が順次ずらされている。
【００３４】
上記第３の実施形態によっても、第１の実施形態と同様に、接続部ＣＰにおけるリソグラフィのマージンを向上することができる。しかも、第３の実施形態によれば、第２の配線１２のギャップＧを６スペース毎に同一位置となるように配置している。このため、第２の実施形態以上に、ギャップＧに隣接する第１の配線１１のリソグラフィのマージンを向上することができ、第１の配線１１に断線不良が生じることを防止できる。
【００３５】
（第４の実施形態）
図６は、第４の実施形態を示している。第１乃至第３の実施形態は、幅の狭い複数の配線の１本おきに幅の広い配線を接続する場合を示した。これに対して、第４の実施形態は、幅の狭い配線の２本おきに幅の広い配線を接続する場合を示している。
【００３６】
図６において、第１の配線１１と第２の配線は、２本ずつ交互に配置されている。隣接する第２の配線１２のギャップＧは、異なる位置に配置されている。第１、第２、第３の配線１１、１２、１３の接続関係は、第１乃至第３の実施形態と同様である。
【００３７】
上記第４の実施形態によっても、接続部ＣＰはライン幅が３Ｆで接続部ＣＰ間のスペースがＦであるため、接続部ＣＰにおけるリソグラフィのマージンを向上することができる。したがって、接続部ＣＰにおける配線の断線不良を低減できる。
【００３８】
（第５の実施形態）
図７は、第５の実施形態を示すものであり、例えば第２の実施形態に示す構成を半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリのビット線に適用した場合を示している。
【００３９】
図７において、ビット線ＢＬとしての第１、第２の配線１１、１２において、第１の配線１１は、第３の配線１３を介してセンスアンプ２１に接続され、第２の配線１２は第４の配線１４を介してセンスアンプ２２に接続されている。第４の配線１４は、第３の配線１３と同様に幅が２Ｆで、第４の配線１４間のスペースも２Ｆに設定されている。また、第１の配線１１の他端部の側部は、第４の配線１４の側部に接続されている。第１の配線１１の他端部は、第２の配線１２と同様にギャップＧを有している。このため、第１の配線１１はセンスアンプ２２に電気的に接続されていない。
【００４０】
第５の実施形態によれば、ビット線ＢＬとしての第１の配線１１は、第３の配線１３を介してセンスアンプ２１に接続され、ビット線としての第２の配線１２は、第４の配線１４を介してセンスアンプ２２に接続されている。第１の配線１１と第３の配線１３との接続部ＣＰ、及び第２の配線１２と第４の配線１４との接続部ＣＰは、共にライン幅が３ＦでスペースがＦである。このため、接続部ＣＰのリソグラフィマージンを十分確保でき、ビット線としての第１、第２の配線１１，１２の断線を防止することが可能である。
【００４１】
図８は、例えば第２の実施形態に示す構成を半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリのワード線に適用した場合を示しており、図７と同一部分には同一符号を付している。
【００４２】
図８において、ワード線ＷＬとしての第１、第２の配線１１、１２において、第１の配線１１は、第３の配線１３を介してロウデコーダ２３に接続され、第２の配線１２は第４の配線１４を介してロウデコーダ２４に接続されている。第４の配線１４は、第３の配線１３と同様に幅が２Ｆで、第４の配線１４間のスペースも２Ｆに設定されている。また、第１の配線１１の他端部の側部は、第４の配線１４の側部に接続されている。第１の配線１１の他端部は、第２の配線１２と同様にギャップＧを有している。このため、第１の配線１１はロウデコーダ２４に電気的に接続されていない。
【００４３】
上記構成によれば、ワード線ＷＬのリソグラフィマージンを向上でき、ワード線ＷＬの断線を防止することができる。
【００４４】
（第６の実施形態）
図９は、半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリの配線構造の一例を示している。例えばメモリセルアレイ(CELL_ARRAY)において、ビット線は前述したように２倍（２Ｆ）のピッチの第３、第４の配線１３、１４に接続されている。図９において、配線３１は、第３、第４の配線１３、１４に対応している。この配線３１は、コンタクトメタル３２、及びビア３２を介して配線層Ｍ１の配線３４に接続される。この配線３４は、ビット線のフックアップ領域（ＢＬ＿hookup）において、ビア３５を介して配線層Ｍ１より１層下の配線層Ｍ０の配線３６に接続され、４倍（４Ｆ）のピッチに広げられる。この４倍のピッチに広げられた配線３６は、１つおきにビア３７を介して配線層Ｍ１の配線３８に接続され、８倍（８Ｆ）のピッチに広げられる。さらに、配線３６の残りのものは同じ配線層内において８倍（８Ｆ）のピッチに間引かれた配線３９とされる。
【００４５】
配線３９は、ビア４０を介してセンスアンプ領域（SENSE_LATCH）で、配線層Ｍ１の配線４１に接続される。配線３８も例えばセンスアンプ領域の配線４１に接続される。センスアンプ領域の配線４１はビア４２を介して配線層Ｍ０の配線４３に接続される。この配線４３は、例えばランダムに間引かれた配線である。この配線４３はビア４４を介して配線層Ｍ１のデータラッチ領域（DATA_LATCH）の配線４５に接続される。
【００４６】
図１０、図１１は、上記ビット線フックアップ領域の一部の構成を具体的に示すものであり、図９と同一部分には同一符号を付している。このように、配線を間引き、配線間のピッチを広げる場合においても、上記各実施形態を適用することが可能である。図１０、図１１は、第２の実施形態を適用した場合を示している。
【００４７】
すなわち、配線３６ａに接続される配線３９の幅は、配線３６ａの２倍の幅に設定され、配線３９の側部に配線３６ｂの側部が接続される。配線３６ｂはギャップＧを有し、配線３９と電気的に接続されていない。配線３６ｂはビア３７を介して配線３８に接続されている。
【００４８】
上記第６の実施形態によれば、配線３６ａと配線３９との接続部ＣＰは、第１乃至第５の実施形態と同様の構成とされている。このため、配線を間引く場合においても接続部ＣＰにおけるリスグラフィマージンを向上でき、配線の断線を防止することが可能である。
【００４９】
図１２は、第６の実施形態の変形例を示すものでる。この変形例は、配線３６ａと同一の配線層に配置された配線５１を、配線３８よりさらに上の配線層に配置された配線５３に接続する場合を示している。配線５１と配線５３はビア５２を介して接続されている。配線５１は、他の配線３６ａのように、配線３９に接続されていない。しかし、配線５１の端部は、配線５１の幅の２倍の幅を有し、且つその側部は、配線３６ｂの側部に接続されている。配線３６ｂはギャップＧを有するため、配線５１は配線３６ｂに電気的に接続されていない。
【００５０】
上記変形例によっても配線５１の端部且つ側部が配線３６ｂの側部に接続されているため、配線５１の端部のリソグラフィマージンを向上することができる。
【００５１】
図１３は、配線幅が狭い複数の配線に配線幅が広い配線を接続し、配線を間引く場合の例を示している。図１３（ａ）は、第２の実施形態に示した例を示すものであり、２倍のピッチで幅の広い配線を幅の狭い配線に接続する場合を示している。図１３（ｂ）は、図１３（ａ）とは別の周期で広い配線を幅の狭い配線に接続する場合を示している。図１３（ｃ）は、ランダムに広い配線を幅の狭い配線に接続する場合を示している。図１３（ｃ）の例は、図９に示すセンスラッチ領域やデータラッチ領域の配線に適用することができる。
【００５２】
図１３（ａ）（ｂ）（ｃ）において、第１の配線と第３の配線を接続する接続部ＣＰにおいて、第３の側部を、ギャップＧを有する第２の配線の側部に接続することにより、上記各実施形態と同様の効果を得ることができる。
【００５３】
尚、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形可能なことは勿論である。
【符号の説明】
【００５４】
１１，１２，１３…第１、第２、第３の配線、Ｇ…ギャップ、ＢＬ…ビット線、ＷＬ…ワード線。

【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線の幅と等しい幅を有し、前記第１の配線から前記幅と等しいスペースをあけて配置され、一部にギャップを有する第２の配線と、
前記第１の配線の一端に接続され、幅が前記第１の配線の幅と前記スペースの幅に等しく、前記第２の配線に接続された第３の配線とを具備し、
前記第２の配線は一部にギャップを有することを特徴とする半導体集積回路。
【請求項２】
前記第１、第２の配線と平行に配置され、配線の幅と配線間のスペースの幅が前記第１、第２の配線と等しい第３、第５の配線と、
前記第３の配線の一端に接続され、幅が前記第３の配線の幅と等しく、前記第４の配線の側部に接続された第６の配線とを具備し、
前記第５の配線は前記第２の配線と異なる位置にギャップを有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１、第２、第３の配線の接続部は、前記第１の配線の幅の３倍の幅であり、隣接する接続部間の幅は前記第１の配線の幅と等しいことを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記第１の配線は、ビアを介して第６の配線に接続されることを特徴とする請求項２記載の半導体集積回路。
【請求項５】
前記第１、第２の配線、及び前記第４、第５の配線はビット線であることを特徴とする請求項２記載の半導体集積回路。

【図１】