【課題】パワートランジスタを有する半導体装置の信頼性を向上させる技術を提供する。
【解決手段】素子を形成した半導体ウェハ１の主面に、素子と電気的に接続するように堆積した第１導体膜１４および第２導体膜１５に所望のパターンを形成する工程であり、まず、半導体ウェハ１を第１の回転速度で回転させた状態で、半導体ウェハ１の主面に対して薬液１７を供給することにより、第２導体膜１５に対してウェットエッチング処理を施す（工程１００）。エッチング終了後、薬液１７が半導体ウェハ１の主面に残るように、回転速度を第１の回転速度よりも遅い第２の回転速度に変更し、その状態で半導体ウェハに純水１９を撒水することにより、純水１９が半導体ウェハ１の主面に残されるようにした状態で薬液１７を洗浄する（工程１０１）。続いて、第１導体膜１４に対してドライエッチングを施す（工程１０２）。 （もっと読む）

【課題】半導体素子においてコンタクト孔の深さが異なるデュアルダマシン構造を形成する場合に、配線溝の深さが不均一となる。
【解決手段】コンタクト孔６０が形成された層間絶縁膜５４の表面に、２層のＢＡＲＣ膜６２，６４を順次形成し、コンタクト孔６０を段階的に埋め、当該表面を平坦化する。ＢＡＲＣ膜６２は、ＢＡＲＣ材をスピンコートしベークして形成する。ＢＡＲＣ膜６２のベーク後、間断なく、ＢＡＲＣ膜６４を形成するＢＡＲＣ材の塗布を行う。これにより、異なる深さのコンタクト孔６０-1〜６０-3の上に形成されるＢＡＲＣ膜６２，６４の厚みを均等とすることができ、エッチバックにてＢＡＲＣ膜６２，６４から層間絶縁膜５４の上部まで掘り下げて形成される配線溝６８の深さも均等とすることができる。 （もっと読む）

【課題】コンタクトプラグの低抵抗化を図る。
【解決手段】シリコン基板１のソース／ドレイン領域７に接続するコンタクトプラグ１４を、下層プラグ１５としてタングステン層を用い、上層プラグ１６として銅層を用いる構成である。下層プラグ１５の高さをコンタクトホール１３の１／３以下で、５０ｎｍ程度とすることで、抵抗値を低下させつつも上層プラグ１６の銅がシリコン基板１側に拡散するのを防止することができる。 （もっと読む）

【課題】金属配線オーバーエッチング工程の際にエッチングガスによるドレインコンタクトプラグの損失を防止するための半導体素子の製造方法を提供する。
【解決手段】半導体基板１００の上部にドレインコンタクトプラグ１０４を有する第１絶縁膜１０２が形成される。この第１絶縁膜１０２とドレインコンタクトプラグ１０４の上部に第２絶縁膜１０６が形成される。次いで、その第２絶縁膜１０６をエッチングしてドレインコンタクトプラグ１０４の上部を露出させる。その後、金属配線コンタクトホール１０８（図１Ｃ参照）を有する半導体基板１００の上部にグルー膜１１０と金属膜１１２を形成する。したがって、金属配線１１６を形成するオーバーエッチング工程時にドレインコンタクトプラグ１０４の上部に一定の厚さの第２絶縁膜１０６が残留しているので、ドレインコンタクトプラグ１０４と金属配線１１６との間に不整合部が生じた場合でも、エッチングガスのＳＦ_６ガスでドレインコンタクトプラグ１０４が損失するのを防ぐ。 （もっと読む）

【課題】深さの異なるビアに銅めっきを充填する際、浅いビアがほぼ充填した段階で表面に付着した光沢剤を薬品あるいはプラズマで除去し、再度、前処理および、めっきを行なうことにより、複雑な工程を行なうことなく、浅いビアと深いビアをフラットに埋めるめっき方法。高密度の回路を形成するには深さの異なるビアを配置し、かつ、両方の深さのビアをフラットに充填する必要がある。しかしながら、従来技術では、深い部分だけ別にめっきをする必要があったが、工程的に複雑となり、生産性、コスト、品質に悪影響を及ぼす。
【解決手段】ビアフィルめっき液の特性、表面のめっき析出を抑え、ビア内の析出を促進するという特性を利用し、浅いビアが埋まった時点で光沢剤効果をリセットすることにより、複雑な工程を追加することなく、深さの異なるビアをフラットに充填する。 （もっと読む）

【課題】ヒューズ領域にアルミニウムを露出させない。
【解決手段】下地１０上にヒューズ領域１３及び配線領域を設定し、下地のヒューズ領域上にヒューズ４０を形成する。下地及びヒューズ上に第１絶縁膜を形成する。配線領域の第１絶縁膜に第１コンタクト用開口部を形成した後、導電材料で埋め込んで第１プラグを形成する。第１絶縁膜上に、第２絶縁膜を形成する。第２絶縁膜に、第１プラグを露出する第２コンタクト用開口部と、ヒューズ領域の第１絶縁膜を露出するストッパ用開口部を形成する。第２コンタクト用開口部を導電材料で埋め込んで第２プラグを形成するとともに、ストッパ用開口部を導電材料で埋め込んでストッパ膜５５を形成する。第２プラグ及びストッパ膜を備える第２絶縁膜上に、導電膜パターン、層間絶縁膜を形成する。ヒューズ領域の層間絶縁膜をエッチングにより除去して、ストッパ膜を露出する。ストッパ膜をエッチングにより除去する。 （もっと読む）

【課題】シェアードコンタクトホールの中に位置するサイドウォールがエッチングされてリーク電流が増加することを抑制できる半導体装置の製造方法を提供する。
【解決手段】第２のトランジスタのシリコン窒化膜からなるサイドウォール５ｂ上に、シリコン酸化膜から構成される第１のエッチングストッパー膜８を形成する。第１及び第２のトランジスタ上並びに第１のエッチングストッパー膜８上に、シリコン窒化膜から構成される第２のエッチングストッパー膜９を形成する。第２のエッチングストッパー膜９上に、シリコン酸化膜から構成される層間絶縁膜１０を形成し、層間絶縁膜１０上に、レジストパターン５０を形成する。レジストパターン５０をマスクとして層間絶縁膜１０、第２のエッチングストッパー膜９、及び第１のエッチングストッパー膜８をエッチングすることにより、ノーマルコンタクトホール１０ａ及びシェアードコンタクトホール１０ｂを形成する。 （もっと読む）

【課題】半導体素子において、互いにシリコン酸化膜の異なる深さに位置するポリシリコン電極及びシリコン基板に対するコンタクトの形成工程を簡単にする。
【解決手段】第３層のポリシリコン電極１００の表面にシリサイド膜１０２を形成する。その上に積層されるシリコン酸化膜９２をエッチングして、ポリシリコン電極１００及びシリコン基板８０の拡散層（ＦＤ５２）に対するコンタクト開口を同時に形成する。エッチング工程において、コンタクト溝９６がシリサイド膜１０２に到達した以降、コンタクトホール１１０がＦＤ５２に到達するまで、コンタクト溝９６のエッチングはシリサイド膜１０２で停止される。これら深さの異なる開口部にタングステンを堆積し、ポリシリコン電極１００及びＦＤ５２をそれぞれＡl電極９８，１１４に接続する。 （もっと読む）

【課題】 デュアル配線型集積回路チップ及びその製造方法を提供する。
【解決手段】 両面に配線レベルを有する半導体デバイス、及び、両面のデバイス及び配線レベルへのコンタクトを有する半導体構造体を製造する方法を提供する。本方法は、シリコン・オン・インシュレータ基板上のデバイスへの第１コンタクトと、第１コンタクトへの第１側面上の配線レベルとを有するデバイスを製造するステップと、下部シリコン層を除去して埋込み酸化物層を露出させるステップと、埋込み酸化物層を貫通してデバイスへの第２コンタクトを形成するステップと、埋込み酸化物層の上に第２コンタクトへの配線レベルを形成するステップとを含む。 （もっと読む）

【課題】ＲＦバイポーラトランジスタにおける高利得化および高効率化を実現できる技術を提供する。
【解決手段】平面でコレクタ引き出し領域７を取り囲み、分離部６、コレクタ領域４およびコレクタ埋め込み領域２を貫通して基板１に達する溝８内に絶縁膜を埋め込んで形成した分離部８Ａによってｐ^＋型の分離領域３とｎ^＋型のコレクタ埋め込み領域２との間、およびｐ^＋型の分離領域５とｎ型のコレクタ領域４（ｎ^＋型のコレクタ引き出し領域７）との間での素子分離を行う。また、絶縁膜１６、酸化シリコン膜１２、９、半導体領域７Ｐおよび分離領域５、３を貫通し基板１に達する溝１７内に導電性膜を埋め込んで形成した導電体層１８によってエミッタ配線（配線２２Ｄ）と基板１との間の電流経路を形成し、エミッタ配線と基板１との間のインピーダンスを低減する。 （もっと読む）

【課題】 極太ワイヤを有する半導体デバイスと、デュアル・ダマシン・プロセスを使用してそれを製造する方法を提供することにある。
【解決手段】 この方法では、スタック構造内で少なくとも１つの部分ビア（２６）がエッチングされ、少なくとも１つの部分ビア（２６）の周りにボーダ（３２）が形成される。この方法は、少なくとも１つのエッチング・ストップ層（２２）までビア・エッチングを続行しながら、選択エッチングを使用して太い配線を形成するステップをさらに含む。 （もっと読む）

【課題】半導体ウエハの反りを低減し、配線層を備えたパワーデバイスの製造歩留まりを向上する。
【解決手段】まず、半導体ウエハ１Ｗを準備した後、半導体ウエハ１Ｗの主面にパワーデバイスを形成する。次いで、半導体ウエハ１Ｗの全面を覆うアルミニウムなどの導電性膜２１を形成する。次いで、導電性膜２１が有する応力Ｓ１の働く方向とは逆方向の応力Ｓ２を有する酸化シリコンなどの応力緩和膜３０を、導電性膜２１上に形成する。応力緩和膜３０上に形成したフォトレジスト膜をパターニングした後、フォトレジスト膜をマスクとして応力緩和膜３０の一部を除去する。次いで、応力緩和膜３０から露出した導電性膜２１を除去してパワーデバイスと電気的に接続される配線層を形成する。 （もっと読む）

【課題】 異なる深さをもつ類似した集積回路デバイスを提供すること。
【解決手段】 本発明は、相互接続部及びインダクタのような類似した構造体で異なる深さの集積回路デバイスを同時に形成する。本発明は、ビアのある基板上の領域及びビアのない基板上の領域にわたり共形ポリマーを堆積させる。同時に、ビアのある領域及びビアのない領域にキャビティが形成される。ビアのある領域に形成されたキャビティの深さは、ビアのない領域に形成されたキャビティより基板内に深く延びる。こうしたことは、ポリマーが基板の表面に沿って不均一に堆積するためであり、より具体的には、下にくぼみのある領域においては薄く堆積するために生じる。導体材料で充填されると、ビアのある領域で形成された基板内に深く延びるキャビティはインダクタとなり、ビアのない領域で形成された基板内に浅く延びるキャビティは相互接続部となる。 （もっと読む）

【課題】 容量密度を高めることが可能な、立体構造のＭＩＭキャパシタにおいてＭＩＭキャパシタ直下の配線領域が配線として利用でき、配線層数の増大や、ＩＣチップ面積の増大を防ぐことのできるＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】 下層配線を被覆するように層間絶縁膜３０１を形成し、層間絶縁膜に対し、下層配線の上面を基準とする層間絶縁膜の膜厚よりも小さな高さの開口部を形成し、開口部を被覆するように上部電極２０４、容量膜４０１、下部電極２０３から構成されるＭＩＭキャパシタを形成する。 （もっと読む）

【課題】 メモリ部とロジック部とを含む半導体装置において、容量素子の上部の領域において、導電プラグの終端面における段差の発生を抑制する。
【解決手段】 シリコン基板１０１にメモリ部１０４とロジック部１０２とが混載された半導体装置１００は、メモリ部１０４からロジック部１０２にわたってシリコン基板１０１上に設けられた絶縁層と、ロジック部１０２において層間絶縁膜１０３および層間絶縁膜１１９に埋設された複数の第二配線接続プラグ１０９と、メモリ部１０４において層間絶縁膜１０３中に埋設された容量素子１１５と、メモリ部１０４の容量素子１１５が設けられた領域よりも上部の領域において層間絶縁膜１０３および層間絶縁膜１１９中に埋設されるとともに、容量素子１１５と絶縁されたダミープラグ１２１と、を含む。複数の第二配線接続プラグ１０９およびダミープラグ１２１は、層間絶縁膜１１９の上面で終端する。 （もっと読む）

【課題】 層間絶縁膜にライナー層を用いつつ高耐圧素子の性能を良好に保つ半導体装置及びその製造方法を提供する。
【解決手段】 ライナー層１２は、層間絶縁膜１３のシリコン酸化膜とエッチング選択比が異なる例えばシリコン窒化膜とする。シリコン酸化膜の層間絶縁膜１３に対し、図示しない素子の接続部に応じて各々深さの異なるコンタクトホールを形成する際、ライナー層１２がエッチングストッパとなる。ライナー層１２の形成に関し、素子分離膜１１上は一様に除いて、その上に層間絶縁膜１３を形成する。これにより、素子分離膜１１ではライナー層１２の残留電荷による悪影響が解消されるので、素子分離能力は落ちずに良好な状態が保たれる。 （もっと読む）

【課題】 ヘテロ接合半導体素子と別の半導体素子とが同一基板上に集積され、かつ、この別の半導体素子の電極取り出し構造が改良された半導体装置及びその製造方法を提供すること。
【解決手段】 前記別の半導体素子の一例である抵抗素子２０を構成する抵抗層１１を、イオン注入法または不純物拡散法によって半絶縁性基板１内に形成する。次に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、そしてエミッタキャップ層６の構成材料層を、基板１の全面にエピタキシャル成長法によって形成する。次に、これらの一部をメサ構造に加工して、ＨＢＴ１０を形成する。一方、抵抗素子２０の素子電極１４、１５を高い位置で取り出すための導電層１２、１３を、サブコレクタ層２の構成材料層４２のパターニングによって形成し、素子電極１４、１５をこの上に形成する。次に、ＢＣＢなどの平坦化膜３０を形成し、これを介して配線３１、３２を形成する。 （もっと読む）

【課題】 相変化メモリを有する半導体装置の製造歩留まりを向上させる。
【解決手段】 半導体装置の相変化メモリ領域１０Ａに、相変化膜４５と相変化膜４５に電気的に接続されたＭＩＳＦＥＴＱｎ１とにより、相変化メモリのメモリセルが形成され、半導体装置の周辺回路領域１０ＢにＭＩＳＦＥＴＱｎ２が形成される。相変化膜４５は、第２層配線である配線５４とＭＩＳＦＥＴＱｎ１のドレインであるｎ^＋型半導体領域２０ａとの間に形成され、相変化膜４５の下面側がプラグ４３を介してｎ^＋型半導体領域２０ａに電気的に接続され、相変化膜４５上の電極４６がプラグ５３を介して配線５４と電気的に接続されている。第１層配線である配線３４は、プラグ３３を介して、ｎ^＋型半導体領域１９ａ，１９ｂ，２０ｂに電気的に接続されている。 （もっと読む）

【課題】信頼性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、強誘電体キャパシタＣを形成する工程と、前記強誘電体キャパシタ上に絶縁膜３５−２を形成する工程と、前記絶縁膜上に第１バリアメタル５１を形成する工程と、前記第１バリアメタルおよび絶縁膜を貫通し、前記強誘電体キャパシタ上に達するコンタクトホール５３−１を形成する工程と、前記第１バリアメタル上、コンタクトホール側壁上、および前記露出された強誘電体キャパシタ上に第２バリアメタル５４を形成する工程と、前記第２バリアメタル上にタングステン４３を形成し、前記コンタクトホール内にタングステン４３を埋め込み形成する工程とを具備する。 （もっと読む）

【課題】 上部電極と下部電極がＭＩＭ構造の分だけ高さに違いがあるため、コンタクトホールを形成する際のオーバーエッチングにより、コンタクトホールが上部電極および容量膜を突き抜けることを防止する。
【解決手段】 基板上に形成された下地の絶縁膜１０と、下部電極１１、容量膜１３および上部電極１２を有するＭＩＭ構造の形成領域に形成された絶縁膜１０が凹んだ領域と、ＭＩＭ構造が形成された基板上に形成され、表面が平坦化された層間絶縁膜１８と、層間絶縁膜１８に形成され、上部電極１２と上部電極１２からはみ出した下部電極１１の部分にそれぞれ接続するコンタクトホール１６，１７とを備え、下部電極１１は、絶縁膜１０が凹んだ領域を含む絶縁膜１０上に形成され、容量膜１３および上部電極１２は、絶縁膜１０が凹んだ領域の下部電極１１上に形成されている。 （もっと読む）