【課題】チップ面積及びコストを増大させることなく、熱抵抗を低減できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１００は、半導体層１ａと配線層１ｂとを有する半導体基板１と、半導体層１ａの中央部に半導体層１ａの表面から所定の深さまで形成された活性領域３と、活性領域３及び活性領域３の周辺の配線層１ｂに形成され、半導体層１ａと電気的に接続された接続用電極４と、半導体層１ａから発生する熱を放熱する放熱部とを備え、放熱部は、半導体層１ａの裏面から活性領域３の近傍まで凹状に形成された少なくとも１の第１の孔５に充填された放熱体７を有する。 （もっと読む）

【課題】マスク数を増加させることなく、ブラックマスクを用いずに反射型または透過型の表示装置における画素開口率を改善する。
【解決手段】画素間を遮光する箇所は、画素電極１６７をソース配線１３７と一部重なるように配置し、ＴＦＴはＴＦＴのチャネル形成領域と重なるゲート配線１６６によって遮光することによって、高い画素開口率を実現する。 （もっと読む）

【課題】吸湿性の高い絶縁膜を使用してもコンタクト又は配線の劣化を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板１０上に第１の絶縁膜１５を形成する工程（ａ）と、第１の絶縁膜１５にホール２４を形成する工程（ｂ）と、ホール２４の側壁上に、第１の絶縁膜１５よりも水分を通しにくい第２の絶縁膜１７を形成する工程（ｃ）と、工程（ｃ）の後、ホール２４に導電体３０を埋め込むことにより、プラグ１９を形成する工程（ｄ）とを備えている。 （もっと読む）

【課題】半導体装置の性能を向上させる。また、半導体装置の信頼性を確保する。また、半導体装置のチップサイズの縮小を図る。特に、ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を損なわずにゲート電極の下部のウエルの電位を制御し、寄生容量の発生を防ぐ。また、ＭＯＳＦＥＴにおける欠陥の発生を防ぐ。
【解決手段】ゲート電極配線３に形成された孔部２７内を通るウエルコンタクトプラグ８により、ゲート電極２の下部のウエルの電位を制御することで寄生容量の発生を防ぐ。また、ゲート電極２に沿って素子分離領域４を延在させることで、ゲッタリング効果によりゲート絶縁膜における欠陥の発生を防ぐ。 （もっと読む）

【課題】深さの異なるコンタクトホールを同時に形成することを可能とした半導体装置を提供する。
【解決手段】第１の溝部７内に形成された第１の埋め込み配線１１と、第２の溝部１２内に形成された第２の埋め込み配線１４と、第１の埋め込み配線１１上に第１のコンタクトプラグ２４が形成される第１のコンタクト形成領域２３と、第２の埋め込み配線１４上に第２のコンタクトプラグ２６が形成される第２のコンタクト形成領域２５とを備え、第１のコンタクト形成領域２３の上面２３ａが第１の埋め込み配線１１の上面１１ａよりも高い位置にあり、第２のコンタクト形成領域２５の上面２５ａが第２の埋め込み配線１４の上面１４ａと同じかそれよりも高い位置にあり、第１のコンタクト形成領域２３の上面２３ａが第２のコンタクト形成領域２５の上面２５ａと同じかそれよりも高い位置にある。 （もっと読む）

【解決手段】
各々が能動回路領域を含むチップの積層体において、多重チップ積層体内の複数のスルーシリコンビア（ＴＳＶ）開口をパターニングし、エッチングし、そして熱的伝導性材料で充填することによって、多重チップ積層体からの熱を熱的に伝導させるための複数のＴＳＶ構造が形成され、複数のＴＳＶ開口は、いずれの能動回路領域をも貫通せずに多重チップ積層体の実質的に全体を通って延びる第１の大きなＴＳＶ開口と、能動回路領域まで下に延びるが通過はしない第２の小さい開口と、を含む。 （もっと読む）

【課題】層間絶縁膜を除去するエッチング中に、異常エッチングを防止する。エッチング工程において加わる水圧や風圧によりガードリングの形状が変形して剥離し、欠陥が発生することを防止する。
【解決手段】半導体装置は、メモリセル領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた周辺回路領域と、ガードリング及び周辺回路領域上に設けられた支持体膜と、周辺回路領域内に設けられたコンタクトプラグとを有する。ガードリングとコンタクトプラグは、同一の導電材料から構成される。 （もっと読む）

【課題】ゲート電極と拡散層に接続する共通コンタクトにおけるリークを防ぐ。
【解決手段】半導体装置は、拡散層が形成された基板と、基板上に形成されたゲート電極と、基板上にゲート電極よりも高い位置まで形成された第１絶縁層と、拡散層に電気的に接続され、第１絶縁層を貫通する第１コンタクトと、ゲート電極と電気的に接続された第２コンタクトと、第１絶縁層の上に形成された第２絶縁層とを備える。第１コンタクトと第２コンタクトとは第１絶縁層の上面以上の高さにおいて電気的に接続する。ゲート電極上と拡散層上は異なるコンタクトで形成されているため、ゲート電極のサイドウォールが減少することなく、リークを防ぐことができる。 （もっと読む）

【課題】３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
【解決手段】半導体からなる基板１と、一面１ａから突出され、前記半導体からなる第１の突出部２と、一面１ａに設けられた溝部１ｃに充填された第１の絶縁体３と、第１の突出部２に隣接して一面３ａから突出され、第１の絶縁体３からなる第２の突出部４と、第１の突出部２の側面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、第１の突出部２に設けられた上部拡散層１３と、下部拡散層１４と、第２の突出部４の側面を覆うとともにゲート電極６に接続された連結電極６０と、第１の突出部２及び第２の突出部４を覆う層間絶縁膜と、前記層間絶縁膜を貫通して連結電極６０に接するゲートコンタクト１０と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】階段状に加工された複数の導電層と、各導電層に達し深さの異なる複数のコンタクトホールとの接続構造の信頼性を高めた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板１０の第２のコンタクト領域５上に設けられ、第２のコンタクト領域５と第１のコンタクト領域４との間に段差を形成する下地層４５ｂと、下地層４５ｂを覆って基板１０上に設けられ、下地層４５ｂ上に積層された上段部８１が階段状に加工された下層側積層体９１と、下層側積層体９１における第１のコンタクト領域４上に積層された下段部８２の上に設けられ、階段状に加工された上層側積層体９２と、階段状に加工された部分を覆う層間絶縁層６２と、層間絶縁層６２を貫通し階段状に加工された部分の各々の導電層ＷＬに達して形成されたコンタクトホール内に設けられたコンタクト電極５１と、を備えた。 （もっと読む）

【課題】グラフェンのバリスティック伝導性を利用した低抵抗配線を備え、配線と配線接続部材の接続部分の構成の複雑化を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、基板と、基板の上方に設けられ、積層された複数のグラフェンナノリボンシート１２２からなるグラフェンナノリボン層１２１を含む下層配線１２と、複数のグラフェンナノリボンシート１２２の少なくとも１枚を貫通し、下層配線１２と上層配線１３とを接続するビア１４およびバリアメタル１５と、を有する。 （もっと読む）

概略を述べると、アンテナダイオードが、少なくとも一部がＴＳＶの周囲の排他的区域内に形成され、金属１層の導電体を介してＴＳＶ（シリコン貫通ビア）に接続されている。それと同時に、ＴＳＶは、排他的区域の外側に位置する１又は複数のトランジスタのゲートポリ又は拡散領域に接続している。 （もっと読む）

【課題】深さの異なる複数のコンタクトホールの底部径のばらつきを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、階段構造部を覆って設けられた層間絶縁層４３と、層間絶縁層４３を貫通し、それぞれが対応する各段の導電層ＷＬ１〜ＷＬ４に達して形成された複数のコンタクトホール６１〜６４の内部に設けられたコンタクト電極６０とを備え、複数のコンタクトホール６１〜６４の底部の孔径は略同じであり、下段側の導電層に達するコンタクトホールは、上段側の導電層に達するコンタクトホールよりも深く、上端部の孔径が大きい。 （もっと読む）

【課題】多層配線の下地半導体基板への配線引き出し部のコンタクト抵抗均一化を図った半導体集積回路装置の提供。
【解決手段】半導体集積回路装置は、半導体基板と、前記半導体基板上に複数層積層形成された配線と、前記配線の引き出し領域に前記配線の延長部として形成されて、所定幅のスペースを介して対向するメタル片対により構成されるフックアップ部７３と、前記フックアップ部のメタル片対のスペースを貫通するように埋め込まれたコンタクト導体７２とを有し、前記配線の少なくとも２層の間で前記フックアップ部のメタル片対のスペース幅を異ならせた。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、埋込導体構造の密着性とＣｕ拡散防止能を両立する。
【解決手段】 半導体基板上に設けた絶縁膜に設けた埋込導体用の凹部内に埋め込まれたＣｕまたはＣｕを最大成分とする合金からなるＣｕ系埋込導体層と、前記凹部に露出する前記絶縁膜との間にＣｏを最大成分とするとともに、少なくともＭｎ、Ｏ及びＣを含むＣｏＭｎ系合金層を設ける。 （もっと読む）

【課題】 信号線の形成位置に関わらず、信号線とＭＩＭ構造のキャパシタ１１との間で発生する寄生容量が抑制できるようにする。
【解決手段】 ＭＩＭ構造のキャパシタ１１と、絶縁膜１２ａ，１２ｂを介してＭＩＭ構造のキャパシタ１１を挟む、少なくとも一対の遮蔽部１３ａ，１３ｂとを備える。 （もっと読む）

【課題】高信頼性でかつ高レイアウト密度配線と混載可能な容量素子を備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明は、容量素子を有する半導体装置であって、アルミニウム合金膜１０２と、高融点金属膜を含む上層バリア膜１０３とを含む金属配線２００ａおよび下部電極２００ｂと、下部電極２００ｂ上に形成された容量絶縁膜１０４と、容量絶縁膜１０４上に形成された上部電極１０５とを有する。高融点金属膜の膜厚は、４０ｎｍ以上、８０ｎｍ以下であり、容量絶縁膜１０４は、有機シランを原料としたシリコン酸化膜からなることを特徴とする。 （もっと読む）

【課題】ゲート電極との短絡を抑えたセルフアラインコンタクトを有する、製造コストの低い半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、それぞれ半導体基板２上に形成され、それぞれゲート電極４ａ、４ｂを有し、互いの間のソース・ドレイン領域８ａを共有する隣接したトランジスタ１ａ、１ｂと、ゲート電極４ａ上に形成された絶縁膜１１ａと、ゲート電極４ｂ上に形成された絶縁膜１１ａよりも厚さの厚い領域を有する絶縁膜１１ｂと、ソース・ドレイン領域８ａに接続され、その中心位置がゲート電極４ａ、４ｂの間の中心位置よりもゲート電極４ｂ側に位置するＳＡＣ１４と、を有する。 （もっと読む）

【課題】ニッケル系メタル・シリサイドとコンタクト用メタル間でのコンタクト抵抗の低抵抗化がホールの微細化に伴って、困難になるという問題がることが、本願発明者の検討により明らかとなった。
【解決手段】本願の一つの発明は、ニッケル系メタル・シリサイドによりソース・ドレイン領域等のシリサイデーションを施したＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、プリ・メタル絶縁膜に設けられたコンタクト・ホールにバリア・メタルを形成する前に、シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む非プラズマ還元性気相雰囲気中で、熱処理を実行するものである。 （もっと読む）