半導体集積回路装置の製造方法
【課題】ニッケル系メタル・シリサイドとコンタクト用メタル間でのコンタクト抵抗の低抵抗化がホールの微細化に伴って、困難になるという問題がることが、本願発明者の検討により明らかとなった。
【解決手段】本願の一つの発明は、ニッケル系メタル・シリサイドによりソース・ドレイン領域等のシリサイデーションを施したＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、プリ・メタル絶縁膜に設けられたコンタクト・ホールにバリア・メタルを形成する前に、シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む非プラズマ還元性気相雰囲気中で、熱処理を実行するものである。
【解決手段】本願の一つの発明は、ニッケル系メタル・シリサイドによりソース・ドレイン領域等のシリサイデーションを施したＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、プリ・メタル絶縁膜に設けられたコンタクト・ホールにバリア・メタルを形成する前に、シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む非プラズマ還元性気相雰囲気中で、熱処理を実行するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるコンタクト形成技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００１−１０２３４５号公報（特許文献１）には、気相の弗化アンモニウムによりシリコン表面の自然酸化膜を除去するドライ洗浄に関して、アンモニアおよび三弗化窒素等を摂氏７００度程度に加熱することによって、弗化アンモニウムを簡易に生成する技術が開示されている。
【０００３】
日本特開２００７−２１４５３８号公報（特許文献２）または米国特許公開２００７−０１６１２１８号公報（特許文献３）には、ニッケル・シリサイド上の自然酸化膜等に起因するコンタクト抵抗低減のために、コンタクトのバリア・メタル成膜前に、ＮＦ３ガスとアンモニア等の水素元素を含むガスの混合ガス・プラズマ雰囲気下、摂氏１００度から３００度程度の加熱下で、ニッケル・シリサイド上の自然酸化膜を除去する技術が開示されている。
【０００４】
国際公開第２００５／０９８９１３号パンフレット（特許文献４）または米国特許公開２００７−０２５７３７２号公報（特許文献５）には、ニッケル・シリサイド上の自然酸化膜等に起因するコンタクト抵抗低減のために、コンタクトのバリア・メタル成膜前に、アンモニア・ガスと弗化水素ガスの混合ガス・プラズマ雰囲気下でドライ・クリーニング処理する技術が開示されている。
【０００５】
日本特開２００７−２８１２９８号公報（特許文献６）または米国特許公開２００７−０２３８３２１号公報（特許文献７）には、ニッケル・シリサイド形成前のドライ・クリーニング方法として、ニッケル膜を成膜前に、ＮＦ３ガスとアンモニア等の混合ガス中のリモート・プラズマ雰囲気下、シリコン表面の自然酸化膜を除去する技術が開示されている。
【０００６】
日本特開２００７−３１１５４０号公報（特許文献８）または米国特許公開２００７−０２６９９７６号公報（特許文献９）には、ニッケル・シリサイド上の自然酸化膜等に起因するコンタクト抵抗低減のために、コンタクトのバリア・メタル成膜前に、ＮＦ３ガスとアンモニア等の水素元素を含むガスの混合ガス中のリモート・プラズマ雰囲気下で、ニッケル・シリサイド上の自然酸化膜を除去する技術が開示されている。
【０００７】
日本特開２００８−３１１４５７号公報（特許文献１０）、米国特許公開２００８−０３１１７１８号公報（特許文献１１）、日本特開２００８−１０３３７０号公報（特許文献１２）、または米国特許公開２００８−０１７６３９６号公報（特許文献１３）には、ニッケル・シリサイド上の自然酸化膜等に起因するコンタクト抵抗低減のために、コンタクトのバリア・メタル成膜後に、アンモニア・ガスの混合ガス中でのプラズマ処理によって、ニッケル・シリサイド上の自然酸化膜を除去する技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−１０２３４５号公報
【特許文献２】特開２００７−２１４５３８号公報
【特許文献３】米国特許公開２００７−０１６１２１８号公報
【特許文献４】国際公開第２００５／０９８９１３号パンフレット
【特許文献５】米国特許公開２００７−０２５７３７２号公報
【特許文献６】特開２００７−２８１２９８号公報
【特許文献７】米国特許公開２００７−０２３８３２１号公報
【特許文献８】特開２００７−３１１５４０号公報
【特許文献９】米国特許公開２００７−０２６９９７６号公報
【特許文献１０】特開２００８−３１１４５７号公報
【特許文献１１】米国特許公開２００８−０３１１７１８号公報
【特許文献１２】特開２００８−１０３３７０号公報
【特許文献１３】米国特許公開２００８−０１７６３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体装置における半導体基板と配線との接続には、両者の間に形成された絶縁膜を貫通する接続孔（コンタクト・ホール）の内部に埋め込まれた導電部材、例えばタングステンまたは銅からなるプラグが用いられている。また、接続孔の底部に接する半導体基板の表面には低抵抗でかつ浅い接合の形成を可能とするシリサイド層が形成されている。なかでもニッケル・シリサイド（ＮｉＳｉ）層は１４から２０μΩ・ｃｍの低抵抗を有し、例えば４００から６００℃の比較的低温によるサリサイド技術により形成することができることから、近年、微細化が要求される半導体素子へのニッケル・シリサイド層（より一般的にはニッケル系メタル・シリサイド）の採用が一般的となっている。
【００１０】
ところで、接続孔の内部に埋め込まれたプラグと半導体基板の表面に形成されたニッケル・シリサイド層の間には、一般にチタン膜上に窒化チタン膜を堆積した積層構造のバリア・メタル膜が形成される。チタン膜は酸素原子を１２ａｔ％まで固溶できることからニッケル・シリサイド層表面の還元材として用いられて、ニッケル・シリサイド層との接触抵抗を低減する機能を有する。また、窒化チタン膜はプラグの構成原子が拡散するのを抑制または防止する機能を有する。
【００１１】
しかしながら、上記チタン膜上に窒化チタン膜を堆積した積層構造のバリア・メタル膜については、以下に説明する種々の技術的課題が存在する。
【００１２】
一般に、チタン膜はＴｉＣｌ４ガスとＨ２ガスとを用いたＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法またはＣＶＤ法により形成され、窒化チタン膜はＴｉＣｌ４ガスとＮＨ３ガスとを用いたＣＶＤ法などにより形成されるが、これらの成膜の温度は、ニッケル・シリサイド層の耐熱性を考慮して５５０℃以下にする必要がある。しかし、５５０℃以下の低温でチタン膜及び窒化チタン膜を成膜した場合、これら積層構造のバリア・メタル膜中に原料ガスである塩素が残留してバリア・メタル膜の抵抗が高くなり、その結果、プラグとニッケル・シリサイド層との間の接触抵抗が高くなるという問題がある。また、バリア・メタル膜中に残留した塩素によってチタン膜と窒化チタン膜との間で剥がれが生じる、またはバリア・メタル膜中に残留した塩素が大気中に放出されると窒化チタン膜にマイクロ・クラックが発生するなどの問題もある。
【００１３】
また、接続孔の内部にプラグとなるタングステン膜を埋め込むと、バリア・メタル膜の上部を構成する窒化チタン膜上にタングステン膜が堆積されることになる。タングステン膜は、Ｈ２ガスによるＷＦ６ガスの還元を利用してＣＶＤ法により形成されるが、ＷＦ６ガスに含まれるフッ素は窒化チタン膜のグレイン・バンダリを介してチタン膜まで侵入し、チタン膜のふくれや剥がれを引き起こすことがある。チタン膜とタングステン膜との間には窒化チタン膜が形成されており、その厚さを厚くすることによってフッ素の侵入を防ぐことは可能である。しかし、窒化チタン膜の厚さを厚くするとバリア・メタル膜の抵抗が増加するため、その厚さは１０ｎｍ以下と薄くする必要があり、ＷＦ６ガスに含まれるフッ素の侵入を防ぐことは難しくなっている。
【００１４】
また、ニッケル・シリサイド層の表面に自然酸化膜（シリコン酸化膜）が生成することにより、バリア・メタル膜の下部を構成するチタン膜とニッケル・シリサイド層との間が電気的に非導通となる箇所が発生することがある。この電気的に非導通となりやすい箇所は、例えば多結晶シリコン膜と、その表面に形成されたニッケル・シリサイド層とからなるゲート電極を有し、隣接して形成された第１及び第２電界効果トランジスタにおいて、第１電界効果トランジスタのゲート電極に接して形成される接続孔と、第２電界効果トランジスタのドレイン（またはソース）に接して形成される接続孔とを共有して形成されるシェアード・コンタクト（Shared Contact）において発生し易く、さらに、オーバー・エッチングにより第１電界効果トランジスタのゲート電極を構成するニッケル・シリサイド層や多結晶シリコン膜の端部が露出した場合に多発することが、本発明者によって確認されている。
【００１５】
更に、このニッケル・シリサイド層上面の酸化膜は、バリア・メタル膜の下部を構成するチタン膜の成膜後に行う還元処理では、十分に除去できない場合があることが明らかとなった。
【００１６】
また、接続孔の内部に埋め込まれる導電部材として銅からなるプラグを用いる場合は、まず、接続孔の内部に銅またはルテニウムからなるシード層を形成した後に、電解めっき法を用いてシード層上に銅膜を形成することにより、接続孔の内部に銅膜を埋め込んでいる。しかしながら、バリア・メタル膜の表面に汚染等があるとシード層が均一に成膜せず、このため、接続孔の内部が銅膜により完全に埋め込むことができずに、プラグの導通不良が発生することがある。
【００１７】
本願発明は、これらの課題を解決するためになされたものである。
【００１８】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【００１９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２１】
すなわち、本願の一つの発明は、ニッケル系メタル・シリサイドによりソース・ドレイン領域等のシリサイデーションを施したＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、プリ・メタル絶縁膜に設けられたコンタクト・ホールにバリア・メタルを形成する前に、シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む非プラズマ還元性気相雰囲気中で、熱処理を実行するものである。
【００２２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００２３】
すなわち、ニッケル系メタル・シリサイドによりソース・ドレイン領域等のシリサイデーションを施したＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、プリ・メタル絶縁膜に設けられたコンタクト・ホールにバリア・メタルを形成する前に、シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む非プラズマ還元性気相雰囲気中で、熱処理を実行することにより、シリサイド膜の上面の自然酸化膜を効率的に除去することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施の形態によるＳＲＡＭのメモリセルを示す等価回路図である。
【図２】本発明の一実施の形態によるＳＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図３】本発明の一実施の形態によるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。（ａ）はメモリセル領域の一部（図２のＡ−Ａ’線）、（ｂ）は周辺回路領域の一部を示す。
【図４】図２、３に続く製造工程における図２と同じ箇所の要部平面図である。
【図５】図２、３に続く製造工程における図３と同じ箇所の要部断面図である。
【図６】図４、５に続く製造工程における図３と同じ箇所の要部断面図である。
【図７】図６に続く製造工程における図２と同じ箇所の要部平面図である。
【図８】図６に続く製造工程における図３と同じ箇所の要部断面図である。
【図９】図７、８に続く製造工程における図３と同じ箇所の要部断面図である。
【図１０】本発明の一実施の形態による半導体集積回路装置の製造方法におけるバリア・メタル膜の成膜等に使用する統合型（マルチ・チャンバ型）成膜装置（成膜や各種の気相処理をする装置）の概略平面図である。
【図１１】図１０におけるバリア・メタル膜の成膜室（ＣＶＤチャンバ）の構造の概要を示す装置模式断面図である。
【図１２】図９に続くＳＲＡＭの製造工程中のコンタクト・ホールの内部のバリア・メタル膜及びプラグを示す要部拡大断面図である。
【図１３】図１２に続くＳＲＡＭの製造工程中のコンタクト・ホールの内部の要部拡大断面図である。
【図１４】図１３に続く製造工程における図３と同じ箇所の要部断面図である。
【図１５】図１４に続く製造工程における図２と同じ箇所の要部平面図である。
【図１６】図１４に続く製造工程における図３と同じ箇所の要部断面図である。
【図１７】図１５、１６に続く製造工程における図２と同じ箇所の要部平面図である。
【図１８】図１５、１６に続く製造工程における図３と同じ箇所の要部断面図である。
【図１９】本発明の一実施の形態による半導体集積回路装置の製造方法におけるコンタクト・ホール埋め込み工程の流れを示すプロセス・ブロック・フロー図である。
【図２０】バリア・メタル膜の成膜周辺の各種の処理によるコンタクト部分のケルビン抵抗の分布を示すデータ・プロット図である。
【図２１】バリア・メタル膜の成膜周辺の各種の処理によるコンタクト抵抗の分布を示すデータプロット図である。
【図２２】ニッケル・シリサイド膜上面の自然酸化膜中におけるニッケル酸化物の存在を検証するためのＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）、すなわち、Ｘ線光電子分光分析による分光データ・プロット図である。
【図２３】ニッケル・シリサイド膜上面の自然酸化膜中におけるシリコン酸化物の存在形態を検証するためのＸ線光電子分光分析による分光データ・プロット図である。
【発明を実施するための形態】
【００２５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００２６】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハのデバイス面上にエッチ・ストップ絶縁膜を介して、プリ・メタル絶縁膜を形成する工程；
（ｂ）前記プリ・メタル絶縁膜および前記エッチ・ストップ絶縁膜を貫通するコンタクト・ホールを開口する工程；
（ｃ）前記コンタクト・ホールの底のニッケル系メタル・シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む第１の非プラズマ還元性気相雰囲気中で、熱処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記プリ・メタル絶縁膜の上面および前記コンタクト・ホールの内面に、チタン系バリア・メタル膜を形成する工程；
（ｅ）前記プリ・メタル絶縁膜の上面および前記コンタクト・ホールの前記内面の前記チタン系バリア・メタル膜上に、プラグ・メタル層を形成する工程；
（ｆ）前記コンタクト・ホール外の前記チタン系バリア・メタル膜および前記プラグ・メタル層を除去する工程。
【００２７】
２．前記１項の半導体集積回路装置の製造方法において、前記窒素水素間結合を有するガスは、アンモニア・ガスである。
【００２８】
３．前記１項の半導体集積回路装置の製造方法において、前記窒素水素間結合を有するガスは、ヒドラジン・ガスである。
【００２９】
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、水素ガスを主要な成分の一つとして含む。
【００３０】
５．前記1から３項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、水素ガスを最大の成分として含む。
【００３１】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、不活性ガスを主要な成分の一つとして含む。
【００３２】
７．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、アルゴン・ガスを主要な成分の一つとして含む。
【００３３】
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、酸素ガス、ハロゲン・ガス、および有機ガスのいずれのガスも実質的に含まない。
【００３４】
９．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記プラグ・メタル層は、タングステン系メタル層を主要な構成要素とする。
【００３５】
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、以下の下位工程を含む：
（ｄ１）前記工程（ｃ）の後、前記プリ・メタル絶縁膜の上面および前記コンタクト・ホールの内面に、チタン系メタル膜を形成する工程；
（ｄ２）前記チタン系メタル膜の上面に対して、プラズマ窒化処理を実行することにより、前記チタン系メタル膜の前記上面に窒化チタン膜を形成する工程。
【００３６】
１１．前記１０項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ１）は、第１のＣＶＤ処理チャンバ内の第１のウエハ・ステージ上で、実行される。
【００３７】
１２．前記１０または１１項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ２）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【００３８】
１３．前記１０から１２項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ３）前記下位工程（ｄ１）の後であって前記下位工程（ｄ２）の前に、前記チタン系メタル膜を介して、前記ニッケル系メタル・シリサイド膜の前記上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む第２の非プラズマ還元性気相雰囲気中で、熱処理を実行する工程。
【００３９】
１４．前記１３項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ３）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【００４０】
１５．前記１０から１４項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ４）前記下位工程（ｄ１）の後であって前記下位工程（ｄ３）の前に、前記半導体ウエハの前記デバイス面側に対して、水素ガスを主要な成分とする気相プラズマ処理を実行する工程。
【００４１】
１６．前記１５項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ４）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【００４２】
１７．前記１から１６項のいずれか一つの半導体集積回路装置の製造方法において、前記コンタクト・ホール内に形成されるコンタクト構造は、シェアード・コンタクトである。
【００４３】
１８．前記１０から１７項のいずれか一つの半導体集積回路装置の製造方法において、前記下位工程（ｄ１）は、プラズマＣＶＤ法により、実行される。
【００４４】
１９．前記１０から１８項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ５）前記工程（ｃ）の後であって前記下位工程（ｄ１）の前に、プラズマを印加しない状態で、前記下位工程（ｄ１）と、ほぼ同一の処理を実行する工程。
【００４５】
２０．前記１９項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ５）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【００４６】
２１．前記１３から２０項のいずれか一つの半導体集積回路装置の製造方法において、前記下位工程（ｄ３）における前記窒素水素間結合を有するガスは、アンモニア・ガスである。
【００４７】
２２．前記１３から２０項のいずれか一つの半導体集積回路装置の製造方法において、前記下位工程（ｄ３）における前記窒素水素間結合を有するガスは、ヒドラジン・ガスである。
【００４８】
２３．前記１３から２２項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の非プラズマ還元性気相雰囲気は、水素ガスを主要な成分の一つとして含む。
【００４９】
２４．前記1３から２２項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の非プラズマ還元性気相雰囲気は、水素ガスを最大の成分として含む。
【００５０】
２５．前記１３から２４項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の非プラズマ還元性気相雰囲気は、不活性ガスを主要な成分の一つとして含む。
【００５１】
２６．前記１３から２５項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の非プラズマ還元性気相雰囲気は、アルゴン・ガスを主要な成分の一つとして含む。
【００５２】
２７．前記１３から２６項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の非プラズマ還元性気相雰囲気は、酸素ガス、ハロゲン・ガス、および有機ガスのいずれのガスも実質的に含まない。
【００５３】
２８．前記１０から２７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ５）前記下位工程（ｄ２）の後に、前記チタン系メタル膜および前記窒化チタン膜を介して、前記ニッケル系メタル・シリサイド膜の前記上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む第３の非プラズマ還元性気相雰囲気中で、熱処理を実行する工程。
【００５４】
２９．前記２８項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ５）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【００５５】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００５６】
更に、本願において、「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）を中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。なお、便宜的にＭＯＳＦＥＴと記載しても非酸化膜を除外するものではない。
【００５７】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリ・メタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクト・ホール形成、タングステン・プラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナル・パッシベーション膜へのパッド開口の形成あたりまで（ウエハ・レベル・パッケージ・プロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクト・ホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。なお、一部の製品では、Ｍ１のプリ・メタル領域の間に、「Ｍ０配線」等と呼ばれるタングステン系部材等を主要な構成要素とするサブトラクティブ配線（非ダマシン配線）をローカル配線用に挿入することがある。本願の主要な実施の形態はその例に当たる。
【００５８】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe、ＳｉＧｅＣ合金、および、その他シリコン（歪シリコン系部材を含む）を主要な成分とする多元合金、並びにその他の添加物等を含む部材も含むものであることはいうまでもない。また、多結晶シリコン等というときも、明らかにそうでないときまたはそうでない旨明示されているときを除き、典型的なものばかりでなく、アモルファスシリコン等も含むことはいうまでもない。
【００５９】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００６０】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００６１】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００６２】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチ・ストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００６３】
同様に、「ニッケル・シリサイド」というときは、通常、ニッケル・モノ・シリサイドを指すが、比較的純粋なものばかりではなく、ニッケル・モノ・シリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケル・シリサイドに限らず、従来から実績のあるコバルト・シリサイド、チタン・シリサイド、タングステン・シリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系メタル・シリサイド」と総称する。
【００６４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００６５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００６６】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００６７】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００６８】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００６９】
なお、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）用の窒化シリコン膜のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）処理前のニッケル系メタル・シリサイド膜上面に対し、アンモニア雰囲気等の還元雰囲気中で行うプラズマ処理等の詳細については、本願発明者らによる日本特願第２００７−２５９３５５号（日本出願日２００７年１０月３日）に詳しく記載されているので、本願では原則として、それらの部分の説明は繰り返さない。
【００７０】
また、ＳＡＣ用の窒化シリコン膜のＣＶＤ処理前のニッケル系メタル・シリサイド膜上面に対し、不活性ガス雰囲気中で行うノンバイアス・プラズマ処理等の詳細については、本願発明者らによる日本特願第２００８−３００４３９号（日本出願日２００８年１１月２６日）に詳しく記載されているので、本願では原則として、それらの部分の説明は繰り返さない。
【００７１】
１．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハプロセスのフロント・エンド部および対象デバイスの一例であるＣＭＩＳ ＳＲＡＭ等の説明（主に図１から図８）
また、本実施の形態では、本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭ（Static Random Access Memory）のメモリセルに適用した場合について説明する。
【００７２】
図１は、本発明の実施の形態によるＳＲＡＭのメモリセルを示す等価回路図である。
【００７３】
図示のように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）、一対の負荷用ＭＩＳＦＥＴ（Ｌｄ１，Ｌｄ２）及び一対の転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）により構成されている。駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）及び転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）はｎＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｌｄ１，Ｌｄ２）はｐＭＩＳＦＥＴで構成されている。
【００７４】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴ（Ｄｒ１）及び負荷用ＭＩＳＦＥＴ（Ｌｄ１）はＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴ（Ｄｒ２）及び負荷用ＭＩＳＦＥＴ（Ｌｄ２）はＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の相互の入出力端子（記憶ノードＡ，Ｂ）は交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（記憶ノードＡ）は、転送用ＭＩＳＦＥＴ（Ｔｒ１）のソース、ドレインの一方に接続され、他方の入出力端子（記憶ノードＢ）は転送用ＭＩＳＦＥＴ（Ｔｒ２）のソース、ドレインの一方に接続されている。
【００７５】
さらに、転送用ＭＩＳＦＥＴ（Ｔｒ１）のソース、ドレインの他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴ（Ｔｒ２）のソース、ドレインの他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴ（Ｌｄ１，Ｌｄ２）の各ソース）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）の各ソース）は基準電圧（Ｖｓｓ）に接続されている。
【００７６】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の記憶ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳＦＥＴ（Ｄｒ２）がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の記憶ノードＢが低電位（“Ｌ”）になる。従って、駆動用ＭＩＳＦＥＴ（Ｄｒ１）がＯＦＦになり、記憶ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を交差結合させたラッチ回路によって相互の記憶ノードＡ，Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００７７】
転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、記憶ノードＡ，Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ，／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００７８】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）をＯＮ状態にしてデータ線ＤＬ，／ＤＬの情報を記憶ノードＡ，Ｂに伝達する。
【００７９】
次に、本発明の実施の形態によるＳＲＡＭの製造方法の一例を図２から図１９を用いて工程順に説明する。図２から図９はＳＲＡＭの要部平面図または要部断面図、図１０はバリア・メタル等の成膜装置の概略平面図、図１１は図１０におけるバリア・メタル膜の成膜室（ＣＶＤチャンバ）の構造の概要を示す装置模式断面図、図１２は接続孔の内部のバリア・メタル膜及びプラグを示す要部拡大断面図、図１３は接続孔の内部を示す要部拡大断面図、図１４から図１８はＳＲＡＭの要部平面図または要部断面図、図１９はバリア・メタルその他の成膜工程等（前処理、後処理、その他付随する処理を含む）のプロセス・ステップを示すプロセス・ブロック・フロー図、である。
【００８０】
図２は、メモリセル約１個分の領域を示す半導体基板の要部平面図、図３（ａ）は、メモリセル領域の一部（図２のＡ−Ａ’線）を示す半導体基板の要部断面図、図３（ｂ）は、周辺回路領域の一部を示す半導体基板の要部断面図であり、周辺回路領域にはロジック回路を構成する低耐圧ＭＩＳＦＥＴを例示する。
【００８１】
まず、半導体基板１を用意する。半導体基板１は、例えば１から１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１ａ（たとえば、３００φウエハ）と、例えばエピタキシャル成長法により形成されたエピタキシャル層１ｂとから構成されている。なお、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）型の半導体集積回路装置では、非エピタキシャル型のｐ型の単結晶シリコンからなる基板１ａ等を用いてもよい。ウエハ径は、３００φ以外に、４５０φ、２００φその他の径でもよい。以下、主に４５ｎｍノードのプロセスに準拠して、説明する。この場合、平面形状がほぼ円形のコンタクト・ホールの径は５５ｎｍ程度である。
【００８２】
次に、半導体基板１の主面に素子分離２を形成する。この素子分離２は、以下のように形成する。フォトリソグラフィ法により形成されたレジストパターンをマスクにして半導体基板１をエッチングすることにより、例えば深さ０.３μｍ（３００ｎｍ）から０.５μｍ（５００ｎｍ）程度の素子分離溝を形成した後、半導体基板１を約１０００℃の温度で熱酸化することによって、溝の内壁に、例えば厚さ０.０１μｍ（１０ｎｍ）程度の薄い酸化シリコン膜を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる絶縁膜と半導体基板１との界面に生じるストレスを緩和するために形成する。
【００８３】
次に、溝の内部を含む半導体基板１の主面上にＣＶＤ法により、例えば厚さ０.４５μｍ（４５０ｎｍ）から０.５μｍ（５００ｎｍ）程度の絶縁膜を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により溝の上部の絶縁膜を研磨して、その表面を平坦化する。
【００８４】
次に、半導体基板１の主面にｐ型不純物（例えばホウ素）またはｎ型不純物（例えばリン）をイオン注入した後、約１０００℃の温度で熱処理することにより上記不純物を拡散させて、半導体基板１の主面にｐ型ウェル４及びｎ型ウェル５を形成する。
【００８５】
図２に示すように、メモリセルＭＣでは、半導体基板１の主面に２つのｐ型ウェル４及び２つのｎ型ウェル５の主表面である活性領域Ａｎ１，Ａｎ２，Ａｐ１，Ａｐ２が形成され、これらの活性領域は、絶縁膜が埋め込まれた素子分離２で囲まれている。また、追って説明するように、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）、駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）、負荷用ＭＩＳＦＥＴ（Ｌｄ１，Ｌｄ２））のうちｎＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴ（Ｔｒ１）と駆動用ＭＩＳＦＥＴ（Ｄｒ１））は活性領域Ａｐ１（ｐ型ウェル４）上に形成され、ｎＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴ（Ｔｒ２）と駆動用ＭＩＳＦＥＴ（Ｄｒ２））は活性領域Ａｐ２（ｐ型ウェル４）上に形成される。また、ｐＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴ（Ｌｄ２））は活性領域Ａｎ１（ｎ型ウェル５）上に形成され、ｐＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴ（Ｌｄ１））は活性領域Ａｎ２（ｎ型ウェル５）上に形成される。
【００８６】
図４は、図２、３に続く製造工程における図２と同じ箇所の要部平面図、図５（ａ）は、図２、３に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図５（ｂ）は、図２、３に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【００８７】
半導体基板１のメモリセル領域の主表面にｎＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）、駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２））及びｐＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴ（Ｌｄ１，Ｌｄ２））を形成し、半導体基板１の周辺回路領域の主表面にｎＭＩＳＦＥＴ（ＱｎＬ）とｐＭＩＳＦＥＴ（ＱｐＬ）とを形成する。
【００８８】
まず、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウェル４及びｎ型ウェル５）の表面をウェット洗浄した後、約８００℃の温度で熱酸化することによりｐ型ウェル４及びｎ型ウェル５のそれぞれの表面に、例えば厚さ３ｎｍ程度の清浄なゲート絶縁膜６を形成する。なお、シリコン酸化膜系以外のゲート絶縁膜を単独で、または、シリコン酸化膜系絶縁膜と積層して使用してもよい。
【００８９】
次に、ゲート絶縁膜６上にゲート電極Ｇを形成する。このゲート電極Ｇは、以下のように形成する。まず、ゲート絶縁膜６の上部に、例えば厚さ０.２μｍ（２００ｎｍ）程度の低抵抗多結晶シリコン膜をＣＶＤ法により堆積する。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクにして多結晶シリコン膜をドライエッチングすることにより、多結晶シリコン膜からなるゲート電極Ｇを形成する。
【００９０】
図４に示すように、メモリセルＭＣでは、活性領域Ａｐ１上に転送用ＭＩＳＦＥＴ（Ｔｒ１）のゲート電極Ｇと駆動用ＭＩＳＦＥＴ（Ｄｒ１）のゲート電極Ｇとが形成され、活性領域Ａｐ２上に転送用ＭＩＳＦＥＴ（Ｔｒ２）のゲート電極Ｇと駆動用ＭＩＳＦＥＴ（Ｄｒ２）のゲート電極Ｇとが形成される。また、活性領域Ａｎ１上に負荷用ＭＩＳＦＥＴ（Ｌｄ２）のゲート電極Ｇが形成され、活性領域Ａｎ２上に負荷用ＭＩＳＦＥＴ（Ｌｄ１）のゲート電極Ｇが形成される。負荷用ＭＩＳＦＥＴ（Ｌｄ１）のゲート電極Ｇと駆動用ＭＩＳＦＥＴ（Ｄｒ１）のゲート電極Ｇとは共通であり、ゲート電極Ｇの端部には後の工程で局所配線が接続される引き出し部ＧＭ１が備わる。また、同様に、負荷用ＭＩＳＦＥＴ（Ｌｄ２）のゲート電極Ｇ及び駆動用ＭＩＳＦＥＴ（Ｄｒ２）のゲート電極Ｇとは共通であり、ゲート電極Ｇの端部には後の工程で局所配線が接続される引き出し部ＧＭ２が備わる。上記引き出し部ＧＭ１，ＧＭ２は素子分離２上に形成される。
【００９１】
次に、ゲート電極Ｇの両側のｐ型ウェル４にｎ型不純物（例えばリン）をイオン注入することによってｎ−型半導体領域７を形成し、またゲート電極Ｇの両側のｎ型ウェル５にｐ型不純物（例えばヒ素）をイオン注入することによってｐ−型半導体領域８を形成する。
【００９２】
図６（ａ）は、図４，５に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図６（ｂ）は、図４、５に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【００９３】
半導体基板１の主面上にＣＶＤ法により、例えば厚さ０.０１μｍ（１０ｎｍ）程度の酸化シリコン膜９を堆積した後、例えば厚さ０.１μｍ（１００ｎｍ）程度の窒化シリコン膜を堆積する。続いて、この窒化シリコン膜をＲＩＥ（Reactive Ion Etching）法により異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイド・ウォール１０を形成する。このエッチングにおける酸化シリコン膜に対する窒化シリコン膜のエッチング選択比は、例えば７から１０程度とすることができるので、酸化シリコン膜９はサイド・ウォール１０の形成時のエッチング・ストッパ（エッチング・ストップ膜）としての役割を果たす。
【００９４】
次に、ゲート電極Ｇの両側のｐ型ウェル４にｎ型不純物（例えばリンまたはヒ素）をイオン注入することによってｎ＋型半導体領域（ソース、ドレイン）１２を形成し、ゲート電極Ｇの両側のｎ型ウェル５にｐ型不純物（例えばホウ素）をイオン注入することによってｐ＋型半導体領域（ソース、ドレイン）１３を形成する。その後、露出した酸化シリコン膜９を除去する。
【００９５】
次に、サリサイド技術により半導体基板１の露出部（ｎ＋型半導体領域１２、ｐ＋型半導体領域１３）及びゲート電極Ｇの表面に低抵抗のニッケル・シリサイド（ＮｉＳｉ）層１４を形成する。なお、ここではニッケル・シリサイド層１４を例示したが、他のシリサイド層、例えばニッケル合金シリサイド層（すなわち、ニッケル系メタル・シリサイド層）、コバルト・シリサイド層、タングステン・シリサイド層、または白金シリサイド層等のメタル・シリサイド層を形成することもできる。ニッケル・シリサイド層１４は、例えば以下に説明する方法により形成される。
【００９６】
まず、半導体基板１の主面上にスパッタリング法によりニッケル膜及び窒化チタン膜を順次堆積する。ニッケル膜の厚さは、例えば０．０１μｍ（１０ｎｍ）、窒化チタン膜の厚さは、例えば０．０１５μｍ（１５ｎｍ）である。窒化チタン膜はニッケル膜の酸化を防止するためにニッケル膜上に設けられ、窒化チタン膜に代えてチタン膜を用いてもよい。続いて半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いて、例えば約４１０℃の温度で３０秒程度の熱処理を施すことにより、ニッケル膜とゲート電極Ｇを構成する多結晶シリコン膜、及びニッケル膜とｎ＋型半導体領域１２またはｐ＋型半導体領域１３が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてニッケル・シリサイド層１４を形成する。続いて、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄等により、未反応のニッケル膜及び窒化チタン膜を除去した後、半導体基板１にＲＴＡ法を用いて、例えば約５９０℃の温度でスパイク・アニール処置（すなわち、５９０℃での保持時間が実質的に０秒であるような処理）を施すことにより、ニッケル・シリサイド層１４の低抵抗化を行う。
【００９７】
ここまでの工程で、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）、転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）及び負荷用ＭＩＳＦＥＴ（Ｌｄ１、Ｌｄ２））、ならびに周辺回路領域のｎＭＩＳＦＥＴ（ＱｎＬ）及びｐＭＩＳＦＥＴ（ＱｐＬ）が完成する。
【００９８】
図７は、図６に続く製造工程における図２と同じ箇所の要部平面図、図８（ａ）は、図６に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図８（ｂ）は、図６に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【００９９】
次に、半導体基板１上にＣＶＤ法により、例えば厚さ０.０３から０.０５μｍ（３０から５０ｎｍ）程度の窒化シリコン膜１５を堆積する。なお、窒化シリコン膜１５は、後述するコンタクト・ホール等の形成時のエッチングストッパとしての役割を果たす。
【０１００】
次に、窒化シリコン膜１５上にＰＳＧ（Phosphor Silicate Glass）膜１６を形成し、熱処理を行い、平坦化した後、酸化シリコン膜１７を堆積する。この酸化シリコン膜１７は、例えば、テトラエトキシシランを原料とし、プラズマＣＶＤ法により形成する。窒化シリコン膜１５、ＰＳＧ膜１６及び酸化シリコン膜１７は、例えばゲート電極Ｇと後に形成される配線との間の層間絶縁膜となる。また、ＣＶＤ法により、例えば厚さ０.７から０.８μｍ（７００から８００ｎｍ）程度の酸化シリコン膜１７を窒化シリコン膜１５上に堆積した後、酸化シリコン膜１７の表面をＣＭＰ法で研磨してその表面を平坦化してもよい。
【０１０１】
次に、フォトリソグラフィ法により形成したレジストパターンをマスクにして酸化シリコン膜１７及びＰＳＧ膜１６をドライエッチングし、続いて、窒化シリコン膜１５をドライエッチングすることによって、ｎ＋型半導体領域１２及びｐ＋型半導体領域１３上にコンタクト・ホールＣ１を形成し、さらに第１及び第２配線溝（共通の開口部（シェアード・コンタクト））ＨＭ１，ＨＭ２を形成する。また、転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）のゲート電極Ｇの引き出し部上にコンタクト・ホールＣ１を形成する。
【０１０２】
２つの第１及び第２配線溝ＨＭ１，ＨＭ２のうち、一方の第１配線溝ＨＭ１は、負荷用ＭＩＳＦＥＴ（Ｌｄ１）のドレイン上から、ＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ２）と駆動用ＭＩＳＦＥＴ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２上まで延びている。すなわち、第１配線溝ＨＭ１は、上記ゲート電極Ｇの引き出し部ＧＭ２と後に形成される局所配線とを接続するコンタクト・ホールと、負荷用ＭＩＳＦＥＴ（Ｌｄ１）のドレインと上記局所配線とを接続するコンタクト・ホールとを共有する１つの溝である。また、他方の第２配線溝ＨＭ２は、負荷用ＭＩＳＦＥＴ（Ｌｄ２）のドレイン上から、ＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ１）と駆動用ＭＩＳＦＥＴ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１上まで延びている。すなわち、第２配線溝ＨＭ２は、上記ゲート電極Ｇの引き出し部ＧＭ１と後に形成される局所配線とを接続するコンタクト・ホールと、負荷用ＭＩＳＦＥＴ（Ｌｄ２）のドレインと上記局所配線とを接続するコンタクト・ホールとを共有する１つの溝である。
【０１０３】
コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の形成時においては、まず、窒化シリコン膜１５をエッチングストッパとして機能させて、酸化シリコン膜１７及びＰＳＧ膜１６をドライエッチングする。このエッチングにおける窒化シリコン膜１５に対する酸化シリコン膜１７またはＰＳＧ膜１６のエッチング選択比は、例えば２０から３０程度であるので、窒化シリコン膜１５は酸化シリコン膜１７及びＰＳＧ膜１６のエッチングストッパとしての役割を果たす。
【０１０４】
次に、露出した窒化シリコン膜１５をドライ・エッチングする。この際、第１及び第２配線溝ＨＭ１，ＨＭ２が形成される領域のｐ＋型半導体領域１３の表面に形成されたニッケル・シリサイド層１４、ならびにＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ１）と駆動用ＭＩＳＦＥＴ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１及びＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ２）と駆動用ＭＩＳＦＥＴ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２の表面に形成されたニッケル・シリサイド層１４を確実に露出させるために、窒化シリコン膜１５はオーバー・エッチングされる。このオーバー・エッチングでは、ＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ１）と駆動用ＭＩＳＦＥＴ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１及びＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ２）と駆動用ＭＩＳＦＥＴ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２の側壁に形成されたサイド・ウォール１０がエッチングされて、ゲート電極Ｇの引き出し部ＧＭ１，ＧＭ２を構成するニッケル・シリサイド層１４や多結晶シリコン膜の端部が露出することがある。その結果、ニッケル・シリサイド層１４の表面に酸化膜が成長する箇所が部分的に存在する可能性がある。
【０１０５】
２．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハプロセスの主要部、それに使用する装置、および対象デバイスの一例であるＣＭＩＳ ＳＲＡＭ等の説明（主に図９から図１４、および図１９）
このセクションでは、セクション1に続き、本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハプロセスの主要部であるコンタクト・ホール埋め込み工程１００（図１９）およびそれに使用する成膜装置等を中心に説明する。
【０１０６】
図９（ａ）は、図７，８に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図９（ｂ）は、図７、８に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【０１０７】
図９、図１２、および図１３に示すように、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部を含む酸化シリコン膜１７上にＣＶＤ法によりチタン膜及び窒化チタン膜を順次形成して、この積層膜からなるバリア・メタル膜２１を形成する。チタン膜は酸素原子を１２ａｔ％まで固溶できることからニッケル・シリサイド層１４の表面の還元材として用いられて、ニッケル・シリサイド層１４との接触抵抗を低減する機能を有する。また、窒化チタン膜は後の工程でコンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１、ＨＭ２の内部に埋め込まれる金属膜の構成原子が拡散するのを抑制または防止する機能を有する。バリア・メタル膜２１の厚さは、例えば３から１０ｎｍである。なお、以下の説明においては、チタン膜及びその上に形成された窒化チタン膜をバリア・メタル膜２１と言い、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に埋め込まれて主導電材料となる金属膜、例えばタングステン膜または銅膜とは区別する。
【０１０８】
バリア・メタル膜２１の成膜には、図１０に示す成膜装置５０が用いられる。成膜装置５０は、搬送室５１の周囲に開閉手段であるゲートバルブ５２を介してロードロック室５３及び４つのチャンバ５４，５５，５６，５７が備わったマルチチャンバタイプである。ロードロック室５３の搬送室５１と反対側にはウエハ搬入出室５８が設けられており、ウエハ搬入出室５８のロードロック室５３と反対側には半導体ウエハＳＷ（本実施の形態では、これまでに説明した図９に示す構造を有する半導体基板）を収納するフープ（Front Open Unified Pod）５９、すなわち、ウエハ搬送容器を取り付けるポート６０が設けられている。
【０１０９】
搬送室５１は排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット６１（真空搬送ロボット）が設けられている。
【０１１０】
搬送室５１に備わるチャンバ５４はドライ・クリーニング処置用チャンバ、チャンバ５５は、例えば１５０℃以上の高温の加熱処理を行う加熱処理用チャンバ（洗浄後熱処理チャンバ）、チャンバ５６はバリア・メタル成膜用チャンバ（チタンＣＶＤチャンバ）、チャンバ５７はタングステンＣＶＤチャンバである。なお、成膜装置５０では、搬送室５１に備わるチャンバを４つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。なお、ここでは、タングステンＣＶＤチャンバをチタン成膜装置５０内に設けたが、他の装置内に設けてもよい。
【０１１１】
図１１は成膜装置５０に備わる成膜用のチャンバ５６の概略断面図である。チャンバ５６は、半導体ウエハＳＷ（すなわち半導体基板１）上にバリア・メタル膜２１をＣＶＤ法によって形成するために使用されるチャンバ（処理室、反応室）であり、例えば平行平板型プラズマＣＶＤ装置のチャンバである。なお、プラズマＣＶＤ装置のプラズマ励起形式は、平行平板型、すなわち、容量結合型に限らず、ＩＣＰ型、電子サイクロトロン共鳴型、ヘリコン型等でもよい。また、インサイチュー（Ｉｎ Ｓｉｔｕ）型に限らず、リモート・プラズマ型でもよい。
【０１１２】
図１１に示されるように、チャンバ５６は、真空気密が可能な処理室であり、チャンバ５６内には、互いに対向する下部電極（基板電極）６６および上部電極（高周波電極）６７が配置されている。下部電極６６は、その上に半導体ウエハＳＷ（すなわち半導体基板１）が配置可能に構成され、内部に図示しないヒータなどの加熱機構を内蔵している。また、上部電極６７には、チャンバ５６の外部に設けられた高周波電源６３などにより、たとえば、４５０ｋＨｚ程度の高周波電力または高周波電圧が供給（印加）可能に構成されている。一方、高周波電源６３の他端（上部電極６７に接続されていない側）、下部電極６６およびチャンバ５６の内壁は、接地されている。なお、高周波電力は、この例のように単周波でもよいし、複数の高周波電力を個別に制御できるものでもよい。
【０１１３】
また、チャンバ５６は、上部電極６７に設けられたガス導入口６８から所望のガスが所望の流量でチャンバ５６内に導入できるように構成されている。例えば、ガス導入口６８は、必要となるガス（ここではＴｉＣｌ４ガス、ＮＨ３ガス、Ｈ２ガス、Ｎ２ガスおよびＡｒガス）の導入経路にマス・フロー・コントローラ（ガス流量制御装置）６４を介して連結されており、それによって、所望の種類のガス（ＴｉＣｌ４、ＮＨ３、Ｈ２、Ｎ２およびＡｒから選択されたガス）が所望の流量でガス導入口６８からチャンバ５６内に導入できるようになっている。
【０１１４】
また、チャンバ５６はガス排気口６５を介して図示しないガス排気手段（例えば真空ポンプ）に接続され、ガス排気口６５からチャンバ５６内を所望の排気速度で排気することができるように構成されている。また、図示しない圧力制御部が、圧力センサなどが検出したチャンバ５６内の圧力に応じて、ガス排気口６５からの排気速度などを調節し、チャンバ５６内を所望の圧力に維持することができるように構成されている。
【０１１５】
まず、１枚の半導体ウエハＳＷをウエハ搬入出室５８内に設置された搬送用ロボット６２によっていずれかのフープ５９から取り出し、いずれかのロードロック室５３へ搬入する。フープ５９は半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープ５９の容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置５０とのドッキングは、フープ５９の扉をポート６０に取り付けて、ウエハ搬入出室５８の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室５３内を真空引きした後、半導体ウエハＳＷを搬送用ロボット６１によって搬送室５１へ搬入する。
【０１１６】
次に、搬送用ロボット６１によって半導体ウエハＳＷを搬送室５１からドライ・クリーニング処理用のチャンバ５４へ真空搬送し、チャンバ５４に備わるウエハ・ステージ上に載せる。チャンバ５４のウエハ・ステージには静電的に半導体ウエハＳＷを吸着させて保持する機構が備わっており、これによって半導体ウエハＳＷの温度を効率的に制御できる。ドライ・クリーニング処理時には、還元ガス、例えばＨＦガス及びＮＨ３ガスを添加したＡｒガスをチャンバ５４内へ導入し、シャワーヘッドを介して半導体ウエハＳＷの主面上に供給することにより、還元ガスとニッケル・シリサイド層１４の表面に形成された自然酸化膜との間で起きる、例えば式（１）に示す還元反応によって自然酸化膜が除去される。ドライ・クリーニング処理時におけるプロセス条件は、例えばウエハ・ステージ温度２５℃、ＨＦガス流量８０ｓｃｃｍ、ＮＨ３ガス流量３８ｓｃｃｍ、Ａｒガス流量５ｓｃｃｍ、圧力１．３Ｐａである。
【０１１７】
ＳｉＯ２＋６ＨＦ＋２ＮＨ３→ （ＮＨ４）２ＳｉＦ６＋２Ｈ２Ｏ 式（１）
この時、還元反応により生成された生成物（（ＮＨ４）２ＳｉＦ６）がコンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部を含む半導体ウエハＳＷの主面上に残留する。
【０１１８】
次に、搬送用ロボット６１によって半導体ウエハＳＷをドライ・クリーニング処理用のチャンバ５４から加熱処理用のチャンバ５５へ搬送室５１を介して真空搬送し、チャンバ５５に備わるステージ上に載せる。チャンバ５５のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し半導体ウエハＳＷの主面上に残留した生成物を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１６５から３５０℃が考えられるが、さらに１８０から２２０℃等の２００℃を中心値とする範囲が最も好適と考えられる。
【０１１９】
その後、バリア・メタル膜２１が形成されるが、ドライ・クリーニング処理の工程の後に、１５０から４００℃の熱処理を半導体基板１に施すことによって、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底面及び側面にドライ・クリーニング処置時に生成された生成物が除去されているので、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底面におけるバリア・メタル膜２１とニッケル・シリサイド層１４との接触抵抗のばらつきを低減することができる。さらに、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の側面におけるバリア・メタル膜２１の剥がれを防止することができる。但し、前述したコンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２を形成する際のオーバー・エッチングにより、ゲート電極Ｇの引き出し部ＧＭ１，ＧＭ２を構成するニッケル・シリサイド層１４や多結晶シリコン膜の端部が露出した箇所では、ニッケル・シリサイド層１４の表面に成長した酸化膜が、上記ドライ・クリーニング処理及び上記熱処理では除去することができずに残存している。
【０１２０】
なお、上記ドライ・クリーニング処理では、還元ガスにＨＦガスとＮＨ３ガスを用いたが、還元ガス等の反応ガスは上記ガスに限らず、酸化膜と比較的低温で反応して気化する反応種を生成するものであればよい。例えば還元ガスとしてＮＦ３ガスとＨ２ガスを用いてもよい。
【０１２１】
また、上記ドライ・クリーニング処理では、還元ガス等の反応ガスをチャンバ５４内へ導入して自然酸化膜を還元反応により除去したが、プラズマを用いてもよい。例えば、リモート・プラズマ発生装置において還元ガス、例えばＮＦ３ガス及びＮＨ３ガスを添加したＡｒガス（プラズマ励起用のガスとしてはＡｒガスが多用されるが、その他の希ガスまたはそれらの混合ガスでもよい）を励起させてプラズマを生成し、このプラズマをチャンバ５４内へ導入して自然酸化膜を還元反応により除去することもできる。
【０１２２】
次に、搬送用ロボット６１によって半導体ウエハＳＷを加熱処理用のチャンバ５５からバリア・メタル成膜用のチャンバ５６へ搬送室５１を介して真空搬送し、チャンバ５６に備わるステージ６６上に載せる。通常、静電チャックにより、ステージ６６上に吸着される。
【０１２３】
バリア・メタル膜２１は、上記チャンバ５６において、主に、以下に説明するＰＥＣＶＤ法により半導体ウエハＳＷの主面上へ成膜される。ここでは、バリア・メタル膜２１の代表的な成膜方法について説明するが、バリア・メタル膜２１の成膜方法は、これらに限定されるものではなく、種々変更することは可能である。
【０１２４】
すなわち、本実施の形態では、チタン膜成膜後に、その上面を窒化することにより、下層のチタン膜、上層の窒化チタン膜等から構成されたバリア・メタル膜を形成する方法を示したが、たとえば、チタン膜成膜後に、更に、その上に窒化チタン膜を成膜してもよい。この窒化チタン膜成膜技術としては、たとえば反応性ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等がある。
【０１２５】
バリア・メタル膜２１の代表的な成膜方法およびその前処理（図１９のコンタクト・ホール埋め込み工程１００の前半）について、図１９を参照しつつ、図１１および図１２を用いて説明する。
【０１２６】
まず、図１９のチタン成膜前還元熱処理１０１を開始する。図１１に示すように、ヒータにより所定の温度、例えば４５０℃に加熱されたステージ６６上に半導体ウエハＳＷをそのデバイス面１ｄを上に向けて載置する。このステージ６６は、特に断らない限り、常に所定の温度、例えば４５０℃に加熱されている。排気機構により、チャンバ５６内を排気口６５を介して所定の圧力、例えば６６７Ｐａとなるよう、チャンバ内へアンモニア・ガス、Ａｒガス及びＨ２ガスを導入する。アンモニア・ガスの流量は、例えば５００ｓｃｃｍ、Ａｒガスの流量は、例えば８００ｓｃｃｍ、Ｈ２ガスの流量は、例えば４０００ｓｃｃｍである。熱処理時間は、たとえば、１５秒程度である。好適な範囲としては、たとえば、５秒から３０秒程度を例示することができる。このとき、プラズマはオフ状態である。この熱処理により、上記チャンバ５４、５５におけるドライ・クリーニング処理及び熱処理では除去することができずに残存した、ニッケル・シリサイド膜１４の上面の酸化シリコン膜（自然酸化膜等）が効率的に除去される。なお、図１９のチタン・プラズマ窒化処理１０６が完了するまで、ステージ温度、Ｈ２ガスの流量、Ａｒガスの流量、処理中の真空度（ガス置換中は変化することがある）等は、基本的に前記のままである。なお、ウエハ・ステージ６６の設定温度の上限は、不所望なダイ・シリサイドの生成防止等の観点から、摂氏６００度程度と考えられる。また、同下限は、ニッケル、チタン等の触媒作用が十分に起きる必要を考慮して、摂氏３００度程度と考えられる。従って、同一ステージ上で実施する処理は効率上同一温度で実施する方が有利であることを考慮すると、好適な範囲としては、摂氏３５０度から５５０度程度の範囲を例示することができる。
【０１２７】
このチタン成膜前還元熱処理１０１の気相雰囲気（第１の非プラズマ還元性気相雰囲気）は、非プラズマ性雰囲気が好適である。なお、リモート・プラズマによる励起ガス雰囲気は非プラズマ性雰囲気ではない。非プラズマ性雰囲気とするのは、プラズマ性雰囲気では、ニッケル・シリサイド膜１４に対する窒化が先行して却って電気抵抗を上昇させる恐れがあるからである。また、この還元性気相雰囲気は、窒素水素間結合（窒素と水素の間の結合）を有する還元性ガス種を主要なガス成分の一つとして含むことが好適である。具体的には、アンモニア、ヒドラジン（蒸気）等または、これらの混合ガス等を例示することができる。ただし、扱いやすい点からアンモニアが最も好適である。ここで、窒素水素間結合を有するガス種を主要なガス成分の一つとして含ませるのは、シリサイド中のニッケル等の触媒作用によって、活性水素を発生しやすくするためである。なお、還元性気相雰囲気は、通常、プラズマを立てやすくするためのアルゴンなどの不活性ガスおよび、キャリア・ガス（同時に還元ガス）等としての水素ガス（通常組成中の最大成分）等を主要な構成要素として含んである。また、還元性気相雰囲気には、窒素等の反応性の弱いその他のガスを添加してもよい。しかし、通常の条件では、反応性の強い酸素ガスやハロゲン・ガス、並びに、有機系ガス等は、添加ガスとしては好適ではない。以上のことは、後に述べる図１９のチタン成膜後還元熱処理１０５（第２の非プラズマ還元性気相雰囲気）の気相雰囲気（非プラズマ還元性気相雰囲気）についても、そのまま当てはまる。
【０１２８】
熱処理が完了すると、アンモニア・ガスのみが停止され（ウエハの位置・状態・真空度・ステージ温度・その他のガス流、プラズマのオン・オフ等はチタン成膜前還元熱処理１０１と同じ）、処理室５６内のガス置換が行われる。ガス置換が完了すると、図１９の下地チタン膜形成処理１０２を開始する。他の条件はそのままで、チタン・ソース・ガスであるＴｉＣｌ４ガスの処理室５６への供給が開始される。すなわち、ＴｉＣｌ４ガスをチャンバ５６内へ導入してニッケル・シリサイド層１４の表面に選択的に熱反応によるチタン膜（以下、熱反応Ｔｉ膜と記す）２１ａを形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍ、熱処理時間は、例えば３０秒程度である。好適な範囲としては、たとえば５から４０秒程度を例示することができる。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下である。ここで、熱反応Ｔｉ膜２１ａはコンタクト・ホールＣ１の底面、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底部に露出したニッケル・シリサイド層１４の表面のみに形成され、コンタクト・ホールＣ１の側面、第１及び第２配線溝ＨＭ１，ＨＭ２の側壁、ならびに酸化シリコン膜１７の上面には形成されない。但し、第１及び第２配線溝ＨＭ１，ＨＭ２の底面であっても、ニッケル・シリサイド層１４の表面に酸化膜が存在するときは、第１及び第２配線溝ＨＭ１，ＨＭ２の底面には熱反応Ｔｉ膜２１ａは形成されない。
【０１２９】
下地チタン膜形成処理１０２が完了すると、そのままの状態で、図１１の高周波電源６３がオン状態となり、処理室５６内にプラズマが生成し、図１９の主チタンＣＶＤ膜形成処理１０３の開始となる。すなわち、高周波電力を印加してチャンバ内にプラズマを生成することにより、熱反応Ｔｉ膜２１ａ上にチタン膜（以下、プラズマ反応Ｔｉ膜と記す）２１ｂを形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍ、高周波電力は、例えば４５０ｋＨｚ、８００Ｗ、成膜時間は、例えば２５秒である。プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば３から７ｎｍである。
【０１３０】
主チタンＣＶＤ膜形成処理１０３が完了すると、ＴｉＣｌ４ガスのみの供給が止められ、そのままの状態で図１９のハロゲン除去プラズマ処理１０４（水素プラズマ処理）の開始となる。すなわち、チャンバ５６内へのＴｉＣｌ４ガスの導入のみを止めて、Ｈ２ガスによるプラズマ反応Ｔｉ膜２１ｂのプラズマ処理を行い、プラズマ反応Ｔｉ膜２１ｂの塩素濃度を低減し、さらに第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケル・シリサイド層１４との間に残存する酸化膜を還元する（第１及び第２配線溝ＨＭ１，ＨＭ２の底部に酸化膜が存在するときは、熱反応Ｔｉ膜２１ａは形成されない）。水素プラズマ・プラズマ処理時間は、たとえば５秒程度である。この水素プラズマ・プラズマ処理時間の好適な範囲としては、例えば５から３０秒を例示することができる。
【０１３１】
図１９の水素プラズマ処理１０４が完了すると、プラズマはオフ状態とされ、ガス置換が行われる。ガス置換が完了すると、アンモニア・ガスの供給が開始され（第２の非プラズマ還元性気相雰囲気）、図１９のチタン成膜後還元熱処理１０５（第２の非プラズマ還元性気相雰囲気）が開始される。すなわち、ＮＨ３ガスをチャンバ内へ導入してプラズマ反応Ｔｉ膜２１ｂの表面を熱反応により窒化し、第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケル・シリサイド層１４との間に残存する酸化膜を還元する。ＮＨ３ガスの流量は、例えば５００ｓｃｃｍであり、熱処理時間は、例えば１０秒程度である。この熱処理時間の好適な範囲としては、５から９０秒である。なお、この工程は、チタン成膜前還元熱処理１０１を実施する場合、必須ではないが、実施すると、コンタクト抵抗等の低減に更なる効果が期待できる。
【０１３２】
図１９のチタン成膜後還元熱処理１０５が完了すると、そのままの状態で、プラズマ高周波電源６３がオン状態となり、図１９のチタン・プラズマ窒化処理１０６の開始となる。すなわち、高周波電力を印加してプラズマを生成することにより、プラズマ反応Ｔｉ膜２１ｂの表面に化学量論的組成よりも窒素の量が僅かに多い窒化チタン膜（以下、窒素リッチＴｉＮ膜と記す）２１ｃ、例えばＴｉ１Ｎ１．１膜を形成し、さらに第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケル・シリサイド層１４との間に残存する酸化膜を還元する。高周波電力は、例えば４５０ｋＨｚ，８００Ｗ、窒化処理時間は、例えば２５秒程度である。この窒化処理時間の好適な範囲としては、例えば１０から９０秒程度を例示することができる。なお、この雰囲気は、ここに上げたような水素、アルゴン（不活性ガス）、アンモニア等を主要な構成要素とする還元性プラズマ雰囲気（リモート・プラズマ雰囲気でもよい）に限らず、水素原子および窒素原子を主要な構成要素として含む還元性のガス雰囲気であればよい。しかし、プロセスの安定性等の観点から、アンモニアやヒドラジン等の窒素水素間結合を有するガス種を主要な成分として含むことが好適である。
【０１３３】
図１９のチタン・プラズマ窒化処理１０６が完了すると、高周波電圧の印加が止められ、他はそのままの状態（第３の非プラズマ還元性気相雰囲気）で、図１９のチタン窒化後還元熱処理１０７に移行する。このチタン窒化後還元熱処理時間は、たとえば、６０秒程度である。好適な範囲としては、１０秒から９０秒程度を例示することができる。このチタン窒化後還元熱処理１０７の雰囲気については、前述のチタン成膜前還元熱処理１０１とチタン成膜後還元熱処理１０５とまったく同一のことが言える。なお、この工程は、チタン成膜前還元熱処理１０１を実施する場合、必須ではないが、実施すると、コンタクト抵抗等の低減に更なる効果が期待できる。チタン成膜後還元熱処理１０５の寄与と比較すると、同一時間であれば、若干、チタン成膜後還元熱処理１０５の方が、改善効果が大きい。ただし、チタン成膜前還元熱処理１０１およびチタン成膜後還元熱処理１０５とともに、この処理を実行すると、特にコンタクト抵抗等の低減効果が大きい。また、チタン窒化後還元熱処理１０７は、チタン・ナイトライド膜を通して、処理を行うため、ニッケル・シリサイド等の窒化による抵抗上昇等の不所望な副作用もないというメリットを有する。従って、比較的長時間実施することができる。
【０１３４】
図１９のチタン窒化後還元熱処理１０７が完了すると、さらにＮＨ３ガスのチャンバ５６内への導入も止められ、チャンバ５６からＮＨ３ガスが排気される。アルゴンおよび水素雰囲気へのガス置換が完了すると、図１９の下地タングステン膜形成１０９および主タングステンＣＶＤ膜形成１０９のため、ウエハＳＷは、図１０に示すように、真空搬送ロボット６１により、真空搬送室５１を経由して、チタンＣＶＤチャンバ５６からタングステンＣＶＤチャンバ５７へ移送される。
【０１３５】
上記の成膜方法により、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂ／窒素リッチＴｉＮ膜２１ｃにより構成されるバリア・メタル膜２１が形成される。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下、プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば１から３ｎｍ、窒素リッチＴｉＮ膜２１ｃの厚さは、例えば１から３ｎｍである。
【０１３６】
熱反応Ｔｉ膜２１ａは、ニッケル・シリサイド層１４との低い接触抵抗を得ることができる。これは、（１）ニッケル・シリサイド層１４と熱反応Ｔｉ膜２１ａとの界面に（Ｎｉ１Ｔｉ１−ｘ）Ｓｉが生成される、（２）ニッケル・シリサイドが触媒となり熱分解反応によって純粋なチタンが生成されるので、プラズマ反応Ｔｉ膜２１ｂよりも膜中に含まれる不純物濃度が少ない、（３）ドライ・クリーニング処理で残留する超微量のフッ素によって塩化チタンが還元される等が原因と考えられる。また、窒素リッチＴｉＮ膜２１ｃは、プラグの構成原子が拡散するのを抑制または防止するバリア膜として有効である。また、図１９のプラズマ処理１０４によりプラズマ反応Ｔｉ膜２１ｂの塩素等の不純物濃度が低減する。また、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂを形成した後に、Ｈ２ガスを用いたプラズマ処理を施し、さらに、プラズマ反応Ｔｉ膜２１ｂの表面をＮＨ３ガスを用いた熱窒化処理及びＮＨ３ガスを用いたプラズマ処理を施すことにより、アンモニア分子、水素分子、または水素原子等がプラズマ反応Ｔｉ膜２１ｂを通過して、第１及び第２配線溝ＨＭ１，ＨＭ２の底部においてプラズマ反応Ｔｉ膜２１ｂとニッケル・シリサイド層１４との間に残存する酸化膜を還元することができる。
【０１３７】
以上のように、塩素等の不純物濃度の低いバリア・メタル膜２１を形成することができるので、ニッケル・シリサイド層１４の抵抗が低減し、さらにバリア・メタル膜２１の剥がれやマイクロ・クラック等を防止することができる。また、第１及び第２配線溝ＨＭ１，ＨＭ２の底部におけるプラズマ反応Ｔｉ膜２１ｂとニッケル・シリサイド層１４との間に残存する酸化膜を還元することができる。
【０１３８】
次に、図１３に示すように、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部を含むバリア・メタル膜２１上に金属膜、例えばタングステン膜２２をＣＶＤ法により堆積する。タングステン膜２２の成膜では、まず、バリア・メタル膜２１上にタングステンの核膜（以下、タングステン核膜と記す）２２ａを形成し、その後、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部を埋め込むタングステン膜（以下、ブランケット・タングステン膜と記す）２２ｂを堆積する。本実施の形態では、上記タングステン核膜２２ａを、例えば厚さ０．０１μｍ（１０ｎｍ）以下の多層構造とした。このタングステン核膜２２ａは、バリア・メタル膜２１の最上層に位置する窒素リッチＴｉＮ膜２１ｃとの密着性が良く、また、タングステン膜の成膜ガスであるＷＦ６ガスに含まれるフッ素がバリア・メタル膜２１へ侵入するのを抑制または防止する機能を有するので、バリア・メタル膜２１のフッ素による腐食（例えばプラズマ反応Ｔｉ膜２１ｂのふくれやはがれ等）を防ぐことができる。
【０１３９】
このタングステン層の成膜方法は、例えば以下のように行われる。
【０１４０】
まず、図１９の下地タングステン膜形成１０９を実行する。すなわち、ＷＦ６ガス（たとえば５０ｓｃｃｍ程度）、ＳｉＨ４ガス（たとえば４０ｓｃｃｍ程度）及びＨ２ガス（たとえば９００ｓｃｃｍ程度）をそれぞれ所定の流量でチャンバ５７（図１０）内へ導入して、バリア・メタル膜２１の表面に所定の厚さのタングステン核膜２２ａを形成する。チャンバ５７内の圧力は、例えば２６６７Ｐａ、半導体ウエハの温度は、例えば３９０℃とする。また、この処理時間を制御することにより、所望する厚さのタングステン核膜２２ａが形成される。タングステン核膜２２ａの厚さは、例えば７ｎｍである。この場合、処理時間は数秒程度である。ＷＦ６ガスとＳｉＨ４ガスとを同時にチャンバ内へ導入することにより、成膜と同時にフッ素を除去することができるので、フッ素の含有量の少ないタングステン核膜２２ａを形成することができる。
【０１４１】
図１９の下地タングステン膜形成１０９が完了すると、次に、図１９の主タングステンＣＶＤ膜形成１０９を開始する。すなわち、Ｈ２ガスを所定の流量（たとえば２２００ｓｃｃｍ程度）でチャンバ５７（図１０）内へ導入した後、ＷＦ６ガスを所定の流量、例えば２５０ｓｃｃｍでチャンバ５７内へ導入して、タングステン核膜２２ａ上にＨ２還元によるブランケット・タングステン膜２２ｂを形成する。チャンバ５７内の圧力は、例えば１０６６６Ｐａ、半導体ウエハの温度は４００℃以下、例えば３９０℃とする。また、処理時間を制御することにより、所望する厚さのブランケット・タングステン膜２２ｂが形成される。ブランケット・タングステン膜２２ｂの厚さは、例えば０．１９３μｍ（１９３ｎｍ）である。この場合、成膜時間は３５秒から４０秒程度である。
【０１４２】
上記ＳｉＨ４還元による核付けを採用した成膜方法により、フッ素の含有量の少ないタングステン核膜２２ａ及びブランケット・タングステン膜２２ｂからなるタングステン膜２２が形成される。ブランケット・タングステン膜２２ｂの成膜温度は、例えば３９０℃であり、４００℃以下の比較的低温でタングステン膜２２を成膜することにより、ブランケット・タングステン膜２２ｂの成膜時におけるＷＦ６ガスに含まれるフッ素の侵入を抑制することができる。これにより、ＷＦ６ガスに含まれるフッ素のバリア・メタル膜２１への侵入を抑制または防止することができるので、バリア・メタル膜２１のフッ素による腐食を防ぐことができる。
【０１４３】
図１４（ａ）は、図１３に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図１４（ｂ）は、図１３に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【０１４４】
次に、図１４に示すように、酸化シリコン膜１７の表面が露出するまでエッチバックもしくはＣＭＰを施して、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の外部のチタン膜、窒化チタン膜及びタングステン膜を除去することにより、コンタクト・ホールＣ１の内部に、タングステン膜２２を主導電材料とするプラグＰ１を形成し、第１及び第２配線溝ＨＭ１，ＨＭ２の内部に局所配線２３ａ（図１５参照），２３ｂを形成する。
【０１４５】
一方の局所配線２３ａは、負荷用ＭＩＳＦＥＴ（Ｌｄ１）のドレイン、転送用ＭＩＳＦＥＴ（Ｔｒ１）のソース、及びＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ２）と駆動用ＭＩＳＦＥＴ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２に接続されている。また、他方の局所配線２３ｂは、負荷用ＭＩＳＦＥＴ（Ｌｄ２）のドレイン、転送用ＭＩＳＦＥＴ（Ｔｒ２）のソース、及びＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ１）と駆動用ＭＩＳＦＥＴ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１に接続されている。
【０１４６】
前述したコンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部にプラグＰ１を形成する工程では、プラグＰ１の主導電材料をタングステン膜２２とし、バリア・メタル膜２１をチタン膜２１ａ，２１ｂ上に窒化チタン膜２１ｃを形成した積層膜としたが、これに限定されるものではなく、種々変更することは可能である。例えばバリア・メタル膜２１を前述したチタン膜２１ａ，２１ｂ上に窒化チタン膜２１ｃを形成した積層膜とし、プラグの主導電材料を銅膜とすることもできる。この場合、まず、前述した製造方法と同様にしてバリア・メタル膜２１を成膜し、その後、ＣＶＤ法またはスパッタリング法によりバリア・メタル膜２１上にシード層、例えば銅またはルテニウムのシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成することによって、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に銅めっき膜を埋め込む。
【０１４７】
バリア・メタル膜２１の成膜及び上記シード層の成膜には、前述した成膜装置５０を用いる。前述したように、成膜装置５０の搬送室５１には４つのチャンバが備わっており、プラグＰ１の主導電材料をタングステン膜２２とする場合は、チャンバ５４をドライ・クリーニング処置用チャンバ、チャンバ５５を加熱処理用チャンバ、チャンバ５６をバリア・メタル成膜用チャンバ、チャンバ５７をタングステンＣＶＤチャンバとして使用する。プラグＰ１の主導電材料を銅膜とする場合は、チャンバ５４をドライ・クリーニング処理用チャンバ、チャンバ５５を加熱処理用チャンバ、チャンバ５６をバリア・メタル成膜用チャンバ、チャンバ５７をシード層成膜用チャンバとして使用する。これにより、バリア・メタル膜２１の表面が大気にさらされて汚染されることなくバリア・メタル膜２１上に連続してシード層が成膜されるので、均一にシード層を形成することができる。その後、電解めっき法によりコンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に銅膜が埋め込まれるが、均一にシード層が形成されているので、ほぼ完全に銅膜が埋め込まれて、プラグＰ１の良好な導通を得ることができる。
【０１４８】
３．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ・プロセスのバック・エンド部および対象デバイスの一例であるＣＭＩＳ ＳＲＡＭ等の説明（主に図１５から図１８）
この後、上層の配線、例えば第０、第１及び第２層配線が形成される。引き続き、これら配線の形成工程について説明する。
【０１４９】
図１５は、図１４に続く製造工程における図２と同じ箇所の要部平面図、図１６（ａ）は、図１４に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図１６（ｂ）は、図１４に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【０１５０】
まず、局所配線２３ａ，２３ｂ、プラグＰ１上にスパッタリング法により、例えば厚さ０.１μｍ（１００ｎｍ）程度のタングステン膜を堆積する。続いて、パターニングすることによって第０層配線Ｍ０を形成する。
【０１５１】
次に、局所配線２３ａ，２３ｂ、第０層配線Ｍ０及び酸化シリコン膜１７上に、ＣＶＤ法により酸化シリコン膜２４を堆積する。続いて、第０層配線Ｍ０上の酸化シリコン膜２４をエッチングにより除去することによりビア・ホールＣ２を形成する。
【０１５２】
次に、ビア・ホールＣ２の内部を含む酸化シリコン膜２４上にバリア・メタル膜２５を形成する。バリア・メタル膜２５は、例えば窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。バリア・メタル膜２５を形成する前には前述したドライ・クリーニング処理が行われるが、このドライ・クリーニング処理においてもその後、前述した１００から１５０℃の温度での加熱と１５０℃よりも高い温度での加熱とを半導体ウエハに対して行い、ビア・ホールＣ２の底面及び側壁に生成した生成物の除去を行ってもよい。これにより、バリア・メタル膜２５と第０層配線Ｍ０との接触抵抗のばらつきを低減することができ、また、酸化シリコン膜２４からのバリア・メタル膜２５の剥がれを防止することができる。
【０１５３】
次に、ＣＶＤ法またはスパッタリング法によりバリア・メタル膜２５上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜によりビア・ホールＣ２の内部を埋め込む。続いてビア・ホールＣ２以外の領域の銅めっき膜、シード層及びバリア・メタル膜２５をＣＭＰ法により除去して、銅膜を主導電材料とするプラグＰ２を形成する。なお、図１５の平面図においては、ゲート電極Ｇ及び活性領域Ａｎ１等の表示を省略している。
【０１５４】
次に、酸化シリコン膜２４及びプラグＰ２上に第１層配線（図１５中、網掛けのハッチングで示す）Ｍ１を形成する。まず、スパッタリング法により、例えば厚さ０.０１μｍ（１０ｎｍ）程度のチタン膜及び厚さ０.０５μｍ（５０ｎｍ）程度の窒化チタン膜を順次堆積する。続いて、ＣＶＤ法によりタングステン膜を堆積し、パターニングすることによって第１層配線Ｍ１を形成する。第１層配線Ｍ１のうち、プラグＰ１，Ｐ２を介して転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）のゲート電極Ｇを接続する第１層配線Ｍ１はワード線ＷＬとなる。
【０１５５】
図１７は、図１５、１６に続く製造工程における図２と同じ箇所の要部平面図、図１８（ａ）は、図１５、１６に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図１８（ｂ）は、図１５、１６に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【０１５６】
第１層配線Ｍ１及び酸化シリコン膜２４上に酸化シリコン膜２６をＣＶＤ法により堆積した後、第１層配線Ｍ１上の酸化シリコン膜２６をエッチングにより除去することによりビア・ホールＣ３を形成する。
【０１５７】
次に、酸化シリコン膜２６上に第２層配線（図１７中、網掛けのハッチングで示す）Ｍ２を形成する。まず、スパッタリング法により、例えば厚さ０.０１μｍ（１０ｎｍ）程度のチタン膜及び厚さ０.０５μｍ（５０ｎｍ）程度の窒化チタン膜を順次堆積する。続いて、ＣＶＤ法によりタングステン膜を堆積し、パターニングすることによって第２層配線Ｍ２を形成する。第２層配線Ｍ２を介して駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）のソースに基準電位Ｖｓｓが供給される。また、第２層配線Ｍ２を介して負荷用ＭＩＳＦＥＴ（Ｌｄ１，Ｌｄ２）のソースに電源電位Ｖｃｃが供給される。また、駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）の一端と接続された第２層配線Ｍ２はデ−タ線ＤＬ，／ＤＬとなる。
【０１５８】
以上の工程により、図１を用いて説明したＳＲＡＭのメモリセルＭＣ及び周辺回路が、ほぼ完成する。
【０１５９】
４．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハプロセスの主要部に関する考察およびデータ等の説明（主に図２０から図２３）
このように、本実施の形態によれば、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部にバリア・メタル膜２１を形成する前に行うドライ・クリーニング処置（図１０でのチャンバ５４での処理）により、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底面及び側面に化学量論的組成から僅かにずれた生成物が残留するが、この生成物はドライ・クリーニング処理の後に行う１５０℃よりも高い温度の熱処理により除去されるので、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底面におけるニッケル・シリサイド層１４とバリア・メタル膜２１との接触抵抗のばらつきを低減することができ、またコンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の側面におけるバリア・メタル膜２１の剥がれを防ぐことができる。
【０１６０】
さらに、バリア・メタル膜２１のニッケル・シリサイド層１４と接する最下層に、塩素等の不純物濃度の低い熱反応Ｔｉ膜２１ａを形成すること、及びＨ２ガスを用いたプラズマ処理によりバリア・メタル膜２１に含まれる塩素等の不純物濃度が低減できることから、ニッケル・シリサイド層１４との接触抵抗が低く、はがれやマイクロ・クラック等の不良のないバリア・メタル膜２１を得ることができる。また、バリア・メタル膜２１のプラグと接する最上層に、窒素リッチＴｉＮ膜２１ｃを形成することにより、プラグの構成原子が拡散するのを抑制または防止することができる。
【０１６１】
さらに、ニッケル・シリサイド層１４の表面に酸化膜が成長し、この酸化膜が、ドライ・クリーニング処理及び熱処理（図１０でのチャンバ５４、５５での処理）では除去することができずに残存することがある。しかし、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂを形成した後に、Ｈ２ガスを用いたプラズマ処理を施し、さらに、プラズマ反応Ｔｉ膜２１ｂの表面をＮＨ３ガスを用いた熱窒化処理及びＮＨ３ガスを用いたプラズマ処理を施す。このことにより、Ｈ原子がプラズマ反応Ｔｉ膜２１ｂを通過して、第１及び第２配線溝ＨＭ１，ＨＭ２の底面におけるプラズマ反応Ｔｉ膜２１ｂとニッケル・シリサイド層１４との間に残存する酸化膜を還元することができて、プラグＰ１とニッケル・シリサイド層１４との良好な導通を得ることができる。なお、チタン成膜前還元熱処理１０１（図１９）を実施する場合、その後の各種の還元処理（ハロゲン除去プラズマ処理１０４、チタン成膜後還元熱処理１０５、チタン・プラズマ窒化処理１０６）は、ニッケル・シリサイド層１４の表面（チタン成膜後についてはチタン膜中の酸化物を含む）の酸化膜を除去する目的に関しては、必須ではない。しかし、これらのポスト還元処理のいずれか一つ、または複数、あるいは全部を実施すると、コンタクト抵抗等の更なる低減に有効である。
【０１６２】
図２１に、本発明を実施した場合（比較のための各種条件の処理を含む）のプラグとニッケル・シリサイド層との接触抵抗を示す。接触抵抗の測定には、長辺径２００ｎｍ、短辺径９０ｎｍの配線溝に埋め込まれたプラグとニッケル・シリサイド層との連結個数が７２００個のチェーン構造パターンを用いた。図２１にプリ・ソーク（Ｐｒｅ−Ｓｏａｋ）として示すように、ＮＨ３ガスを用いた熱処理等を施すことにより、プラグとニッケル・シリサイド層との接触抵抗は低減する。
【０１６３】
更に、図２０に、本発明を実施した場合の４端子法を用いて測定したプラグ抵抗、すなわち、ケルビン（Ｋｅｌｖｉｎ）抵抗の分布を示す。ケルビン抵抗の測定には、径が８０ｎｍ程度のほぼ円形のコンタクト・ホールに埋め込まれたプラグとニッケル・シリサイド層との連結個数が1個の構造パターンを用いた。なお、ケルビン抵抗は、ホール径に依存しており、径が８０ｎｍ程度では、２０から３０オーム/コンタクト程度であるが、径が６０ｎｍ程度になると、３０から４０オーム/コンタクト程度となる。更に、径が４０ｎｍ程度になると、６０から７０オーム/コンタクト程度となる。
【０１６４】
図２０および図２１における各サンプル（サンプルについては、括弧で囲むことで当該処理と区別する）の処理条件を以下にまとめる。４条件とも、セクション２で説明した条件に準じて処理されている。すなわち、基本的に、図１９の下地チタン膜形成１０２、主チタンＣＶＤ膜形成１０３、ハロゲン除去プラズマ処理１０４、チタン成膜後還元熱処理１０５、チタン・プラズマ窒化処理１０６が同一条件で処理されている。なお、チタン窒化後還元熱処理１０７は、されていない。ただし、「長時間ポスト・プラズマ」のみは、ポスト・プラズマ窒化処理時間（チタン・プラズマ窒化処理１０６）が６０秒と長めになっている。チタン成膜前還元熱処理１０１は、「プリ・ソーク」のみに施されている。また、「ポスト・ソーク」についてのみ、ポスト・ソーク処理（チタン成膜後還元熱処理１０５）が施されているが、プリ・ソーク処理がないので、時間は前記実施の形態よりも長めに設定（６０秒程度）されている。
【０１６５】
図２０および図２１のデータから以下のことが読み取れる。
（１）図２０の「長時間ポスト・プラズマ」のデータより、長時間ポスト・プラズマ窒化処理は、ケルビン抵抗を上昇させる。界面の窒化による電気抵抗の上昇と考えられる。このことは、程度は小さいが、図２１からも読み取れる。
（２）「短時間ポスト・プラズマ」のデータで、１．５σ以上で非導通となっている。これは、ニッケル。シリサイド膜の上面近傍における酸化シリコン膜の除去が十分に行われていないことを示す。
（３）従って、コンタクト部分の抵抗低減のためには、プリ・ソーク処理が最も有効であり、これに加えて、ポスト・ソーク処理およびポスト・プラズマ窒化処理が有効である。
【０１６６】
さらに、プラグを構成するタングステン膜２２のバリア・メタル膜２１と接する層に、ＳｉＨ４還元反応またはＢ２Ｈ６還元反応により多層構造のタングステン核膜２２ａを形成することにより、タングステン膜２２と窒素リッチＴｉＮ膜２１ｃとの良好な密着性を得ることができる。また、タングステン核膜２２ａがＷＦ６ガスに含まれるフッ素の侵入を抑制する機能を有すること、及びＨ２還元によるブランケット・タングステン膜２２ｂの形成の採用により、４００℃以下の比較的低温でタングステン膜２２を形成することができることから、ＷＦ６ガスに含まれるフッ素のバリア・メタル膜２１への侵入を抑制または防止することができて、フッ素によるバリア・メタル膜２１の腐食を防ぐことができる。
【０１６７】
さらに、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に埋め込まれる導電部材として銅からなるプラグを用いる場合は、成膜装置５０に、ドライ・クリーニング処置用チャンバ（チャンバ５４）、加熱処理用チャンバ（チャンバ５５）、バリア・メタル成膜用チャンバ（チャンバ５６）及びシード層成膜用チャンバ（チャンバ５７）を備えることにより、大気にさらすことなくバリア・メタル膜２１上に連続してシード層を成膜することができるので、均一にシード層が形成されて、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に電解めっき法によりほぼ完全に銅膜を埋め込むことが可能となり、プラグＰ１の良好な導通を得ることができる。
【０１６８】
次に、還元処理（チタン成膜前還元熱処理１０１（図１９））によるニッケル・シリサイド膜上面等の自然酸化膜の除去メカニズムについて、考察する。図２２は、ニッケル・シリサイド膜上面の自然酸化膜中におけるニッケル酸化物の存在を検証するためのＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）、すなわち、Ｘ線光電子分光分析による分光データ・プロット図である。一方、図２３は、ニッケル・シリサイド膜上面の自然酸化膜中におけるシリコン酸化物の存在形態を検証するためのＸ線光電子分光分析による分光データ・プロット図である。
【０１６９】
まず、図２２に示すように、ニッケル・シリサイド膜上面から全くニッケル酸化物に関する信号が出ていないことがわかる。従って、自然酸化膜は、シリコン酸化物であることが推測できる。更に、図２３に示すように、左側の二酸化シリコンの位置に、ブロードな低いピークが現れており、通常の二酸化シリコン膜に見られるような、鋭いピークがないことがわかる。これより、自然酸化膜は、化学量論的なＳｉＯ２ではなく、非化学量論的な酸化シリコン膜（ＳｉＯｘと書くべきもの）であることが推測される。これは、この自然酸化膜が摂氏６００度以上の熱処理にさらされていないことと関係している。
【０１７０】
通常の非プラズマ雰囲気では、アンモニア・ガス（またはヒドラジン蒸気）に化学量論的な二酸化シリコン部材を除去する能力はないが、自然酸化膜が非化学量論的な酸化シリコン膜であれば、除去できる可能性がある。また、ニッケル・シリサイド中のニッケル、バリア・メタル中のチタン等の高融点金属の触媒作用も寄与して、更に、除去能力を上げている可能性がある。アンモニア・ガス等における窒素水素間結合は、通常の有機物（炭化水素）などの炭素水素間結合に比べて結合が弱いので、水素をリリースしやすいと考えられる。先に説明したように、アンモニア・ガス等を主要な成分として含む非プラズマ雰囲気中で、チタン膜成膜前にニッケル系メタル・シリサイド膜上面を還元熱処理すると、プラズマによるチャージ・アップ・ダメージや窒化による抵抗増大を回避しながら、有効に自然酸化膜の除去が可能となる。
【０１７１】
更に、チタン成膜後、チタン窒化後等にアンモニア・ガス等を主要な成分として含む非プラズマ雰囲気中で、還元熱処理を実行すると、ニッケル系メタル・シリサイド膜上面（チタン成膜前の還元処理時に残存したもの、または、その後に生成したもの）およびチタン膜中の含有酸素成分を除去して、一層安定した低抵抗のコンタクト構造を形成することができる。
【０１７２】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１７３】
例えば、前記実施の形態では、汎用ＳＲＡＭに例をとり具体的に説明したが、本願発明はそれに限定されるものではなく、埋め込み型（Ｅｍｂｅｄｄｅｄ）ＳＲＡＭや一般のＳＯＣデバイス等にも適用できることは言うまでもない。
【０１７４】
また、前記実施の形態では、特にコンタクト抵抗不良が発生しやすいシェアード・コンタクト部分を中心に説明したが、本願発明はそれに限定されるものではなく、セクション4でも説明したように、微細化により、通常の平面形状がほぼ円形のコンタクト・ホールに対しても適用して効果があることは言うまでもない。
【０１７５】
更に、前記実施の形態では、バック・エンド・プロセスについては、銅系ダマシン・プロセスを中心に具体的に説明したが、本願発明はそれに限定されるものではなく、アルミニウム系通常多層配線（非埋め込み配線すなわちサブトラクティブ配線）プロセスを使用したものにも適用できることは言うまでもない。
【符号の説明】
【０１７６】
１ 半導体基板（またはウエハ）
１ａ 基板（またはウエハの基板部）
１ｂ エピタキシャル層
１ｄ 半導体基板（またはウエハ）のデバイス面
１ｈ 半導体基板（またはウエハ）の裏面
２ 素子分離
４ ｐ型ウェル
５ ｎ型ウェル
６ ゲート絶縁膜
７ ｎ−型半導体領域
８ ｐ−型半導体領域
９ 酸化シリコン膜
１０ サイド・ウォール
１２ ｎ＋型半導体領域
１３ ｐ＋型半導体領域
１４ ニッケル・シリサイド層
１５ 窒化シリコン膜
１６ ＰＳＧ膜
１７ 酸化シリコン膜
２１ バリア・メタル膜
２１ａ チタン膜（熱反応Ｔｉ膜）
２１ｂ チタン膜（プラズマ反応Ｔｉ膜）
２１ｃ 窒化チタン膜（窒素リッチＴｉＮ膜）
２２ タングステン膜（プラグ・メタル層）
２２ａ タングステン核膜
２２ｂ ブランケット・タングステン膜
２３ａ，２３ｂ 局所配線
２４ 酸化シリコン膜
２５ バリア・メタル膜
２６ 酸化シリコン膜
５０ 成膜装置
５１ 搬送室
５２ ゲートバルブ
５３ ロードロック室
５４ ドライ洗浄チャンバ
５５ 洗浄後熱処理チャンバ
５６ チタンＣＶＤチャンバ
５７ タングステンＣＶＤチャンバ
５８ ウエハ搬入出室
５９ フープ
６０ ポート
６１，６２ 搬送用ロボット
６３ 高周波電源
６４ マス・フロー・コントローラ
６５ ガス排気口
６６ 下部電極
６７ 上部電極
６８ ガス導入口
１００ コンタクト・ホール埋め込み工程
１０１ チタン成膜前還元熱処理
１０２ 下地チタン膜形成
１０３ 主チタンＣＶＤ膜形成
１０４ ハロゲン除去プラズマ処理
１０５ チタン成膜後還元熱処理
１０６ チタン・プラズマ窒化処理
１０７ チタン窒化後還元熱処理
１０８ 下地タングステン膜形成
１０９ 主タングステンＣＶＤ膜形成
Ａ 記憶ノード
Ａｎ１，Ａｎ２，Ａｐ１，Ａｐ２ 活性領域
Ｂ 記憶ノード
Ｃ１ コンタクト・ホール
Ｃ２，Ｃ３ ビア・ホール
ＤＬ，／ＤＬ データ線
Ｄｒ１，Ｄｒ２ 駆動用ＭＩＳＦＥＴ
Ｇ ゲート電極
ＧＭ１，ＧＭ２ 引き出し部
ＨＭ１，ＨＭ２ 配線溝
ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ
Ｌｄ１，Ｌｄ２ 負荷用ＭＩＳＦＥＴ
Ｍ０ 第０層配線
Ｍ１ 第１層配線
Ｍ２ 第２層配線
ＭＣ メモリセル
ＱｎＬ ｎＭＩＳＦＥＴ
ＱｐＬ ｐＭＩＳＦＥＴ
Ｐ１，Ｐ２ プラグ
ＳＷ 半導体ウエハ
Ｔｒ１，Ｔｒ２ 転送用ＭＩＳＦＥＴ
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるコンタクト形成技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００１−１０２３４５号公報（特許文献１）には、気相の弗化アンモニウムによりシリコン表面の自然酸化膜を除去するドライ洗浄に関して、アンモニアおよび三弗化窒素等を摂氏７００度程度に加熱することによって、弗化アンモニウムを簡易に生成する技術が開示されている。
【０００３】
日本特開２００７−２１４５３８号公報（特許文献２）または米国特許公開２００７−０１６１２１８号公報（特許文献３）には、ニッケル・シリサイド上の自然酸化膜等に起因するコンタクト抵抗低減のために、コンタクトのバリア・メタル成膜前に、ＮＦ３ガスとアンモニア等の水素元素を含むガスの混合ガス・プラズマ雰囲気下、摂氏１００度から３００度程度の加熱下で、ニッケル・シリサイド上の自然酸化膜を除去する技術が開示されている。
【０００４】
国際公開第２００５／０９８９１３号パンフレット（特許文献４）または米国特許公開２００７−０２５７３７２号公報（特許文献５）には、ニッケル・シリサイド上の自然酸化膜等に起因するコンタクト抵抗低減のために、コンタクトのバリア・メタル成膜前に、アンモニア・ガスと弗化水素ガスの混合ガス・プラズマ雰囲気下でドライ・クリーニング処理する技術が開示されている。
【０００５】
日本特開２００７−２８１２９８号公報（特許文献６）または米国特許公開２００７−０２３８３２１号公報（特許文献７）には、ニッケル・シリサイド形成前のドライ・クリーニング方法として、ニッケル膜を成膜前に、ＮＦ３ガスとアンモニア等の混合ガス中のリモート・プラズマ雰囲気下、シリコン表面の自然酸化膜を除去する技術が開示されている。
【０００６】
日本特開２００７−３１１５４０号公報（特許文献８）または米国特許公開２００７−０２６９９７６号公報（特許文献９）には、ニッケル・シリサイド上の自然酸化膜等に起因するコンタクト抵抗低減のために、コンタクトのバリア・メタル成膜前に、ＮＦ３ガスとアンモニア等の水素元素を含むガスの混合ガス中のリモート・プラズマ雰囲気下で、ニッケル・シリサイド上の自然酸化膜を除去する技術が開示されている。
【０００７】
日本特開２００８−３１１４５７号公報（特許文献１０）、米国特許公開２００８−０３１１７１８号公報（特許文献１１）、日本特開２００８−１０３３７０号公報（特許文献１２）、または米国特許公開２００８−０１７６３９６号公報（特許文献１３）には、ニッケル・シリサイド上の自然酸化膜等に起因するコンタクト抵抗低減のために、コンタクトのバリア・メタル成膜後に、アンモニア・ガスの混合ガス中でのプラズマ処理によって、ニッケル・シリサイド上の自然酸化膜を除去する技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−１０２３４５号公報
【特許文献２】特開２００７−２１４５３８号公報
【特許文献３】米国特許公開２００７−０１６１２１８号公報
【特許文献４】国際公開第２００５／０９８９１３号パンフレット
【特許文献５】米国特許公開２００７−０２５７３７２号公報
【特許文献６】特開２００７−２８１２９８号公報
【特許文献７】米国特許公開２００７−０２３８３２１号公報
【特許文献８】特開２００７−３１１５４０号公報
【特許文献９】米国特許公開２００７−０２６９９７６号公報
【特許文献１０】特開２００８−３１１４５７号公報
【特許文献１１】米国特許公開２００８−０３１１７１８号公報
【特許文献１２】特開２００８−１０３３７０号公報
【特許文献１３】米国特許公開２００８−０１７６３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体装置における半導体基板と配線との接続には、両者の間に形成された絶縁膜を貫通する接続孔（コンタクト・ホール）の内部に埋め込まれた導電部材、例えばタングステンまたは銅からなるプラグが用いられている。また、接続孔の底部に接する半導体基板の表面には低抵抗でかつ浅い接合の形成を可能とするシリサイド層が形成されている。なかでもニッケル・シリサイド（ＮｉＳｉ）層は１４から２０μΩ・ｃｍの低抵抗を有し、例えば４００から６００℃の比較的低温によるサリサイド技術により形成することができることから、近年、微細化が要求される半導体素子へのニッケル・シリサイド層（より一般的にはニッケル系メタル・シリサイド）の採用が一般的となっている。
【００１０】
ところで、接続孔の内部に埋め込まれたプラグと半導体基板の表面に形成されたニッケル・シリサイド層の間には、一般にチタン膜上に窒化チタン膜を堆積した積層構造のバリア・メタル膜が形成される。チタン膜は酸素原子を１２ａｔ％まで固溶できることからニッケル・シリサイド層表面の還元材として用いられて、ニッケル・シリサイド層との接触抵抗を低減する機能を有する。また、窒化チタン膜はプラグの構成原子が拡散するのを抑制または防止する機能を有する。
【００１１】
しかしながら、上記チタン膜上に窒化チタン膜を堆積した積層構造のバリア・メタル膜については、以下に説明する種々の技術的課題が存在する。
【００１２】
一般に、チタン膜はＴｉＣｌ４ガスとＨ２ガスとを用いたＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法またはＣＶＤ法により形成され、窒化チタン膜はＴｉＣｌ４ガスとＮＨ３ガスとを用いたＣＶＤ法などにより形成されるが、これらの成膜の温度は、ニッケル・シリサイド層の耐熱性を考慮して５５０℃以下にする必要がある。しかし、５５０℃以下の低温でチタン膜及び窒化チタン膜を成膜した場合、これら積層構造のバリア・メタル膜中に原料ガスである塩素が残留してバリア・メタル膜の抵抗が高くなり、その結果、プラグとニッケル・シリサイド層との間の接触抵抗が高くなるという問題がある。また、バリア・メタル膜中に残留した塩素によってチタン膜と窒化チタン膜との間で剥がれが生じる、またはバリア・メタル膜中に残留した塩素が大気中に放出されると窒化チタン膜にマイクロ・クラックが発生するなどの問題もある。
【００１３】
また、接続孔の内部にプラグとなるタングステン膜を埋め込むと、バリア・メタル膜の上部を構成する窒化チタン膜上にタングステン膜が堆積されることになる。タングステン膜は、Ｈ２ガスによるＷＦ６ガスの還元を利用してＣＶＤ法により形成されるが、ＷＦ６ガスに含まれるフッ素は窒化チタン膜のグレイン・バンダリを介してチタン膜まで侵入し、チタン膜のふくれや剥がれを引き起こすことがある。チタン膜とタングステン膜との間には窒化チタン膜が形成されており、その厚さを厚くすることによってフッ素の侵入を防ぐことは可能である。しかし、窒化チタン膜の厚さを厚くするとバリア・メタル膜の抵抗が増加するため、その厚さは１０ｎｍ以下と薄くする必要があり、ＷＦ６ガスに含まれるフッ素の侵入を防ぐことは難しくなっている。
【００１４】
また、ニッケル・シリサイド層の表面に自然酸化膜（シリコン酸化膜）が生成することにより、バリア・メタル膜の下部を構成するチタン膜とニッケル・シリサイド層との間が電気的に非導通となる箇所が発生することがある。この電気的に非導通となりやすい箇所は、例えば多結晶シリコン膜と、その表面に形成されたニッケル・シリサイド層とからなるゲート電極を有し、隣接して形成された第１及び第２電界効果トランジスタにおいて、第１電界効果トランジスタのゲート電極に接して形成される接続孔と、第２電界効果トランジスタのドレイン（またはソース）に接して形成される接続孔とを共有して形成されるシェアード・コンタクト（Shared Contact）において発生し易く、さらに、オーバー・エッチングにより第１電界効果トランジスタのゲート電極を構成するニッケル・シリサイド層や多結晶シリコン膜の端部が露出した場合に多発することが、本発明者によって確認されている。
【００１５】
更に、このニッケル・シリサイド層上面の酸化膜は、バリア・メタル膜の下部を構成するチタン膜の成膜後に行う還元処理では、十分に除去できない場合があることが明らかとなった。
【００１６】
また、接続孔の内部に埋め込まれる導電部材として銅からなるプラグを用いる場合は、まず、接続孔の内部に銅またはルテニウムからなるシード層を形成した後に、電解めっき法を用いてシード層上に銅膜を形成することにより、接続孔の内部に銅膜を埋め込んでいる。しかしながら、バリア・メタル膜の表面に汚染等があるとシード層が均一に成膜せず、このため、接続孔の内部が銅膜により完全に埋め込むことができずに、プラグの導通不良が発生することがある。
【００１７】
本願発明は、これらの課題を解決するためになされたものである。
【００１８】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【００１９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２１】
すなわち、本願の一つの発明は、ニッケル系メタル・シリサイドによりソース・ドレイン領域等のシリサイデーションを施したＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、プリ・メタル絶縁膜に設けられたコンタクト・ホールにバリア・メタルを形成する前に、シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む非プラズマ還元性気相雰囲気中で、熱処理を実行するものである。
【００２２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００２３】
すなわち、ニッケル系メタル・シリサイドによりソース・ドレイン領域等のシリサイデーションを施したＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、プリ・メタル絶縁膜に設けられたコンタクト・ホールにバリア・メタルを形成する前に、シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む非プラズマ還元性気相雰囲気中で、熱処理を実行することにより、シリサイド膜の上面の自然酸化膜を効率的に除去することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施の形態によるＳＲＡＭのメモリセルを示す等価回路図である。
【図２】本発明の一実施の形態によるＳＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図３】本発明の一実施の形態によるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。（ａ）はメモリセル領域の一部（図２のＡ−Ａ’線）、（ｂ）は周辺回路領域の一部を示す。
【図４】図２、３に続く製造工程における図２と同じ箇所の要部平面図である。
【図５】図２、３に続く製造工程における図３と同じ箇所の要部断面図である。
【図６】図４、５に続く製造工程における図３と同じ箇所の要部断面図である。
【図７】図６に続く製造工程における図２と同じ箇所の要部平面図である。
【図８】図６に続く製造工程における図３と同じ箇所の要部断面図である。
【図９】図７、８に続く製造工程における図３と同じ箇所の要部断面図である。
【図１０】本発明の一実施の形態による半導体集積回路装置の製造方法におけるバリア・メタル膜の成膜等に使用する統合型（マルチ・チャンバ型）成膜装置（成膜や各種の気相処理をする装置）の概略平面図である。
【図１１】図１０におけるバリア・メタル膜の成膜室（ＣＶＤチャンバ）の構造の概要を示す装置模式断面図である。
【図１２】図９に続くＳＲＡＭの製造工程中のコンタクト・ホールの内部のバリア・メタル膜及びプラグを示す要部拡大断面図である。
【図１３】図１２に続くＳＲＡＭの製造工程中のコンタクト・ホールの内部の要部拡大断面図である。
【図１４】図１３に続く製造工程における図３と同じ箇所の要部断面図である。
【図１５】図１４に続く製造工程における図２と同じ箇所の要部平面図である。
【図１６】図１４に続く製造工程における図３と同じ箇所の要部断面図である。
【図１７】図１５、１６に続く製造工程における図２と同じ箇所の要部平面図である。
【図１８】図１５、１６に続く製造工程における図３と同じ箇所の要部断面図である。
【図１９】本発明の一実施の形態による半導体集積回路装置の製造方法におけるコンタクト・ホール埋め込み工程の流れを示すプロセス・ブロック・フロー図である。
【図２０】バリア・メタル膜の成膜周辺の各種の処理によるコンタクト部分のケルビン抵抗の分布を示すデータ・プロット図である。
【図２１】バリア・メタル膜の成膜周辺の各種の処理によるコンタクト抵抗の分布を示すデータプロット図である。
【図２２】ニッケル・シリサイド膜上面の自然酸化膜中におけるニッケル酸化物の存在を検証するためのＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）、すなわち、Ｘ線光電子分光分析による分光データ・プロット図である。
【図２３】ニッケル・シリサイド膜上面の自然酸化膜中におけるシリコン酸化物の存在形態を検証するためのＸ線光電子分光分析による分光データ・プロット図である。
【発明を実施するための形態】
【００２５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００２６】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハのデバイス面上にエッチ・ストップ絶縁膜を介して、プリ・メタル絶縁膜を形成する工程；
（ｂ）前記プリ・メタル絶縁膜および前記エッチ・ストップ絶縁膜を貫通するコンタクト・ホールを開口する工程；
（ｃ）前記コンタクト・ホールの底のニッケル系メタル・シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む第１の非プラズマ還元性気相雰囲気中で、熱処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記プリ・メタル絶縁膜の上面および前記コンタクト・ホールの内面に、チタン系バリア・メタル膜を形成する工程；
（ｅ）前記プリ・メタル絶縁膜の上面および前記コンタクト・ホールの前記内面の前記チタン系バリア・メタル膜上に、プラグ・メタル層を形成する工程；
（ｆ）前記コンタクト・ホール外の前記チタン系バリア・メタル膜および前記プラグ・メタル層を除去する工程。
【００２７】
２．前記１項の半導体集積回路装置の製造方法において、前記窒素水素間結合を有するガスは、アンモニア・ガスである。
【００２８】
３．前記１項の半導体集積回路装置の製造方法において、前記窒素水素間結合を有するガスは、ヒドラジン・ガスである。
【００２９】
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、水素ガスを主要な成分の一つとして含む。
【００３０】
５．前記1から３項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、水素ガスを最大の成分として含む。
【００３１】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、不活性ガスを主要な成分の一つとして含む。
【００３２】
７．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、アルゴン・ガスを主要な成分の一つとして含む。
【００３３】
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、酸素ガス、ハロゲン・ガス、および有機ガスのいずれのガスも実質的に含まない。
【００３４】
９．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記プラグ・メタル層は、タングステン系メタル層を主要な構成要素とする。
【００３５】
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、以下の下位工程を含む：
（ｄ１）前記工程（ｃ）の後、前記プリ・メタル絶縁膜の上面および前記コンタクト・ホールの内面に、チタン系メタル膜を形成する工程；
（ｄ２）前記チタン系メタル膜の上面に対して、プラズマ窒化処理を実行することにより、前記チタン系メタル膜の前記上面に窒化チタン膜を形成する工程。
【００３６】
１１．前記１０項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ１）は、第１のＣＶＤ処理チャンバ内の第１のウエハ・ステージ上で、実行される。
【００３７】
１２．前記１０または１１項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ２）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【００３８】
１３．前記１０から１２項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ３）前記下位工程（ｄ１）の後であって前記下位工程（ｄ２）の前に、前記チタン系メタル膜を介して、前記ニッケル系メタル・シリサイド膜の前記上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む第２の非プラズマ還元性気相雰囲気中で、熱処理を実行する工程。
【００３９】
１４．前記１３項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ３）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【００４０】
１５．前記１０から１４項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ４）前記下位工程（ｄ１）の後であって前記下位工程（ｄ３）の前に、前記半導体ウエハの前記デバイス面側に対して、水素ガスを主要な成分とする気相プラズマ処理を実行する工程。
【００４１】
１６．前記１５項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ４）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【００４２】
１７．前記１から１６項のいずれか一つの半導体集積回路装置の製造方法において、前記コンタクト・ホール内に形成されるコンタクト構造は、シェアード・コンタクトである。
【００４３】
１８．前記１０から１７項のいずれか一つの半導体集積回路装置の製造方法において、前記下位工程（ｄ１）は、プラズマＣＶＤ法により、実行される。
【００４４】
１９．前記１０から１８項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ５）前記工程（ｃ）の後であって前記下位工程（ｄ１）の前に、プラズマを印加しない状態で、前記下位工程（ｄ１）と、ほぼ同一の処理を実行する工程。
【００４５】
２０．前記１９項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ５）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【００４６】
２１．前記１３から２０項のいずれか一つの半導体集積回路装置の製造方法において、前記下位工程（ｄ３）における前記窒素水素間結合を有するガスは、アンモニア・ガスである。
【００４７】
２２．前記１３から２０項のいずれか一つの半導体集積回路装置の製造方法において、前記下位工程（ｄ３）における前記窒素水素間結合を有するガスは、ヒドラジン・ガスである。
【００４８】
２３．前記１３から２２項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の非プラズマ還元性気相雰囲気は、水素ガスを主要な成分の一つとして含む。
【００４９】
２４．前記1３から２２項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の非プラズマ還元性気相雰囲気は、水素ガスを最大の成分として含む。
【００５０】
２５．前記１３から２４項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の非プラズマ還元性気相雰囲気は、不活性ガスを主要な成分の一つとして含む。
【００５１】
２６．前記１３から２５項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の非プラズマ還元性気相雰囲気は、アルゴン・ガスを主要な成分の一つとして含む。
【００５２】
２７．前記１３から２６項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の非プラズマ還元性気相雰囲気は、酸素ガス、ハロゲン・ガス、および有機ガスのいずれのガスも実質的に含まない。
【００５３】
２８．前記１０から２７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ５）前記下位工程（ｄ２）の後に、前記チタン系メタル膜および前記窒化チタン膜を介して、前記ニッケル系メタル・シリサイド膜の前記上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む第３の非プラズマ還元性気相雰囲気中で、熱処理を実行する工程。
【００５４】
２９．前記２８項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ５）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【００５５】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００５６】
更に、本願において、「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）を中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。なお、便宜的にＭＯＳＦＥＴと記載しても非酸化膜を除外するものではない。
【００５７】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリ・メタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクト・ホール形成、タングステン・プラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナル・パッシベーション膜へのパッド開口の形成あたりまで（ウエハ・レベル・パッケージ・プロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクト・ホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。なお、一部の製品では、Ｍ１のプリ・メタル領域の間に、「Ｍ０配線」等と呼ばれるタングステン系部材等を主要な構成要素とするサブトラクティブ配線（非ダマシン配線）をローカル配線用に挿入することがある。本願の主要な実施の形態はその例に当たる。
【００５８】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe、ＳｉＧｅＣ合金、および、その他シリコン（歪シリコン系部材を含む）を主要な成分とする多元合金、並びにその他の添加物等を含む部材も含むものであることはいうまでもない。また、多結晶シリコン等というときも、明らかにそうでないときまたはそうでない旨明示されているときを除き、典型的なものばかりでなく、アモルファスシリコン等も含むことはいうまでもない。
【００５９】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００６０】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００６１】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００６２】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチ・ストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００６３】
同様に、「ニッケル・シリサイド」というときは、通常、ニッケル・モノ・シリサイドを指すが、比較的純粋なものばかりではなく、ニッケル・モノ・シリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケル・シリサイドに限らず、従来から実績のあるコバルト・シリサイド、チタン・シリサイド、タングステン・シリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系メタル・シリサイド」と総称する。
【００６４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００６５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００６６】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００６７】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００６８】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００６９】
なお、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）用の窒化シリコン膜のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）処理前のニッケル系メタル・シリサイド膜上面に対し、アンモニア雰囲気等の還元雰囲気中で行うプラズマ処理等の詳細については、本願発明者らによる日本特願第２００７−２５９３５５号（日本出願日２００７年１０月３日）に詳しく記載されているので、本願では原則として、それらの部分の説明は繰り返さない。
【００７０】
また、ＳＡＣ用の窒化シリコン膜のＣＶＤ処理前のニッケル系メタル・シリサイド膜上面に対し、不活性ガス雰囲気中で行うノンバイアス・プラズマ処理等の詳細については、本願発明者らによる日本特願第２００８−３００４３９号（日本出願日２００８年１１月２６日）に詳しく記載されているので、本願では原則として、それらの部分の説明は繰り返さない。
【００７１】
１．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハプロセスのフロント・エンド部および対象デバイスの一例であるＣＭＩＳ ＳＲＡＭ等の説明（主に図１から図８）
また、本実施の形態では、本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭ（Static Random Access Memory）のメモリセルに適用した場合について説明する。
【００７２】
図１は、本発明の実施の形態によるＳＲＡＭのメモリセルを示す等価回路図である。
【００７３】
図示のように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）、一対の負荷用ＭＩＳＦＥＴ（Ｌｄ１，Ｌｄ２）及び一対の転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）により構成されている。駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）及び転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）はｎＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｌｄ１，Ｌｄ２）はｐＭＩＳＦＥＴで構成されている。
【００７４】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴ（Ｄｒ１）及び負荷用ＭＩＳＦＥＴ（Ｌｄ１）はＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴ（Ｄｒ２）及び負荷用ＭＩＳＦＥＴ（Ｌｄ２）はＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の相互の入出力端子（記憶ノードＡ，Ｂ）は交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（記憶ノードＡ）は、転送用ＭＩＳＦＥＴ（Ｔｒ１）のソース、ドレインの一方に接続され、他方の入出力端子（記憶ノードＢ）は転送用ＭＩＳＦＥＴ（Ｔｒ２）のソース、ドレインの一方に接続されている。
【００７５】
さらに、転送用ＭＩＳＦＥＴ（Ｔｒ１）のソース、ドレインの他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴ（Ｔｒ２）のソース、ドレインの他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴ（Ｌｄ１，Ｌｄ２）の各ソース）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）の各ソース）は基準電圧（Ｖｓｓ）に接続されている。
【００７６】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の記憶ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳＦＥＴ（Ｄｒ２）がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の記憶ノードＢが低電位（“Ｌ”）になる。従って、駆動用ＭＩＳＦＥＴ（Ｄｒ１）がＯＦＦになり、記憶ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を交差結合させたラッチ回路によって相互の記憶ノードＡ，Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００７７】
転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、記憶ノードＡ，Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ，／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００７８】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）をＯＮ状態にしてデータ線ＤＬ，／ＤＬの情報を記憶ノードＡ，Ｂに伝達する。
【００７９】
次に、本発明の実施の形態によるＳＲＡＭの製造方法の一例を図２から図１９を用いて工程順に説明する。図２から図９はＳＲＡＭの要部平面図または要部断面図、図１０はバリア・メタル等の成膜装置の概略平面図、図１１は図１０におけるバリア・メタル膜の成膜室（ＣＶＤチャンバ）の構造の概要を示す装置模式断面図、図１２は接続孔の内部のバリア・メタル膜及びプラグを示す要部拡大断面図、図１３は接続孔の内部を示す要部拡大断面図、図１４から図１８はＳＲＡＭの要部平面図または要部断面図、図１９はバリア・メタルその他の成膜工程等（前処理、後処理、その他付随する処理を含む）のプロセス・ステップを示すプロセス・ブロック・フロー図、である。
【００８０】
図２は、メモリセル約１個分の領域を示す半導体基板の要部平面図、図３（ａ）は、メモリセル領域の一部（図２のＡ−Ａ’線）を示す半導体基板の要部断面図、図３（ｂ）は、周辺回路領域の一部を示す半導体基板の要部断面図であり、周辺回路領域にはロジック回路を構成する低耐圧ＭＩＳＦＥＴを例示する。
【００８１】
まず、半導体基板１を用意する。半導体基板１は、例えば１から１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１ａ（たとえば、３００φウエハ）と、例えばエピタキシャル成長法により形成されたエピタキシャル層１ｂとから構成されている。なお、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）型の半導体集積回路装置では、非エピタキシャル型のｐ型の単結晶シリコンからなる基板１ａ等を用いてもよい。ウエハ径は、３００φ以外に、４５０φ、２００φその他の径でもよい。以下、主に４５ｎｍノードのプロセスに準拠して、説明する。この場合、平面形状がほぼ円形のコンタクト・ホールの径は５５ｎｍ程度である。
【００８２】
次に、半導体基板１の主面に素子分離２を形成する。この素子分離２は、以下のように形成する。フォトリソグラフィ法により形成されたレジストパターンをマスクにして半導体基板１をエッチングすることにより、例えば深さ０.３μｍ（３００ｎｍ）から０.５μｍ（５００ｎｍ）程度の素子分離溝を形成した後、半導体基板１を約１０００℃の温度で熱酸化することによって、溝の内壁に、例えば厚さ０.０１μｍ（１０ｎｍ）程度の薄い酸化シリコン膜を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる絶縁膜と半導体基板１との界面に生じるストレスを緩和するために形成する。
【００８３】
次に、溝の内部を含む半導体基板１の主面上にＣＶＤ法により、例えば厚さ０.４５μｍ（４５０ｎｍ）から０.５μｍ（５００ｎｍ）程度の絶縁膜を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により溝の上部の絶縁膜を研磨して、その表面を平坦化する。
【００８４】
次に、半導体基板１の主面にｐ型不純物（例えばホウ素）またはｎ型不純物（例えばリン）をイオン注入した後、約１０００℃の温度で熱処理することにより上記不純物を拡散させて、半導体基板１の主面にｐ型ウェル４及びｎ型ウェル５を形成する。
【００８５】
図２に示すように、メモリセルＭＣでは、半導体基板１の主面に２つのｐ型ウェル４及び２つのｎ型ウェル５の主表面である活性領域Ａｎ１，Ａｎ２，Ａｐ１，Ａｐ２が形成され、これらの活性領域は、絶縁膜が埋め込まれた素子分離２で囲まれている。また、追って説明するように、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）、駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）、負荷用ＭＩＳＦＥＴ（Ｌｄ１，Ｌｄ２））のうちｎＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴ（Ｔｒ１）と駆動用ＭＩＳＦＥＴ（Ｄｒ１））は活性領域Ａｐ１（ｐ型ウェル４）上に形成され、ｎＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴ（Ｔｒ２）と駆動用ＭＩＳＦＥＴ（Ｄｒ２））は活性領域Ａｐ２（ｐ型ウェル４）上に形成される。また、ｐＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴ（Ｌｄ２））は活性領域Ａｎ１（ｎ型ウェル５）上に形成され、ｐＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴ（Ｌｄ１））は活性領域Ａｎ２（ｎ型ウェル５）上に形成される。
【００８６】
図４は、図２、３に続く製造工程における図２と同じ箇所の要部平面図、図５（ａ）は、図２、３に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図５（ｂ）は、図２、３に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【００８７】
半導体基板１のメモリセル領域の主表面にｎＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）、駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２））及びｐＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴ（Ｌｄ１，Ｌｄ２））を形成し、半導体基板１の周辺回路領域の主表面にｎＭＩＳＦＥＴ（ＱｎＬ）とｐＭＩＳＦＥＴ（ＱｐＬ）とを形成する。
【００８８】
まず、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウェル４及びｎ型ウェル５）の表面をウェット洗浄した後、約８００℃の温度で熱酸化することによりｐ型ウェル４及びｎ型ウェル５のそれぞれの表面に、例えば厚さ３ｎｍ程度の清浄なゲート絶縁膜６を形成する。なお、シリコン酸化膜系以外のゲート絶縁膜を単独で、または、シリコン酸化膜系絶縁膜と積層して使用してもよい。
【００８９】
次に、ゲート絶縁膜６上にゲート電極Ｇを形成する。このゲート電極Ｇは、以下のように形成する。まず、ゲート絶縁膜６の上部に、例えば厚さ０.２μｍ（２００ｎｍ）程度の低抵抗多結晶シリコン膜をＣＶＤ法により堆積する。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクにして多結晶シリコン膜をドライエッチングすることにより、多結晶シリコン膜からなるゲート電極Ｇを形成する。
【００９０】
図４に示すように、メモリセルＭＣでは、活性領域Ａｐ１上に転送用ＭＩＳＦＥＴ（Ｔｒ１）のゲート電極Ｇと駆動用ＭＩＳＦＥＴ（Ｄｒ１）のゲート電極Ｇとが形成され、活性領域Ａｐ２上に転送用ＭＩＳＦＥＴ（Ｔｒ２）のゲート電極Ｇと駆動用ＭＩＳＦＥＴ（Ｄｒ２）のゲート電極Ｇとが形成される。また、活性領域Ａｎ１上に負荷用ＭＩＳＦＥＴ（Ｌｄ２）のゲート電極Ｇが形成され、活性領域Ａｎ２上に負荷用ＭＩＳＦＥＴ（Ｌｄ１）のゲート電極Ｇが形成される。負荷用ＭＩＳＦＥＴ（Ｌｄ１）のゲート電極Ｇと駆動用ＭＩＳＦＥＴ（Ｄｒ１）のゲート電極Ｇとは共通であり、ゲート電極Ｇの端部には後の工程で局所配線が接続される引き出し部ＧＭ１が備わる。また、同様に、負荷用ＭＩＳＦＥＴ（Ｌｄ２）のゲート電極Ｇ及び駆動用ＭＩＳＦＥＴ（Ｄｒ２）のゲート電極Ｇとは共通であり、ゲート電極Ｇの端部には後の工程で局所配線が接続される引き出し部ＧＭ２が備わる。上記引き出し部ＧＭ１，ＧＭ２は素子分離２上に形成される。
【００９１】
次に、ゲート電極Ｇの両側のｐ型ウェル４にｎ型不純物（例えばリン）をイオン注入することによってｎ−型半導体領域７を形成し、またゲート電極Ｇの両側のｎ型ウェル５にｐ型不純物（例えばヒ素）をイオン注入することによってｐ−型半導体領域８を形成する。
【００９２】
図６（ａ）は、図４，５に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図６（ｂ）は、図４、５に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【００９３】
半導体基板１の主面上にＣＶＤ法により、例えば厚さ０.０１μｍ（１０ｎｍ）程度の酸化シリコン膜９を堆積した後、例えば厚さ０.１μｍ（１００ｎｍ）程度の窒化シリコン膜を堆積する。続いて、この窒化シリコン膜をＲＩＥ（Reactive Ion Etching）法により異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイド・ウォール１０を形成する。このエッチングにおける酸化シリコン膜に対する窒化シリコン膜のエッチング選択比は、例えば７から１０程度とすることができるので、酸化シリコン膜９はサイド・ウォール１０の形成時のエッチング・ストッパ（エッチング・ストップ膜）としての役割を果たす。
【００９４】
次に、ゲート電極Ｇの両側のｐ型ウェル４にｎ型不純物（例えばリンまたはヒ素）をイオン注入することによってｎ＋型半導体領域（ソース、ドレイン）１２を形成し、ゲート電極Ｇの両側のｎ型ウェル５にｐ型不純物（例えばホウ素）をイオン注入することによってｐ＋型半導体領域（ソース、ドレイン）１３を形成する。その後、露出した酸化シリコン膜９を除去する。
【００９５】
次に、サリサイド技術により半導体基板１の露出部（ｎ＋型半導体領域１２、ｐ＋型半導体領域１３）及びゲート電極Ｇの表面に低抵抗のニッケル・シリサイド（ＮｉＳｉ）層１４を形成する。なお、ここではニッケル・シリサイド層１４を例示したが、他のシリサイド層、例えばニッケル合金シリサイド層（すなわち、ニッケル系メタル・シリサイド層）、コバルト・シリサイド層、タングステン・シリサイド層、または白金シリサイド層等のメタル・シリサイド層を形成することもできる。ニッケル・シリサイド層１４は、例えば以下に説明する方法により形成される。
【００９６】
まず、半導体基板１の主面上にスパッタリング法によりニッケル膜及び窒化チタン膜を順次堆積する。ニッケル膜の厚さは、例えば０．０１μｍ（１０ｎｍ）、窒化チタン膜の厚さは、例えば０．０１５μｍ（１５ｎｍ）である。窒化チタン膜はニッケル膜の酸化を防止するためにニッケル膜上に設けられ、窒化チタン膜に代えてチタン膜を用いてもよい。続いて半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いて、例えば約４１０℃の温度で３０秒程度の熱処理を施すことにより、ニッケル膜とゲート電極Ｇを構成する多結晶シリコン膜、及びニッケル膜とｎ＋型半導体領域１２またはｐ＋型半導体領域１３が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてニッケル・シリサイド層１４を形成する。続いて、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄等により、未反応のニッケル膜及び窒化チタン膜を除去した後、半導体基板１にＲＴＡ法を用いて、例えば約５９０℃の温度でスパイク・アニール処置（すなわち、５９０℃での保持時間が実質的に０秒であるような処理）を施すことにより、ニッケル・シリサイド層１４の低抵抗化を行う。
【００９７】
ここまでの工程で、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）、転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）及び負荷用ＭＩＳＦＥＴ（Ｌｄ１、Ｌｄ２））、ならびに周辺回路領域のｎＭＩＳＦＥＴ（ＱｎＬ）及びｐＭＩＳＦＥＴ（ＱｐＬ）が完成する。
【００９８】
図７は、図６に続く製造工程における図２と同じ箇所の要部平面図、図８（ａ）は、図６に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図８（ｂ）は、図６に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【００９９】
次に、半導体基板１上にＣＶＤ法により、例えば厚さ０.０３から０.０５μｍ（３０から５０ｎｍ）程度の窒化シリコン膜１５を堆積する。なお、窒化シリコン膜１５は、後述するコンタクト・ホール等の形成時のエッチングストッパとしての役割を果たす。
【０１００】
次に、窒化シリコン膜１５上にＰＳＧ（Phosphor Silicate Glass）膜１６を形成し、熱処理を行い、平坦化した後、酸化シリコン膜１７を堆積する。この酸化シリコン膜１７は、例えば、テトラエトキシシランを原料とし、プラズマＣＶＤ法により形成する。窒化シリコン膜１５、ＰＳＧ膜１６及び酸化シリコン膜１７は、例えばゲート電極Ｇと後に形成される配線との間の層間絶縁膜となる。また、ＣＶＤ法により、例えば厚さ０.７から０.８μｍ（７００から８００ｎｍ）程度の酸化シリコン膜１７を窒化シリコン膜１５上に堆積した後、酸化シリコン膜１７の表面をＣＭＰ法で研磨してその表面を平坦化してもよい。
【０１０１】
次に、フォトリソグラフィ法により形成したレジストパターンをマスクにして酸化シリコン膜１７及びＰＳＧ膜１６をドライエッチングし、続いて、窒化シリコン膜１５をドライエッチングすることによって、ｎ＋型半導体領域１２及びｐ＋型半導体領域１３上にコンタクト・ホールＣ１を形成し、さらに第１及び第２配線溝（共通の開口部（シェアード・コンタクト））ＨＭ１，ＨＭ２を形成する。また、転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）のゲート電極Ｇの引き出し部上にコンタクト・ホールＣ１を形成する。
【０１０２】
２つの第１及び第２配線溝ＨＭ１，ＨＭ２のうち、一方の第１配線溝ＨＭ１は、負荷用ＭＩＳＦＥＴ（Ｌｄ１）のドレイン上から、ＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ２）と駆動用ＭＩＳＦＥＴ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２上まで延びている。すなわち、第１配線溝ＨＭ１は、上記ゲート電極Ｇの引き出し部ＧＭ２と後に形成される局所配線とを接続するコンタクト・ホールと、負荷用ＭＩＳＦＥＴ（Ｌｄ１）のドレインと上記局所配線とを接続するコンタクト・ホールとを共有する１つの溝である。また、他方の第２配線溝ＨＭ２は、負荷用ＭＩＳＦＥＴ（Ｌｄ２）のドレイン上から、ＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ１）と駆動用ＭＩＳＦＥＴ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１上まで延びている。すなわち、第２配線溝ＨＭ２は、上記ゲート電極Ｇの引き出し部ＧＭ１と後に形成される局所配線とを接続するコンタクト・ホールと、負荷用ＭＩＳＦＥＴ（Ｌｄ２）のドレインと上記局所配線とを接続するコンタクト・ホールとを共有する１つの溝である。
【０１０３】
コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の形成時においては、まず、窒化シリコン膜１５をエッチングストッパとして機能させて、酸化シリコン膜１７及びＰＳＧ膜１６をドライエッチングする。このエッチングにおける窒化シリコン膜１５に対する酸化シリコン膜１７またはＰＳＧ膜１６のエッチング選択比は、例えば２０から３０程度であるので、窒化シリコン膜１５は酸化シリコン膜１７及びＰＳＧ膜１６のエッチングストッパとしての役割を果たす。
【０１０４】
次に、露出した窒化シリコン膜１５をドライ・エッチングする。この際、第１及び第２配線溝ＨＭ１，ＨＭ２が形成される領域のｐ＋型半導体領域１３の表面に形成されたニッケル・シリサイド層１４、ならびにＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ１）と駆動用ＭＩＳＦＥＴ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１及びＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ２）と駆動用ＭＩＳＦＥＴ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２の表面に形成されたニッケル・シリサイド層１４を確実に露出させるために、窒化シリコン膜１５はオーバー・エッチングされる。このオーバー・エッチングでは、ＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ１）と駆動用ＭＩＳＦＥＴ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１及びＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ２）と駆動用ＭＩＳＦＥＴ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２の側壁に形成されたサイド・ウォール１０がエッチングされて、ゲート電極Ｇの引き出し部ＧＭ１，ＧＭ２を構成するニッケル・シリサイド層１４や多結晶シリコン膜の端部が露出することがある。その結果、ニッケル・シリサイド層１４の表面に酸化膜が成長する箇所が部分的に存在する可能性がある。
【０１０５】
２．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハプロセスの主要部、それに使用する装置、および対象デバイスの一例であるＣＭＩＳ ＳＲＡＭ等の説明（主に図９から図１４、および図１９）
このセクションでは、セクション1に続き、本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハプロセスの主要部であるコンタクト・ホール埋め込み工程１００（図１９）およびそれに使用する成膜装置等を中心に説明する。
【０１０６】
図９（ａ）は、図７，８に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図９（ｂ）は、図７、８に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【０１０７】
図９、図１２、および図１３に示すように、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部を含む酸化シリコン膜１７上にＣＶＤ法によりチタン膜及び窒化チタン膜を順次形成して、この積層膜からなるバリア・メタル膜２１を形成する。チタン膜は酸素原子を１２ａｔ％まで固溶できることからニッケル・シリサイド層１４の表面の還元材として用いられて、ニッケル・シリサイド層１４との接触抵抗を低減する機能を有する。また、窒化チタン膜は後の工程でコンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１、ＨＭ２の内部に埋め込まれる金属膜の構成原子が拡散するのを抑制または防止する機能を有する。バリア・メタル膜２１の厚さは、例えば３から１０ｎｍである。なお、以下の説明においては、チタン膜及びその上に形成された窒化チタン膜をバリア・メタル膜２１と言い、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に埋め込まれて主導電材料となる金属膜、例えばタングステン膜または銅膜とは区別する。
【０１０８】
バリア・メタル膜２１の成膜には、図１０に示す成膜装置５０が用いられる。成膜装置５０は、搬送室５１の周囲に開閉手段であるゲートバルブ５２を介してロードロック室５３及び４つのチャンバ５４，５５，５６，５７が備わったマルチチャンバタイプである。ロードロック室５３の搬送室５１と反対側にはウエハ搬入出室５８が設けられており、ウエハ搬入出室５８のロードロック室５３と反対側には半導体ウエハＳＷ（本実施の形態では、これまでに説明した図９に示す構造を有する半導体基板）を収納するフープ（Front Open Unified Pod）５９、すなわち、ウエハ搬送容器を取り付けるポート６０が設けられている。
【０１０９】
搬送室５１は排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット６１（真空搬送ロボット）が設けられている。
【０１１０】
搬送室５１に備わるチャンバ５４はドライ・クリーニング処置用チャンバ、チャンバ５５は、例えば１５０℃以上の高温の加熱処理を行う加熱処理用チャンバ（洗浄後熱処理チャンバ）、チャンバ５６はバリア・メタル成膜用チャンバ（チタンＣＶＤチャンバ）、チャンバ５７はタングステンＣＶＤチャンバである。なお、成膜装置５０では、搬送室５１に備わるチャンバを４つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。なお、ここでは、タングステンＣＶＤチャンバをチタン成膜装置５０内に設けたが、他の装置内に設けてもよい。
【０１１１】
図１１は成膜装置５０に備わる成膜用のチャンバ５６の概略断面図である。チャンバ５６は、半導体ウエハＳＷ（すなわち半導体基板１）上にバリア・メタル膜２１をＣＶＤ法によって形成するために使用されるチャンバ（処理室、反応室）であり、例えば平行平板型プラズマＣＶＤ装置のチャンバである。なお、プラズマＣＶＤ装置のプラズマ励起形式は、平行平板型、すなわち、容量結合型に限らず、ＩＣＰ型、電子サイクロトロン共鳴型、ヘリコン型等でもよい。また、インサイチュー（Ｉｎ Ｓｉｔｕ）型に限らず、リモート・プラズマ型でもよい。
【０１１２】
図１１に示されるように、チャンバ５６は、真空気密が可能な処理室であり、チャンバ５６内には、互いに対向する下部電極（基板電極）６６および上部電極（高周波電極）６７が配置されている。下部電極６６は、その上に半導体ウエハＳＷ（すなわち半導体基板１）が配置可能に構成され、内部に図示しないヒータなどの加熱機構を内蔵している。また、上部電極６７には、チャンバ５６の外部に設けられた高周波電源６３などにより、たとえば、４５０ｋＨｚ程度の高周波電力または高周波電圧が供給（印加）可能に構成されている。一方、高周波電源６３の他端（上部電極６７に接続されていない側）、下部電極６６およびチャンバ５６の内壁は、接地されている。なお、高周波電力は、この例のように単周波でもよいし、複数の高周波電力を個別に制御できるものでもよい。
【０１１３】
また、チャンバ５６は、上部電極６７に設けられたガス導入口６８から所望のガスが所望の流量でチャンバ５６内に導入できるように構成されている。例えば、ガス導入口６８は、必要となるガス（ここではＴｉＣｌ４ガス、ＮＨ３ガス、Ｈ２ガス、Ｎ２ガスおよびＡｒガス）の導入経路にマス・フロー・コントローラ（ガス流量制御装置）６４を介して連結されており、それによって、所望の種類のガス（ＴｉＣｌ４、ＮＨ３、Ｈ２、Ｎ２およびＡｒから選択されたガス）が所望の流量でガス導入口６８からチャンバ５６内に導入できるようになっている。
【０１１４】
また、チャンバ５６はガス排気口６５を介して図示しないガス排気手段（例えば真空ポンプ）に接続され、ガス排気口６５からチャンバ５６内を所望の排気速度で排気することができるように構成されている。また、図示しない圧力制御部が、圧力センサなどが検出したチャンバ５６内の圧力に応じて、ガス排気口６５からの排気速度などを調節し、チャンバ５６内を所望の圧力に維持することができるように構成されている。
【０１１５】
まず、１枚の半導体ウエハＳＷをウエハ搬入出室５８内に設置された搬送用ロボット６２によっていずれかのフープ５９から取り出し、いずれかのロードロック室５３へ搬入する。フープ５９は半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープ５９の容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置５０とのドッキングは、フープ５９の扉をポート６０に取り付けて、ウエハ搬入出室５８の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室５３内を真空引きした後、半導体ウエハＳＷを搬送用ロボット６１によって搬送室５１へ搬入する。
【０１１６】
次に、搬送用ロボット６１によって半導体ウエハＳＷを搬送室５１からドライ・クリーニング処理用のチャンバ５４へ真空搬送し、チャンバ５４に備わるウエハ・ステージ上に載せる。チャンバ５４のウエハ・ステージには静電的に半導体ウエハＳＷを吸着させて保持する機構が備わっており、これによって半導体ウエハＳＷの温度を効率的に制御できる。ドライ・クリーニング処理時には、還元ガス、例えばＨＦガス及びＮＨ３ガスを添加したＡｒガスをチャンバ５４内へ導入し、シャワーヘッドを介して半導体ウエハＳＷの主面上に供給することにより、還元ガスとニッケル・シリサイド層１４の表面に形成された自然酸化膜との間で起きる、例えば式（１）に示す還元反応によって自然酸化膜が除去される。ドライ・クリーニング処理時におけるプロセス条件は、例えばウエハ・ステージ温度２５℃、ＨＦガス流量８０ｓｃｃｍ、ＮＨ３ガス流量３８ｓｃｃｍ、Ａｒガス流量５ｓｃｃｍ、圧力１．３Ｐａである。
【０１１７】
ＳｉＯ２＋６ＨＦ＋２ＮＨ３→ （ＮＨ４）２ＳｉＦ６＋２Ｈ２Ｏ 式（１）
この時、還元反応により生成された生成物（（ＮＨ４）２ＳｉＦ６）がコンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部を含む半導体ウエハＳＷの主面上に残留する。
【０１１８】
次に、搬送用ロボット６１によって半導体ウエハＳＷをドライ・クリーニング処理用のチャンバ５４から加熱処理用のチャンバ５５へ搬送室５１を介して真空搬送し、チャンバ５５に備わるステージ上に載せる。チャンバ５５のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し半導体ウエハＳＷの主面上に残留した生成物を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１６５から３５０℃が考えられるが、さらに１８０から２２０℃等の２００℃を中心値とする範囲が最も好適と考えられる。
【０１１９】
その後、バリア・メタル膜２１が形成されるが、ドライ・クリーニング処理の工程の後に、１５０から４００℃の熱処理を半導体基板１に施すことによって、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底面及び側面にドライ・クリーニング処置時に生成された生成物が除去されているので、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底面におけるバリア・メタル膜２１とニッケル・シリサイド層１４との接触抵抗のばらつきを低減することができる。さらに、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の側面におけるバリア・メタル膜２１の剥がれを防止することができる。但し、前述したコンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２を形成する際のオーバー・エッチングにより、ゲート電極Ｇの引き出し部ＧＭ１，ＧＭ２を構成するニッケル・シリサイド層１４や多結晶シリコン膜の端部が露出した箇所では、ニッケル・シリサイド層１４の表面に成長した酸化膜が、上記ドライ・クリーニング処理及び上記熱処理では除去することができずに残存している。
【０１２０】
なお、上記ドライ・クリーニング処理では、還元ガスにＨＦガスとＮＨ３ガスを用いたが、還元ガス等の反応ガスは上記ガスに限らず、酸化膜と比較的低温で反応して気化する反応種を生成するものであればよい。例えば還元ガスとしてＮＦ３ガスとＨ２ガスを用いてもよい。
【０１２１】
また、上記ドライ・クリーニング処理では、還元ガス等の反応ガスをチャンバ５４内へ導入して自然酸化膜を還元反応により除去したが、プラズマを用いてもよい。例えば、リモート・プラズマ発生装置において還元ガス、例えばＮＦ３ガス及びＮＨ３ガスを添加したＡｒガス（プラズマ励起用のガスとしてはＡｒガスが多用されるが、その他の希ガスまたはそれらの混合ガスでもよい）を励起させてプラズマを生成し、このプラズマをチャンバ５４内へ導入して自然酸化膜を還元反応により除去することもできる。
【０１２２】
次に、搬送用ロボット６１によって半導体ウエハＳＷを加熱処理用のチャンバ５５からバリア・メタル成膜用のチャンバ５６へ搬送室５１を介して真空搬送し、チャンバ５６に備わるステージ６６上に載せる。通常、静電チャックにより、ステージ６６上に吸着される。
【０１２３】
バリア・メタル膜２１は、上記チャンバ５６において、主に、以下に説明するＰＥＣＶＤ法により半導体ウエハＳＷの主面上へ成膜される。ここでは、バリア・メタル膜２１の代表的な成膜方法について説明するが、バリア・メタル膜２１の成膜方法は、これらに限定されるものではなく、種々変更することは可能である。
【０１２４】
すなわち、本実施の形態では、チタン膜成膜後に、その上面を窒化することにより、下層のチタン膜、上層の窒化チタン膜等から構成されたバリア・メタル膜を形成する方法を示したが、たとえば、チタン膜成膜後に、更に、その上に窒化チタン膜を成膜してもよい。この窒化チタン膜成膜技術としては、たとえば反応性ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等がある。
【０１２５】
バリア・メタル膜２１の代表的な成膜方法およびその前処理（図１９のコンタクト・ホール埋め込み工程１００の前半）について、図１９を参照しつつ、図１１および図１２を用いて説明する。
【０１２６】
まず、図１９のチタン成膜前還元熱処理１０１を開始する。図１１に示すように、ヒータにより所定の温度、例えば４５０℃に加熱されたステージ６６上に半導体ウエハＳＷをそのデバイス面１ｄを上に向けて載置する。このステージ６６は、特に断らない限り、常に所定の温度、例えば４５０℃に加熱されている。排気機構により、チャンバ５６内を排気口６５を介して所定の圧力、例えば６６７Ｐａとなるよう、チャンバ内へアンモニア・ガス、Ａｒガス及びＨ２ガスを導入する。アンモニア・ガスの流量は、例えば５００ｓｃｃｍ、Ａｒガスの流量は、例えば８００ｓｃｃｍ、Ｈ２ガスの流量は、例えば４０００ｓｃｃｍである。熱処理時間は、たとえば、１５秒程度である。好適な範囲としては、たとえば、５秒から３０秒程度を例示することができる。このとき、プラズマはオフ状態である。この熱処理により、上記チャンバ５４、５５におけるドライ・クリーニング処理及び熱処理では除去することができずに残存した、ニッケル・シリサイド膜１４の上面の酸化シリコン膜（自然酸化膜等）が効率的に除去される。なお、図１９のチタン・プラズマ窒化処理１０６が完了するまで、ステージ温度、Ｈ２ガスの流量、Ａｒガスの流量、処理中の真空度（ガス置換中は変化することがある）等は、基本的に前記のままである。なお、ウエハ・ステージ６６の設定温度の上限は、不所望なダイ・シリサイドの生成防止等の観点から、摂氏６００度程度と考えられる。また、同下限は、ニッケル、チタン等の触媒作用が十分に起きる必要を考慮して、摂氏３００度程度と考えられる。従って、同一ステージ上で実施する処理は効率上同一温度で実施する方が有利であることを考慮すると、好適な範囲としては、摂氏３５０度から５５０度程度の範囲を例示することができる。
【０１２７】
このチタン成膜前還元熱処理１０１の気相雰囲気（第１の非プラズマ還元性気相雰囲気）は、非プラズマ性雰囲気が好適である。なお、リモート・プラズマによる励起ガス雰囲気は非プラズマ性雰囲気ではない。非プラズマ性雰囲気とするのは、プラズマ性雰囲気では、ニッケル・シリサイド膜１４に対する窒化が先行して却って電気抵抗を上昇させる恐れがあるからである。また、この還元性気相雰囲気は、窒素水素間結合（窒素と水素の間の結合）を有する還元性ガス種を主要なガス成分の一つとして含むことが好適である。具体的には、アンモニア、ヒドラジン（蒸気）等または、これらの混合ガス等を例示することができる。ただし、扱いやすい点からアンモニアが最も好適である。ここで、窒素水素間結合を有するガス種を主要なガス成分の一つとして含ませるのは、シリサイド中のニッケル等の触媒作用によって、活性水素を発生しやすくするためである。なお、還元性気相雰囲気は、通常、プラズマを立てやすくするためのアルゴンなどの不活性ガスおよび、キャリア・ガス（同時に還元ガス）等としての水素ガス（通常組成中の最大成分）等を主要な構成要素として含んである。また、還元性気相雰囲気には、窒素等の反応性の弱いその他のガスを添加してもよい。しかし、通常の条件では、反応性の強い酸素ガスやハロゲン・ガス、並びに、有機系ガス等は、添加ガスとしては好適ではない。以上のことは、後に述べる図１９のチタン成膜後還元熱処理１０５（第２の非プラズマ還元性気相雰囲気）の気相雰囲気（非プラズマ還元性気相雰囲気）についても、そのまま当てはまる。
【０１２８】
熱処理が完了すると、アンモニア・ガスのみが停止され（ウエハの位置・状態・真空度・ステージ温度・その他のガス流、プラズマのオン・オフ等はチタン成膜前還元熱処理１０１と同じ）、処理室５６内のガス置換が行われる。ガス置換が完了すると、図１９の下地チタン膜形成処理１０２を開始する。他の条件はそのままで、チタン・ソース・ガスであるＴｉＣｌ４ガスの処理室５６への供給が開始される。すなわち、ＴｉＣｌ４ガスをチャンバ５６内へ導入してニッケル・シリサイド層１４の表面に選択的に熱反応によるチタン膜（以下、熱反応Ｔｉ膜と記す）２１ａを形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍ、熱処理時間は、例えば３０秒程度である。好適な範囲としては、たとえば５から４０秒程度を例示することができる。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下である。ここで、熱反応Ｔｉ膜２１ａはコンタクト・ホールＣ１の底面、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底部に露出したニッケル・シリサイド層１４の表面のみに形成され、コンタクト・ホールＣ１の側面、第１及び第２配線溝ＨＭ１，ＨＭ２の側壁、ならびに酸化シリコン膜１７の上面には形成されない。但し、第１及び第２配線溝ＨＭ１，ＨＭ２の底面であっても、ニッケル・シリサイド層１４の表面に酸化膜が存在するときは、第１及び第２配線溝ＨＭ１，ＨＭ２の底面には熱反応Ｔｉ膜２１ａは形成されない。
【０１２９】
下地チタン膜形成処理１０２が完了すると、そのままの状態で、図１１の高周波電源６３がオン状態となり、処理室５６内にプラズマが生成し、図１９の主チタンＣＶＤ膜形成処理１０３の開始となる。すなわち、高周波電力を印加してチャンバ内にプラズマを生成することにより、熱反応Ｔｉ膜２１ａ上にチタン膜（以下、プラズマ反応Ｔｉ膜と記す）２１ｂを形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍ、高周波電力は、例えば４５０ｋＨｚ、８００Ｗ、成膜時間は、例えば２５秒である。プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば３から７ｎｍである。
【０１３０】
主チタンＣＶＤ膜形成処理１０３が完了すると、ＴｉＣｌ４ガスのみの供給が止められ、そのままの状態で図１９のハロゲン除去プラズマ処理１０４（水素プラズマ処理）の開始となる。すなわち、チャンバ５６内へのＴｉＣｌ４ガスの導入のみを止めて、Ｈ２ガスによるプラズマ反応Ｔｉ膜２１ｂのプラズマ処理を行い、プラズマ反応Ｔｉ膜２１ｂの塩素濃度を低減し、さらに第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケル・シリサイド層１４との間に残存する酸化膜を還元する（第１及び第２配線溝ＨＭ１，ＨＭ２の底部に酸化膜が存在するときは、熱反応Ｔｉ膜２１ａは形成されない）。水素プラズマ・プラズマ処理時間は、たとえば５秒程度である。この水素プラズマ・プラズマ処理時間の好適な範囲としては、例えば５から３０秒を例示することができる。
【０１３１】
図１９の水素プラズマ処理１０４が完了すると、プラズマはオフ状態とされ、ガス置換が行われる。ガス置換が完了すると、アンモニア・ガスの供給が開始され（第２の非プラズマ還元性気相雰囲気）、図１９のチタン成膜後還元熱処理１０５（第２の非プラズマ還元性気相雰囲気）が開始される。すなわち、ＮＨ３ガスをチャンバ内へ導入してプラズマ反応Ｔｉ膜２１ｂの表面を熱反応により窒化し、第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケル・シリサイド層１４との間に残存する酸化膜を還元する。ＮＨ３ガスの流量は、例えば５００ｓｃｃｍであり、熱処理時間は、例えば１０秒程度である。この熱処理時間の好適な範囲としては、５から９０秒である。なお、この工程は、チタン成膜前還元熱処理１０１を実施する場合、必須ではないが、実施すると、コンタクト抵抗等の低減に更なる効果が期待できる。
【０１３２】
図１９のチタン成膜後還元熱処理１０５が完了すると、そのままの状態で、プラズマ高周波電源６３がオン状態となり、図１９のチタン・プラズマ窒化処理１０６の開始となる。すなわち、高周波電力を印加してプラズマを生成することにより、プラズマ反応Ｔｉ膜２１ｂの表面に化学量論的組成よりも窒素の量が僅かに多い窒化チタン膜（以下、窒素リッチＴｉＮ膜と記す）２１ｃ、例えばＴｉ１Ｎ１．１膜を形成し、さらに第１及び第２配線溝ＨＭ１，ＨＭ２の底部のプラズマ反応Ｔｉ膜２１ｂとニッケル・シリサイド層１４との間に残存する酸化膜を還元する。高周波電力は、例えば４５０ｋＨｚ，８００Ｗ、窒化処理時間は、例えば２５秒程度である。この窒化処理時間の好適な範囲としては、例えば１０から９０秒程度を例示することができる。なお、この雰囲気は、ここに上げたような水素、アルゴン（不活性ガス）、アンモニア等を主要な構成要素とする還元性プラズマ雰囲気（リモート・プラズマ雰囲気でもよい）に限らず、水素原子および窒素原子を主要な構成要素として含む還元性のガス雰囲気であればよい。しかし、プロセスの安定性等の観点から、アンモニアやヒドラジン等の窒素水素間結合を有するガス種を主要な成分として含むことが好適である。
【０１３３】
図１９のチタン・プラズマ窒化処理１０６が完了すると、高周波電圧の印加が止められ、他はそのままの状態（第３の非プラズマ還元性気相雰囲気）で、図１９のチタン窒化後還元熱処理１０７に移行する。このチタン窒化後還元熱処理時間は、たとえば、６０秒程度である。好適な範囲としては、１０秒から９０秒程度を例示することができる。このチタン窒化後還元熱処理１０７の雰囲気については、前述のチタン成膜前還元熱処理１０１とチタン成膜後還元熱処理１０５とまったく同一のことが言える。なお、この工程は、チタン成膜前還元熱処理１０１を実施する場合、必須ではないが、実施すると、コンタクト抵抗等の低減に更なる効果が期待できる。チタン成膜後還元熱処理１０５の寄与と比較すると、同一時間であれば、若干、チタン成膜後還元熱処理１０５の方が、改善効果が大きい。ただし、チタン成膜前還元熱処理１０１およびチタン成膜後還元熱処理１０５とともに、この処理を実行すると、特にコンタクト抵抗等の低減効果が大きい。また、チタン窒化後還元熱処理１０７は、チタン・ナイトライド膜を通して、処理を行うため、ニッケル・シリサイド等の窒化による抵抗上昇等の不所望な副作用もないというメリットを有する。従って、比較的長時間実施することができる。
【０１３４】
図１９のチタン窒化後還元熱処理１０７が完了すると、さらにＮＨ３ガスのチャンバ５６内への導入も止められ、チャンバ５６からＮＨ３ガスが排気される。アルゴンおよび水素雰囲気へのガス置換が完了すると、図１９の下地タングステン膜形成１０９および主タングステンＣＶＤ膜形成１０９のため、ウエハＳＷは、図１０に示すように、真空搬送ロボット６１により、真空搬送室５１を経由して、チタンＣＶＤチャンバ５６からタングステンＣＶＤチャンバ５７へ移送される。
【０１３５】
上記の成膜方法により、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂ／窒素リッチＴｉＮ膜２１ｃにより構成されるバリア・メタル膜２１が形成される。熱反応Ｔｉ膜２１ａの厚さは、例えば１ｎｍ以下、プラズマ反応Ｔｉ膜２１ｂの厚さは、例えば１から３ｎｍ、窒素リッチＴｉＮ膜２１ｃの厚さは、例えば１から３ｎｍである。
【０１３６】
熱反応Ｔｉ膜２１ａは、ニッケル・シリサイド層１４との低い接触抵抗を得ることができる。これは、（１）ニッケル・シリサイド層１４と熱反応Ｔｉ膜２１ａとの界面に（Ｎｉ１Ｔｉ１−ｘ）Ｓｉが生成される、（２）ニッケル・シリサイドが触媒となり熱分解反応によって純粋なチタンが生成されるので、プラズマ反応Ｔｉ膜２１ｂよりも膜中に含まれる不純物濃度が少ない、（３）ドライ・クリーニング処理で残留する超微量のフッ素によって塩化チタンが還元される等が原因と考えられる。また、窒素リッチＴｉＮ膜２１ｃは、プラグの構成原子が拡散するのを抑制または防止するバリア膜として有効である。また、図１９のプラズマ処理１０４によりプラズマ反応Ｔｉ膜２１ｂの塩素等の不純物濃度が低減する。また、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂを形成した後に、Ｈ２ガスを用いたプラズマ処理を施し、さらに、プラズマ反応Ｔｉ膜２１ｂの表面をＮＨ３ガスを用いた熱窒化処理及びＮＨ３ガスを用いたプラズマ処理を施すことにより、アンモニア分子、水素分子、または水素原子等がプラズマ反応Ｔｉ膜２１ｂを通過して、第１及び第２配線溝ＨＭ１，ＨＭ２の底部においてプラズマ反応Ｔｉ膜２１ｂとニッケル・シリサイド層１４との間に残存する酸化膜を還元することができる。
【０１３７】
以上のように、塩素等の不純物濃度の低いバリア・メタル膜２１を形成することができるので、ニッケル・シリサイド層１４の抵抗が低減し、さらにバリア・メタル膜２１の剥がれやマイクロ・クラック等を防止することができる。また、第１及び第２配線溝ＨＭ１，ＨＭ２の底部におけるプラズマ反応Ｔｉ膜２１ｂとニッケル・シリサイド層１４との間に残存する酸化膜を還元することができる。
【０１３８】
次に、図１３に示すように、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部を含むバリア・メタル膜２１上に金属膜、例えばタングステン膜２２をＣＶＤ法により堆積する。タングステン膜２２の成膜では、まず、バリア・メタル膜２１上にタングステンの核膜（以下、タングステン核膜と記す）２２ａを形成し、その後、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部を埋め込むタングステン膜（以下、ブランケット・タングステン膜と記す）２２ｂを堆積する。本実施の形態では、上記タングステン核膜２２ａを、例えば厚さ０．０１μｍ（１０ｎｍ）以下の多層構造とした。このタングステン核膜２２ａは、バリア・メタル膜２１の最上層に位置する窒素リッチＴｉＮ膜２１ｃとの密着性が良く、また、タングステン膜の成膜ガスであるＷＦ６ガスに含まれるフッ素がバリア・メタル膜２１へ侵入するのを抑制または防止する機能を有するので、バリア・メタル膜２１のフッ素による腐食（例えばプラズマ反応Ｔｉ膜２１ｂのふくれやはがれ等）を防ぐことができる。
【０１３９】
このタングステン層の成膜方法は、例えば以下のように行われる。
【０１４０】
まず、図１９の下地タングステン膜形成１０９を実行する。すなわち、ＷＦ６ガス（たとえば５０ｓｃｃｍ程度）、ＳｉＨ４ガス（たとえば４０ｓｃｃｍ程度）及びＨ２ガス（たとえば９００ｓｃｃｍ程度）をそれぞれ所定の流量でチャンバ５７（図１０）内へ導入して、バリア・メタル膜２１の表面に所定の厚さのタングステン核膜２２ａを形成する。チャンバ５７内の圧力は、例えば２６６７Ｐａ、半導体ウエハの温度は、例えば３９０℃とする。また、この処理時間を制御することにより、所望する厚さのタングステン核膜２２ａが形成される。タングステン核膜２２ａの厚さは、例えば７ｎｍである。この場合、処理時間は数秒程度である。ＷＦ６ガスとＳｉＨ４ガスとを同時にチャンバ内へ導入することにより、成膜と同時にフッ素を除去することができるので、フッ素の含有量の少ないタングステン核膜２２ａを形成することができる。
【０１４１】
図１９の下地タングステン膜形成１０９が完了すると、次に、図１９の主タングステンＣＶＤ膜形成１０９を開始する。すなわち、Ｈ２ガスを所定の流量（たとえば２２００ｓｃｃｍ程度）でチャンバ５７（図１０）内へ導入した後、ＷＦ６ガスを所定の流量、例えば２５０ｓｃｃｍでチャンバ５７内へ導入して、タングステン核膜２２ａ上にＨ２還元によるブランケット・タングステン膜２２ｂを形成する。チャンバ５７内の圧力は、例えば１０６６６Ｐａ、半導体ウエハの温度は４００℃以下、例えば３９０℃とする。また、処理時間を制御することにより、所望する厚さのブランケット・タングステン膜２２ｂが形成される。ブランケット・タングステン膜２２ｂの厚さは、例えば０．１９３μｍ（１９３ｎｍ）である。この場合、成膜時間は３５秒から４０秒程度である。
【０１４２】
上記ＳｉＨ４還元による核付けを採用した成膜方法により、フッ素の含有量の少ないタングステン核膜２２ａ及びブランケット・タングステン膜２２ｂからなるタングステン膜２２が形成される。ブランケット・タングステン膜２２ｂの成膜温度は、例えば３９０℃であり、４００℃以下の比較的低温でタングステン膜２２を成膜することにより、ブランケット・タングステン膜２２ｂの成膜時におけるＷＦ６ガスに含まれるフッ素の侵入を抑制することができる。これにより、ＷＦ６ガスに含まれるフッ素のバリア・メタル膜２１への侵入を抑制または防止することができるので、バリア・メタル膜２１のフッ素による腐食を防ぐことができる。
【０１４３】
図１４（ａ）は、図１３に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図１４（ｂ）は、図１３に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【０１４４】
次に、図１４に示すように、酸化シリコン膜１７の表面が露出するまでエッチバックもしくはＣＭＰを施して、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の外部のチタン膜、窒化チタン膜及びタングステン膜を除去することにより、コンタクト・ホールＣ１の内部に、タングステン膜２２を主導電材料とするプラグＰ１を形成し、第１及び第２配線溝ＨＭ１，ＨＭ２の内部に局所配線２３ａ（図１５参照），２３ｂを形成する。
【０１４５】
一方の局所配線２３ａは、負荷用ＭＩＳＦＥＴ（Ｌｄ１）のドレイン、転送用ＭＩＳＦＥＴ（Ｔｒ１）のソース、及びＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ２）と駆動用ＭＩＳＦＥＴ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２に接続されている。また、他方の局所配線２３ｂは、負荷用ＭＩＳＦＥＴ（Ｌｄ２）のドレイン、転送用ＭＩＳＦＥＴ（Ｔｒ２）のソース、及びＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳＦＥＴ（Ｌｄ１）と駆動用ＭＩＳＦＥＴ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１に接続されている。
【０１４６】
前述したコンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部にプラグＰ１を形成する工程では、プラグＰ１の主導電材料をタングステン膜２２とし、バリア・メタル膜２１をチタン膜２１ａ，２１ｂ上に窒化チタン膜２１ｃを形成した積層膜としたが、これに限定されるものではなく、種々変更することは可能である。例えばバリア・メタル膜２１を前述したチタン膜２１ａ，２１ｂ上に窒化チタン膜２１ｃを形成した積層膜とし、プラグの主導電材料を銅膜とすることもできる。この場合、まず、前述した製造方法と同様にしてバリア・メタル膜２１を成膜し、その後、ＣＶＤ法またはスパッタリング法によりバリア・メタル膜２１上にシード層、例えば銅またはルテニウムのシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成することによって、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に銅めっき膜を埋め込む。
【０１４７】
バリア・メタル膜２１の成膜及び上記シード層の成膜には、前述した成膜装置５０を用いる。前述したように、成膜装置５０の搬送室５１には４つのチャンバが備わっており、プラグＰ１の主導電材料をタングステン膜２２とする場合は、チャンバ５４をドライ・クリーニング処置用チャンバ、チャンバ５５を加熱処理用チャンバ、チャンバ５６をバリア・メタル成膜用チャンバ、チャンバ５７をタングステンＣＶＤチャンバとして使用する。プラグＰ１の主導電材料を銅膜とする場合は、チャンバ５４をドライ・クリーニング処理用チャンバ、チャンバ５５を加熱処理用チャンバ、チャンバ５６をバリア・メタル成膜用チャンバ、チャンバ５７をシード層成膜用チャンバとして使用する。これにより、バリア・メタル膜２１の表面が大気にさらされて汚染されることなくバリア・メタル膜２１上に連続してシード層が成膜されるので、均一にシード層を形成することができる。その後、電解めっき法によりコンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に銅膜が埋め込まれるが、均一にシード層が形成されているので、ほぼ完全に銅膜が埋め込まれて、プラグＰ１の良好な導通を得ることができる。
【０１４８】
３．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ・プロセスのバック・エンド部および対象デバイスの一例であるＣＭＩＳ ＳＲＡＭ等の説明（主に図１５から図１８）
この後、上層の配線、例えば第０、第１及び第２層配線が形成される。引き続き、これら配線の形成工程について説明する。
【０１４９】
図１５は、図１４に続く製造工程における図２と同じ箇所の要部平面図、図１６（ａ）は、図１４に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図１６（ｂ）は、図１４に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【０１５０】
まず、局所配線２３ａ，２３ｂ、プラグＰ１上にスパッタリング法により、例えば厚さ０.１μｍ（１００ｎｍ）程度のタングステン膜を堆積する。続いて、パターニングすることによって第０層配線Ｍ０を形成する。
【０１５１】
次に、局所配線２３ａ，２３ｂ、第０層配線Ｍ０及び酸化シリコン膜１７上に、ＣＶＤ法により酸化シリコン膜２４を堆積する。続いて、第０層配線Ｍ０上の酸化シリコン膜２４をエッチングにより除去することによりビア・ホールＣ２を形成する。
【０１５２】
次に、ビア・ホールＣ２の内部を含む酸化シリコン膜２４上にバリア・メタル膜２５を形成する。バリア・メタル膜２５は、例えば窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。バリア・メタル膜２５を形成する前には前述したドライ・クリーニング処理が行われるが、このドライ・クリーニング処理においてもその後、前述した１００から１５０℃の温度での加熱と１５０℃よりも高い温度での加熱とを半導体ウエハに対して行い、ビア・ホールＣ２の底面及び側壁に生成した生成物の除去を行ってもよい。これにより、バリア・メタル膜２５と第０層配線Ｍ０との接触抵抗のばらつきを低減することができ、また、酸化シリコン膜２４からのバリア・メタル膜２５の剥がれを防止することができる。
【０１５３】
次に、ＣＶＤ法またはスパッタリング法によりバリア・メタル膜２５上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜によりビア・ホールＣ２の内部を埋め込む。続いてビア・ホールＣ２以外の領域の銅めっき膜、シード層及びバリア・メタル膜２５をＣＭＰ法により除去して、銅膜を主導電材料とするプラグＰ２を形成する。なお、図１５の平面図においては、ゲート電極Ｇ及び活性領域Ａｎ１等の表示を省略している。
【０１５４】
次に、酸化シリコン膜２４及びプラグＰ２上に第１層配線（図１５中、網掛けのハッチングで示す）Ｍ１を形成する。まず、スパッタリング法により、例えば厚さ０.０１μｍ（１０ｎｍ）程度のチタン膜及び厚さ０.０５μｍ（５０ｎｍ）程度の窒化チタン膜を順次堆積する。続いて、ＣＶＤ法によりタングステン膜を堆積し、パターニングすることによって第１層配線Ｍ１を形成する。第１層配線Ｍ１のうち、プラグＰ１，Ｐ２を介して転送用ＭＩＳＦＥＴ（Ｔｒ１，Ｔｒ２）のゲート電極Ｇを接続する第１層配線Ｍ１はワード線ＷＬとなる。
【０１５５】
図１７は、図１５、１６に続く製造工程における図２と同じ箇所の要部平面図、図１８（ａ）は、図１５、１６に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図１８（ｂ）は、図１５、１６に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。
【０１５６】
第１層配線Ｍ１及び酸化シリコン膜２４上に酸化シリコン膜２６をＣＶＤ法により堆積した後、第１層配線Ｍ１上の酸化シリコン膜２６をエッチングにより除去することによりビア・ホールＣ３を形成する。
【０１５７】
次に、酸化シリコン膜２６上に第２層配線（図１７中、網掛けのハッチングで示す）Ｍ２を形成する。まず、スパッタリング法により、例えば厚さ０.０１μｍ（１０ｎｍ）程度のチタン膜及び厚さ０.０５μｍ（５０ｎｍ）程度の窒化チタン膜を順次堆積する。続いて、ＣＶＤ法によりタングステン膜を堆積し、パターニングすることによって第２層配線Ｍ２を形成する。第２層配線Ｍ２を介して駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）のソースに基準電位Ｖｓｓが供給される。また、第２層配線Ｍ２を介して負荷用ＭＩＳＦＥＴ（Ｌｄ１，Ｌｄ２）のソースに電源電位Ｖｃｃが供給される。また、駆動用ＭＩＳＦＥＴ（Ｄｒ１，Ｄｒ２）の一端と接続された第２層配線Ｍ２はデ−タ線ＤＬ，／ＤＬとなる。
【０１５８】
以上の工程により、図１を用いて説明したＳＲＡＭのメモリセルＭＣ及び周辺回路が、ほぼ完成する。
【０１５９】
４．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハプロセスの主要部に関する考察およびデータ等の説明（主に図２０から図２３）
このように、本実施の形態によれば、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部にバリア・メタル膜２１を形成する前に行うドライ・クリーニング処置（図１０でのチャンバ５４での処理）により、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底面及び側面に化学量論的組成から僅かにずれた生成物が残留するが、この生成物はドライ・クリーニング処理の後に行う１５０℃よりも高い温度の熱処理により除去されるので、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の底面におけるニッケル・シリサイド層１４とバリア・メタル膜２１との接触抵抗のばらつきを低減することができ、またコンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の側面におけるバリア・メタル膜２１の剥がれを防ぐことができる。
【０１６０】
さらに、バリア・メタル膜２１のニッケル・シリサイド層１４と接する最下層に、塩素等の不純物濃度の低い熱反応Ｔｉ膜２１ａを形成すること、及びＨ２ガスを用いたプラズマ処理によりバリア・メタル膜２１に含まれる塩素等の不純物濃度が低減できることから、ニッケル・シリサイド層１４との接触抵抗が低く、はがれやマイクロ・クラック等の不良のないバリア・メタル膜２１を得ることができる。また、バリア・メタル膜２１のプラグと接する最上層に、窒素リッチＴｉＮ膜２１ｃを形成することにより、プラグの構成原子が拡散するのを抑制または防止することができる。
【０１６１】
さらに、ニッケル・シリサイド層１４の表面に酸化膜が成長し、この酸化膜が、ドライ・クリーニング処理及び熱処理（図１０でのチャンバ５４、５５での処理）では除去することができずに残存することがある。しかし、熱反応Ｔｉ膜２１ａ／プラズマ反応Ｔｉ膜２１ｂを形成した後に、Ｈ２ガスを用いたプラズマ処理を施し、さらに、プラズマ反応Ｔｉ膜２１ｂの表面をＮＨ３ガスを用いた熱窒化処理及びＮＨ３ガスを用いたプラズマ処理を施す。このことにより、Ｈ原子がプラズマ反応Ｔｉ膜２１ｂを通過して、第１及び第２配線溝ＨＭ１，ＨＭ２の底面におけるプラズマ反応Ｔｉ膜２１ｂとニッケル・シリサイド層１４との間に残存する酸化膜を還元することができて、プラグＰ１とニッケル・シリサイド層１４との良好な導通を得ることができる。なお、チタン成膜前還元熱処理１０１（図１９）を実施する場合、その後の各種の還元処理（ハロゲン除去プラズマ処理１０４、チタン成膜後還元熱処理１０５、チタン・プラズマ窒化処理１０６）は、ニッケル・シリサイド層１４の表面（チタン成膜後についてはチタン膜中の酸化物を含む）の酸化膜を除去する目的に関しては、必須ではない。しかし、これらのポスト還元処理のいずれか一つ、または複数、あるいは全部を実施すると、コンタクト抵抗等の更なる低減に有効である。
【０１６２】
図２１に、本発明を実施した場合（比較のための各種条件の処理を含む）のプラグとニッケル・シリサイド層との接触抵抗を示す。接触抵抗の測定には、長辺径２００ｎｍ、短辺径９０ｎｍの配線溝に埋め込まれたプラグとニッケル・シリサイド層との連結個数が７２００個のチェーン構造パターンを用いた。図２１にプリ・ソーク（Ｐｒｅ−Ｓｏａｋ）として示すように、ＮＨ３ガスを用いた熱処理等を施すことにより、プラグとニッケル・シリサイド層との接触抵抗は低減する。
【０１６３】
更に、図２０に、本発明を実施した場合の４端子法を用いて測定したプラグ抵抗、すなわち、ケルビン（Ｋｅｌｖｉｎ）抵抗の分布を示す。ケルビン抵抗の測定には、径が８０ｎｍ程度のほぼ円形のコンタクト・ホールに埋め込まれたプラグとニッケル・シリサイド層との連結個数が1個の構造パターンを用いた。なお、ケルビン抵抗は、ホール径に依存しており、径が８０ｎｍ程度では、２０から３０オーム/コンタクト程度であるが、径が６０ｎｍ程度になると、３０から４０オーム/コンタクト程度となる。更に、径が４０ｎｍ程度になると、６０から７０オーム/コンタクト程度となる。
【０１６４】
図２０および図２１における各サンプル（サンプルについては、括弧で囲むことで当該処理と区別する）の処理条件を以下にまとめる。４条件とも、セクション２で説明した条件に準じて処理されている。すなわち、基本的に、図１９の下地チタン膜形成１０２、主チタンＣＶＤ膜形成１０３、ハロゲン除去プラズマ処理１０４、チタン成膜後還元熱処理１０５、チタン・プラズマ窒化処理１０６が同一条件で処理されている。なお、チタン窒化後還元熱処理１０７は、されていない。ただし、「長時間ポスト・プラズマ」のみは、ポスト・プラズマ窒化処理時間（チタン・プラズマ窒化処理１０６）が６０秒と長めになっている。チタン成膜前還元熱処理１０１は、「プリ・ソーク」のみに施されている。また、「ポスト・ソーク」についてのみ、ポスト・ソーク処理（チタン成膜後還元熱処理１０５）が施されているが、プリ・ソーク処理がないので、時間は前記実施の形態よりも長めに設定（６０秒程度）されている。
【０１６５】
図２０および図２１のデータから以下のことが読み取れる。
（１）図２０の「長時間ポスト・プラズマ」のデータより、長時間ポスト・プラズマ窒化処理は、ケルビン抵抗を上昇させる。界面の窒化による電気抵抗の上昇と考えられる。このことは、程度は小さいが、図２１からも読み取れる。
（２）「短時間ポスト・プラズマ」のデータで、１．５σ以上で非導通となっている。これは、ニッケル。シリサイド膜の上面近傍における酸化シリコン膜の除去が十分に行われていないことを示す。
（３）従って、コンタクト部分の抵抗低減のためには、プリ・ソーク処理が最も有効であり、これに加えて、ポスト・ソーク処理およびポスト・プラズマ窒化処理が有効である。
【０１６６】
さらに、プラグを構成するタングステン膜２２のバリア・メタル膜２１と接する層に、ＳｉＨ４還元反応またはＢ２Ｈ６還元反応により多層構造のタングステン核膜２２ａを形成することにより、タングステン膜２２と窒素リッチＴｉＮ膜２１ｃとの良好な密着性を得ることができる。また、タングステン核膜２２ａがＷＦ６ガスに含まれるフッ素の侵入を抑制する機能を有すること、及びＨ２還元によるブランケット・タングステン膜２２ｂの形成の採用により、４００℃以下の比較的低温でタングステン膜２２を形成することができることから、ＷＦ６ガスに含まれるフッ素のバリア・メタル膜２１への侵入を抑制または防止することができて、フッ素によるバリア・メタル膜２１の腐食を防ぐことができる。
【０１６７】
さらに、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に埋め込まれる導電部材として銅からなるプラグを用いる場合は、成膜装置５０に、ドライ・クリーニング処置用チャンバ（チャンバ５４）、加熱処理用チャンバ（チャンバ５５）、バリア・メタル成膜用チャンバ（チャンバ５６）及びシード層成膜用チャンバ（チャンバ５７）を備えることにより、大気にさらすことなくバリア・メタル膜２１上に連続してシード層を成膜することができるので、均一にシード層が形成されて、コンタクト・ホールＣ１、ならびに第１及び第２配線溝ＨＭ１，ＨＭ２の内部に電解めっき法によりほぼ完全に銅膜を埋め込むことが可能となり、プラグＰ１の良好な導通を得ることができる。
【０１６８】
次に、還元処理（チタン成膜前還元熱処理１０１（図１９））によるニッケル・シリサイド膜上面等の自然酸化膜の除去メカニズムについて、考察する。図２２は、ニッケル・シリサイド膜上面の自然酸化膜中におけるニッケル酸化物の存在を検証するためのＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）、すなわち、Ｘ線光電子分光分析による分光データ・プロット図である。一方、図２３は、ニッケル・シリサイド膜上面の自然酸化膜中におけるシリコン酸化物の存在形態を検証するためのＸ線光電子分光分析による分光データ・プロット図である。
【０１６９】
まず、図２２に示すように、ニッケル・シリサイド膜上面から全くニッケル酸化物に関する信号が出ていないことがわかる。従って、自然酸化膜は、シリコン酸化物であることが推測できる。更に、図２３に示すように、左側の二酸化シリコンの位置に、ブロードな低いピークが現れており、通常の二酸化シリコン膜に見られるような、鋭いピークがないことがわかる。これより、自然酸化膜は、化学量論的なＳｉＯ２ではなく、非化学量論的な酸化シリコン膜（ＳｉＯｘと書くべきもの）であることが推測される。これは、この自然酸化膜が摂氏６００度以上の熱処理にさらされていないことと関係している。
【０１７０】
通常の非プラズマ雰囲気では、アンモニア・ガス（またはヒドラジン蒸気）に化学量論的な二酸化シリコン部材を除去する能力はないが、自然酸化膜が非化学量論的な酸化シリコン膜であれば、除去できる可能性がある。また、ニッケル・シリサイド中のニッケル、バリア・メタル中のチタン等の高融点金属の触媒作用も寄与して、更に、除去能力を上げている可能性がある。アンモニア・ガス等における窒素水素間結合は、通常の有機物（炭化水素）などの炭素水素間結合に比べて結合が弱いので、水素をリリースしやすいと考えられる。先に説明したように、アンモニア・ガス等を主要な成分として含む非プラズマ雰囲気中で、チタン膜成膜前にニッケル系メタル・シリサイド膜上面を還元熱処理すると、プラズマによるチャージ・アップ・ダメージや窒化による抵抗増大を回避しながら、有効に自然酸化膜の除去が可能となる。
【０１７１】
更に、チタン成膜後、チタン窒化後等にアンモニア・ガス等を主要な成分として含む非プラズマ雰囲気中で、還元熱処理を実行すると、ニッケル系メタル・シリサイド膜上面（チタン成膜前の還元処理時に残存したもの、または、その後に生成したもの）およびチタン膜中の含有酸素成分を除去して、一層安定した低抵抗のコンタクト構造を形成することができる。
【０１７２】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１７３】
例えば、前記実施の形態では、汎用ＳＲＡＭに例をとり具体的に説明したが、本願発明はそれに限定されるものではなく、埋め込み型（Ｅｍｂｅｄｄｅｄ）ＳＲＡＭや一般のＳＯＣデバイス等にも適用できることは言うまでもない。
【０１７４】
また、前記実施の形態では、特にコンタクト抵抗不良が発生しやすいシェアード・コンタクト部分を中心に説明したが、本願発明はそれに限定されるものではなく、セクション4でも説明したように、微細化により、通常の平面形状がほぼ円形のコンタクト・ホールに対しても適用して効果があることは言うまでもない。
【０１７５】
更に、前記実施の形態では、バック・エンド・プロセスについては、銅系ダマシン・プロセスを中心に具体的に説明したが、本願発明はそれに限定されるものではなく、アルミニウム系通常多層配線（非埋め込み配線すなわちサブトラクティブ配線）プロセスを使用したものにも適用できることは言うまでもない。
【符号の説明】
【０１７６】
１ 半導体基板（またはウエハ）
１ａ 基板（またはウエハの基板部）
１ｂ エピタキシャル層
１ｄ 半導体基板（またはウエハ）のデバイス面
１ｈ 半導体基板（またはウエハ）の裏面
２ 素子分離
４ ｐ型ウェル
５ ｎ型ウェル
６ ゲート絶縁膜
７ ｎ−型半導体領域
８ ｐ−型半導体領域
９ 酸化シリコン膜
１０ サイド・ウォール
１２ ｎ＋型半導体領域
１３ ｐ＋型半導体領域
１４ ニッケル・シリサイド層
１５ 窒化シリコン膜
１６ ＰＳＧ膜
１７ 酸化シリコン膜
２１ バリア・メタル膜
２１ａ チタン膜（熱反応Ｔｉ膜）
２１ｂ チタン膜（プラズマ反応Ｔｉ膜）
２１ｃ 窒化チタン膜（窒素リッチＴｉＮ膜）
２２ タングステン膜（プラグ・メタル層）
２２ａ タングステン核膜
２２ｂ ブランケット・タングステン膜
２３ａ，２３ｂ 局所配線
２４ 酸化シリコン膜
２５ バリア・メタル膜
２６ 酸化シリコン膜
５０ 成膜装置
５１ 搬送室
５２ ゲートバルブ
５３ ロードロック室
５４ ドライ洗浄チャンバ
５５ 洗浄後熱処理チャンバ
５６ チタンＣＶＤチャンバ
５７ タングステンＣＶＤチャンバ
５８ ウエハ搬入出室
５９ フープ
６０ ポート
６１，６２ 搬送用ロボット
６３ 高周波電源
６４ マス・フロー・コントローラ
６５ ガス排気口
６６ 下部電極
６７ 上部電極
６８ ガス導入口
１００ コンタクト・ホール埋め込み工程
１０１ チタン成膜前還元熱処理
１０２ 下地チタン膜形成
１０３ 主チタンＣＶＤ膜形成
１０４ ハロゲン除去プラズマ処理
１０５ チタン成膜後還元熱処理
１０６ チタン・プラズマ窒化処理
１０７ チタン窒化後還元熱処理
１０８ 下地タングステン膜形成
１０９ 主タングステンＣＶＤ膜形成
Ａ 記憶ノード
Ａｎ１，Ａｎ２，Ａｐ１，Ａｐ２ 活性領域
Ｂ 記憶ノード
Ｃ１ コンタクト・ホール
Ｃ２，Ｃ３ ビア・ホール
ＤＬ，／ＤＬ データ線
Ｄｒ１，Ｄｒ２ 駆動用ＭＩＳＦＥＴ
Ｇ ゲート電極
ＧＭ１，ＧＭ２ 引き出し部
ＨＭ１，ＨＭ２ 配線溝
ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ
Ｌｄ１，Ｌｄ２ 負荷用ＭＩＳＦＥＴ
Ｍ０ 第０層配線
Ｍ１ 第１層配線
Ｍ２ 第２層配線
ＭＣ メモリセル
ＱｎＬ ｎＭＩＳＦＥＴ
ＱｐＬ ｐＭＩＳＦＥＴ
Ｐ１，Ｐ２ プラグ
ＳＷ 半導体ウエハ
Ｔｒ１，Ｔｒ２ 転送用ＭＩＳＦＥＴ
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハのデバイス面上にエッチ・ストップ絶縁膜を介して、プリ・メタル絶縁膜を形成する工程；
（ｂ）前記プリ・メタル絶縁膜および前記エッチ・ストップ絶縁膜を貫通するコンタクト・ホールを開口する工程；
（ｃ）前記コンタクト・ホールの底のニッケル系メタル・シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む第１の非プラズマ還元性気相雰囲気中で、熱処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記プリ・メタル絶縁膜の上面および前記コンタクト・ホールの内面に、チタン系バリア・メタル膜を形成する工程；
（ｅ）前記プリ・メタル絶縁膜の上面および前記コンタクト・ホールの前記内面の前記チタン系バリア・メタル膜上に、プラグ・メタル層を形成する工程；
（ｆ）前記コンタクト・ホール外の前記チタン系バリア・メタル膜および前記プラグ・メタル層を除去する工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記窒素水素間結合を有するガスは、アンモニア・ガスである。
【請求項３】
前記１項の半導体集積回路装置の製造方法において、前記窒素水素間結合を有するガスは、ヒドラジン・ガスである。
【請求項４】
前記２項の半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、水素ガスを主要な成分の一つとして含む。
【請求項５】
前記２項の半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、水素ガスを最大の成分として含む。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、不活性ガスを主要な成分の一つとして含む。
【請求項７】
前記５項の半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、アルゴン・ガスを主要な成分の一つとして含む。
【請求項８】
前記７項の半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、酸素ガス、ハロゲン・ガス、および有機ガスのいずれのガスも実質的に含まない。
【請求項９】
前記２項の半導体集積回路装置の製造方法において、前記プラグ・メタル層は、タングステン系メタル層を主要な構成要素とする。
【請求項１０】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｄ）は、以下の下位工程を含む：
（ｄ１）前記工程（ｃ）の後、前記プリ・メタル絶縁膜の上面および前記コンタクト・ホールの内面に、チタン系メタル膜を形成する工程；
（ｄ２）前記チタン系メタル膜の上面に対して、プラズマ窒化処理を実行することにより、前記チタン系メタル膜の前記上面に窒化チタン膜を形成する工程。
【請求項１１】
前記１０項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ１）は、第１のＣＶＤ処理チャンバ内の第１のウエハ・ステージ上で、実行される。
【請求項１２】
前記１１項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ２）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【請求項１３】
前記１２項の半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ３）前記下位工程（ｄ１）の後であって前記下位工程（ｄ２）の前に、前記チタン系メタル膜を介して、前記ニッケル系メタル・シリサイド膜の前記上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む第２の非プラズマ還元性気相雰囲気中で、熱処理を実行する工程。
【請求項１４】
前記１３項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ３）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【請求項１５】
前記１４項の半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ４）前記下位工程（ｄ１）の後であって前記下位工程（ｄ３）の前に、前記半導体ウエハの前記デバイス面側に対して、水素ガスを主要な成分とする気相プラズマ処理を実行する工程。
【請求項１６】
前記１５項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ４）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【請求項１７】
前記１項の半導体集積回路装置の製造方法において、前記コンタクト・ホール内に形成されるコンタクト構造は、シェアード・コンタクトである。
【請求項１８】
前記１０項の半導体集積回路装置の製造方法において、前記下位工程（ｄ１）は、プラズマＣＶＤ法により、実行される。
【請求項１９】
前記１８項の半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ５）前記工程（ｃ）の後であって前記下位工程（ｄ１）の前に、プラズマを印加しない状態で、前記下位工程（ｄ１）と、ほぼ同一の処理を実行する工程。
【請求項２０】
前記１９項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ５）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハのデバイス面上にエッチ・ストップ絶縁膜を介して、プリ・メタル絶縁膜を形成する工程；
（ｂ）前記プリ・メタル絶縁膜および前記エッチ・ストップ絶縁膜を貫通するコンタクト・ホールを開口する工程；
（ｃ）前記コンタクト・ホールの底のニッケル系メタル・シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む第１の非プラズマ還元性気相雰囲気中で、熱処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記プリ・メタル絶縁膜の上面および前記コンタクト・ホールの内面に、チタン系バリア・メタル膜を形成する工程；
（ｅ）前記プリ・メタル絶縁膜の上面および前記コンタクト・ホールの前記内面の前記チタン系バリア・メタル膜上に、プラグ・メタル層を形成する工程；
（ｆ）前記コンタクト・ホール外の前記チタン系バリア・メタル膜および前記プラグ・メタル層を除去する工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記窒素水素間結合を有するガスは、アンモニア・ガスである。
【請求項３】
前記１項の半導体集積回路装置の製造方法において、前記窒素水素間結合を有するガスは、ヒドラジン・ガスである。
【請求項４】
前記２項の半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、水素ガスを主要な成分の一つとして含む。
【請求項５】
前記２項の半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、水素ガスを最大の成分として含む。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、不活性ガスを主要な成分の一つとして含む。
【請求項７】
前記５項の半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、アルゴン・ガスを主要な成分の一つとして含む。
【請求項８】
前記７項の半導体集積回路装置の製造方法において、前記第１の非プラズマ還元性気相雰囲気は、酸素ガス、ハロゲン・ガス、および有機ガスのいずれのガスも実質的に含まない。
【請求項９】
前記２項の半導体集積回路装置の製造方法において、前記プラグ・メタル層は、タングステン系メタル層を主要な構成要素とする。
【請求項１０】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｄ）は、以下の下位工程を含む：
（ｄ１）前記工程（ｃ）の後、前記プリ・メタル絶縁膜の上面および前記コンタクト・ホールの内面に、チタン系メタル膜を形成する工程；
（ｄ２）前記チタン系メタル膜の上面に対して、プラズマ窒化処理を実行することにより、前記チタン系メタル膜の前記上面に窒化チタン膜を形成する工程。
【請求項１１】
前記１０項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ１）は、第１のＣＶＤ処理チャンバ内の第１のウエハ・ステージ上で、実行される。
【請求項１２】
前記１１項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ２）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【請求項１３】
前記１２項の半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ３）前記下位工程（ｄ１）の後であって前記下位工程（ｄ２）の前に、前記チタン系メタル膜を介して、前記ニッケル系メタル・シリサイド膜の前記上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む第２の非プラズマ還元性気相雰囲気中で、熱処理を実行する工程。
【請求項１４】
前記１３項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ３）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【請求項１５】
前記１４項の半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ４）前記下位工程（ｄ１）の後であって前記下位工程（ｄ３）の前に、前記半導体ウエハの前記デバイス面側に対して、水素ガスを主要な成分とする気相プラズマ処理を実行する工程。
【請求項１６】
前記１５項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ４）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【請求項１７】
前記１項の半導体集積回路装置の製造方法において、前記コンタクト・ホール内に形成されるコンタクト構造は、シェアード・コンタクトである。
【請求項１８】
前記１０項の半導体集積回路装置の製造方法において、前記下位工程（ｄ１）は、プラズマＣＶＤ法により、実行される。
【請求項１９】
前記１８項の半導体集積回路装置の製造方法において、前記工程（ｄ）は、更に、以下の下位工程を含む：
（ｄ５）前記工程（ｃ）の後であって前記下位工程（ｄ１）の前に、プラズマを印加しない状態で、前記下位工程（ｄ１）と、ほぼ同一の処理を実行する工程。
【請求項２０】
前記１９項の半導体集積回路装置の製造方法において、前記工程（ｃ）および前記下位工程（ｄ５）は、前記第１のＣＶＤ処理チャンバ内の前記第１のウエハ・ステージ上で、実行される。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１０−２０６０５７（Ｐ２０１０−２０６０５７Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−５１６６７（Ｐ２００９−５１６６７）
【出願日】平成２１年３月５日（２００９．３．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年３月５日（２００９．３．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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