半導体装置及び半導体装置の製造方法
【課題】チップ面積及びコストを増大させることなく、熱抵抗を低減できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１００は、半導体層１ａと配線層１ｂとを有する半導体基板１と、半導体層１ａの中央部に半導体層１ａの表面から所定の深さまで形成された活性領域３と、活性領域３及び活性領域３の周辺の配線層１ｂに形成され、半導体層１ａと電気的に接続された接続用電極４と、半導体層１ａから発生する熱を放熱する放熱部とを備え、放熱部は、半導体層１ａの裏面から活性領域３の近傍まで凹状に形成された少なくとも１の第１の孔５に充填された放熱体７を有する。
【解決手段】半導体装置１００は、半導体層１ａと配線層１ｂとを有する半導体基板１と、半導体層１ａの中央部に半導体層１ａの表面から所定の深さまで形成された活性領域３と、活性領域３及び活性領域３の周辺の配線層１ｂに形成され、半導体層１ａと電気的に接続された接続用電極４と、半導体層１ａから発生する熱を放熱する放熱部とを備え、放熱部は、半導体層１ａの裏面から活性領域３の近傍まで凹状に形成された少なくとも１の第１の孔５に充填された放熱体７を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の基板や配線に電流が流れると発熱する。パワー素子では１００℃近く温度が上昇するものもある。温度が上昇すると半導体装置の特性を大きく変動させ、また、信頼性を著しく劣化させてしまう。この対策のため、従来技術では、半導体装置の上部にヒートシンクを取り付けて放熱させている。近年は、さらにヒートシンク自体の冷却性能に加えて、発熱する半導体素子からヒートシンクまでの熱抵抗を下げるための機能を施したものがある（例えば、特許文献１、２参照）。
【０００３】
特許文献１に示す半導体素子の断面図を図９に示す。図９において、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導体基板１０１は、パワー素子１０２を有し、パワー素子１０２の領域を分離する素子分離領域１０３に半導体基板１０１を貫通するように貫通孔１０４が設けられ、貫通孔１０４に熱伝導率が良く導電性を有する熱伝導体１０５を充填し、パワー素子１０２の放熱経路を確保している。
【０００４】
また、例えば、特許文献２に示すパワーＭＯＳＦＥＴの断面図を図１０に示す。図１０において、半導体基板１０１は、裏面に大面積の凹部１０６と、大面積の凹部１０６の中に小面積の凹部１０７を備えている。そして、大小二つの凹部１０６、１０７を平坦にするように金属層１０８が形成され、放熱性を備えた裏面ソース電極が形成されている。
【０００５】
パワー素子だけでなく、動作電圧の低いシステムＬＳＩ、イメージセンサなどにおいても近年の高集積化によりトランジスタ数が増大し、1チップあたりに流れる電流量が多くなってきており、素子の熱抵抗低減の要望が高まっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２５８５７８号公報
【特許文献２】特許第３０３５９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、高集積化の進んだシステムＬＳＩやイメージセンサの量産レベルの素子分離幅は、現状０．２μｍ以下と狭い。したがって、素子分離領域に素子の熱抵抗を低減させるための放熱用の貫通孔を設けるためには、素子分離領域を広げる必要があり、チップ面積を増大させるという課題を有していた。
【０００８】
また、素子を構成する基板の裏面に、大面積の凹部を設けた場合、凹部を埋め込むための金属膜厚が厚くコストが高くなるという課題を有していた。
【０００９】
そこで、本発明は、チップ面積及びコストを増大させることなく、熱抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本発明の一形態における半導体装置は、半導体層と配線層とを有する半導体基板と、前記半導体層の中央部に前記半導体層の表面から所定の深さまで形成された活性領域と、前記活性領域の周辺の前記配線層に形成され、前記半導体層と電気的に接続された接続用電極と、前記半導体層から発生する熱を放熱する放熱部とを備え、前記放熱部は、前記半導体層の裏面から前記活性領域の近傍まで凹状に形成された少なくとも１の第１の孔に充填された放熱体を有する。
【００１１】
この構成によれば、半導体層の裏面から活性領域の近傍まで第１の孔が形成され、放熱体が充填されて放熱部が形成されているので、半導体層の放熱性を良くし、熱抵抗を下げることができる。また、第１の孔の深さが活性領域に到達していないので、半導体層の特性に電気的影響を与えることはない。また、通常空きスペースとなっている、半導体層の裏面から活性領域までの間に放熱部を設けるため、レイアウトを拡大させずに放熱効果を高めることができる。また、半導体層の電気的な接続を行う端子と、放熱経路となる端子とを半導体基板の同じ面に配置することができるので、ウェハレベルパッケージとして、小型化を図りながら、二次基板への実装を容易に行うことができる。
【００１２】
ここで、前記放熱部は、前記少なくとも１の第１の孔の内壁及び前記半導体層の裏面を被覆する金属膜をさらに備えてもよい。
【００１３】
この構成によれば、孔の内壁及び前記半導体層の裏面に熱伝導率の良い金属膜を被覆することにより、放熱性をさらに高めることができる。
【００１４】
ここで、前記接続用電極は、前記半導体層の裏面から前記配線層まで前記半導体層を貫通した少なくとも１の第２の孔の内部に形成された貫通電極部を有してもよい。この構成によれば、半導体基板の裏面に外部接続用の電極を形成することができる。
【００１５】
ここで、前記少なくとも１の第１の孔の口径は、前記少なくとも１の第２の孔の口径よりも小さく形成されていてもよい。
【００１６】
この構成によれば、半導体基板の放熱経路となる第１の孔の口径を第２の孔の口径よりも小さくすることができるので、薄い膜厚で第１の孔に導体を充填することができる。
【００１７】
ここで、前記少なくとも１の第１の孔は、前記半導体層の裏面から見て正方格子状に複数配置されていてもよい。
【００１８】
ここで、前記少なくとも１の第１の孔は、前記半導体層の裏面から見て千鳥状に複数配置されていてもよい。
【００１９】
この構成によれば、半導体基板全体の反り等に対する強度を高めることができる。
【００２０】
ここで、前記放熱部は、前記半導体層の裏面に設けられ、前記放熱体に接合された放熱板をさらに備えてもよい。
【００２１】
ここで、前記放熱板は、前記放熱体に接合された面と反対側の面に複数の放熱用電極を有してもよい。
【００２２】
この構成によれば、半導体基板の放熱性をさらに高めることができる。
【００２３】
ここで、前記接続用電極は、外部接続用電極をさらに有してもよい。
【００２４】
この構成によれば、外部接続用電極により、半導体層と外部の他の回路等と容易に接続することができる。
【００２５】
ここで、前記半導体装置は、前記接続用電極と電気的に接続された二次基板をさらに備えてもよい。
【００２６】
この構成によれば、半導体基板の配線を簡単にすることができ、層数を削減することができる。
【００２７】
ここで、前記二次基板は、前記二次基板の中央部に放熱機構を有し、前記放熱機構は、前記放熱用電極と接続されていてもよい。
【００２８】
この構成によれば、半導体基板の放熱性をさらに高めることができる。
【００２９】
また、本発明の一形態における半導体装置の製造方法は、半導体層と配線層とを有する半導体基板を用意する工程と、前記半導体層の中央部に前記半導体層の表面から所定の深さまで活性領域を形成する工程と、前記活性領域の周辺の前記配線層に、前記半導体層と電気的に接続された接続用電極を形成する工程と、前記半導体層から発生する熱を放熱する放熱部を形成する工程とを含み、前記放熱部を形成する工程は、前記半導体層の裏面から前記活性領域の近傍まで凹状に少なくとも１の第１の孔を形成する工程と、前記少なくとも１の第１の孔に放熱体を充填する工程とを含む。
【００３０】
この構成によれば、半導体層の裏面から活性領域の近傍まで第１の孔が形成され、放熱体が充填されて放熱部が形成されているので、半導体基板の放熱性を良くし、熱抵抗を下げることができる。また、第１の孔の深さが活性領域に到達していないので、半導体層の特性に電気的影響を与えることはない。また、通常空きスペースとなっている、半導体層の裏面から活性領域までの間に放熱部を設けるため、レイアウトを拡大させずに放熱効果を高めることができる。また、半導体層の電気的な接続を行う端子と、放熱経路となる端子とを半導体基板の同じ面に配置することができるので、ウェハレベルパッケージとして、小型化を図りながら、二次基板への実装を容易に行うことができる。
【００３１】
ここで、前記放熱部を形成する工程は、前記少なくとも１の第１の孔を形成した後、前記少なくとも１の第１の孔の内壁及び前記半導体層の裏面を被覆する金属膜を形成する工程をさらに含んでもよい。
【００３２】
この構成によれば、孔の内壁及び前記半導体層の裏面に熱伝導率の良い金属膜を被覆することにより、放熱性をさらに高めることができる。
【００３３】
ここで、前記活性領域の周辺の前記半導体基板に、前記半導体層の裏面から前記配線層まで前記半導体層を貫通する少なくとも１の第２の孔を形成する工程と、前記少なくとも１の第２の孔の内部に貫通電極部を形成する工程とを含んでもよい。
【００３４】
この構成によれば、半導体基板の裏面に外部接続用の電極を形成することができる。
【００３５】
ここで、前記少なくとも１の第１の孔を形成する工程と、前記少なくとも１の第２の孔を形成する工程とを同時に行ってもよい。
【００３６】
この構成によれば、より製造工程を短縮、容易化することができる。例えば、第１の孔及び第２の孔の形成をドライエッチングで行うとする。ドライエッチングには、口径が小さくなるほどエッチングレートが低下するという特性があるので、一度のドライエッチングで深さの異なる第１の孔及び第２の孔を同時に形成することができる。結果として、工程数を削減することができる。
【００３７】
ここで、前記少なくとも１の第１の孔の口径は、前記少なくとも１の第２の孔の口径よりも小さく形成されてもよい。
【００３８】
この構成によれば、放熱経路となる第１の孔の口径を第２の孔の口径よりも小さくすることができるので、薄い膜厚で第１の孔に導体を充填することができる。
【発明の効果】
【００３９】
本発明によれば、チップ面積及びコストを増大させることなく、熱抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００４０】
【図１Ａ】本発明の第１の実施形態に係る半導体装置の断面図である。
【図１Ｂ】本発明の第１の実施形態に係る半導体装置の断面図である。
【図２Ａ】本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
【図２Ｂ】本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
【図２Ｃ】本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
【図２Ｄ】本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
【図３Ａ】本発明の第２の実施形態に係る半導体装置の断面図である。
【図３Ｂ】本発明の第２の実施形態に係る半導体装置の断面図である。
【図３Ｃ】本発明の第２の実施形態に係る半導体装置の断面図である。
【図４Ａ】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図４Ｂ】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図４Ｃ】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図４Ｄ】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図４Ｅ】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図４Ｆ】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図５】本発明の第２の実施形態に係る半導体装置の裏面図である。
【図６】本発明の第２の実施形態に係る半導体装置の裏面図である。
【図７】本発明の第２の実施形態に係る半導体装置の変形例を示す図である。
【図８】本発明の第３の実施形態に係る半導体装置の断面図である。
【図９】従来の半導体装置を示す図である。
【図１０】従来の半導体装置を示す図である。
【発明を実施するための形態】
【００４１】
以下、本発明を実施するための形態について説明する。なお、本発明について、以下の実施形態及び添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
【００４２】
（第１の実施形態）
本実施形態に係る半導体装置は、半導体層と配線層とを有する半導体基板と、半導体層の中央部に半導体層の表面から所定の深さまで形成された活性領域と、活性領域の周辺の配線層に形成され、半導体層と電気的に接続された接続用電極と、半導体層から発生する熱を放熱する放熱部とを備え、放熱部は、半導体層の裏面から活性領域の近傍まで凹状に形成された少なくとも１の第１の孔に充填された放熱体を有する。
【００４３】
このような構成により、チップ面積及びコストを増大させることなく、熱抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することができる。
【００４４】
以下、本発明の第１の実施形態について、図１Ａ及び図１Ｂを参照して説明する。図１Ａ及び図１Ｂは、本実施形態に係る半導体装置の断面図である。
【００４５】
図１Ａに示すように、本実施形態に係る半導体装置１００は、半導体層１ａと、配線層１ｂと、保護膜１ｃとを含む半導体基板１を備えている。半導体基板１において、半導体層１ａは、例えばシリコン基板からなる。半導体層１ａと配線層１ｂの間には、図示を省略したＳｉＯ2層が設けられ、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を成している。配線層１ｂの上には、保護膜１ｃが形成されている。
【００４６】
半導体層１ａの中央部には、半導体層１ａの表面から所定の深さまで、活性領域３が形成されている。ここで、活性領域３は、一例として、半導体層１ａの表面から約５μmの深さまで形成されている。また、半導体層１ａの表面に設けられた配線層１ｂ及び活性領域３には、例えばトランジスタや引き出し電極等が形成されている。
【００４７】
また、半導体基板１には、外部接続用の電極パッド４が形成されている。ここで、電極パッド４上にさらにバンプ電極やワイヤー電極が形成されていてもよい。
【００４８】
また、半導体層１ａにおける活性領域３の下方には、半導体層１ａの裏面から表面に向けて、複数の孔５が形成されている。孔５は活性領域３に到達しない深さまで形成されている。ここで、孔５の口径（直径）は、例えば、３０μmである。なお、孔５が本実施形態における第１の孔に相当する。
【００４９】
そして、半導体層１ａの裏面には、孔５及び半導体層１ａの裏面を覆うようにして、金属膜６が形成されている。ここで、金属膜６は、例えば、Ｔｉ１００ｎｍ／Ｃｕ１００ｎｍで形成されている。
【００５０】
そして、金属膜６で覆われた孔５内には、放熱材料が充填され放熱体７が形成されている。ここで、放熱体７の半導体層１ａの裏面からの高さは、例えば、２０μｍである。また、放熱体７の放熱材料としては、熱抵抗率が低いものがよく、例えばＣｕが好ましい。
【００５１】
なお、金属膜６は必須の構成ではなく、孔５内に直接、放熱体７として放熱材料が充填されていても良い。ただし、金属膜６を半導体層１ａの裏面全体に設けることによって、より放熱性が高まる。
【００５２】
上記のような構成を採用しているので、チップ面積を増やすことなく、半導体装置の動作中に活性領域３で発生する熱を、複数の孔５に形成された放熱体７により効率良く半導体層１ａの裏面まで伝達し、放熱することができる。
【００５３】
また、図１Ｂに示すように、半導体基板１の裏面にさらに、各放熱体７に接続された放熱板８を備えても良い。放熱板８の材料としては、熱抵抗率が低いものがよく、例えばＣｕが好ましい。このような構成をとることで、半導体基板１において、半導体層１ａから発生する熱の放熱効果をより高めることができる。なお、放熱体７、金属膜６及び放熱板８が本実施形態における放熱部に相当する。
【００５４】
以下、本発明の第１の実施形態に係る半導体装置１００の製造方法について、図２Ａ〜図２Ｄを参照して説明する。
【００５５】
まず、図２Ａに示すように、半導体層１ａの表面に一般的な工法で配線層１ｂを形成する。はじめに、半導体層１ａの表面にフォトリソグラフィ処理等を実施することで、所定の形状にパターンニングした必要な領域に不純物を導入し、活性領域３を形成する。活性領域３は、一例として、半導体層１ａの表面から約５μmの深さまで形成する。また、半導体層１ａの上に配線層１ｂを形成する。配線層１ｂ及び活性領域３には、フォトリソグラフィ、エッチング等の公知の技術により、例えばトランジスタ、ＦＥＴ、ダイオード、抵抗等を形成する。また、図１Ａ及び図１Ｂに示すように、電極パッド４等の電極や配線パターン等を形成する。
【００５６】
この後に、その上面に絶縁樹脂により保護膜１ｃ等を形成する。このとき、電極パッド４が保護膜１ｃの表面に露出するように、保護膜１ｃを所定の形状にパターンニングする。
【００５７】
この後に、図２Ｂに示すように、半導体基板１の裏面、つまり、半導体層１ａの裏面に公知のリソグラフィ装置と公知のドライエッチング装置を用いて複数の孔５を形成する。孔５の口径（直径）は、例えば、３０μmである。孔５の深さは、活性領域３に達しないような深さにする。活性領域３は、一例として、半導体層１ａの表面から約５μmの深さに形成されることが好ましい。
【００５８】
この後に、図２Ｃに示すように、孔５の内壁及び底面、半導体基板１の裏面全体に、公知のスパッタ技術を用いて金属膜６を成膜する。金属膜６としては、例えば、Ｔｉ１００ｎｍ／Ｃｕ１００ｎｍで形成すればよい。
【００５９】
この後に、図２Ｄに示すように、公知のリソグラフィ技術、電解めっき技術、ウェットエッチング技術等を用いて、放熱体７として放熱材料を２０μｍ成長させる。結果として、金属膜６で覆われた孔５内には、放熱材料が充填されることとなる。放熱体７の放熱材料としては、熱抵抗率が低いものがよく、例えばＣｕが好ましい。また、金属膜６は必須の構成ではなく、孔５内に直接、放熱体７を形成しても良い。ただし、金属膜６を孔５内に設けることによって、孔５内に放熱材料をより充填しやすくなる。
【００６０】
上記のような構成を採用しているので、チップ面積を増やすことなく、半導体装置の動作中に活性領域３で発生する熱を複数の孔５に形成された放熱体７により効率良く半導体基板１の裏面まで伝達し、放熱することができる。
【００６１】
（第２の実施形態）
以下、本発明の第２の実施形態について図３Ａ〜図３Ｃを参照して説明する。図３Ａ〜図３Ｃは、本発明の第２の実施形態に係る半導体装置２００の断面図である。
【００６２】
本実施形態に係る半導体装置が、第１の実施形態に係る半導体装置と異なる点は、半導体層に接続される外部接続用の電極パッドが半導体基板の裏面に設けられ、半導体基板の裏面から配線層まで貫通する貫通電極部が形成されている点である。
【００６３】
図３Ａに示すように、本実施形態に係る半導体装置２００は、半導体層１ａと、配線層１ｂとを含む半導体基板１を備えている。半導体基板１において、半導体層１ａと配線層１ｂの間には、図示を省略したＳｉＯ2層が設けられ、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を成している。
【００６４】
半導体層１ａの中央部には、第１の実施形態と同様に、半導体層１ａの表面から所定の深さまで、活性領域３が形成されている。ここで、活性領域３は、一例として、半導体層１ａの表面から約５μmの深さまで形成されている。また、半導体層１ａの表面に設けられた配線層１ｂ及び活性領域３には、例えばトランジスタや引き出し電極等が形成されている。
【００６５】
また、半導体層１ａにおける活性領域３の周辺には、孔５２が形成されている。孔５２は、半導体基板１の裏面から配線層１ｂまで貫通するように、例えば、口径（直径）８０μmで形成されている。孔５２の内壁は、絶縁膜９で覆われている。ここで、例えば、絶縁膜９としてはＳｉＯ2が挙げられる。絶縁膜９で覆われた孔５２の内部には、貫通電極部７２が形成されている。また、孔５２内の絶縁膜９の表面には、さらに、金属膜が形成されていてもよい。金属膜としては、例えば、Ｔｉ１００ｎｍ／Ｃｕ１００ｎｍが挙げられる。また、貫通電極部７２は、例えばＣｕで形成されている。また、貫通電極部７２上には、電極パッド１０が形成され、電極パッド１０上には外部接続用電極１２が形成されている。ここで外部接続用電極１２としては、例えば、はんだバンプが挙げられる。なお、孔５２が本実施形態における第２の孔に相当する。
【００６６】
また、半導体層１ａにおける活性領域３の下方には、半導体層１ａの裏面から表面に向けて、複数の孔５１が形成されている。ここで、孔５１は活性領域３に到達しない深さまで形成されている。ここで、孔５１の口径（直径）は、例えば、３０μmである。なお、孔５１が本実施形態における第１の孔に相当する。
【００６７】
そして、半導体層１ａの裏面には、孔５１及び半導体層１ａの裏面を覆うようにして、絶縁膜９が形成されている。ここで、例えば、絶縁膜９としてはＳｉＯ2が挙げられる。また、絶縁膜９は必ずしも必須の構成ではない。ここで、孔５１内には、第１の実施形態と同様に、金属膜が形成されていてもよい。金属膜を孔５１内及び半導体層１ａの裏面に設けることによって、より放熱性が高まる。ここで、金属膜としては、例えば、Ｔｉ１００ｎｍ／Ｃｕ１００ｎｍが挙げられる。
【００６８】
また、絶縁膜９で覆われた孔５１内には、放熱体７１として放熱材料が充填されている。ここで、放熱体７１の半導体層１ａの裏面からの高さは、例えば、２０μｍである。また、放熱材料としては、熱抵抗率が低いものがよく、例えばＣｕが好ましい。
【００６９】
なお、絶縁膜９は必須の構成ではなく、孔５１内に直接、放熱材料が充填されていても良いし、孔５１内に金属膜のみ形成されていても良い。ただし、絶縁膜９、金属膜を半導体層１ａの裏面全体に設けることによって、より放熱性が高まる。
【００７０】
上記のような構成を採用しているので、チップ面積を増やすことなく、半導体装置の動作中に活性領域３で発生する熱を、複数の孔５１に形成された放熱体７１により効率良く半導体層１ａの裏面まで伝達し、放熱することができる。
【００７１】
また、図３Ｂに示すように、半導体基板１の裏面にさらに、各放熱体７１に接続された放熱板８を備えても良い。放熱板８の材料としては、熱抵抗率が低いものがよく、例えばＣｕが好ましい。このような構成をとることで、半導体基板１において、半導体層１ａから発生する熱の放熱効果をより高めることができる。
【００７２】
また、図３Ｃに示すように、放熱板８の上に、さらに放熱用電極１３を備えても良い。このような構成をとることで、半導体基板１において、半導体層１ａから発生する熱の放熱効果をより高めることができる。なお、放熱体７１、放熱板８及び放熱用電極１３が本実施形態における放熱部に相当する。
【００７３】
以下、本発明の第２の実施形態に係る半導体装置２００の製造方法について、図４Ａ〜図４Ｆを参照して説明する。
【００７４】
まず、図４Ａに示すように、半導体層１ａの表面に一般的な工法で配線層１ｂを形成する。第１の実施形態と同様に、はじめに、半導体層１ａの表面にフォトリソグラフィ処理等を実施することで、半導体層１ａの所定の形状にパターンニングした必要な領域に不純物を導入し、活性領域３を形成する。活性領域３は、一例として、半導体層１ａの表面から約５μmの深さまで形成する。また、半導体層１ａの上に配線層１ｂを形成する。配線層１ｂ及び活性領域３には、フォトリソグラフィ、エッチング等の公知の技術により、例えばトランジスタ、ＦＥＴ、ダイオード、抵抗等を形成する。この後に公知のバックグラインダーとＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用い、半導体基板１の裏面を研磨し２００μｍ程度の厚さにする。
【００７５】
この後に、図４Ｂに示すように、研磨された半導体基板１の裏面に公知のリソグラフィ装置と公知のドライエッチング装置を用いて複数の孔５１及び孔５２を形成する。ここで、半導体層１ａにおける活性領域３の下方に形成された孔を孔５１とする。また、半導体層１ａにおける活性領域３の周辺に形成された孔を孔５２とする。
【００７６】
孔５１は、半導体層１ａの裏面から深さ５μmの位置に形成された活性領域３に到達しないように、例えば、口径（直径）３０μｍで形成する。孔５２は、半導体層１ａの裏面から半導体層１ａを貫通させるように、例えば、口径（直径）８０μmで形成する。ここで、孔５１及び孔５２は、同時に形成しても良いし別々に形成しても良い。孔５１及び孔５２を同時に形成する場合、直径８０μmの孔５２と比較して直径３０μｍの孔５１では、エッチングレートが１５％程度低下するため、同じ時間でエッチングを終了させたときに、直径８０μｍの孔５２は配線層１ｂに到達し、直径３０μｍの孔５１では素子の活性領域３に到達しない深さで止めることができる。
【００７７】
この後に、図４Ｃに示すように、孔５１の内壁及び底面、孔５２の内壁、半導体層１ａの裏面に公知のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術とリソグラフィ技術とエッチバック技術により絶縁膜９を形成する。ここで、絶縁膜９としては、例えば、ＳｉＯ2が挙げられる。
【００７８】
この後に、図４Ｄに示すように、公知のリソグラフィ技術、電解めっき技術、ウェットエッチング技術等を用いて、孔５１及び孔５２の内部に、放熱体７１及び貫通電極部７２を形成する。放熱体７１及び貫通電極部７２は、例えば、Ｃｕで形成される。また、放熱体７１の半導体層１ａの裏面からの深さは、例えば、２０μｍである。ここで、放熱体７１及び貫通電極部７２を形成する前に、孔５１の内壁及び底面、孔５２の内壁、半導体層１ａの裏面全体に、公知のスパッタ技術を用いて、金属膜としてＴｉ１００ｎｍ／Ｃｕ１００ｎｍをこの順に成膜してもよい。金属膜を孔５１及び孔５２内に設けることによって、孔５１及び孔５２内に放熱材料をより充填しやすくなる。
【００７９】
この後に、図４Ｅに示すように、複数の放熱体７１にまたがるように放熱板８を形成する。また、貫通電極部７２上に電極パッド１０を形成する。
【００８０】
この後に、図４Ｆに示すように、絶縁樹脂で半導体層１ａの裏面に保護膜１１を形成する。この際、電極パッド１０の上面及び放熱板８の上面の一部を開口させる。その後、電極パッド１０の上に外部接続用電極１２を接続し、放熱板８の上面に形成された開口に放熱用電極１３を接続する。外部接続用電極１２及び放熱用電極１３としては、例えば、はんだバンプを用いる。
【００８１】
また、図５に本実施形態に係る半導体装置２００の裏面図を示す。同図は、放熱体７１及び貫通電極部７２を形成した後の半導体装置２００の裏面図である。同図に示すＡＡ’における断面図が、図４Ｄに相当する。
【００８２】
図５に示すように、活性領域３は、半導体基板１の中央部に配置されている。放熱体７１は、活性領域３内に配置されている。各放熱体７１は、同図に示すように、例えば正方格子状に配置されている。貫通電極部７２は、活性領域３の周辺に配置されている。
【００８３】
また、図６に本実施形態に係る半導体装置２００の外部接続用電極１２及び放熱用電極１３を形成した後の裏面図を示す。同図に示すＢＢ’における断面図が、図４Ｆに相当する。
【００８４】
図６に示すように、放熱板８は、半導体基板１の中央部に配置されている。放熱用電極１３は、放熱板８内に配置されている。外部接続用電極１２は、活性領域３の周辺に配置されている。
【００８５】
（第２の実施形態の変形例）
また、図５に示した半導体装置２００では、貫通電極部７２を活性領域３内で正方格子状に配置したが、図７に示すように、貫通電極部７２を活性領域３内で千鳥状に配置しても良い。このような構成にすると、貫通電極部７２を正方格子状に並べた場合と比較し、応力の伝わり方が分散されるため、基板全体の強度が向上する。
【００８６】
（第３の実施形態）
図８に、本実施形態に係る半導体装置３００の断面図を示す。同図に示す半導体装置３００は、第２の実施形態に示された半導体装置２００が、二次基板１４に実装されている。
【００８７】
図８に示すように、二次基板１４は、多層配線が可能となるように内部に複数の導体層１６を備え、その一部に二次基板１４の板厚方向に長いサーマルビア１５を有している。サーマルビア１５は、二次基板１４の上面から熱が伝導されると、導体層１６を介して二次基板１４の内部からも放熱するように配置されている。サーマルビア１５は、放熱用電極１３とほぼ同等のパッドサイズで、放熱用電極１３と対応する位置に形成されている。
【００８８】
外部接続用電極１２は、二次基板１４と電気的に接続されている。放熱用電極１３は、二次基板１４内のサーマルビア１５に接続されている。放熱用電極１３が、サーマルビア１５に接続されることにより、より放熱性が高まる。
【００８９】
また、図８に示すように、外部接続用電極１２を活性領域３の周辺２列に配置してもよい。このような構成により、より放熱性を高めることができる。
【００９０】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【００９１】
例えば、外部接続用の電極パッドは、半導体基板の表面に配置されても良いし、裏面に配置されても良い。
【００９２】
また、放熱体を形成するための第１の孔及び貫通電極部を形成するための第２の孔は、同時に形成されても良いし別々に形成されても良い。
【００９３】
また、第１の孔に放熱体が形成される前に、第１の孔に金属膜及び絶縁膜の両方が設けられても良いし、いずれか一方が設けられても良い。また、金属膜及び絶縁膜のいずれも設けられなくてもよい。
【００９４】
また、本発明に係る半導体には、上記した実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体装置を内蔵した各種機器も本発明に含まれる。例えば、本発明に係る半導体装置を内蔵するイメージセンサも本発明に含まれる。
【産業上の利用可能性】
【００９５】
本発明は、半導体層の面積を増加させることなく熱抵抗を下げることができる。また、貫通電極構造を採用する半導体装置であれば、工程数を増やすことなく採用できる。今後、貫通電極部を介した３次元実装分野、例えば、集積度の高いシステムＬＳＩやイメージセンサの分野において有用な技術である。
【符号の説明】
【００９６】
１ 半導体基板
１ａ 半導体層
１ｂ 配線層
１ｃ 保護膜
３ 活性領域
４、１０ 電極パッド（接続用電極）
５、５１ 孔（第１の孔）
６ 金属膜（放熱部）
７、７１ 放熱体（放熱部）
８ 放熱板（放熱部）
１２ 外部接続用電極
１３ 放熱用電極（放熱部）
１４ 二次基板
１５ サーマルビア（放熱機構）
５２ 孔（第２の孔）
７２ 貫通電極部
１００、２００、３００ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の基板や配線に電流が流れると発熱する。パワー素子では１００℃近く温度が上昇するものもある。温度が上昇すると半導体装置の特性を大きく変動させ、また、信頼性を著しく劣化させてしまう。この対策のため、従来技術では、半導体装置の上部にヒートシンクを取り付けて放熱させている。近年は、さらにヒートシンク自体の冷却性能に加えて、発熱する半導体素子からヒートシンクまでの熱抵抗を下げるための機能を施したものがある（例えば、特許文献１、２参照）。
【０００３】
特許文献１に示す半導体素子の断面図を図９に示す。図９において、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導体基板１０１は、パワー素子１０２を有し、パワー素子１０２の領域を分離する素子分離領域１０３に半導体基板１０１を貫通するように貫通孔１０４が設けられ、貫通孔１０４に熱伝導率が良く導電性を有する熱伝導体１０５を充填し、パワー素子１０２の放熱経路を確保している。
【０００４】
また、例えば、特許文献２に示すパワーＭＯＳＦＥＴの断面図を図１０に示す。図１０において、半導体基板１０１は、裏面に大面積の凹部１０６と、大面積の凹部１０６の中に小面積の凹部１０７を備えている。そして、大小二つの凹部１０６、１０７を平坦にするように金属層１０８が形成され、放熱性を備えた裏面ソース電極が形成されている。
【０００５】
パワー素子だけでなく、動作電圧の低いシステムＬＳＩ、イメージセンサなどにおいても近年の高集積化によりトランジスタ数が増大し、1チップあたりに流れる電流量が多くなってきており、素子の熱抵抗低減の要望が高まっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２５８５７８号公報
【特許文献２】特許第３０３５９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、高集積化の進んだシステムＬＳＩやイメージセンサの量産レベルの素子分離幅は、現状０．２μｍ以下と狭い。したがって、素子分離領域に素子の熱抵抗を低減させるための放熱用の貫通孔を設けるためには、素子分離領域を広げる必要があり、チップ面積を増大させるという課題を有していた。
【０００８】
また、素子を構成する基板の裏面に、大面積の凹部を設けた場合、凹部を埋め込むための金属膜厚が厚くコストが高くなるという課題を有していた。
【０００９】
そこで、本発明は、チップ面積及びコストを増大させることなく、熱抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本発明の一形態における半導体装置は、半導体層と配線層とを有する半導体基板と、前記半導体層の中央部に前記半導体層の表面から所定の深さまで形成された活性領域と、前記活性領域の周辺の前記配線層に形成され、前記半導体層と電気的に接続された接続用電極と、前記半導体層から発生する熱を放熱する放熱部とを備え、前記放熱部は、前記半導体層の裏面から前記活性領域の近傍まで凹状に形成された少なくとも１の第１の孔に充填された放熱体を有する。
【００１１】
この構成によれば、半導体層の裏面から活性領域の近傍まで第１の孔が形成され、放熱体が充填されて放熱部が形成されているので、半導体層の放熱性を良くし、熱抵抗を下げることができる。また、第１の孔の深さが活性領域に到達していないので、半導体層の特性に電気的影響を与えることはない。また、通常空きスペースとなっている、半導体層の裏面から活性領域までの間に放熱部を設けるため、レイアウトを拡大させずに放熱効果を高めることができる。また、半導体層の電気的な接続を行う端子と、放熱経路となる端子とを半導体基板の同じ面に配置することができるので、ウェハレベルパッケージとして、小型化を図りながら、二次基板への実装を容易に行うことができる。
【００１２】
ここで、前記放熱部は、前記少なくとも１の第１の孔の内壁及び前記半導体層の裏面を被覆する金属膜をさらに備えてもよい。
【００１３】
この構成によれば、孔の内壁及び前記半導体層の裏面に熱伝導率の良い金属膜を被覆することにより、放熱性をさらに高めることができる。
【００１４】
ここで、前記接続用電極は、前記半導体層の裏面から前記配線層まで前記半導体層を貫通した少なくとも１の第２の孔の内部に形成された貫通電極部を有してもよい。この構成によれば、半導体基板の裏面に外部接続用の電極を形成することができる。
【００１５】
ここで、前記少なくとも１の第１の孔の口径は、前記少なくとも１の第２の孔の口径よりも小さく形成されていてもよい。
【００１６】
この構成によれば、半導体基板の放熱経路となる第１の孔の口径を第２の孔の口径よりも小さくすることができるので、薄い膜厚で第１の孔に導体を充填することができる。
【００１７】
ここで、前記少なくとも１の第１の孔は、前記半導体層の裏面から見て正方格子状に複数配置されていてもよい。
【００１８】
ここで、前記少なくとも１の第１の孔は、前記半導体層の裏面から見て千鳥状に複数配置されていてもよい。
【００１９】
この構成によれば、半導体基板全体の反り等に対する強度を高めることができる。
【００２０】
ここで、前記放熱部は、前記半導体層の裏面に設けられ、前記放熱体に接合された放熱板をさらに備えてもよい。
【００２１】
ここで、前記放熱板は、前記放熱体に接合された面と反対側の面に複数の放熱用電極を有してもよい。
【００２２】
この構成によれば、半導体基板の放熱性をさらに高めることができる。
【００２３】
ここで、前記接続用電極は、外部接続用電極をさらに有してもよい。
【００２４】
この構成によれば、外部接続用電極により、半導体層と外部の他の回路等と容易に接続することができる。
【００２５】
ここで、前記半導体装置は、前記接続用電極と電気的に接続された二次基板をさらに備えてもよい。
【００２６】
この構成によれば、半導体基板の配線を簡単にすることができ、層数を削減することができる。
【００２７】
ここで、前記二次基板は、前記二次基板の中央部に放熱機構を有し、前記放熱機構は、前記放熱用電極と接続されていてもよい。
【００２８】
この構成によれば、半導体基板の放熱性をさらに高めることができる。
【００２９】
また、本発明の一形態における半導体装置の製造方法は、半導体層と配線層とを有する半導体基板を用意する工程と、前記半導体層の中央部に前記半導体層の表面から所定の深さまで活性領域を形成する工程と、前記活性領域の周辺の前記配線層に、前記半導体層と電気的に接続された接続用電極を形成する工程と、前記半導体層から発生する熱を放熱する放熱部を形成する工程とを含み、前記放熱部を形成する工程は、前記半導体層の裏面から前記活性領域の近傍まで凹状に少なくとも１の第１の孔を形成する工程と、前記少なくとも１の第１の孔に放熱体を充填する工程とを含む。
【００３０】
この構成によれば、半導体層の裏面から活性領域の近傍まで第１の孔が形成され、放熱体が充填されて放熱部が形成されているので、半導体基板の放熱性を良くし、熱抵抗を下げることができる。また、第１の孔の深さが活性領域に到達していないので、半導体層の特性に電気的影響を与えることはない。また、通常空きスペースとなっている、半導体層の裏面から活性領域までの間に放熱部を設けるため、レイアウトを拡大させずに放熱効果を高めることができる。また、半導体層の電気的な接続を行う端子と、放熱経路となる端子とを半導体基板の同じ面に配置することができるので、ウェハレベルパッケージとして、小型化を図りながら、二次基板への実装を容易に行うことができる。
【００３１】
ここで、前記放熱部を形成する工程は、前記少なくとも１の第１の孔を形成した後、前記少なくとも１の第１の孔の内壁及び前記半導体層の裏面を被覆する金属膜を形成する工程をさらに含んでもよい。
【００３２】
この構成によれば、孔の内壁及び前記半導体層の裏面に熱伝導率の良い金属膜を被覆することにより、放熱性をさらに高めることができる。
【００３３】
ここで、前記活性領域の周辺の前記半導体基板に、前記半導体層の裏面から前記配線層まで前記半導体層を貫通する少なくとも１の第２の孔を形成する工程と、前記少なくとも１の第２の孔の内部に貫通電極部を形成する工程とを含んでもよい。
【００３４】
この構成によれば、半導体基板の裏面に外部接続用の電極を形成することができる。
【００３５】
ここで、前記少なくとも１の第１の孔を形成する工程と、前記少なくとも１の第２の孔を形成する工程とを同時に行ってもよい。
【００３６】
この構成によれば、より製造工程を短縮、容易化することができる。例えば、第１の孔及び第２の孔の形成をドライエッチングで行うとする。ドライエッチングには、口径が小さくなるほどエッチングレートが低下するという特性があるので、一度のドライエッチングで深さの異なる第１の孔及び第２の孔を同時に形成することができる。結果として、工程数を削減することができる。
【００３７】
ここで、前記少なくとも１の第１の孔の口径は、前記少なくとも１の第２の孔の口径よりも小さく形成されてもよい。
【００３８】
この構成によれば、放熱経路となる第１の孔の口径を第２の孔の口径よりも小さくすることができるので、薄い膜厚で第１の孔に導体を充填することができる。
【発明の効果】
【００３９】
本発明によれば、チップ面積及びコストを増大させることなく、熱抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００４０】
【図１Ａ】本発明の第１の実施形態に係る半導体装置の断面図である。
【図１Ｂ】本発明の第１の実施形態に係る半導体装置の断面図である。
【図２Ａ】本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
【図２Ｂ】本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
【図２Ｃ】本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
【図２Ｄ】本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
【図３Ａ】本発明の第２の実施形態に係る半導体装置の断面図である。
【図３Ｂ】本発明の第２の実施形態に係る半導体装置の断面図である。
【図３Ｃ】本発明の第２の実施形態に係る半導体装置の断面図である。
【図４Ａ】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図４Ｂ】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図４Ｃ】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図４Ｄ】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図４Ｅ】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図４Ｆ】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図５】本発明の第２の実施形態に係る半導体装置の裏面図である。
【図６】本発明の第２の実施形態に係る半導体装置の裏面図である。
【図７】本発明の第２の実施形態に係る半導体装置の変形例を示す図である。
【図８】本発明の第３の実施形態に係る半導体装置の断面図である。
【図９】従来の半導体装置を示す図である。
【図１０】従来の半導体装置を示す図である。
【発明を実施するための形態】
【００４１】
以下、本発明を実施するための形態について説明する。なお、本発明について、以下の実施形態及び添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
【００４２】
（第１の実施形態）
本実施形態に係る半導体装置は、半導体層と配線層とを有する半導体基板と、半導体層の中央部に半導体層の表面から所定の深さまで形成された活性領域と、活性領域の周辺の配線層に形成され、半導体層と電気的に接続された接続用電極と、半導体層から発生する熱を放熱する放熱部とを備え、放熱部は、半導体層の裏面から活性領域の近傍まで凹状に形成された少なくとも１の第１の孔に充填された放熱体を有する。
【００４３】
このような構成により、チップ面積及びコストを増大させることなく、熱抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することができる。
【００４４】
以下、本発明の第１の実施形態について、図１Ａ及び図１Ｂを参照して説明する。図１Ａ及び図１Ｂは、本実施形態に係る半導体装置の断面図である。
【００４５】
図１Ａに示すように、本実施形態に係る半導体装置１００は、半導体層１ａと、配線層１ｂと、保護膜１ｃとを含む半導体基板１を備えている。半導体基板１において、半導体層１ａは、例えばシリコン基板からなる。半導体層１ａと配線層１ｂの間には、図示を省略したＳｉＯ2層が設けられ、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を成している。配線層１ｂの上には、保護膜１ｃが形成されている。
【００４６】
半導体層１ａの中央部には、半導体層１ａの表面から所定の深さまで、活性領域３が形成されている。ここで、活性領域３は、一例として、半導体層１ａの表面から約５μmの深さまで形成されている。また、半導体層１ａの表面に設けられた配線層１ｂ及び活性領域３には、例えばトランジスタや引き出し電極等が形成されている。
【００４７】
また、半導体基板１には、外部接続用の電極パッド４が形成されている。ここで、電極パッド４上にさらにバンプ電極やワイヤー電極が形成されていてもよい。
【００４８】
また、半導体層１ａにおける活性領域３の下方には、半導体層１ａの裏面から表面に向けて、複数の孔５が形成されている。孔５は活性領域３に到達しない深さまで形成されている。ここで、孔５の口径（直径）は、例えば、３０μmである。なお、孔５が本実施形態における第１の孔に相当する。
【００４９】
そして、半導体層１ａの裏面には、孔５及び半導体層１ａの裏面を覆うようにして、金属膜６が形成されている。ここで、金属膜６は、例えば、Ｔｉ１００ｎｍ／Ｃｕ１００ｎｍで形成されている。
【００５０】
そして、金属膜６で覆われた孔５内には、放熱材料が充填され放熱体７が形成されている。ここで、放熱体７の半導体層１ａの裏面からの高さは、例えば、２０μｍである。また、放熱体７の放熱材料としては、熱抵抗率が低いものがよく、例えばＣｕが好ましい。
【００５１】
なお、金属膜６は必須の構成ではなく、孔５内に直接、放熱体７として放熱材料が充填されていても良い。ただし、金属膜６を半導体層１ａの裏面全体に設けることによって、より放熱性が高まる。
【００５２】
上記のような構成を採用しているので、チップ面積を増やすことなく、半導体装置の動作中に活性領域３で発生する熱を、複数の孔５に形成された放熱体７により効率良く半導体層１ａの裏面まで伝達し、放熱することができる。
【００５３】
また、図１Ｂに示すように、半導体基板１の裏面にさらに、各放熱体７に接続された放熱板８を備えても良い。放熱板８の材料としては、熱抵抗率が低いものがよく、例えばＣｕが好ましい。このような構成をとることで、半導体基板１において、半導体層１ａから発生する熱の放熱効果をより高めることができる。なお、放熱体７、金属膜６及び放熱板８が本実施形態における放熱部に相当する。
【００５４】
以下、本発明の第１の実施形態に係る半導体装置１００の製造方法について、図２Ａ〜図２Ｄを参照して説明する。
【００５５】
まず、図２Ａに示すように、半導体層１ａの表面に一般的な工法で配線層１ｂを形成する。はじめに、半導体層１ａの表面にフォトリソグラフィ処理等を実施することで、所定の形状にパターンニングした必要な領域に不純物を導入し、活性領域３を形成する。活性領域３は、一例として、半導体層１ａの表面から約５μmの深さまで形成する。また、半導体層１ａの上に配線層１ｂを形成する。配線層１ｂ及び活性領域３には、フォトリソグラフィ、エッチング等の公知の技術により、例えばトランジスタ、ＦＥＴ、ダイオード、抵抗等を形成する。また、図１Ａ及び図１Ｂに示すように、電極パッド４等の電極や配線パターン等を形成する。
【００５６】
この後に、その上面に絶縁樹脂により保護膜１ｃ等を形成する。このとき、電極パッド４が保護膜１ｃの表面に露出するように、保護膜１ｃを所定の形状にパターンニングする。
【００５７】
この後に、図２Ｂに示すように、半導体基板１の裏面、つまり、半導体層１ａの裏面に公知のリソグラフィ装置と公知のドライエッチング装置を用いて複数の孔５を形成する。孔５の口径（直径）は、例えば、３０μmである。孔５の深さは、活性領域３に達しないような深さにする。活性領域３は、一例として、半導体層１ａの表面から約５μmの深さに形成されることが好ましい。
【００５８】
この後に、図２Ｃに示すように、孔５の内壁及び底面、半導体基板１の裏面全体に、公知のスパッタ技術を用いて金属膜６を成膜する。金属膜６としては、例えば、Ｔｉ１００ｎｍ／Ｃｕ１００ｎｍで形成すればよい。
【００５９】
この後に、図２Ｄに示すように、公知のリソグラフィ技術、電解めっき技術、ウェットエッチング技術等を用いて、放熱体７として放熱材料を２０μｍ成長させる。結果として、金属膜６で覆われた孔５内には、放熱材料が充填されることとなる。放熱体７の放熱材料としては、熱抵抗率が低いものがよく、例えばＣｕが好ましい。また、金属膜６は必須の構成ではなく、孔５内に直接、放熱体７を形成しても良い。ただし、金属膜６を孔５内に設けることによって、孔５内に放熱材料をより充填しやすくなる。
【００６０】
上記のような構成を採用しているので、チップ面積を増やすことなく、半導体装置の動作中に活性領域３で発生する熱を複数の孔５に形成された放熱体７により効率良く半導体基板１の裏面まで伝達し、放熱することができる。
【００６１】
（第２の実施形態）
以下、本発明の第２の実施形態について図３Ａ〜図３Ｃを参照して説明する。図３Ａ〜図３Ｃは、本発明の第２の実施形態に係る半導体装置２００の断面図である。
【００６２】
本実施形態に係る半導体装置が、第１の実施形態に係る半導体装置と異なる点は、半導体層に接続される外部接続用の電極パッドが半導体基板の裏面に設けられ、半導体基板の裏面から配線層まで貫通する貫通電極部が形成されている点である。
【００６３】
図３Ａに示すように、本実施形態に係る半導体装置２００は、半導体層１ａと、配線層１ｂとを含む半導体基板１を備えている。半導体基板１において、半導体層１ａと配線層１ｂの間には、図示を省略したＳｉＯ2層が設けられ、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を成している。
【００６４】
半導体層１ａの中央部には、第１の実施形態と同様に、半導体層１ａの表面から所定の深さまで、活性領域３が形成されている。ここで、活性領域３は、一例として、半導体層１ａの表面から約５μmの深さまで形成されている。また、半導体層１ａの表面に設けられた配線層１ｂ及び活性領域３には、例えばトランジスタや引き出し電極等が形成されている。
【００６５】
また、半導体層１ａにおける活性領域３の周辺には、孔５２が形成されている。孔５２は、半導体基板１の裏面から配線層１ｂまで貫通するように、例えば、口径（直径）８０μmで形成されている。孔５２の内壁は、絶縁膜９で覆われている。ここで、例えば、絶縁膜９としてはＳｉＯ2が挙げられる。絶縁膜９で覆われた孔５２の内部には、貫通電極部７２が形成されている。また、孔５２内の絶縁膜９の表面には、さらに、金属膜が形成されていてもよい。金属膜としては、例えば、Ｔｉ１００ｎｍ／Ｃｕ１００ｎｍが挙げられる。また、貫通電極部７２は、例えばＣｕで形成されている。また、貫通電極部７２上には、電極パッド１０が形成され、電極パッド１０上には外部接続用電極１２が形成されている。ここで外部接続用電極１２としては、例えば、はんだバンプが挙げられる。なお、孔５２が本実施形態における第２の孔に相当する。
【００６６】
また、半導体層１ａにおける活性領域３の下方には、半導体層１ａの裏面から表面に向けて、複数の孔５１が形成されている。ここで、孔５１は活性領域３に到達しない深さまで形成されている。ここで、孔５１の口径（直径）は、例えば、３０μmである。なお、孔５１が本実施形態における第１の孔に相当する。
【００６７】
そして、半導体層１ａの裏面には、孔５１及び半導体層１ａの裏面を覆うようにして、絶縁膜９が形成されている。ここで、例えば、絶縁膜９としてはＳｉＯ2が挙げられる。また、絶縁膜９は必ずしも必須の構成ではない。ここで、孔５１内には、第１の実施形態と同様に、金属膜が形成されていてもよい。金属膜を孔５１内及び半導体層１ａの裏面に設けることによって、より放熱性が高まる。ここで、金属膜としては、例えば、Ｔｉ１００ｎｍ／Ｃｕ１００ｎｍが挙げられる。
【００６８】
また、絶縁膜９で覆われた孔５１内には、放熱体７１として放熱材料が充填されている。ここで、放熱体７１の半導体層１ａの裏面からの高さは、例えば、２０μｍである。また、放熱材料としては、熱抵抗率が低いものがよく、例えばＣｕが好ましい。
【００６９】
なお、絶縁膜９は必須の構成ではなく、孔５１内に直接、放熱材料が充填されていても良いし、孔５１内に金属膜のみ形成されていても良い。ただし、絶縁膜９、金属膜を半導体層１ａの裏面全体に設けることによって、より放熱性が高まる。
【００７０】
上記のような構成を採用しているので、チップ面積を増やすことなく、半導体装置の動作中に活性領域３で発生する熱を、複数の孔５１に形成された放熱体７１により効率良く半導体層１ａの裏面まで伝達し、放熱することができる。
【００７１】
また、図３Ｂに示すように、半導体基板１の裏面にさらに、各放熱体７１に接続された放熱板８を備えても良い。放熱板８の材料としては、熱抵抗率が低いものがよく、例えばＣｕが好ましい。このような構成をとることで、半導体基板１において、半導体層１ａから発生する熱の放熱効果をより高めることができる。
【００７２】
また、図３Ｃに示すように、放熱板８の上に、さらに放熱用電極１３を備えても良い。このような構成をとることで、半導体基板１において、半導体層１ａから発生する熱の放熱効果をより高めることができる。なお、放熱体７１、放熱板８及び放熱用電極１３が本実施形態における放熱部に相当する。
【００７３】
以下、本発明の第２の実施形態に係る半導体装置２００の製造方法について、図４Ａ〜図４Ｆを参照して説明する。
【００７４】
まず、図４Ａに示すように、半導体層１ａの表面に一般的な工法で配線層１ｂを形成する。第１の実施形態と同様に、はじめに、半導体層１ａの表面にフォトリソグラフィ処理等を実施することで、半導体層１ａの所定の形状にパターンニングした必要な領域に不純物を導入し、活性領域３を形成する。活性領域３は、一例として、半導体層１ａの表面から約５μmの深さまで形成する。また、半導体層１ａの上に配線層１ｂを形成する。配線層１ｂ及び活性領域３には、フォトリソグラフィ、エッチング等の公知の技術により、例えばトランジスタ、ＦＥＴ、ダイオード、抵抗等を形成する。この後に公知のバックグラインダーとＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用い、半導体基板１の裏面を研磨し２００μｍ程度の厚さにする。
【００７５】
この後に、図４Ｂに示すように、研磨された半導体基板１の裏面に公知のリソグラフィ装置と公知のドライエッチング装置を用いて複数の孔５１及び孔５２を形成する。ここで、半導体層１ａにおける活性領域３の下方に形成された孔を孔５１とする。また、半導体層１ａにおける活性領域３の周辺に形成された孔を孔５２とする。
【００７６】
孔５１は、半導体層１ａの裏面から深さ５μmの位置に形成された活性領域３に到達しないように、例えば、口径（直径）３０μｍで形成する。孔５２は、半導体層１ａの裏面から半導体層１ａを貫通させるように、例えば、口径（直径）８０μmで形成する。ここで、孔５１及び孔５２は、同時に形成しても良いし別々に形成しても良い。孔５１及び孔５２を同時に形成する場合、直径８０μmの孔５２と比較して直径３０μｍの孔５１では、エッチングレートが１５％程度低下するため、同じ時間でエッチングを終了させたときに、直径８０μｍの孔５２は配線層１ｂに到達し、直径３０μｍの孔５１では素子の活性領域３に到達しない深さで止めることができる。
【００７７】
この後に、図４Ｃに示すように、孔５１の内壁及び底面、孔５２の内壁、半導体層１ａの裏面に公知のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術とリソグラフィ技術とエッチバック技術により絶縁膜９を形成する。ここで、絶縁膜９としては、例えば、ＳｉＯ2が挙げられる。
【００７８】
この後に、図４Ｄに示すように、公知のリソグラフィ技術、電解めっき技術、ウェットエッチング技術等を用いて、孔５１及び孔５２の内部に、放熱体７１及び貫通電極部７２を形成する。放熱体７１及び貫通電極部７２は、例えば、Ｃｕで形成される。また、放熱体７１の半導体層１ａの裏面からの深さは、例えば、２０μｍである。ここで、放熱体７１及び貫通電極部７２を形成する前に、孔５１の内壁及び底面、孔５２の内壁、半導体層１ａの裏面全体に、公知のスパッタ技術を用いて、金属膜としてＴｉ１００ｎｍ／Ｃｕ１００ｎｍをこの順に成膜してもよい。金属膜を孔５１及び孔５２内に設けることによって、孔５１及び孔５２内に放熱材料をより充填しやすくなる。
【００７９】
この後に、図４Ｅに示すように、複数の放熱体７１にまたがるように放熱板８を形成する。また、貫通電極部７２上に電極パッド１０を形成する。
【００８０】
この後に、図４Ｆに示すように、絶縁樹脂で半導体層１ａの裏面に保護膜１１を形成する。この際、電極パッド１０の上面及び放熱板８の上面の一部を開口させる。その後、電極パッド１０の上に外部接続用電極１２を接続し、放熱板８の上面に形成された開口に放熱用電極１３を接続する。外部接続用電極１２及び放熱用電極１３としては、例えば、はんだバンプを用いる。
【００８１】
また、図５に本実施形態に係る半導体装置２００の裏面図を示す。同図は、放熱体７１及び貫通電極部７２を形成した後の半導体装置２００の裏面図である。同図に示すＡＡ’における断面図が、図４Ｄに相当する。
【００８２】
図５に示すように、活性領域３は、半導体基板１の中央部に配置されている。放熱体７１は、活性領域３内に配置されている。各放熱体７１は、同図に示すように、例えば正方格子状に配置されている。貫通電極部７２は、活性領域３の周辺に配置されている。
【００８３】
また、図６に本実施形態に係る半導体装置２００の外部接続用電極１２及び放熱用電極１３を形成した後の裏面図を示す。同図に示すＢＢ’における断面図が、図４Ｆに相当する。
【００８４】
図６に示すように、放熱板８は、半導体基板１の中央部に配置されている。放熱用電極１３は、放熱板８内に配置されている。外部接続用電極１２は、活性領域３の周辺に配置されている。
【００８５】
（第２の実施形態の変形例）
また、図５に示した半導体装置２００では、貫通電極部７２を活性領域３内で正方格子状に配置したが、図７に示すように、貫通電極部７２を活性領域３内で千鳥状に配置しても良い。このような構成にすると、貫通電極部７２を正方格子状に並べた場合と比較し、応力の伝わり方が分散されるため、基板全体の強度が向上する。
【００８６】
（第３の実施形態）
図８に、本実施形態に係る半導体装置３００の断面図を示す。同図に示す半導体装置３００は、第２の実施形態に示された半導体装置２００が、二次基板１４に実装されている。
【００８７】
図８に示すように、二次基板１４は、多層配線が可能となるように内部に複数の導体層１６を備え、その一部に二次基板１４の板厚方向に長いサーマルビア１５を有している。サーマルビア１５は、二次基板１４の上面から熱が伝導されると、導体層１６を介して二次基板１４の内部からも放熱するように配置されている。サーマルビア１５は、放熱用電極１３とほぼ同等のパッドサイズで、放熱用電極１３と対応する位置に形成されている。
【００８８】
外部接続用電極１２は、二次基板１４と電気的に接続されている。放熱用電極１３は、二次基板１４内のサーマルビア１５に接続されている。放熱用電極１３が、サーマルビア１５に接続されることにより、より放熱性が高まる。
【００８９】
また、図８に示すように、外部接続用電極１２を活性領域３の周辺２列に配置してもよい。このような構成により、より放熱性を高めることができる。
【００９０】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【００９１】
例えば、外部接続用の電極パッドは、半導体基板の表面に配置されても良いし、裏面に配置されても良い。
【００９２】
また、放熱体を形成するための第１の孔及び貫通電極部を形成するための第２の孔は、同時に形成されても良いし別々に形成されても良い。
【００９３】
また、第１の孔に放熱体が形成される前に、第１の孔に金属膜及び絶縁膜の両方が設けられても良いし、いずれか一方が設けられても良い。また、金属膜及び絶縁膜のいずれも設けられなくてもよい。
【００９４】
また、本発明に係る半導体には、上記した実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体装置を内蔵した各種機器も本発明に含まれる。例えば、本発明に係る半導体装置を内蔵するイメージセンサも本発明に含まれる。
【産業上の利用可能性】
【００９５】
本発明は、半導体層の面積を増加させることなく熱抵抗を下げることができる。また、貫通電極構造を採用する半導体装置であれば、工程数を増やすことなく採用できる。今後、貫通電極部を介した３次元実装分野、例えば、集積度の高いシステムＬＳＩやイメージセンサの分野において有用な技術である。
【符号の説明】
【００９６】
１ 半導体基板
１ａ 半導体層
１ｂ 配線層
１ｃ 保護膜
３ 活性領域
４、１０ 電極パッド（接続用電極）
５、５１ 孔（第１の孔）
６ 金属膜（放熱部）
７、７１ 放熱体（放熱部）
８ 放熱板（放熱部）
１２ 外部接続用電極
１３ 放熱用電極（放熱部）
１４ 二次基板
１５ サーマルビア（放熱機構）
５２ 孔（第２の孔）
７２ 貫通電極部
１００、２００、３００ 半導体装置
【特許請求の範囲】
【請求項１】
半導体層と配線層とを有する半導体基板と、
前記半導体層の中央部に前記半導体層の表面から所定の深さまで形成された活性領域と、
前記活性領域の周辺の前記配線層に形成され、前記半導体層と電気的に接続された接続用電極と、
前記半導体層から発生する熱を放熱する放熱部とを備え、
前記放熱部は、
前記半導体層の裏面から前記活性領域の近傍まで凹状に形成された少なくとも１の第１の孔に充填された放熱体を有する
半導体装置。
【請求項２】
前記放熱部は、前記少なくとも１の第１の孔の内壁及び前記半導体層の裏面を被覆する金属膜をさらに備える
請求項１に記載の半導体装置。
【請求項３】
前記接続用電極は、
前記半導体層の裏面から前記配線層まで前記半導体層を貫通した少なくとも１の第２の孔の内部に形成された貫通電極部を有する
請求項１または２に記載の半導体装置。
【請求項４】
前記少なくとも１の第１の孔の口径は、前記少なくとも１の第２の孔の口径よりも小さく形成されている
請求項３に記載の半導体装置。
【請求項５】
前記少なくとも１の第１の孔は、前記半導体層の裏面から見て正方格子状に複数配置されている
請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記少なくとも１の第１の孔は、前記半導体層の裏面から見て千鳥状に複数配置されている
請求項１〜４のいずれかに記載の半導体装置。
【請求項７】
前記放熱部は、
前記半導体層の裏面に設けられ、前記放熱体に接合された放熱板をさらに備える
請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記放熱板は、前記放熱体に接合された面と反対側の面に複数の放熱用電極を有する
請求項７に記載の半導体装置。
【請求項９】
前記接続用電極は、外部接続用電極をさらに有する
請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体装置は、
前記接続用電極と電気的に接続された二次基板をさらに備える
請求項８に記載の半導体装置。
【請求項１１】
前記二次基板は、前記二次基板の中央部に放熱機構を有し、
前記放熱機構は、前記放熱用電極と接続されている
請求項１０に記載の半導体装置。
【請求項１２】
半導体層と配線層とを有する半導体基板を用意する工程と、
前記半導体層の中央部に前記半導体層の表面から所定の深さまで活性領域を形成する工程と、
前記活性領域の周辺の前記配線層に、前記半導体層と電気的に接続された接続用電極を形成する工程と、
前記半導体層から発生する熱を放熱する放熱部を形成する工程とを含み、
前記放熱部を形成する工程は、
前記半導体層の裏面から前記活性領域の近傍まで凹状に少なくとも１の第１の孔を形成する工程と、
前記少なくとも１の第１の孔に放熱体を充填する工程とを含む
半導体装置の製造方法。
【請求項１３】
前記放熱部を形成する工程は、
前記少なくとも１の第１の孔を形成した後、
前記少なくとも１の第１の孔の内壁及び前記半導体層の裏面を被覆する金属膜を形成する工程をさらに含む
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記活性領域の周辺の前記半導体層に、前記半導体層の裏面から前記配線層まで前記半導体層を貫通する少なくとも１の第２の孔を形成する工程と、
前記少なくとも１の第２の孔の内部に貫通電極部を形成する工程とを含む
請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記少なくとも１の第１の孔を形成する工程と、前記少なくとも１の第２の孔を形成する工程とを同時に行う
請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記少なくとも１の第１の孔の口径は、前記少なくとも１の第２の孔の口径よりも小さく形成される
請求項１４または１５に記載の半導体装置の製造方法。
【請求項１】
半導体層と配線層とを有する半導体基板と、
前記半導体層の中央部に前記半導体層の表面から所定の深さまで形成された活性領域と、
前記活性領域の周辺の前記配線層に形成され、前記半導体層と電気的に接続された接続用電極と、
前記半導体層から発生する熱を放熱する放熱部とを備え、
前記放熱部は、
前記半導体層の裏面から前記活性領域の近傍まで凹状に形成された少なくとも１の第１の孔に充填された放熱体を有する
半導体装置。
【請求項２】
前記放熱部は、前記少なくとも１の第１の孔の内壁及び前記半導体層の裏面を被覆する金属膜をさらに備える
請求項１に記載の半導体装置。
【請求項３】
前記接続用電極は、
前記半導体層の裏面から前記配線層まで前記半導体層を貫通した少なくとも１の第２の孔の内部に形成された貫通電極部を有する
請求項１または２に記載の半導体装置。
【請求項４】
前記少なくとも１の第１の孔の口径は、前記少なくとも１の第２の孔の口径よりも小さく形成されている
請求項３に記載の半導体装置。
【請求項５】
前記少なくとも１の第１の孔は、前記半導体層の裏面から見て正方格子状に複数配置されている
請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記少なくとも１の第１の孔は、前記半導体層の裏面から見て千鳥状に複数配置されている
請求項１〜４のいずれかに記載の半導体装置。
【請求項７】
前記放熱部は、
前記半導体層の裏面に設けられ、前記放熱体に接合された放熱板をさらに備える
請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記放熱板は、前記放熱体に接合された面と反対側の面に複数の放熱用電極を有する
請求項７に記載の半導体装置。
【請求項９】
前記接続用電極は、外部接続用電極をさらに有する
請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体装置は、
前記接続用電極と電気的に接続された二次基板をさらに備える
請求項８に記載の半導体装置。
【請求項１１】
前記二次基板は、前記二次基板の中央部に放熱機構を有し、
前記放熱機構は、前記放熱用電極と接続されている
請求項１０に記載の半導体装置。
【請求項１２】
半導体層と配線層とを有する半導体基板を用意する工程と、
前記半導体層の中央部に前記半導体層の表面から所定の深さまで活性領域を形成する工程と、
前記活性領域の周辺の前記配線層に、前記半導体層と電気的に接続された接続用電極を形成する工程と、
前記半導体層から発生する熱を放熱する放熱部を形成する工程とを含み、
前記放熱部を形成する工程は、
前記半導体層の裏面から前記活性領域の近傍まで凹状に少なくとも１の第１の孔を形成する工程と、
前記少なくとも１の第１の孔に放熱体を充填する工程とを含む
半導体装置の製造方法。
【請求項１３】
前記放熱部を形成する工程は、
前記少なくとも１の第１の孔を形成した後、
前記少なくとも１の第１の孔の内壁及び前記半導体層の裏面を被覆する金属膜を形成する工程をさらに含む
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記活性領域の周辺の前記半導体層に、前記半導体層の裏面から前記配線層まで前記半導体層を貫通する少なくとも１の第２の孔を形成する工程と、
前記少なくとも１の第２の孔の内部に貫通電極部を形成する工程とを含む
請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記少なくとも１の第１の孔を形成する工程と、前記少なくとも１の第２の孔を形成する工程とを同時に行う
請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記少なくとも１の第１の孔の口径は、前記少なくとも１の第２の孔の口径よりも小さく形成される
請求項１４または１５に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−２４９４３０（Ｐ２０１１−２４９４３０Ａ）
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１０−１１８８２９（Ｐ２０１０−１１８８２９）
【出願日】平成２２年５月２４日（２０１０．５．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願日】平成２２年５月２４日（２０１０．５．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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