【課題】チップ面積が小さく、製造コストが低い集積回路装置及びその製造方法を提供する。
【解決手段】集積回路装置の製造方法において、複数の第１絶縁層及び複数の第２絶縁層を１層ずつ交互に積層させて積層体を形成すると共に、少なくとも２層の前記第２絶縁層内に少なくとも２本の配線を形成する工程と、前記積層体における前記積層体の積層方向から見て前記配線から離隔した位置に、前記積層方向に延びるコンタクトホールを形成する工程と、前記第２絶縁層における前記コンタクトホールと前記配線との間の部分を除去する工程と、前記第２絶縁層が除去された部分及び前記コンタクトホールの内部に導電材料を埋め込む工程と、を実施する。 （もっと読む）

【課題】グラフェンのバリスティック伝導性を利用した低抵抗配線を備え、配線と配線接続部材の接続部分の構成の複雑化を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、基板と、基板の上方に設けられ、積層された複数のグラフェンナノリボンシート１２２からなるグラフェンナノリボン層１２１を含む下層配線１２と、複数のグラフェンナノリボンシート１２２の少なくとも１枚を貫通し、下層配線１２と上層配線１３とを接続するビア１４およびバリアメタル１５と、を有する。 （もっと読む）

【課題】層間接続により生ずるチップ面積の増大を抑制し、コスト削減を実現する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、前記半導体基板上に前記半導体基板と垂直方向にそれぞれ複数層形成された互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に接続された複数のメモリセルを有するセルアレイブロックと、前記セルアレイブロックの第ｎ層目（ｎは自然数）の第１の配線と前記第ｎ層目の第１の配線以外の第１の配線、前記半導体基板、又は他の金属配線とを接続する前記セルアレイブロックの積層方向に延びる第１のビア配線とを備える。前記第１のビア配線は、前記セルアレイブロックの積層方向と直交する断面が楕円形状であり、この断面の長径方向が前記第１の配線方向に対し垂直であることを特徴とする。 （もっと読む）

【課題】漏れ電流の大きいキャパシタを電気的に切断することができるキャパシタ・モジュールを含む半導体構造、これを製造する方法、およびこれを動作させる方法を提供する。
【解決手段】モジュール化したキャパシタ・アレイは複数のキャパシタ・モジュールを含む。各キャパシタ・モジュールは、キャパシタと、このキャパシタを電気的に切断するように構成されたスイッチング・デバイスと、を含む。スイッチング・デバイスは、キャパシタの漏れのレベルを検出するように構成された検知ユニットを含み、漏れ電流が所定のレベルを超えるとスイッチング・デバイスがキャパシタを電気的に切断するようになっている。各キャパシタ・モジュールは、単一のキャパシタ・プレート、２つのキャパシタ・プレート、または３つ以上のキャパシタ・プレートを含むことができる。漏れセンサおよびスイッチング・デバイスを用いて、漏れを生じたキャパシタ・アレイのキャパシタ・モジュールを電気的に切断し、これによってキャパシタ・アレイを過剰な電気的漏洩から保護する。 （もっと読む）

【課題】３次元半導体メモリ装置及びその製造方法を提供する。
【解決手段】本装置は、積層された導電パターン、導電パターンを貫通する活性パターン及び導電パターンと活性パターンとの間に介在される情報貯蔵膜を含む少なくとも１つのメモリ構造体を含み、活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含むことができる。１つのメモリ構造体を構成する情報貯蔵膜は同一の工程段階を利用して実質的に同時に形成され、１つのメモリ構造体を構成する下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成され得る。 （もっと読む）

【課題】多層配線の下地半導体基板への配線引き出し部のコンタクト抵抗均一化を図った半導体集積回路装置の提供。
【解決手段】半導体集積回路装置は、半導体基板と、前記半導体基板上に複数層積層形成された配線と、前記配線の引き出し領域に前記配線の延長部として形成されて、所定幅のスペースを介して対向するメタル片対により構成されるフックアップ部７３と、前記フックアップ部のメタル片対のスペースを貫通するように埋め込まれたコンタクト導体７２とを有し、前記配線の少なくとも２層の間で前記フックアップ部のメタル片対のスペース幅を異ならせた。 （もっと読む）

【課題】ＩＧＺＯ層とＩＴＯ層とを電気的に接続する場合には、易加工性を備え電気抵抗率が低いアルミ等の金属と高融点金属としてのチタン等との積層構造を用いる必要があるが、積層構造を形成する場合、複数の金属層を形成する必要がある。そのため製造工程が増えると共に、パーティクル等の発生確率が増え、歩留まりを落とすという課題がある。
【解決手段】ＩＴＯ等の金属酸化物を用いた画素電極２ａが、層間絶縁層９に形成されたコンタクトホール９ａを介してＩＧＺＯ層を用いた配線層７ａと電気的に接続している。画素電極２ａとＡｌ−Ｎｄ合金を用いた上電極６ｃと直接接触させた場合、コンタクト抵抗が高くなるが、配線層７ａにＩＧＺＯ層を用い、画素電極２ａにＩＴＯ等の第２金属酸化物配線層を用いた場合、互いの構造が類似していることから、密接させるだけで接触抵抗の増大を招くことなく電気的に導通を取ることが可能となる。 （もっと読む）

【課題】ゲート電極とのコンタクトを簡便に得ることが可能な半導体装置及びその製造方法を提供すること。
【解決手段】本発明にかかる半導体装置は、縦型ＭＯＳＦＥＴ５０を有する半導体装置であって、半導体基板に形成され、ゲート絶縁膜３を介して縦型ＭＯＳＦＥＴ５０のゲート電極４ａが埋め込まれている第１トレンチ（トレンチ２ａ）と、第１トレンチとつながって形成され、第１トレンチよりトレンチ幅の広い第２トレンチ（トレンチ２ｂ）と、ゲート電極４ａとつながって形成され、ゲート絶縁膜３を介して第２トレンチの側面に形成されたゲートパッド（ゲート電極４ｂ）と、ゲートパッドの側面と接続するように形成され、ゲートパッドを介してゲート電極４ａと電気的に接続するゲート配線１１と、を備えるものである。 （もっと読む）

【課題】フォトリソグラフィー法及びエッチング法を用いることなく導電層間を接続することができる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、基板上に第１導電層と層間絶縁膜と第２導電層とを順に積層形成する導電層工程と、前記第２導電層の表面から物理的加工を施すことで、前記第２導電層と前記層間絶縁膜とを貫通して前記第１導電層に達する凹部を形成するコンタクトホール形成工程と、を有することを特徴とする。 （もっと読む）

【課題】スルーシリコンビアの高密度化、製造歩留りの向上及び製造コストの低減を同時に実現する。
【解決手段】本発明の例に係る三次元積層型半導体集積回路は、同一方向を向いて互いに積み重ねられる第一及び第二チップＣ１，Ｃ２と、第一チップＣ１を構成する第一半導体基板２１及び第二チップＣ２を構成する第二半導体基板２１を貫通し、かつ、第一チップＣ１内に設けられる半導体素子に繋がる第一電極１４を貫通するスルーシリコンビア１３とを備える。第一及び第二チップＣ１，Ｃ２は、面で結合する。 （もっと読む）

【課題】チップ面積の増大を防止することが可能な半導体装置及びその製造方法を提供する。
【解決手段】拡散領域１０１ａを表面に有する半導体基板１００と、半導体基板１００を覆う層間絶縁膜１０７と、層間絶縁膜１０７上に形成され、拡散領域１０９ａを表面に有する半導体層１０８と、層間絶縁膜１０７および半導体層１０８を貫通する貫通口１１９ａ内に形成され、拡散領域１０１ａに接し、且つ側面の一部が拡散領域１０９ａに接するソース線プラグ１１６ａと、ソース線プラグ１１６ａと層間絶縁膜１０７との間に介在し、且つソース線プラグ１１６ａが拡散領域１０９ａと接する部分を除いてソース線プラグ１１６ａと半導体層１０８との間に介在する側壁絶縁膜１１７ａと、を具備する。 （もっと読む）

【課題】コンタクトホールの加工時において配線のダメージを受けにくく、信頼性の低下を抑制できる構造の接続部を有する半導体装置を提供すること。
【解決手段】接続部１は、第１導電層２と第２導電層４とが、その交差個所に設けられたコンタクトホール５を介して接続されたものである。矩形状のコンタクトホール５は第２導電層４の幅方向の略中央に配置されている。そして、コンタクトホール５のパターンを囲むように矩形状の半導体層３が設けられている。半導体層３は、コンタクトホール５の底部において第１導電層２上に形成されている。この半導体層３は、第１導電層２とのエッチング選択比が高く、第１導電層２に対するエッチング効率が充分に高いものである。 （もっと読む）

【課題】導電層とコンタクト電極との接触抵抗が導電層の形成された深さによってばらつくのを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４と複数の絶縁層１７とが交互に積層された積層体であって、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、その階段構造部を覆って設けられた層間絶縁層４２と、層間絶縁層４２を貫通すると共にそれぞれが対応する階段状の各導電層ＷＬ１〜ＷＬ４を一層分貫通して形成された複数のコンタクトホール５０の内部に設けられ、コンタクトホール５０内に露出する導電層ＷＬ１〜ＷＬ４の側壁部に接するコンタクト電極６３とを備えている。 （もっと読む）

【課題】タングステン埋め込み配線に接続される信頼性の高いタングステンコンタクトを有する半導体装置を提供する。
【解決手段】半導体基板の主面上の第１層１１に配設されるとともに、貫通孔を有し、タングステンを主成分とする第１配線１２と、一端部１３ａが貫通孔を通って第１配線１２の底面に至るとともに、バリアメタル１４を介して貫通孔の側面１２ｂに接触し、他端部１３ｂが層間絶縁膜１５を挟んで第１層１１の上方の第２層１６に配設された第２配線１７に接続されたタングステンを主成分とする接続導体１３と、を具備する。 （もっと読む）

【課題】動作の安定した積層半導体装置を提供する。
【解決手段】単結晶シリコンのベース部と、ベース部の上の絶縁層と、絶縁層の上の単結晶シリコン層と、単結晶シリコン層に形成され絶縁層に達する分離溝構造と、分離溝構造で囲まれた単結晶シリコン層のボディ領域と、ボディ領域に形成されるトランジスタと、少なくともベース部および絶縁層を貫通し、ボディ領域に電気的に結合する貫通結合部とを有する第１半導体装置と、貫通結合部に接する外部接続部を有する第２半導体装置と、を備え、第２半導体装置は、貫通結合部を介して第１半導体装置のボディ領域の電位を制御する。 （もっと読む）

【課題】コンタクトの位置ずれが回路の特性に与える影響を低減した半導体装置を提供する。
【解決手段】この半導体装置は、半導体層１０に設けられた素子分離膜２０と、素子分離膜２０により区画された素子形成領域と、素子形成領域上及び素子分離膜２０上を延伸しているゲート配線１４０と、ゲート配線１４０の側壁に形成されたサイドウォール１５０と、素子分離膜２０上に位置するゲート配線１４０に接続するコンタクト２００とを備える。ゲート配線１４０の側壁は、少なくとも上部においてコンタクト２００に接触してる領域１４４を有する。 （もっと読む）

【課題】コンタクト抵抗が低い半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の半導体基板と、埋め込み酸化膜と、第２導電型の半導体層と、を備えるＳＯＩ基板に作られ、前記埋め込み酸化膜は、自己に穿設された、前記半導体基板と前記半導体層とを連通する、第１の開口を有し、前記半導体基板は、その表面部分に埋め込み状態に形成され、前記第１の開口内の前記半導体層の埋設部と互いに電気的に接続している、第２導電型の接続層を有し、前記半導体層及び前記埋め込み酸化膜を貫通して、前記接続層の表面部分に至る第２の開口内に埋め込まれて、側面において前記半導体層と電気的に接続し、底面において前記接続層と電気的に接続する、コンタクト電極と、を備える。 （もっと読む）

【課題】貫通電極のショート不良を引き起こすことなく、貫通電極とパッド電極との密着性を向上させる。
【解決手段】開口部２２が設けられたパッド電極２１ｂ上にエッチストッパ膜２３を積層し、半導体基板１１に形成された貫通孔４１に貫通電極４５を埋め込む際に、貫通電極４５の先端が、開口部２２を介してパッド電極２１ｂの一部を突き抜け、エッチストッパ膜２３で止められるように構成する。 （もっと読む）

【課題】Ａｌを含む金属配線の形成において、サイドエッチ量を低減した微細な金属配線を形成でき、金属配線上に形成するビアホールが金属膜を突き抜けるのを抑制することができる半導体装置の製造方法を提供する。
【解決手段】基板上に第一ＴｉＮ膜３、Ａｌを含む金属膜４、第二ＴｉＮ膜５を順次積層した金属配線層６を形成する工程と、前記金属配線層６の上にストッパー膜７、シリコン酸化膜８を順次積層したハードマスク層１２を形成する工程と、前記ハードマスク層１２を選択的にエッチングして前記金属配線層６の上にハードマスク１２ａを形成する工程と、前記ハードマスク１２ａをマスクとしてエッチングし金属配線６ａを形成する工程と、前記ハードマスク１２ａおよび前記金属配線６ａの上に層間絶縁膜１４を形成する工程と、前記ストッパー膜７をエッチングストッパとして前記層間絶縁膜１４にビアホール１７ａを形成する工程とを含む。 （もっと読む）

【課題】簡単な工程で画素電極とコンタクトホールとを形成するＴＦＴアレイ基板の製造方法を提供する。
【解決手段】絶縁膜を成膜する工程と、絶縁膜の上に導電膜を成膜する工程と、導電膜をパターニングして開口が設けられた画素電極を形成する工程と、開口が設けられた画素電極をエッチングマスクとしてエッチング法により絶縁膜に開口と連通するコンタクトホールを形成する工程と、を有することを特徴とするＴＦＴアレイ基板の製造方法。 （もっと読む）