【目的】リソグラフィの解像度や、光学コントラストを向上させると共にメモリ素子領域部のチップ面積を縮小させる半導体装置を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、メモリ素子領域内で、同一線幅及び同一ピッチで繰り返し配置される複数のビット線１０と、前記メモリ素子領域内で、前記複数のビット線１０と同層で、かつ平行に形成され、前記複数のビット線１０と同一線幅及び同一ピッチで配置される複数のシャント線３０と、前記複数のシャント線３０の上層側から前記複数のシャント線３０に跨って接続するように配置される上層コンタクトプラグ３４と、を備えたことを特徴とする。 （もっと読む）

【課題】裏面配線の断線等の製造不良を低減し、裏面配線と半導体基板との絶縁を安定的に確保することができる貫通電極を有する半導体装置を提供することを目的とする。
【解決手段】
表面電極が形成された半導体基板を用意する。半導体基板を裏面側からエッチングして前記表面電極に達する貫通孔を形成し、これに並行して半導体基板を裏面側からエッチングして貫通孔の外周を囲むトレンチを形成する。このトレンチにより絶縁リングが構成される。続いて、半導体基板の裏面に感光性樹脂フィルムを貼り付ける。露光現像処理により感光性樹脂フィルムの貫通孔の形成部分に対応する部分を選択的に除去する。開口部より露出した貫通孔の内壁および感光性樹脂フィルムの表面に導電体を堆積させる。貫通電極と半導体基板は中空構造の絶縁リングにより絶縁される。 （もっと読む）

【課題】抵抗値が大きく、また、磁力線が回路に悪影響を及ぼすおそれがあった。
【解決手段】（１）（１ａ）渦巻状の巻線本体と、（１ｂ）前記巻線本体の両端部のうち中心側の端部の近傍を起点として外側に向けて延在する配線と、（１ｃ）前記巻線本体の前記中心側の端部と前記配線の中心側の端部とを斜めに接続するビアと、を有するインダクタと、（２）前記巻線本体により規定される仮想平面と平行に、かつ、前記巻線本体の下方に設けられている、複数の遮蔽板片からなる遮蔽板と、を含む。 （もっと読む）

【課題】合計長が長くなることにより抵抗値が大きくなり、また、表皮効果により、実施的な抵抗値が大きくなった。
【解決手段】インダクタを含む半導体装置であって、前記インダクタは、（１）第１の導体と、当該第１の導体の表面に形成されている、前記第１の導体より導電性が高い第２の導体と備える渦巻状の巻線本体と、（２）第３の導体と、当該第３の導体の表面に形成されている、前記第３の導体より導電性が高い第４の導体とを備え、前記巻線本体の両端部のうち中心側の端部を起点として外側に向けて延在する配線と、（３）前記巻線本体の中心側の端部と前記配線の中心側の端部とを斜めに接続するビアと、を有する。 （もっと読む）

【課題】複数枚のウエハを貼り合わせる際に、電気信号接続部に発生する損傷を効果的に防止することができ、信頼性に優れ、安定した性能の得られる半導体装置を提供する。
【解決手段】素子の形成された基板１ＳＡ，１ＳＢからなる複数枚のウエハ１ＷＡ，１ＷＢが貼り合わされてなり、各ウエハ１ＷＡ，１ＷＢにおける別のウエハとの貼り合わせ面３０ａ、３０ｂには電気信号接続部９、２６が設けられ、対向する電気信号接続部９、２６同士のうちの少なくとも一方が、基板１ＳＡが露出されている貼り合わせ面３０ａから突出して形成された凸状接続部であり、凸状接続部の形成されている貼り合わせ面３０ａ上における前記電気信号接続部の配置されていない領域に、基板１ＳＡと同じ材料からなり、半導体回路と絶縁され、貼り合わされたウエハ１ＷＡ，１ＷＢ間の間隔の寸法と同じ高さで貼り合わせ面３０ａから突出する補強凸部５２が形成されている半導体装置とする。 （もっと読む）

【課題】歩留りが高く且つ配線間容量を十分に低減でき、且つ機械的強度を十分に得られるようにする。
【解決手段】半導体装置は、半導体基板の上に形成された第１の層間絶縁膜１０１と、第１の層間絶縁膜１０１に形成された複数の配線１０５と、第１の層間絶縁膜１０１に複数の配線１０５の少なくとも１つと接続するように形成されたビア１１３及びダミービア１０６とを有している。第１の層間絶縁膜１０１における互いに隣り合う配線１０５同士の間には空隙部１０９が選択的に形成されており、ダミービア１０６は、空隙部１０９と接する配線１０５Ａの下側に該配線１０５Ａと接続して形成され、ビア１１３及びダミービア１０６は、空隙部１０９を介することなく第１の層間絶縁膜１０１により周囲を覆われている。 （もっと読む）

【課題】配線幅の小さい配線層では配線間容量を低減し、同時に配線幅が広い配線層では、層間膜剥離を防止し、組み立て歩留まりの向上された半導体装置を提供する。
【解決手段】デュアルダマシン構造を有する多層配線を有する半導体装置である。半導体基板上に形成された第１の配線層部１５１と、第１の配線層部の上に形成された第２の配線層部１５３と、を具備する。第１の配線層部１５１において、最小配線幅を有する配線のアスペクト比Ｌと、ビアのアスペクト比Ｖは、Ｌ≧Ｖなる関係を有し、かつ第２の配線層部１５３において、最小配線幅を有する配線のアスペクト比Ｌと、ビアのアスペクト比Ｖは、Ｌ＜Ｖなる関係を有する。 （もっと読む）

【課題】電源配線に配線層を増やすことなく、電源機能の強化を実現できるようにする。
【解決手段】半導体装置は、複数の半導体素子が形成された半導体基板１と、該半導体基板１の上に第１の層間絶縁膜２を介在させて形成され、電源電位が印加される第１の配線パターン４ａと、少なくとも第１の配線パターン４ａの上に第３の層間絶縁膜５を介在させて形成された第２の配線パターン６ａとを有している。第２の配線パターン６ａは、第１の配線パターン４ａの上における第３の層間絶縁膜５に形成されたコンタクトホール５ａから露出する領域に等方的に成長するように形成されている。 （もっと読む）

【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。 （もっと読む）

【課題】配線間に設けられた絶縁膜への電界集中が抑制され、微細化されても、絶縁破壊が抑制され、十分な信頼性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板上に形成され、ビアホール５０６ｃと、ビアホール５０６ｃの上部に連結された配線溝（上層配線溝）５０５ｃとを有する第１の絶縁膜（第２の層間絶縁膜）５０４と、ビアホール５０６ｃに埋め込まれたビア５０６と、ビア５０６に電気的に接続され、配線溝（上層配線溝）５０５ｃに埋め込まれた金属配線（上層配線）５０５と、ビアホール５０６ｃの側面に設けられ、金属配線（上層配線）５０５の側面と第１の絶縁膜（第２の層間絶縁膜）５０４との間に挟まれて形成された第２の絶縁膜（絶縁膜）５０８とを備えている。平面的に見て、ビア５０６は、隣接する金属配線（上層配線）５０５間の領域に、はみ出す事無く形成されている。 （もっと読む）

【課題】半導体基板の貫通接続部において、表面側配線層の貫通孔底部での剥離および破断が防止され、接続不良等が改善された半導体装置と、そのような半導体装置を製造する方法を提供する。
【解決手段】貫通孔３を有する半導体基板２の表面に、該貫通孔３と同径の開口４ａを有する第１の絶縁層４が被覆され、その上に第１の配線層５が開口４ａを覆い形成されている。また、貫通孔３内および半導体基板２の裏面に第２の絶縁層６が被覆されている。第２の絶縁層６は、第１の配線層５と内接するように形成され、内接部に第１の絶縁層４の開口４ａよりも小径の複数の開口６ａを有している。さらに、貫通孔３内に第２の配線層７が充填・形成され、この第２の配線層７は第２の絶縁層６の複数の開口６ａを介して第１の配線層５に内接している。 （もっと読む）

【課題】 バリアメタル層や配線材のカバレジの向上する半導体装置を提供する。
【解決手段】 コンタクトホール近傍の材質を単一にすることで、コンタクト側壁の凸凹の発生を防止するにより、バリアメタル層及び配線材のカバレジを良くすることが出来る。加えて、バリアメタル層を安定して作成することが出来るため、バリアメタル層の断線を防止し、配線材の基板への染み出しを防止することができる。 （もっと読む）

低コンタクト抵抗を示すＭＯＳ構造（１００，２００）と、このようなＭＯＳ構造の形成方法が提供される。一方法では、半導体基板（１０６）が提供され、前記半導体基板上にゲートスタック（１４６）が形成される。前記半導体基板内に、前記ゲートスタックと整合された不純物ドープ領域（１１６）が形成される。前記不純物ドープ領域から延びる隣接するコンタクトフィン（１８６）が形成され、前記コンタクトフィン上に金属シリサイド層（１２６）が形成される。前記コンタクトフィンの少なくとも１つに存在する前記金属シリサイド層の少なくとも一部に対するコンタクト（１２２）が形成される。
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【課題】ビア抵抗の低減を図ることができる半導体装置の製造方法を提供する。
【解決手段】トレンチ５の底面のバリアメタル膜６を残存させつつ、ビア４の底面のバリアメタル膜６を除去する。次に、そのビア底面から露出する下層配線１を改質して、改質層７を形成する。次に、その改質層７を除去して、掘れ込み（凹部）８を形成する。そして、掘れ込み８、ビア４およびトレンチ５内にＣｕ膜９を堆積させて、ビアプラグ１０および上層配線１１を形成する。 （もっと読む）

【課題】配線トラックの無駄なく、上下の導電線の交点に複数のビアを配置する。
【解決手段】本発明の例に係る半導体集積回路は、第１方向に延びる第１導電線１１と、第１導電線１１上に配置され、第１方向に交差する第２方向に延びる第２導電線１２と、第１導電線１１の第１コンタクト部Ｐ１と第２導電線１２の第２コンタクト部Ｐ２とを接続する第１ビア１３と、第１導電線１１の第３コンタクト部Ｐ３と第２導電線１２の第４コンタクト部Ｐ４とを接続する第２ビア１４とを備える。第１及び第３コンタクト部Ｐ１，Ｐ３は、第１方向に並んで配置され、第２及び第４コンタクト部Ｐ２，Ｐ４は、第２方向に並んで配置される。 （もっと読む）

【課題】Ａｌ配線のコンタクト抵抗を増大させることなく、チップサイズを小さくすることができる半導体装置を提供すること。
【解決手段】この半導体装置１において、半導体基板２上の、コンタクトホール５の内部を含む絶縁膜４上には、各コンタクト３と電気的に接続されたＡｌ配線６が形成されている。Ａｌ配線６上には、絶縁膜８が形成されている。絶縁膜８には、Ａｌ配線６における、コンタクト３ａ〜３ｃの直上部分を一括して露出させるビアホール９が形成されている。ビアホール９の内部を含む絶縁膜８上には、Ａｌ配線６と電気的に接続されたＡｌ配線１０が形成されている。ビアホール９が、コンタクト３ａ〜３ｃを一括して露出させるように形成されているため、ビアホール９と半導体基板２との間の領域には、複数のコンタクトホール５ａ〜５ｃが配置されている。 （もっと読む）

【課題】シリコン酸化膜にコンタクト部に到達する高アスペクト比のホールを形成する際に、ホール内のコンタクト材料とコンタクト部との間で十分なコンタクトがとれるようなホールを形成すること。
【解決手段】基板上にＢおよびＰの少なくとも一方を含むシリコン酸化物からなる第１の酸化膜と、その上に形成された、ＢおよびＰを含まないシリコン酸化物からなる第２の酸化膜とを有し、さらに第１の酸化膜および第２の酸化膜の界面より下方に形成されたコンタクト部を有する被処理体を準備し（ステップ１）、第２の酸化膜と前記第１の酸化膜をエッチングしてコンタクト部に到達するホールを形成し（ステップ２）、ＨＦを含むガスによるドライプロセスにより第１の酸化膜をエッチングし、第１の酸化膜のコンタクト部上方領域のホール部分を広げる（ステップ３）。 （もっと読む）

【課題】ボンディングパッドに加わる機械的応力を緩和することができる構造の半導体装置を提供することを目的とする。
【解決手段】第２層間絶縁膜９上には、ビアホール１２を有する第３層間絶縁膜１３が第３配線層１１を被覆して形成されている。ビアホール１２内には第３導電層１４が形成されている。第３層間絶縁膜１３は、平面形状が六角形である複数の柱状層間絶縁膜１３ａが集合して構成されている。そして、各柱状層間絶縁膜１３ａの周囲を取り囲むようにしてビアホール１２及び第３導電層１４が形成されている。第３導電層１４を介して第３配線層１１と電気的に接続された第４配線層１５が形成されている。第４配線層１５が本実施形態における最上の配線層であり、ボンディングパッドとして機能する層である。 （もっと読む）

【課題】電子と正孔いずれがキャリアの場合でも接触抵抗が低減された電極を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００上にｎ型拡散層１０２とｐ型拡散層１０４を備え、ｎ型拡散層１０２およびｐ型拡散層１０４と絶縁層１０６を介して形成された第１の金属配線１０８、第２の金属配線１１０と、ｎ型拡散層１０２と第１の金属配線１０８を電気的に接続するための第１のコンタクト電極１１２と、ｐ型拡散層１０４と第２の金属配線１１０を電気的に接続するための第２のコンタクト電極１１３とを有し、第１のコンタクト電極１１２のｎ型拡散層１０２と接合する部分と、第２のコンタクト電極１１３のｐ型拡散層１０４と接合する部分とが、第１の金属含有導電体１１４と、希土類金属を含む第２の金属含有導電体１１６とによって形成されている半導体装置およびその製造方法。 （もっと読む）

【課題】孔の内面に対する電極膜等の被覆率を高めるとともに、電極膜等の均一性を高めることにより、キャパシタのリーク電流を低減させて高い信頼性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に形成されたメモリセル選択用トランジスタＴｒ_１と、メモリセル選択用トランジスタＴｒ_１の上方に形成され、かつ蓄積容量部２４用の筒状の貫通孔３５ａが設けられてなるポリシリコン層間膜３３と、貫通孔３５ａ内部に形成されるとともにメモリセル選択用トランジスタＴｒ_１のソース・ドレインに対しコンタクトプラグ２５を介して接続された蓄積容量部２４と、を少なくとも備え、貫通孔３５ａの底面３５ｃと側壁面３５ｂとの接続部３５ｄが曲面で構成されていることを特徴とする半導体装置を採用する。 （もっと読む）