【課題】メモリセルの寸法を微細化し、メモリセルでの動作を改善するための、トランジスタを備えた相変化ランダムアクセスメモリデバイス、およびメモリデバイスを形成する方法を提供する。
【解決手段】抵抗スイッチングメモリデバイスは、非導電性材料からなるナノワイヤ１０１０が、導電性材料からなるナノチューブ１１１０を形成するためのモールドとして機能するように形成される。ナノチューブ１１１０の輪状面が、相変化を起こす切り替え活性材料１３２０に結合され、これによって下部電極コンタクトが形成されるように、切り替え活性材料のバルク１３２０がナノチューブ１１１０の最上部に堆積される。ストライプ１４１０は、切り替え活性材料のバルク１３２０との上部電極コンタクトになり、ビット線１４６０がビット線コンタクト１４５０に接続される。 （もっと読む）

【課題】信号ラインの直列抵抗成分を充分に下げると共に、高周波信号を伝送する場合であっても高周波抵抗を下げることができ、例えば大電力用ＭＭＩＣで採用しても電力利得をさらに上げることが可能な半導体装置を提供する。
【解決手段】所定の素子が形成された半導体基板上に、層間膜と上下２層配線構造の信号ラインを含むマイクロストリップライン線路３００が形成される半導体装置であって、下層配線３０６上には、下層配線３０６を開口する複数のコンタクトホール３１０を有する層間膜が形成され、上層配線３１２は、コンタクトホール３１０の側面及び底面を含む全表面に形成される。 （もっと読む）

本発明は、基板を貫通する垂直相互接続部を作製する方法を提供する。この方法は、基板２００の第１の側２０２と第２の側２０４間に配置された犠牲埋込み層２２０を利用する。第１の側からトレンチ２０６及び２０６’をエッチングした後に、犠牲埋込み層２２０は、第２の側からの孔２１８及び２１８’のエッチング中に停止層として機能し、これにより孔のオーバーエッチング中の損傷からトレンチを保護する。トレンチのエッチングは孔のエッチングから完全に分離され、プロセスの選定及びデバイスの製造のためのいくつかの利点を与える。犠牲埋込み層の一部分を除去してトレンチと孔とを相互接続した後に、結果的な垂直相互接続孔を充填して垂直相互接続部を形成する。
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【課題】コンタクトホールの形成工程を省略し、製造プロセスの簡素化を実現して生産効率の向上を図る。
【解決手段】ＴＦＴ基板１０上にＴＦＴ３０を構成するゲート電極３ａを形成する第１配線膜形成工程(ａ)と、ゲート電極３ａを被覆する下層絶縁膜４１ａを成膜する絶縁膜成膜工程(ｂ)と、ゲート電極３ａに対して電気的に接続される走査線１１ａを下層絶縁膜４１ａ上に形成する第２配線膜形成工程(ｃ)とを有し、絶縁膜成膜工程では、ゲート電極３ａと走査線１１ａとを直接接続するための非成膜領域４１ａａを有する下層絶縁膜４１ａを成膜する。 （もっと読む）

【課題】高集積化、微細加工化等の技術が今後進展した場合であっても、消費電力を低く抑えることのできるＤＲＡＭ等の半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板１と、前記半導体基板１に形成されたトランジスタ１００と、前記トランジスタ１００と電気的に接続されている容量コンタクトである第一の電気素子３と、前記第一の電気素子と電気的に接続されている容量素子である第二の電気素子４００と、を有する半導体装置であって、 前記第一の電気素子３と前記第二の電気素子４００とは、前記第一の電気素子３と前記第二の電気素子４００との双方を通る前記半導体基板表面と平行な平面aーa、bーbが少なくとも二つ存在する様に接続されていることを特徴とする半導体装置。 （もっと読む）

【課題】絶縁膜を貫通する導電性プラグと、絶縁膜上に形成され導電性プラグに接続する上層配線とを備える半導体装置であって、絶縁膜上のレイアウトの自由度を高める半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板の主面上部に形成された層間絶縁膜と、層間絶縁膜を貫通する複数のコンタクトプラグ２２とを備える。層間絶縁膜には、複数のコンタクトプラグ２２のうち隣接する２つのコンタクトプラグ２２をつなぐボイド１９が形成され、ボイド１９内には、２つのコンタクトプラグ２２を相互に接続するボイド内配線２１が埋め込まれている。層間絶縁膜は、相互に並行して延在する複数のゲート配線１６を被覆しており、ボイド１９及びコンタクトプラグ２２は、複数のゲート配線１６のうち隣接する２つのゲート配線１６の間に形成されている。 （もっと読む）

【課題】 表示装置においてスルーホールで接続される２つの導電層の接続不良を低減する。
【解決手段】 基板の表面の上に設けられた第１の導電層と、前記基板の表面からみて前記第１の導電層の上に、１つの絶縁膜または１つの絶縁膜を含む２つ以上の積層された薄膜からなる薄膜層を介して設けられた第２の導電層とが、前記薄膜層に設けられた開口部において電気的に接続されている表示パネルを有する表示装置であって、前記薄膜層の前記開口部の開口端のうち、前記基板の表面からの距離が遠いほうの開口端の外周は、該外周を１周する間に、前記基板の表面からの距離が１回以上変動する表示装置。 （もっと読む）

半導体装置（１０）は、ボンディングパッド（２８）と最終相互接続層（１６）との間にコンタクトを有し、そのコンタクトは、最終相互接続層（１６）とボンディングパッドとの間にバリアメタル（２６）を含む。パッシベーション層（１８）及びポリイミド層（２２）の両方により、最終相互接続層（１６）とボンディングパッド（２８）とが分離される。パッシベーション層（１８）は、最終相互接続層（１６）と接するように第一の開口（２０）を形成すべくパターン化される。また、ポリイミド層（２２）も、パッシベーション（１８）を貫通する第一の開口（２０）よりも内側にあって、それゆえにより小さな第二の開口（２４）を残存させるようにパターン化される。次に、バリア層（２２）が最終相互接続層（１６）と接して堆積されて、ポリイミド層（２２）により境界を形成する。次に、バリア（２６）と接してボンディングパッド（２８）が形成されると、その後、ボンディングパッド（２８）に対してワイヤボンド（３０）が形成される。
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【課題】ソース線コンタクトの抵抗を低減する。
【解決手段】不揮発性半導体記憶装置は、第１の方向に沿って折り返されるように配列され、かつ第２の方向に配列された複数のユニットをそれぞれが有する複数のブロックと、ソース側同士が隣接するブロックで第１の方向に隣接する各第１の選択トランジスタＳＳＴのソース領域に共通して設けられた複数の第１のコンタクト層ＳＣと、第１のコンタクト層ＳＣに接続されたソース線ＳＬと、ソース線ＳＬの下方で第２の方向に延在し、かつ第１のコンタクト層ＳＣに接続された導電層２５と、ドレイン側同士が隣接するブロックで第１の方向に隣接する各第２の選択トランジスタＳＤＴのドレイン領域に共通して設けられた複数の第２のコンタクト層ＢＣとを具備し、隣接する第１の選択トランジスタＳＳＴのゲート電極間の距離は、隣接する第２の選択トランジスタＳＤＴのゲート電極間の距離より小さい。 （もっと読む）

【課題】小型化が可能で、かつ、信頼性の高い半導体装置を提供する。
【解決手段】半導体装置は、電極１４を有する半導体基板１０と、半導体基板１０の能動面１５に形成された樹脂層２０と、樹脂層２０における半導体基板と対向する面とは反対側の面２１上に形成された外部端子３０と、樹脂層２０の内部を通るように形成された、電極１４と外部端子３０とを電気的に接続する電気的接続部４０と、を含む。電気的接続部４０は、複数の柱体領域４２を有する。複数の柱体領域４２は、樹脂層２０の厚み方向に連続して配列されている。隣り合って配列された２つの柱体領域４２は、平面視において、一部のみが重複するように配置されて電気的に接続されている。 （もっと読む）

【課題】レイアウトの効率化が図れ、デバイス面積を縮小することができる回路基板及び液晶表示装置を提供する。
【解決手段】第１半導体層、絶縁膜及び第１ソース電極がこの順に積層された第１薄膜トランジスタと、第１ソース電極に接続された第２ゲート電極を有する第２薄膜トランジスタとを基板上に有する回路基板であって、上記回路基板は、第１半導体層と第１ソース電極とを接続する第１導電部と、第１ソース電極と第２ゲート電極とを接続する第２導電部とが、絶縁膜の共通の開口部に設けられた回路基板である。 （もっと読む）

【目的】低抵抗なコンタクトを歩留まり良く形成することができる半導体装置及びその製造方法を提供する。
【解決手段】ニッケルシリサイド層７が十分な膜厚を有する領域にコンタクトホール１１を形成するとともに、金属シリサイド層７のエッチングを行い金属シリサイド層７に凹部を形成する。次いで、コンタクトホール１１を所望のコンタクト径まで拡大する。これにより、コンタクトホールの底部を占めるシリサイド面積率を下げることなく、所望のコンタクトホール１１のボトム面積を確保することができ、コンタクト抵抗上昇に起因する製造歩留まり低下を抑制することができる。 （もっと読む）

【課題】 反射防止膜とハードマスク層の役割を同時に果たす多機能ハードマスク層を用
いることにより、製品の生産期間とコストを削減する半導体素子の製造方法を提供する。
【解決手段】本発明は、半導体素子の製造方法に関し、反射防止膜とハードマスクの役割を同時に果たす多機能ハードマスク層を用いることにより、格納電極コンタクトホールと格納電極との間のオーバーラップマージンを確保してコンタクト抵抗を低下させ、層間絶縁膜の食刻時に発生する傾斜により下部の線幅が減少する現象を防止する。さらに、層間絶縁膜の蒸着、ポリシリコン層の蒸着及びポリシリコン層の食刻工程を省略することにより、製品の生産期間とコストを削減する技術を開示する。 （もっと読む）

【課題】スルーホールに収容されるプラグと、その下部の導体パターンとの間のコンタクト抵抗を低減可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置１０の製造方法は、半導体基板上に絶縁膜（１５，１６，２１）を形成するステップと、異方性エッチングによって絶縁膜の上部分（１６，２１）にスルーホールの上部分２２を形成するステップと、スルーホールの上部分２２の側壁にエッチ保護膜２３を形成するステップと、絶縁膜の下部分（１５）に、スルーホールの上部分２２に連続するスルーホールの下部分２４を等方性エッチングによって形成するステップとを有する。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置において、微細化及び製造歩留りの向上を実現する。
【解決手段】半導体装置は、基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１１７と、基板１０１におけるゲート電極１１７の両側に形成されたソース領域及びドレイン領域１０７ｂとを有するＭＩＳトランジスタを備え、ゲート電極１１７は金属シリサイドからなり、ソース領域及びドレイン領域１０７ｂの少なくとも一方の上に、金属シリサイドからなる第１のコンタクト電極１１６を備える。 （もっと読む）

【課題】貫通電極を有する半導体装置の信頼性を損なうことなく、貫通電極の脱落を抑制する。
【解決手段】半導体装置１００は、シリコン基板１０１、シリコン基板１０１を貫通する貫通電極１２９、および貫通電極１２９の側面外周に設けられるとともにシリコン基板１０１を貫通する第一絶縁リング１３０を有する。また、半導体装置１００は、シリコン基板１０１の少なくとも素子形成面の裏面の近傍に設けられるともに貫通電極１２９に接して設けられ、シリコン基板１０１の面内方向に貫通電極１２９の内部に向かって張り出した張出部１４６を備える。 （もっと読む）

【課題】下部電極と相変化膜との間の接触面積を効果的に減少させた相変化記憶素子及びその製造方法を提供すること。
【解決手段】相変化記憶素子は、下部パターン及びこれを覆うように形成された第１絶縁膜２２を有する半導体基板２１と、第１電極２４と、第１コンタクトホール２６を備えた第２絶縁膜２５と、第１コンタクトホール２６の内部及びそれに隣接する第２絶縁膜２５上に形成された第１相変化膜２７と、第２コンタクトホール２９を備えた第３絶縁膜２８と、第２コンタクトホール２９内に形成された第２相変化膜３０と、第２電極３１とを備え、第１及び第２コンタクトホール２６、２９のうち、いずれか一方が他方より大きく形成されている。 （もっと読む）

【課題】 薄膜トランジスタと電極との接続信頼性を向上させたアレイ基板を提供する。
【解決手段】 表面に薄膜トランジスタ４０が設けられた基板１１と、基板１１の表面を覆うように形成された層間絶縁層５０と、層間絶縁層５０上に形成されると共に、層間絶縁層５０に形成されたコンタクトホール２３を介して薄膜トランジスタ４０と電気的に接続された電極１９とを備え、層間絶縁層５０は、珪素を含む第１の無機絶縁膜１５と、有機絶縁膜１６と、珪素を含む第２の無機絶縁膜１８とが、この順で積層されてなると共に、第１の無機絶縁膜１５、有機絶縁膜１６及び第２の無機絶縁膜１７には、それぞれコンタクトホール２３に対応する位置に開口部１５ａ，１６ａ，１８ａが設けられ、これら開口部１５ａ，１６ａ，１８ａのうち少なくとも第２の無機絶縁膜１８の開口部１８ａが有機絶縁膜１６の開口部１６ａよりも大きいことを特徴する。 （もっと読む）

【課題】高信頼性の電子部品の製造方法と、互いに接近した配置が可能な電子部品を提供する。
【解決手段】半導体基板（１０、１０′）に回路を形成するためのＣＭＯＳ構造（２０、２０′）を形成し、ＣＭＯＳ構造（２０、２０′）の形成後、低温処理、特に４５０℃以下の温度での処理で、半導体基板（１０、１０′）の第１面（Ｓ１）とそれとは反対側の第２面（Ｓ２）との間で回路の接続を行うべく、半導体基板（１０、１０′）の開口内に少なくとも１つの電気導体（３０、３０′）を形成する。この電子部品は電子回路及びセンサ（８０、８０′）の狭小な配置を可能とし、特に医療機器用として適する。 （もっと読む）

【課題】マスクの枚数を増やすことなく、ストレージキャパシタの電極間から半導体パターンを除去して高画質化を実現させる表示装置及びその製造方法を提供する。
【解決手段】本発明によるＴＦＴパネルの製造では、半導体パターンとＴＦＴのドレイン電極とを、同じマスクを利用したエッチングで同時にパターニングする。一方、画素電極の直下に形成される絶縁膜のパターニングには別のマスクを利用する。ドレイン電極を覆う絶縁膜の領域では、中央部の全体を感光させ、周辺部を半分の厚みまで感光させる。ストレージ電極の上方を覆う絶縁膜の領域は薄い一部を残して感光させる。ドレイン電極を覆う誘電膜をエッチングしてドレイン電極を露出させるとき、絶縁膜のその薄い一部がその下地の誘電膜を保護する。その後、絶縁膜のその薄い一部を画素電極の一部に置換し、保護された誘電膜を隔ててストレージ電極と対向させる。 （もっと読む）