【課題】線幅精度を低下させることなく、モールド押し付け後の残渣を除去することができ、高精度の微細パターンを形成することのできる微細パターン形成方法を提供する。
【解決手段】基板１１上にシロキサン結合を有する塗布膜（第１の膜１２）を形成し、この第１の膜１２に対して、室温で、モールド１３を押し付けて微細パターンを転写する。第１の膜１２を硬化させて薄膜（第２の膜１４）を形成し、モールド１３を取り外した後、斜め蒸着法によりパターンの凸部１４ａの上にのみ金属薄膜１５を形成し、この金属薄膜１５をマスクとして凹部１４ｂのエッチングを行い、残渣を除去する。 （もっと読む）

【目的】パターン密度の違いによるエッチング差を抑制する半導体装置の製造方法を提供することを目的とする。
【構成】本発明の一態様の半導体装置の製造方法は、基体上にポロジェン材料を含む絶縁膜を形成する工程（Ｓ１０４）と、前記絶縁膜に含まれる前記ポロジェン材料の一部を除去する工程（Ｓ１０６）と、前記ポロジェン材料の一部が除去された前記絶縁膜に前記絶縁膜の底部を残すように開口部を形成する工程（Ｓ１１２）と、前記絶縁膜に含まれる前記ポロジェン材料の残部を除去する工程（Ｓ１１４）と、前記開口部の前記底部をエッチングする工程（Ｓ１１６）と、を備えたことを特徴とする。 （もっと読む）

【課題】側壁転写プロセスによる微細パターンの形成において、パターン上部の形状が左右非対称になることを防止することが出来る製造方法を提供する。
【解決手段】半導体基板１上に被加工膜２、シリコン酸化膜３、シリコン窒化膜４、反射防止膜を形成する。その上にライン幅とスペース幅の比率が１：１のパターンのレジストを形成する。スリミング技術を用いて反射防止膜を加工して、反射防止膜とレジストのライン幅寸法をスペース幅寸法の１／３にする。反射防止膜とレジストをマスクにしてシリコン酸化膜３とシリコン窒化膜を加工する。反射防止膜とレジストを除去した後に、加工されたシリコン窒化膜のライン幅寸法と同一膜厚のシリコン酸化膜１１を形成する。シリコン酸化膜１１上に犠牲膜１３を形成し、犠牲膜とシリコン酸化膜１１を平坦化する。犠牲膜及びシリコン窒化膜を除去し酸化膜マスクパターンとする。これをマスクに被加工膜を加工する。 （もっと読む）

【課題】ＣＶＤを使用することなく、被覆されたパターンを形成することが可能な被覆パターン形成方法およびこれを利用してより高密度なパターンを形成するパターン形成方法を提供する。
【解決手段】パターン２を有する熱伝導性基板１に熱重合性組成物を塗布して塗膜３を形成したのち、ベークおよび現像をして被覆パターン７を形成する。このようにして形成された被覆パターン上に無機性組成物膜を形成したのち、エッチングすることによって、より高密度なパターンを形成することができる。 （もっと読む）

【課題】本発明の目的は、金属微粒子分散体の基板への塗布と加熱処理による焼結により基板上に形成される金属膜の基板との密着性の向上を図り、耐環境性を向上させると共にメッキ下地膜などにも利用出来る金属膜積層体、及びその製造方法、並びにそれを用いた金属配線基板を提供する。
【解決手段】本発明の金属膜積層体は、有機金属化合物から形成される金属酸化物膜と金属微粒子分散体から形成される金属膜とを基板上に複数層積層し、基板上に形成される最初の膜は金属酸化物膜であることを特徴とする。 （もっと読む）

【課題】メタル材をハードマスクにして絶縁膜をエッチングする際の加工ダメージを抑制する半導体装置の製造方法を提供する。
【解決手段】本発明の一態様の半導体装置の製造方法は、基体上に絶縁膜を形成する工程Ｓ１０４と、絶縁膜上に、金属含有膜を形成する工程Ｓ１０８と、金属含有膜上に、Ｓｉ及びＣを含有するか又はＮ及びＣを含有する炭素含有膜を形成する工程Ｓ１１０と、炭素含有膜を選択的にエッチングする工程Ｓ１１８と、エッチングにより形成された開口部が転写されるように金属含有膜を選択的にエッチングする工程Ｓ１２６と、炭素含有膜の開口部とは異なる表面が露出した状態で、炭素含有膜と金属含有膜とをマスクとして絶縁膜をエッチングする工程Ｓ１２８と、を備えたことを特徴とする。 （もっと読む）

【課題】再配置配線および半田バンプを簡便なプロセスで作製することができる半導体装置の製造方法及び半導体装置を提供すること。
【解決手段】半導体基板における半導体素子の電極端子が設けられた主面側に、電極端子を電気的に引き出す再配置配線およびバンプを形成する半導体装置の製造方法であって、半導体基板の主面側に、電極端子と電気的に接続された第１の導電層を形成する工程と、第１の導電層上の所定の位置に開口を有するマスク層を第１の導電層上に形成する工程と、マスク層の開口内に第２の導電層を形成する工程と、マスク層を除去する工程と、第２の導電層をマスクとして用いて第１の導電層を異方性エッチングすることにより第１の導電層からなる再配置配線を形成する工程と、第２の導電層をリフローして再配置配線上バンプを形成する工程と、を含む。 （もっと読む）

【課題】サイドエッチングおよびオーバーエッチングの双方を抑制することができる金属パターンの形成方法を提供する。
【解決手段】基板１上に金属膜２が堆積される。金属膜２上に金属膜２の一部を覆うマスク３が形成される。異方性エッチングにより金属膜２のマスク３から露出された部分を厚み方向に部分的にエッチングすることで、金属膜２に異方性エッチングにともなう再付着膜４に覆われた側壁が形成される。側壁を有する金属膜２ｍのマスク３から露出された部分と再付着膜４とを基板１の材質のエッチング速度よりも金属膜２ｍの材質のエッチング速度が大きくなるようなエッチング条件で等方性エッチングによりエッチングすることで、金属パターン２ｐが形成される。 （もっと読む）

【課題】ＬＤＤサイドウォール形成時に、ＮＭＯＳ／ＰＭＯＳ境界領域の２重エッチングによる不具合を克服する。
【解決手段】ＮＭＯＳ／ＰＭＯＳ境界領域にゲートレベル配線を形成し、ＬＤＤサイドウォール形成時に２重エッチングされるゲートレベル配線の最上層に、サイドウォール絶縁膜層とエッチング選択比のとれる膜１０７をハードマスクとして形成しておくことで、ゲートレベル配線に接続するプラグコンタクト１１２形成時にゲート電極のオーバーエッチによる堆積物の付着を防止する。 （もっと読む）

【課題】層間絶縁膜に対するストップ層の選択比を大きくすることができるプラズマエッチング方法を提供する。
【解決手段】Ｃ_ｗＦ_ｘ（ｘ、ｗは所定の自然数）からなる低誘電率層間絶縁膜４１とストップ層４２とを備え、該ストップ層４２は低誘電率層間絶縁膜４１に形成されたビアホール４６の底部において露出するウエハＷに施される半導体デバイス製造処理において、ＣＦ_４ガス及びＣＨ_２Ｆ_２ガスから生じたプラズマに低誘電率層間絶縁膜４１及びストップ層４２を晒して該ストップ層４２をエッチングする。 （もっと読む）

銅系のメタライゼーション系を有する高度な半導体デバイス（２００）において、デバイス領域（２５０Ｄ）における実質的にアルミニウムフリーのバンプ構造（２１２Ｄ）と、テスト領域（２５０Ｔ）における実質的にアルミニウムフリーのワイヤボンド構造（２１２Ｔ）とが、製造プロセスに基づいて形成され、これらのデバイス領域内に同一の最終誘電層スタック（２０３）が形成されうる。基板を、製品基板とするか、実際の半導体デバイス（２０２Ｄ）の信頼性を推定するテスト基板とするかを判断することによって、プロセス工程数を削減することができる。例えば、銅系のコンタクト領域（２０７Ｄ，２０７Ｔ）の上にニッケルのコンタクト素子が形成され、このニッケル（２１３）は、その上にワイヤボンディングを行うか、またはバンプ材料を形成するためのベースとなりうる。
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【課題】ヒューズ配線部の開口工程において、ヒューズ配線にダメージを与えて誤切断してしまうことを防ぐ。
【解決手段】ヒューズ配線６上の開口部１７下にて、ＳｉＣＮ膜からなる保護膜１１とプラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる保護膜１８とが積層された構造を形成することにより、ヒューズ配線６上のシード膜２３およびバリア導電膜２２をウエットエッチングする際の洗浄液のヒューズ配線６への浸入を保護膜１８にて防ぐ。 （もっと読む）

【課題】工程を単純化させるとともに、ドレインコンタクトを形成するための工程過程で発生する素子の信頼性の低下問題を解消することが可能なフラッシュメモリ素子の製造方法の提供。
【解決手段】半導体基板１１０上に層間絶縁膜１１２、ハードマスク膜１１４、１１６および第１エッチングマスクパターン１１８を形成する段階と、補助膜１２０を形成する段階と、前記第１エッチングマスクパターンの間が充填されるように前記補助膜上にエッチングマスク膜を形成する段階と、前記エッチングマスク膜をエッチングして前記補助膜の上部より低い高さで前記第１エッチングマスクパターンの間の前記補助膜上に残留する第２エッチングマスクパターン１２２ａを形成する段階と、前記補助膜を除去する段階と、前記第１および第２エッチングマスクパターンの間の前記ハードマスク膜を除去してハードマスクパターンを形成する段階とを含んでなる。 （もっと読む）

【課題】メモリセルアレイのメモリセルを選択する配線の抵抗率を低減することにより、配線中の電圧降下を低減し、消費電力を低減する半導体ラインの構造を提供する。
【解決手段】集積回路は、各メモリセルのアレイと半導体基板内に形成されたドープされた各半導体ライン２０２とを含む。上記ドープされた各半導体ライン２０２は、各メモリセルのロウに結合されている。上記集積回路は、上記ドープされた各半導体ライン２０２に接触している導電性クラッディング部２０３を含む。 （もっと読む）

【課題】ビアホールやトレンチの底部や側面に残渣が付着するのを防止することができるプラズマエッチング方法を提供する。
【解決手段】ウエハＷに形成されたＣ_ｗＦ_ｘ（ｘ、ｗは所定の自然数）からなる低誘電率層間絶縁膜４１と、エッチングストップ層４２と、銅配線４３と、メタルハードマスク４５とを有する半導体デバイス４０に施されるエッチングストップ層除去処理において、低誘電率層間絶縁膜４１と銅配線４３及び／又はメタルハードマスク４５とが、ＣＦ_４ガス及びＮ_２ガスを含む処理ガスから生じたプラズマへ同時に晒される際、当該処理ガスにおけるＣＦ_４ガス及びＮ_２ガスの流量比はＣＦ_４ガス：Ｎ_２ガス＝１：Ｘ（但し、Ｘ≧７）で示される。 （もっと読む）

【課題】ＥＵＶ光を利用した良好なパターニングを行えるパターン形成方法を提供する。
【解決手段】被処理基板の上に第１の膜を形成する工程と、第１の膜の上に第１の膜よりもＥＵＶ（Extreme UltraViolet）光に対する光吸収係数が小さく、シリコン膜である第２の膜を形成する工程と、第２の膜の上にレジスト膜を形成する工程と、レジスト膜にＥＵＶ光を選択的に照射する工程と、レジスト膜を現像する工程とを備えている。 （もっと読む）

【課題】貫通電極が設けられた配線基板又は半導体装置などの貫通電極付き基板の製造方法において、生産性が高く、低コストで製造できる方法を提供する。
【解決手段】導電性ポスト１２が立設する支持板１０と、スルーホールＴＨが設けられた基板２０ａ〜２０ｆとを用意し、スルーホールＴＨに導電性ポスト１２を挿通させた状態で基板２０ａを支持板１０の上に配置した後に、基板２０ａの上及びスルーホールＴＨの内面と導電性ポスト１２との隙間に絶縁層２２を形成する一連の工程をｎ回（ｎは２以上の整数）繰り返して、支持板１０の上に基板２０ａ〜２０ｆと絶縁層２２とを交互に積層する。その後に、支持板１０と基板２０ａとの間及び基板２０ａ〜２０ｆ間の絶縁層の側面から水平方向に切断することにより、貫通電極３２を備えた複数の基板２０ａ〜２０ｆを得る。 （もっと読む）

【課題】貫通電極の導通確認をウェハ単位で簡便に行なうことができる半導体装置の製造方法を提供すること。
【解決手段】シリコンウェハ２５０の能動面１０ａに形成された複数の集積回路を個片化して複数の半導体装置１を製造する方法であって、複数の集積回路を個片化する前に、集積回路のそれぞれに形成された能動面電極１２０ａ，１２０ｂ，外部接続用電極１２２，及びダミー電極を覆って導電膜１９０を形成する工程と、能動面１０ａと反対の裏面１０ｂからシリコンウェハ２５０を貫通して能動面電極１２０ａ，１２０ｂに達する貫通電極１１２ａ，１１２ｂを形成する工程と、裏面１０ｂから一対の貫通電極１１２ａ，１１２ｂをプロービングして貫通電極１１２ａ，１１２ｂと能動面電極１２０ａ，１２０ｂとの導通を検査する工程と、を有することを特徴とする半導体装置の製造方法とした。 （もっと読む）

【課題】特性を低下させることなく歩留まりを向上させた半導体装置、及びその製造方法を提供する。
【解決手段】半導体装置１００は、基板１０と、基板１０上に形成された第１絶縁層３３と、第１絶縁層３３を貫通して形成された株コンタクトホール３４、下部コンタクトホール３４の内部に第１絶縁層３３の表面まで形成された第１プラグ電極３５、第１プラグ電極３５上の第１領域Ａに形成されたキャパシタ層、第１プラグ電極３５上の第１領域Ａと異なる第２領域Ｂに形成された第２プラグ電極３９を備える。キャパシタ層は、順次積層された下部電極１５、強誘電体膜１６、及び上部電極１７を有する。第１プラグ電極３５は、基板１０の表面から形成されたプラグ導電層３５１、プラグ導電層３５１上から第１絶縁層３３の上面まで形成され且つ下部電極１５よりもエッチングに対する選択比が高いプラグバリア層３５２を有する。 （もっと読む）

【課題】簡易な製造工程で、ライン幅およびスペース幅をシュリンクした複数のパターンを形成可能な半導体装置の製造方法を提供する。
【解決手段】ａ−Ｓｉ膜３の側壁部のみを残して、その上にＳｉＯ_２膜４を形成し、さらに側壁部の側面以外で基板上に形成されたＳｉＯ_２膜４を除去した後に、基板全面にａ−Ｓｉ膜５を形成し平坦化する。ａ−Ｓｉ膜３、５とＳｉＯ_２膜４の一方を除去して、この後１／３ピッチのラインアンドスペースを形成する。 （もっと読む）