半導体装置の製造方法

【課題】ヒューズ配線部の開口工程において、ヒューズ配線にダメージを与えて誤切断してしまうことを防ぐ。
【解決手段】ヒューズ配線６上の開口部１７下にて、ＳｉＣＮ膜からなる保護膜１１とプラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる保護膜１８とが積層された構造を形成することにより、ヒューズ配線６上のシード膜２３およびバリア導電膜２２をウエットエッチングする際の洗浄液のヒューズ配線６への浸入を保護膜１８にて防ぐ。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ヒューズ配線を備えた半導体装置の製造工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００６−７３８９１号公報（特許文献１）には、メモリ部救済用の金属製のヒューズ配線上にＳｉＣＮ膜、ビア層間絶縁膜およびパッシベーション膜を形成後、パッシベーション膜をエッチングで除去し、次いでビア層間絶縁膜をエッチバックして除去することによって、ヒューズ配線上にはＳｉＣＮ膜のみが備えられた構造を形成し、ＬＴ法での歩留まり低下を防止し、ヒューズ部構造の信頼性を確保する技術が開示されている。
【特許文献１】特開２００６−７３８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電子機器の小型・軽量化に伴い、半導体装置のパッケージについても薄型化や小型・軽量化が求められている。ＣＳＰ（Chip Size Package）は、半導体チップ（以下、単にチップと記す）のサイズと同等またはわずかに大きいパッケージの総称であり、小型・軽量化を実現できる上、内部の配線長を短くすることができるので、信号遅延や雑音等を低減できるパッケージ構造として実用化されている。
【０００４】
このようなＣＳＰの製造技術として、ウエハプロセスパッケージ（Wafer Process Package；以下、ＷＰＰと略す）技術がある。この技術は、ウエハプロセスを経て半導体ウエハ（以下、単にウエハと記す）に形成された複数のチップを、ウエハの状態のまま一括して樹脂封止した後、そのウエハから個々の半導体装置を切り出す技術である。この技術においては、製造工程を簡略化でき、製造コストを低減でき、さらに、ＣＳＰを大幅に小型化することができるという優れた特徴がある。
【０００５】
ＷＰＰ技術においては、チップ表面のボンディングパッドと実装基板表面のボンディングパッドとをボンディングワイヤを用いて電気的に接続するのではなく、チップ表面のボンディングパッドと電気的に接続するバンプ電極をチップ表面にエリア配置し、このバンプ電極を実装基板表面のボンディングパッドと接続することによって、チップ表面のボンディングパッドと実装基板表面のボンディングパッドとを電気的に接続している。
【０００６】
本発明者は、上記ＷＰＰ技術によってＳＲＡＭを含むチップの製造技術について検討しており、特に冗長救済のためのヒューズ配線の製造技術について検討している。その中で、本発明者は、以下のような課題を見出した。この課題について図１６を用いて説明する。
【０００７】
図１６に示すように、本発明者が検討したヒューズ配線１０１は、絶縁膜に形成した配線形成用の溝１０２にＣｕ（銅）またはＣｕ合金を埋め込んで形成したものであり、同じ配線層の配線１０３と同じ工程で形成したものである。配線１０３が形成された溝１０４の底部には下層の配線１０５に達する接続孔１０６が形成されており、溝１０４を埋め込むＣｕまたはＣｕ合金が接続孔１０６も埋め込むことによって、配線１０３は下層の配線１０５と接続する構造となっている。ヒューズ配線１０１および配線１０３が形成された配線層上には、ＳｉＣＮ膜１０７および酸化シリコン膜１０８を介して配線１０９が形成され、配線１０９とその下部の配線１０３とは、プラグ１１０を介して電気的に接続されている。配線１０９上には酸化シリコン膜１１１および窒化シリコン膜１１２が形成されている。さらに、上層に配線の形成されていないヒューズ配線１０２上では、ヒューズ配線１０２を保護するＳｉＣＮ膜１０７を残し、窒化シリコン膜１１２、酸化シリコン膜１１１および酸化シリコン膜１０８が除去されている。ＳｉＣＮ膜１０７でヒューズ配線１０２を保護するのは、配線のエレクトロマイグレーションや径時絶縁破壊（Time Dependent Dielectric Breakdown；ＴＤＤＢ）を防止するという目的があるからである。また、配線１０９上の窒化シリコン膜１１２および酸化シリコン膜１１１には、配線１０９に達する開口部１１３が形成されている。
【０００８】
上記開口部１１３が形成された窒化シリコン膜１１２上では、ポリイミド膜１１４がパターニングされ、このポリイミド膜１１４には、配線１０９に達する開口部１１５が設けられている。この開口部１１５上（開口部１１５内を含む）には、窒化チタン膜からなるバリア導電性膜１１６およびＣｕ膜からなるシード膜１１７を介して、下層からＣｕ膜１１８およびＮｉ（ニッケル）膜１１９を積層してなるボンディングパッド１２０が形成されている。なお、図示は省略するが、ボンディングパッド１２０上には、チップ実装用のバンプ電極が設けられる。
【０００９】
ここで、ＳｉＣＮ膜１０７は、膜質が有孔性である。そのため、ヒューズ配線１０２上の窒化シリコン膜１１２、酸化シリコン膜１１１および酸化シリコン膜１０８を除去する際のエッチング処理、およびポリイミド膜１１４のパターニング時のアッシング処理によって、ヒューズ配線１０２上のＳｉＣＮ膜１０７に物理的にダメージが加えられ、さらにバリア導電性膜１１６およびシード膜１１７の成膜前のスパッタエッチング処理によって、そのダメージが進行する。ボンディングパッド１２０の形成後に、ボンディングパッド１２０下のバリア導電性膜１１６およびシード膜１１７を残し、それ以外のバリア導電性膜１１６およびシード膜１１７をウエットエッチング処理によって除去するが、その際に用いるメタルエッチング洗浄液がそのＳｉＣＮ膜１０７のダメージ部に浸入してしまうことになる。さらにそのダメージ部から浸入したメタルエッチング洗浄液は、ＳｉＣＮ膜１０７を透過してヒューズ配線１０１に達し、ヒューズ配線１０１をエッチングしてしまい、ヒューズ配線１０１を切断してしまうことになる。その結果、冗長救済のための切断が行われないはずのヒューズ配線１０１が切断されてしまった場合には、誤切断による製造歩留まりの低下を招く課題が生じる。
【００１０】
本発明の目的は、ヒューズ配線部の開口工程において、ヒューズ配線にダメージを与えて誤切断してしまうことを防ぐことのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
（１）本発明による半導体装置の製造方法は、
（ａ）半導体基板上に第１配線およびヒューズ配線を含む第１配線層を形成する工程、
（ｂ）前記第１配線層上に絶縁性かつ膜質が有孔性の第１保護膜を形成する工程、
（ｃ）前記第１保護膜上に第１絶縁膜を形成する工程、
（ｄ）前記ヒューズ配線上の前記第１絶縁膜をエッチングし除去する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板上に絶縁性かつ膜質が前記第１保護膜より緻密な第２保護膜を形成する工程、
（ｆ）前記第２保護膜上に第２絶縁膜を形成し、前記第２絶縁膜をパターニングする工程、
（ｇ）前記（ｆ）工程後、前記半導体基板上に第１導電性膜を成膜する工程、
（ｈ）前記第１導電性膜上にて、前記第１導電性膜を介して前記第１配線と電気的に接続する第２配線を形成する工程、
（ｉ）前記第２配線をマスクとして前記第１導電性膜をウエットエッチングする工程、
を含み、
前記（ｉ）工程によって、前記ヒューズ配線上の前記第１導電性膜は除去されるものである。
【００１４】
（２）また、本発明による半導体装置の製造方法は、
（ａ）半導体基板上に第１配線およびヒューズ配線を含む第１配線層を形成する工程、
（ｂ）前記第１配線層上に絶縁性かつ膜質が有孔性の第１保護膜を形成する工程、
（ｃ）前記第１保護膜上に絶縁性かつ膜質が前記第１保護膜より緻密な第２保護膜を形成する工程、
（ｄ）前記第２保護膜上に第１絶縁膜を形成する工程、
（ｅ）前記ヒューズ配線上の前記第１絶縁膜をエッチングし除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板上に第２絶縁膜を形成し、前記第２絶縁膜をパターニングする工程、
（ｇ）前記（ｆ）工程後、前記半導体基板上に第１導電性膜を成膜する工程、
（ｈ）前記第１導電性膜上にて、前記第１導電性膜を介して前記第１配線と電気的に接続する第２配線を形成する工程、
（ｉ）前記第２配線をマスクとして前記第１導電性膜をウエットエッチングする工程、
を含み、
前記（ｉ）工程によって、前記ヒューズ配線上の前記第１導電性膜は除去されるものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
ヒューズ配線部の開口工程において、ヒューズ配線にダメージを与えて誤切断してしまうことを防ぐことができる。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２２】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
（実施の形態１）
本実施の形態１の半導体装置の製造工程について、図１〜図９を用いて説明する。
【００２５】
まず、図１に示すように、半導体基板（以下、単に基板と記す）１の主面にＳＲＡＭ（Static Random Access Memory）等の半導体素子を形成する。
【００２６】
上記半導体素子の形成後、半導体素子が形成された基板１上に上記半導体素子と電気的に接続する配線２を形成する。この配線２は、たとえば基板１上に堆積された酸化シリコン膜等からなる層間絶縁膜３に配線形成用の溝４を形成し、この溝４にＣｕまたはＣｕ合金を主成分とする導電性膜を埋め込み、溝４外の導電性膜をＣＭＰ（Chemical Mechanical Polishing）法等によって除去することで形成することができる。また、その導電性膜を堆積する前には、溝４内を含む層間絶縁膜３上にＴｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）またはＴａＮ（窒化タンタル）等からなる薄い単層膜または積層膜を堆積して、層間絶縁膜中へのＣｕの拡散を防ぐバリア導電性膜を形成する。
【００２７】
次に、配線２が形成された配線層の上層に配線（第１配線）５およびヒューズ配線６を形成する。配線５およびヒューズ配線６は、同一の配線層（第１配線層）で形成され、それぞれ配線２を含む下層の配線と接続しているが、図１においては、ヒューズ配線６と下層の配線との接続状況の図示は省略している。本実施の形態１において、これら配線５およびヒューズ配線６は、前述の配線２と同様にＣｕまたはＣｕ合金を主導電層とするものであり、前記層間絶縁膜３と同様の層間絶縁膜７に形成した配線形成用の溝９にＣｕまたはＣｕ合金を主成分とする導電性膜を埋め込むことで形成する。また、溝９の底部の層間絶縁膜８には、下層の配線２に達する接続孔１０を形成し、溝９および接続孔１０を一括して前記導電性膜で埋め込むことで、配線５は、下層の配線２と接続するプラグも備えた構造とすることができる。
【００２８】
図１中では、１つのヒューズ配線６のみ図示しているが、実際には一定の間隔毎に複数形成されるものである。ヒューズ配線６は、図１では図示されていない配線を介して冗長救済回路に電気的に接続され、特定のヒューズ配線６を切断することによって、欠陥メモリセルを選択するアドレス信号を、冗長救済用のメモリセルに対応するアドレス信号に変える。
【００２９】
次に、基板１上に、膜厚１７０ｎｍ程度のＳｉＣＮ膜を堆積し、ヒューズ配線６を保護する保護膜（第１保護膜）１１を形成する。また、保護膜１１は、ＣｕまたはＣｕ合金を主導電層とする配線５およびヒューズ配線６からＣｕが層間絶縁膜７、８や上層の層間絶縁膜等へ拡散してしまうのを防ぐキャップ絶縁膜としても機能する。配線５およびヒューズ配線６のキャップ絶縁膜としてＳｉＣＮ膜からなる保護膜１１を用いることにより、たとえばＳｉＮ膜を保護膜１１とした場合に比べて、保護膜１１の経時絶縁破壊（ＴＤＤＢ；Time Dependent Dielectric Breakdown）耐性と、配線５およびヒューズ配線６のエレクトロマイグレーション耐性とを向上することができる。
【００３０】
続いて、たとえばプラズマＣＶＤ法にて保護膜１１上に酸化シリコン膜（第１絶縁膜）１２を堆積する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜１２および保護膜１１をドライエッチングし、配線５に達する接続孔を形成し、さらにその接続孔内にプラグ１３を形成する。プラグ１３は、Ｔｉ膜、ＴｉＮ膜またはそれらの積層膜をバリア導電膜として接続孔内を含む酸化シリコン膜１２上に堆積し、次いでＷ（タングステン）膜で接続孔内を埋め込んだ後に、接続孔外のＷ膜およびバリア導電膜をＣＭＰ法等で除去することによって形成することができる。
【００３１】
次に、プラグ１３と接続する配線（第３配線）１４を形成する。配線１４は、たとえばＡｌ（アルミニウム）を主導電層とするもので、主導電層となるＡｌ膜の上下をＴｉ膜およびＴｉＮ膜の積層膜からなるバリア導電膜で挟んだ構造とするものである。このような配線は、下のバリア導電膜、Ａｌ膜および上のバリア導電膜を順次堆積した後に、これらの積層膜をフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてドライエッチングすることで形成することができる。
【００３２】
次に、上記配線１４が形成された酸化シリコン膜１２上に薄い酸化シリコン膜（第１絶縁膜、第３絶縁膜）１５および窒化シリコン膜（第１絶縁膜、第３絶縁膜）１６を順次堆積する。これら酸化シリコン膜１５および窒化シリコン膜１６は、たとえばプラズマＣＶＤで成膜することができる。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ヒューズ配線６上の窒化シリコン膜１６、酸化シリコン膜１５および酸化シリコン膜１２をエッチングし、開口部１７を形成する。この開口部１７下では、ヒューズ配線６上の保護膜１１が露出する。
【００３３】
次に、プラズマＣＶＤ法によって基板１上に膜厚５０ｎｍ程度の窒化シリコン膜または酸化シリコン膜を堆積し、ヒューズ配線６を保護する保護膜（第２保護膜）１８を形成する。プラズマＣＶＤ法によって保護膜１８を成膜することによって、保護膜１８の膜質を緻密にすることができる。また、このような保護膜１８を形成することによって、上記開口部１７の形成時に開口部１７下の保護膜１１に生じたダメージを補うことができる。また、開口部１７を形成する際のオーバーエッチング処理によってＳｉＣＮ膜からなる保護膜１１の膜厚が薄くなってしまうような場合でも、保護膜１１上に保護膜１８を成膜することによって、開口部膜１７下では、保護膜１１および保護膜１８の総膜厚を調整することができる。
【００３４】
また、保護膜１８は、ＳｉＣＮ膜からなる保護膜１１より薄くすることが好ましい。保護膜１８を保護膜１１より薄くすることによって、保護膜１１のキャップ絶縁膜としての信頼性と、保護膜１１の経時絶縁破壊（ＴＤＤＢ）耐性と、配線５およびヒューズ配線６のエレクトロマイグレーション耐性とを所望の状態に保つことができる。
【００３５】
次に、図３に示すように、基板１上にフォトレジスト膜１９を塗布する。続いて、そのフォトレジスト膜１９をフォトリソグラフィ技術によりパターニングし、配線１４上のフォトレジスト膜１９を除去する。次いで、そのパターニングされたフォトレジスト膜（第２マスキング層）１９をマスクとして保護膜１８、窒化シリコン膜１６および酸化シリコン膜１５をドライエッチングし、配線１４に達する開口部２０を形成する。
【００３６】
次に、図４に示すように、上記フォトレジスト膜１９をアッシング（炭化処理）により除去する。ところで、ＳｉＣＮ膜からなる保護膜１１は、プラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる上層の保護膜１８に比べて空隙を多く含む膜質である。そのため、開口部１７下に保護膜１１が露出していると、保護膜１１にアッシング時のダメージが生じ、保護膜１１中の空隙が拡大してしまう虞があるが、保護膜１１上はより緻密な膜質の保護膜１８によって保護されていることから、保護膜１１にアッシング時のダメージが生じてしまうことを防ぐことができる。
【００３７】
続いて、基板１上に、感光性のポリイミド膜（第２絶縁膜）２１を成膜する。続いて、そのポリイミド膜２１を感光処理およびアッシング処理によってパターニングし、開口部１７、２０上のポリイミド膜２１を除去する。前述したように、ＳｉＣＮ膜からなる保護膜１１は、プラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる上層の保護膜１８に比べて空隙を多く含む膜質であることから、開口部１７下に保護膜１１が露出していると、ポリイミド膜２１のアッシング処理によって保護膜１１にダメージが生じ、保護膜１１中の空隙が拡大してしまう虞がある。そこで、本実施の形態１のように、保護膜１１上をより緻密な膜質の保護膜１８によって保護することによって、保護膜１１にポリイミド膜２１のアッシング処理時のダメージが生じてしまうことを防ぐことができる。
【００３８】
次に、図５に示すように、基板１の表面に対してスパッタエッチング処理を施した後に、スパッタリング法により基板１上にＴｉＮ膜およびＴｉ膜を順次堆積し、バリア導電膜（第１導電性膜）２２を形成する。前述したように、ＳｉＣＮ膜からなる保護膜１１は、プラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる上層の保護膜１８に比べて空隙を多く含む膜質であることから、開口部１７下に保護膜１１が露出していると、バリア導電膜２２の成膜前のスパッタエッチング処理によって保護膜１１にダメージが生じ、保護膜１１中の空隙が拡大してしまう虞がある。そこで、本実施の形態１のように、保護膜１１上をより緻密な膜質の保護膜１８によって保護することによって、保護膜１１にスパッタエッチング処理時のダメージが生じてしまうことを防ぐことができる。
【００３９】
続いて、上記バリア導電膜２２上に、スパッタリング法によってＣｕ膜を堆積し、シード膜（第１導電性膜）２３を形成する。このシード膜２３は、次の工程で開口部２０上にめっき法で配線を形成する際のシード層となる。
【００４０】
次に、図６に示すように、基板１上にフォトレジスト膜２４を塗布する。続いて、そのフォトレジスト膜２４をフォトリソグラフィ技術によりパターニングし、開口部２０上のフォトレジスト膜２４を除去する。次いで、そのパターニングされたフォトレジスト膜（第１マスキング層）２４をマスクとした電解めっき法により、Ｃｕ膜２５およびＮｉ膜２６を順次堆積し、Ｃｕ膜２５およびＮｉ膜２６からなる配線（第２配線）２７を形成する。Ｃｕ膜２５は、シード膜２３を負電極に固定した状態でＣｕ用のめっき液に基板１を浸漬し、フォトレジスト膜２４で覆われていない領域のシード膜２３上にＣｕ膜２５を析出させることで堆積できる。また、Ｎｉ膜２６は、シード膜２３を負電極に固定した状態でＮｉ用のめっき液に基板１を浸漬し、フォトレジスト膜２４で覆われていない領域のシード膜２３上にＮｉ膜２６を析出させることで堆積できる。
【００４１】
次に、図７に示すように、アッシング処理によってフォトレジスト膜２４を除去する。続いて、図８に示すように、配線２７をマスクとしてシード膜２３およびバリア導電膜２２に対してウエットエッチング（洗浄）処理を施すことにより、配線２７下のシード膜２３およびバリア導電膜２２を残し、それ以外のシード膜２３およびバリア導電膜２２を除去する。
【００４２】
前述したように、ＳｉＣＮ膜からなる保護膜１１は、プラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる上層の保護膜１８に比べて空隙を多く含む膜質である。そのため、開口部１７下において、保護膜１１が保護膜１８に覆われていないと、シード膜２３およびバリア導電膜２２のウエットエッチング時に用いた洗浄液が保護膜１１を透過してヒューズ配線６に達し、ヒューズ配線６がエッチングされ、切断するヒューズ配線６とは異なるヒューズ配線６が切断されてしまった場合には、誤切断により製品の歩留まりが低下してしまう虞がある。
【００４３】
一方、本実施の形態１によれば、開口部１７下において、保護膜１１がより緻密な膜質の保護膜１８に覆われている。それにより、シード膜２３およびバリア導電膜２２のウエットエッチング時に用いた洗浄液が保護膜１１に達してしまうことを防ぐことができる。その結果、ヒューズ配線６がその洗浄液によってエッチングされてしまうことを防ぐことができるので、ヒューズ配線６が誤切断されてしまう不具合を防ぐことができる。すなわち、ヒューズ配線６の誤切断による製品歩留まりの低下を防ぐことができる。
【００４４】
次に、図９に示すように、基板１上に、感光性のポリイミド膜２８を成膜する。続いて、そのポリイミド膜２８を感光処理およびアッシング処理によってパターニングし、開口部１７および配線２７上のポリイミド膜２８を除去する。この時、配線２７上のポリイミド膜２８には、開口部２９が形成される。
【００４５】
続いて、無電解めっき法により、開口部２９下の配線２７上にＡｕ（金）膜３０を形成する。次いで、はんだ印刷技術により基板１上にはんだペーストを印刷した後、リフロー処理によりはんだペーストを溶融および再結晶化させ、Ａｕ膜３０上にバンプ電極３１を形成する。そのはんだペーストとしては、たとえばＳｎ（錫）、Ａｇ（銀）およびＣｕから形成されたＰｂ（鉛）フリーはんだを用いることができる。また、はんだペーストを用いる代わりに、予め球状に成形されたはんだボールを開口部２９上に供給した後に、基板１に対してリフロー処理を施すことによってもバンプ電極３１を形成することができる。なお、図９での図示とは異なるが、前記はんだペーストのリフロー処理によって、Ａｕ膜３０は、バンプ電極３１に拡散してなくなってしまう。
【００４６】
ところで、実際の開口部２９の配置間隔は、下層の開口部２０の配置間隔より広く再配置してある。それにより、開口部２０上に配線２７および開口部２９を再配置せずにバンプ電極３１を形成する場合に比べて、バンプ電極３１を搭載しやすくできる。すなわち、本実施の形態１によれば、狭ピッチでバンプ電極３１を配置しなければならない場合でも、対応しやすくすることが可能となる。
【００４７】
次に、ウエハ状態の基板１に区画された各チップ領域が所望の動作を行うか否かの検査を行う。たとえば、ＳＲＡＭのメモリセルに欠陥が検出された場合には、そのメモリセルを有するメモリセル列（または行）を冗長救済用のメモリセル列（または行）に置き換えるように、所定のヒューズ配線６をレーザーにより切断する。前述したように、本実施の形態１によれば、開口部１７を形成する際のオーバーエッチング処理によってＳｉＣＮ膜からなる保護膜１１の膜厚が薄くなってしまうような場合でも、保護膜１１上に保護膜１８を成膜することによって、保護膜１１および保護膜１８の総膜厚を調整することが可能となっている。そのため、開口部１７下では、保護膜１１および保護膜１８の総膜厚を所望の値とすることができるので、レーザーによるヒューズ配線６の切断処理を安定させることができる。
【００４８】
その後、ウエハ状態の基板１を区画されたチップ領域間のスクライブ（ダイシング）領域に沿って切断し、個々のチップに分割する。分割されたチップは、実装基板上にバンプ電極３１を介して実装することができる。チップを実装基板上に配置した後、バンプ電極３１をリフローし、次いでチップと実装基板との間にアンダーフィル樹脂を充填し、本実施の形態１の半導体装置を製造する。
【００４９】
（実施の形態２）
次に、本実施の形態２の半導体装置の製造工程について、図１０〜図１２を用いて説明する。
【００５０】
本実施の形態２の半導体装置の製造工程は、前記実施の形態１で説明した窒化シリコン膜１６を成膜する工程（図１も参照）までは、前記実施の形態１と同様である。その後、図１０に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ヒューズ配線６および配線１４上の窒化シリコン膜１６、酸化シリコン膜１５および酸化シリコン膜１２をエッチングし、開口部１７、２０を形成する。この工程により、開口部１７下ではヒューズ配線６上の保護膜１１が露出し、開口部２０下では配線１４が露出する。
【００５１】
次に、図１１に示すように、プラズマＣＶＤ法によって基板１上に膜厚５０ｎｍ程度の窒化シリコン膜または酸化シリコン膜を堆積し、ヒューズ配線６を保護する保護膜１８を形成する。この時、保護膜１８は、開口部２０内にも堆積される。前記実施の形態１でも説明したように、プラズマＣＶＤ法によって保護膜１８を成膜することによって、保護膜１８の膜質を緻密にすることができる。また、このような保護膜１８を形成することによって、上記開口部１７の形成時に開口部１７下の保護膜１１に生じたダメージを補うことができる。また、開口部１７を形成する際のオーバーエッチング処理によってＳｉＣＮ膜からなる保護膜１１の膜厚が薄くなってしまうような場合でも、保護膜１１上に保護膜１８を成膜することによって、開口部膜１７下では、保護膜１１および保護膜１８の総膜厚を調整することができる。
【００５２】
次に、図１２に示すように、基板１上にフォトレジスト膜１９を塗布する。続いて、そのフォトレジスト膜１９をフォトリソグラフィ技術によりパターニングし、開口部２０上のフォトレジスト膜１９を除去する。次いで、そのパターニングされたフォトレジスト膜（第３マスキング層）１９をマスクとして、開口部２０下の保護膜１８を異方的にドライエッチングし、開口部２０を配線１４に達するように拡張する。
【００５３】
その後、前記実施の形態１において図４〜図９を用いて説明した工程と同様の工程を経て本実施の形態２の半導体装置を製造する。
【００５４】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。たとえば、上記フォトレジスト膜１９をアッシングにより除去する工程においては、開口部１７下に保護膜１１が露出していると、空隙を多く含む膜質である保護膜１１（ＳｉＣＮ膜）にアッシング時のダメージが生じ、保護膜１１中の空隙が拡大してしまう虞があるが、保護膜１１上はより緻密な膜質の保護膜１８によって保護されていることから、保護膜１１にアッシング時のダメージが生じてしまうことを防ぐことができる。また、保護膜１１がより緻密な膜質の保護膜１８に覆われている状態を保つことができるので、以降の配線２７をマスクとしたシード膜２３およびバリア導電膜２２のウエットエッチング（洗浄）処理時（前記実施の形態１および図８参照）において、洗浄液が保護膜１１に達してしまうことを防ぐことができる。その結果、ヒューズ配線６がその洗浄液によってエッチングされてしまうことを防ぐことができるので、ヒューズ配線６が誤切断されてしまう不具合を防ぐことができる。すなわち、ヒューズ配線６の誤切断による製品歩留まりの低下を防ぐことができる。
【００５５】
（実施の形態３）
次に、本実施の形態３の半導体装置の製造工程について、図１３〜図１５を用いて説明する。
【００５６】
本実施の形態３の半導体装置の製造工程は、前記実施の形態１で説明した保護膜１１を成膜する工程（図１も参照）までは、前記実施の形態１と同様である。その後、図１３に示すように、プラズマＣＶＤ法によって基板１上に膜厚５０ｎｍ程度の窒化シリコン膜または酸化シリコン膜を堆積し、ヒューズ配線６を保護する保護膜１８を形成する。プラズマＣＶＤ法によって保護膜１８を成膜することによって、保護膜１８の膜質を緻密にすることができる。保護膜１８は、ＳｉＣＮ膜からなる保護膜１１より薄くすることが好ましい。保護膜１８を保護膜１１より薄くすることによって、保護膜１１のキャップ絶縁膜としての信頼性と、保護膜１１の経時絶縁破壊（ＴＤＤＢ）耐性と、配線５およびヒューズ配線６のエレクトロマイグレーション耐性とを所望の状態に保つことができる。
【００５７】
次に、図１４に示すように、前記実施の形態１で説明した工程と同様の工程によって、酸化シリコン膜１２、プラグ１３、配線１４、酸化シリコン膜１５および窒化シリコン膜１６を順次形成する。
【００５８】
続いて、基板１上にフォトレジスト膜（第４マスキング層）１９を塗布する。次いで、そのフォトレジスト膜１９をフォトリソグラフィ技術によりパターニングし、配線１４およびヒューズ配線６上のフォトレジスト膜１９を除去する。次いで、そのパターニングされたフォトレジスト膜１９をマスクとして窒化シリコン膜１６および酸化シリコン膜１５、１２をドライエッチングし、配線１４に達する開口部２０と、ヒューズ配線６上の保護膜１８に達する開口部１７とを形成する。
【００５９】
その後、前記実施の形態１において図４〜図９を用いて説明した工程と同様の工程を経て、本実施の形態１の半導体装置を製造する（図１５参照）。
【００６０】
上記のような本実施の形態３によっても、前記実施の形態１、２と同様の効果を得ることができる。たとえば、上記フォトレジスト膜１９をアッシングにより除去する工程においては、開口部１７下に保護膜１１が露出していると、空隙を多く含む膜質である保護膜１１（ＳｉＣＮ膜）にアッシング時のダメージが生じ、保護膜１１中の空隙が拡大してしまう虞があるが、保護膜１１上はより緻密な膜質の保護膜１８によって保護されていることから、保護膜１１にアッシング時のダメージが生じてしまうことを防ぐことができる。また、保護膜１１がより緻密な膜質の保護膜１８に覆われている状態を保つことができるので、以降の配線２７をマスクとしたシード膜２３およびバリア導電膜２２のウエットエッチング（洗浄）処理時（前記実施の形態１および図８参照）において、洗浄液が保護膜１１に達してしまうことを防ぐことができる。その結果、ヒューズ配線６がその洗浄液によってエッチングされてしまうことを防ぐことができるので、ヒューズ配線６が誤切断されてしまう不具合を防ぐことができる。すなわち、ヒューズ配線６の誤切断による製品歩留まりの低下を防ぐことができる。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６２】
本発明の半導体装置の製造方法は、たとえば配線上を空隙を多く含む膜質の薄膜で覆い、さらにその薄膜上に形成した金属膜をウエットエッチングする工程を含む半導体装置の製造工程に広く適用することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】本発明の実施の形態２である半導体装置の製造方法を説明する要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】本発明の実施の形態３である半導体装置の製造方法を説明する要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】本発明者が検討したＷＰＰ技術によって形成したボンディングパッドおよびヒューズ配線を説明する要部断面図である。
【符号の説明】
【００６４】
１半導体基板
２配線
３層間絶縁膜
４溝
５配線（第１配線）
６ヒューズ配線
７、８層間絶縁膜
９溝
１０接続孔
１１保護膜（第１保護膜）
１２酸化シリコン膜（第１絶縁膜）
１３プラグ
１４配線
１５酸化シリコン膜（第１絶縁膜、第３絶縁膜）
１６窒化シリコン膜（第１絶縁膜、第３絶縁膜）
１７開口部
１８保護膜（第２保護膜）
１９フォトレジスト膜（第２マスキング層、第３マスキング層、第４マスキング層）
２０開口部
２１ポリイミド膜（第２絶縁膜）
２２バリア導電膜（第１導電性膜）
２３シード膜（第１導電性膜）
２４フォトレジスト膜（第１マスキング層）
２５Ｃｕ膜
２６Ｎｉ膜
２７配線（第２配線）
２８ポリイミド膜
２９開口部
３０Ａｕ膜
３１バンプ電極
１０１ヒューズ配線
１０２、１０４溝
１０３、１０５配線
１０６接続孔
１０７ＳｉＣＮ膜
１０８酸化シリコン膜
１０９配線
１１０プラグ
１１１酸化シリコン膜
１１２窒化シリコン膜
１１３開口部
１１４ポリイミド膜
１１５開口部
１１６バリア導電性膜
１１７シード膜
１１８Ｃｕ膜
１１９Ｎｉ膜
１２０ボンディングパッド

【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に第１配線およびヒューズ配線を含む第１配線層を形成する工程、
（ｂ）前記第１配線層上に絶縁性かつ膜質が有孔性の第１保護膜を形成する工程、
（ｃ）前記第１保護膜上に第１絶縁膜を形成する工程、
（ｄ）前記ヒューズ配線上の前記第１絶縁膜をエッチングし除去する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板上に絶縁性かつ膜質が前記第１保護膜より緻密な第２保護膜を形成する工程、
（ｆ）前記第２保護膜上に第２絶縁膜を形成し、前記第２絶縁膜をパターニングする工程、
（ｇ）前記（ｆ）工程後、前記半導体基板上に第１導電性膜を成膜する工程、
（ｈ）前記第１導電性膜上にて、前記第１導電性膜を介して前記第１配線と電気的に接続する第２配線を形成する工程、
（ｉ）前記第２配線をマスクとして前記第１導電性膜をウエットエッチングする工程、
を含み、
前記（ｉ）工程によって、前記ヒューズ配線上の前記第１導電性膜は除去されることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２配線は、前記第１導電性膜上にてパターニングされた第１マスキング層をマスクとし、前記第１導電性膜をシード層としためっき法にて形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程は、前記第１導電性膜を形成する前に、前記半導体基板の表面にスパッタエッチング処理を施す工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１保護膜は、ＳｉＣＮ膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１保護膜は、前記第２保護膜より膜厚が厚いことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第２保護膜は、プラズマＣＶＤ法で成膜した窒化シリコン膜もしくは酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程後かつ前記（ｄ）工程前に、
（ｊ）前記第１絶縁膜上に前記第１配線と電気的に接続する第３配線を形成する工程、
（ｋ）前記（ｊ）工程後、前記半導体基板上に第３絶縁膜を形成する工程、
を含み、
前記（ｄ）工程において、前記ヒューズ配線上の前記第３絶縁膜もエッチングして除去し、
前記（ｅ）工程後かつ前記（ｆ）工程前に、前記第２保護膜および前記第３絶縁膜に前記第３配線に達する開口部を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記開口部は、前記半導体基板上にてパターニングされた第２マスキング層をマスクとしたエッチングにより形成し、
前記第２マスキング層は、前記開口部形成後に炭化処理にて除去することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程後かつ前記（ｄ）工程前に、
（ｊ）前記第１絶縁膜上に前記第１配線と電気的に接続する第３配線を形成する工程、
（ｋ）前記（ｊ）工程後、前記半導体基板上に第３絶縁膜を形成する工程、
を含み、
前記（ｄ）工程においては、前記第３絶縁膜も選択的にエッチングして、前記ヒューズ配線上の前記第３絶縁膜を除去し、前記第３配線上の前記第３絶縁膜に前記第３配線に達する開口部を形成し、
前記（ｅ）工程は、前記開口部下の前記第２保護膜をエッチングする工程を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｅ）工程における前記開口部下の前記第２保護膜のエッチングは、前記半導体基板上にてパターニングされた第３マスキング層をマスクとしたエッチングにより行い、
前記第３マスキング層は、前記（ｅ）工程後に炭化処理にて除去することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記第２絶縁膜は、感光性のポリイミド膜であり、
前記（ｆ）工程における前記第２絶縁膜のパターニングは、前記第２絶縁膜に対して選択的に炭化処理を施すことによって行い、少なくとも前記ヒューズ配線上の前記第２絶縁膜を除去することを特徴とする半導体装置の製造方法。
【請求項１２】
（ａ）半導体基板上に第１配線およびヒューズ配線を含む第１配線層を形成する工程、
（ｂ）前記第１配線層上に絶縁性かつ膜質が有孔性の第１保護膜を形成する工程、
（ｃ）前記第１保護膜上に絶縁性かつ膜質が前記第１保護膜より緻密な第２保護膜を形成する工程、
（ｄ）前記第２保護膜上に第１絶縁膜を形成する工程、
（ｅ）前記ヒューズ配線上の前記第１絶縁膜をエッチングし除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板上に第２絶縁膜を形成し、前記第２絶縁膜をパターニングする工程、
（ｇ）前記（ｆ）工程後、前記半導体基板上に第１導電性膜を成膜する工程、
（ｈ）前記第１導電性膜上にて、前記第１導電性膜を介して前記第１配線と電気的に接続する第２配線を形成する工程、
（ｉ）前記第２配線をマスクとして前記第１導電性膜をウエットエッチングする工程、
を含み、
前記（ｉ）工程によって、前記ヒューズ配線上の前記第１導電性膜は除去されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第２配線は、前記第１導電性膜上にてパターニングされた第１マスキング層をマスクとし、前記第１導電性膜をシード層としためっき法にて形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記（ｇ）工程は、前記第１導電性膜を形成する前に、前記半導体基板の表面にスパッタエッチング処理を施す工程を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、
前記第１保護膜は、ＳｉＣＮ膜であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１保護膜は、前記第２保護膜より膜厚が厚いことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２記載の半導体装置の製造方法において、
前記第２保護膜は、プラズマＣＶＤ法で成膜した窒化シリコン膜もしくは酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１２記載の半導体装置の製造方法において、
前記（ｄ）工程後かつ前記（ｅ）工程前に、
（ｊ）前記第１絶縁膜上に前記第１配線と電気的に接続する第３配線を形成する工程、
（ｋ）前記（ｊ）工程後、前記半導体基板上に第３絶縁膜を形成する工程、
を含み、
前記（ｅ）工程においては、前記第３絶縁膜も選択的にエッチングして、前記ヒューズ配線上の前記第３絶縁膜を除去し、前記第３配線上の前記第３絶縁膜に前記第３配線に達する開口部を形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記半導体基板上にてパターニングされた第４マスキング層をマスクとしたエッチングにより行い、
前記第４マスキング層は、前記（ｅ）工程後に炭化処理にて除去することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１２記載の半導体装置の製造方法において、
前記第２絶縁膜は、感光性のポリイミド膜であり、
前記（ｆ）工程における前記第２絶縁膜のパターニングは、前記第２絶縁膜に対して選択的に炭化処理を施すことによって行い、少なくとも前記ヒューズ配線上の前記第２絶縁膜を除去することを特徴とする半導体装置の製造方法。

【図１】