【課題】Ａｕ系微細金属配線を線幅制御性良く形成することを可能とする半導体装置の製造方法を提供すること。
【解決手段】基板１上の絶縁膜２の上にＡｕを主材料とする金属配線層３を形成し、金属配線層３上にマスク用Ｗ層４を形成し、マスク用Ｗ層４上にレジスト層を形成してこのレジスト層をパターニングし、パターニングされたレジスト層５をマスクとしてマスク用Ｗ層４を反応性イオンエッチング法によりパターニングし、パターニングされたマスク用Ｗ層４をマスクとして金属配線層３を、アルゴンと酸素の混合ガスを用いる反応性イオンエッチング法により選択的に除去した後、マスク用Ｗ層４を反応性イオンエッチング法により除去することによってＡｕ系金属配線を形成する金属配線形成工程を備えることを特徴とする半導体装置の製造方法を構成する。 （もっと読む）

【課題】微細化したホール又はラインのパターンを、従来よりも容易に形成する製造方法を提供する。
【解決手段】被加工膜（２）上に第１のカーボン膜（３）と第１のＡＲＬ（４）を順次堆積し、第１のＡＲＬをパターニングする工程、第２のカーボン膜（６）と第２のＡＲＬ（７）を順次堆積し、第２のＡＲＬをパターニングする工程と、第２のＡＲＬをマスクとして第２のカーボン膜を除去する工程と、露出した第１のＡＲＬとをマスクとして、第１のカーボン膜を除去する工程と、残存している第１及び第２のカーボン膜をマスクとして被加工膜のエッチングを行う工程とを備えている。 （もっと読む）

【課題】高信頼性の貫通電極を有する半導体基板を提供することを目的とする。
【解決手段】第１の開口部（４ａ）の内周と第２の開口部（４ｂ）の間に位置する前記第１絶縁層（２）の面に凹部（６）が形成され、第２配線層（５）が、第１の開口部（４ａ）の内周面と凹部（６）および第２の開口部（４ｂ）を経て第１の配線層（３）に電気接続されていることを特徴とする。 （もっと読む）

【課題】 銅配線を備えた半導体装置において、高歩留り又は高信頼性を実現する。
【解決手段】半導体装置は、基板１００上に形成された空孔率が低い低空孔率領域である絶縁膜１０５と低空孔率領域よりも空孔率が高い高空孔率領域１０７とを有し、絶縁膜１０５における配線溝１０５ｂに形成された銅配線１０９ｂとを備える。絶縁膜１０５は、配線溝１０５ｂの下部に形成されており、絶縁膜１０７は、配線溝１０５ｂの側壁の周辺部に形成されている。 （もっと読む）

【課題】ホールの上面形状を整えて線条痕をなくすと共に、ボトム形状に歪みがなく、しかもボーイング形状の発生を防止して良好な垂直加工形状のホールを処理対象層に形成することができる基板処理方法を提供する。
【解決手段】処理ガスとしてＣＦ_４ガス、ＣＨＦ_３ガス及びＣ_４Ｆ_８ガスを含有する混合ガスを用い、処理圧力１００ｍＴｏｒｒ（１．３３×１０Ｐａ）〜１５０ｍＴｏｒｒ（２．０×１０Ｐａ）で中間層としてのＢＡＲＣ膜５３をエッチングし、次いで、処理ガスとしてＣＯＳガス含有ガスを用いて下層レジスト層としてのＡＣＬ５２をエッチングし、その後、処理ガスとしてＣ_６Ｆ_６ガス含有ガスを用いて処理対象層としての酸化膜５１をエッチングする。 （もっと読む）

【課題】 銅配線上に銅ワイヤがワイヤボンディングされて構成される半導体装置において、配線剥がれや銅ワイヤ下の絶縁膜にクラックが入るといった不具合を抑止する。
【解決手段】 本発明の半導体装置は、半導体基板１上に形成された銅配線８と、前記銅配線８の表面及び側面を覆うように形成されたメッキ層１０と、前記メッキ層１０を介して前記銅配線８上にワイヤボンディングされた銅ワイヤ１１とを具備することを特徴とする。 （もっと読む）

【課題】低抵抗な電極部を有し、且つパターニング工程数の削減可能な半導体装置及びその製造方法を提供する。
【解決手段】拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、前記絶縁層を除去する工程と、前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆する工程と、前記第３の金属層をマスクとして前記第１の金属層を除去することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。 （もっと読む）

【課題】例えばエアギャップ構造の形成に好適な、半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上方に第１の絶縁膜を形成する工程と、第１の絶縁膜に溝を形成する工程と、第１の絶縁膜上面及び溝の内面を覆うように、Ｒｕを含む第１の金属層を形成する工程と、第１の金属層上に、銅を含む第２の金属層を形成する工程と、第１の絶縁膜上の第２の金属層及び第１の金属層を研磨し除去して、第１の絶縁膜を露出させ、溝内に形成された第１の金属層及び第２の金属層を残す工程と、研磨によって露出した第１の絶縁膜を上面から少なくとも一部除去する工程と、第１の絶縁膜の上方に、第１及び第２の金属層の少なくとも上面を覆う第２の絶縁膜を形成する工程とを有する。 （もっと読む）

【課題】ＵＢＭエッチング時に異種金属接触腐食によるＣｕ配線層の側壁エッチング量を抑え、ボンディング時にボンディング位置の目印を有する半導体装置を提供する。
【解決手段】多層配線構造を有する半導体装置において、第１の配線層と、第１の配線層上に形成される層間絶縁膜と、層間絶縁膜の第１の配線層の形成位置内に、層間絶縁膜を貫通して形成される配線用溝と、配線用溝の周囲の層間絶縁膜上の一部と、に形成され、Ｃｕの層間絶縁膜への拡散を防止するバリアメタル膜と、バリアメタル膜上に形成され、上面に配線用溝に対応する部分が周囲よりも窪んだ凹部を有するＣｕを含む材料からなる第２の配線層と、第２の配線層上の全面に形成され、Ｃｕよりもイオン化傾向の大きい材料からなる第１の金属層、および凹部内に形成され、Ｃｕよりもイオン化傾向の小さい材料からなる第２の金属層を有するトップメタル層と、を備える。 （もっと読む）

【課題】配線に含まれる金属の拡散を効果的に抑制することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の実施の形態による半導体装置は、半導体基板上に形成された絶縁層と、前記絶縁層中に形成された金属を含む配線と、前記配線の上面に接し、前記配線の上面の幅とほぼ等しい幅を有する第１の領域と、前記第１の領域上に位置する前記第１の領域の幅よりも広い幅を有する第２の領域を含む第１のバリアメタルと、前記配線の下面および側面、前記第１の領域の側面、ならびに前記第２の領域の下面に接する第２のバリアメタルと、を有する。 （もっと読む）

【課題】 スカロップ状側壁を有するシリコン貫通ビアを提供する。
【解決手段】 基板、前記基板を覆う、１つ以上の誘電体層、及び前記基板を穿通して延伸し、スカロップ状の表面の側壁を有し、前記側壁に沿ったスカロップは約０.０１μｍより大きい深さを有するシリコン貫通ビア（ＴＳＶ）を含む半導体デバイス。 （もっと読む）

【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程及び該工程を容易に適用可能な構造の半導体素子を提供する。
【解決手段】半導体素子は、第１方向に相互平行に延びている複数のラインパターンを含む。複数のラインパターンのうちから選択される複数の第１ラインパターンは、第２方向に沿って交互に選択されて両側で各々隣接している２つのラインパターンの両端部のうち、素子領域の第１端部にさらに近い各端部に比べて、第１端部からさらに遠く位置する第１端部を有する。複数のラインパターンのうちから選択される複数の第２ラインパターンは、第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、第１端部にさらに近い各端部より、第１端部からさらに近く位置する第２端部を有する。 （もっと読む）

【課題】水分の浸入による半導体装置の信頼性低下を抑制した装置の提供。
【解決手段】ＧａＡｓ系半導体、ＩｎＰ系半導体、及びＧａＮ系半導体のいずれかからなる半導体層２と、半導体層２上に設けられ、端部４ａが半導体層２上に位置する第１窒化シリコン膜４と、第１窒化シリコン膜４の端部４ａを覆うように、半導体層２上及び第１窒化シリコン膜４上に設けられたポリイミドまたはベンゾシクロブテンのいずれかからなる保護膜１２と、半導体層２の上面及び第１窒化シリコン膜４の端部４ａに接するように、半導体層２と保護膜１２との間から第１窒化シリコン膜４の端部４ａと保護膜１２との間にかけて連続的に設けられた第１Ｔｉ層１４と、を具備することを特徴とする半導体装置。 （もっと読む）

【課題】キャパシタ誘電体膜の劣化を防止しながら、金属配線間を絶縁膜で所望に埋め込むことができる半導体装置の製造方法を提供すること。
【解決手段】シリコン基板（半導体基板）１の上方に下地絶縁膜９を形成する工程と、キャパシタQ1、Q2を下地絶縁膜９の上に形成する工程と、キャパシタQ1、Q2を覆う第１層間絶縁膜６８を形成する工程と、第１、第２配線溝３０、３３と、該配線溝３０、３３の底部から下に延びる第１、第２コンタクトホール３１、３４とを第１層間絶縁膜６８に形成する工程と、第１、第２配線溝３０、３３と第１、第２コンタクトホール３１、３４とに第１拡散防止膜３５と第１銅膜３６（第１導電体）とを埋め込む工程と、水素を含まない還元性ガス中において第１銅膜３６をアニールする工程とを有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程、及びその工程を容易に適用しうる構造を有する半導体素子を提供する。
【解決手段】半導体素子であって、基板上で第１方向に延長される第１ライン部分と該第１ライン部分の一端から前記第１方向とは異なる第２方向に延長される第２ライン部分とを含む複数の導電ラインと、前記複数の導電ラインの各々の前記第２ライン部分の一端と一体に接続されている複数のコンタクトパッドと、前記複数のコンタクトパッドのうち、選択された一部のコンタクトパッドから前記第２方向に沿って前記第２ライン部分と平行に延長される第１ダミー部分を各々有する複数のダミー導電ラインとを有する。 （もっと読む）

【課題】複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく高性能化する。
【解決手段】シリコン基板１の主面ｓ１上に順に形成された複数の素子、層間絶縁膜２およびパッド３と、パッド３に電気的に接続するバンプ電極４と、シリコン基板１の裏面ｓ２に形成され、バンプ電極４に電気的に接続する裏面電極６とを有する半導体装置である。バンプ電極４は、パッド３を貫通し、シリコン基板１側に向かって突出するような突出部ｄ１を有する。また、裏面電極６は、シリコン基板１の裏面ｓ２側から主面ｓ１側に向かって、バンプ電極４の突出部ｄ１に達し、パッド３には達しないような裏面電極用孔部７の内側を覆うようにして形成されていることで、バンプ電極４と電気的に接続されている。 （もっと読む）

【課題】デュアルダマシン法による解像限界以下の溝（トレンチ）及び凹部（孔又はビア）のパターンをＣＤ値を高精度に形成することができる半導体装置の製造方法を提供する。
【解決手段】被エッチング層上に、第１のハードマスク膜と、第２のハードマスク膜とを成膜する成膜工程Ｓ１１と、第１のピッチを有し、第２のハードマスク膜よりなるパターンであって、溝のパターンを形成する際のエッチングマスクとなる溝形成用マスクパターンを形成するための第１の溝形成用マスクパターン形成工程Ｓ１２〜Ｓ１４と、第４のピッチで設けられた開口部を有する第２のレジスト膜と、第２のレジスト膜の開口部と連通し、第２のレジスト膜の開口部の寸法より小さい寸法の開口部を有する第１の有機膜とよりなる第２レジストパターンを用いて、第１のハードマスク膜をエッチングする第１の凹部形成用マスクパターン形成工程Ｓ１５〜Ｓ１８とを有することを特徴とする。 （もっと読む）

【課題】配線が形成された層間絶縁膜を有する半導体装置において、層間絶縁膜と、層間絶縁膜下に形成された下層との界面に、剥離が発生することを防止する。
【解決手段】半導体基板上に形成された第１の層間絶縁膜１０と、第１の層間絶縁膜１０上に形成された第２の層間絶縁膜１４と、第２の層間絶縁膜１４の上部領域に形成された第１の配線２１とを備え、第２の層間絶縁膜１４は、空孔１４ｂを含有する多孔質領域１４Ｂと、非多孔質領域１４Ａとで構成され、多孔質領域１４Ｂは、第２の層間絶縁膜１４のうち、第１の配線２１の周囲に位置する領域に形成され、非多孔質領域１４Ａは、少なくとも第１の層間絶縁膜１０と多孔質領域１４Ｂとの間に介在して形成されている。 （もっと読む）

【課題】消費電流及び抗折強度に優れる半導体装置を実現する。
【解決手段】半導体装置１０は、半導体素子１１と、半導体素子１１の第１面の表面部に設けられた拡散領域１２と、半導体素子１１の第１面上に設けられた第１金属配線１４と、半導体素子１１を厚さ方向に貫通する貫通孔１５と、貫通孔１５内に設けられ、第１金属配線１４ｂの裏面に接し且つ半導体素子１１における第１面の反対側の第２面にまで延びる貫通電極１６とを備える。更に、半導体素子１１の第２面に設けられた凹部１７と、凹部１７内に設けられ、貫通電極１６に電気的に接続された第２金属配線１７とを備える。 （もっと読む）

【課題】パターニングされた被エッチング膜のシリサイド化を簡便に行うことのできる半導体素子の製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、ポリシリコン膜２１上にＳｉＯ_２ 膜２２をパターンニングし、ＳｉＯ_２ 膜２２を覆うようにポリシリコン膜２３を堆積した後、ＳｉＯ_２ 膜２２の側壁部分にポリシリコン電極２３ａを形成する。次いで、ＳｉＯ_２ 膜２２を除去した後、堆積したＳｉＯ_２ 膜２４をエッチバックして電極２３ａの側壁部にＳｉＯ_２ からなるサイドウォール２４ａを形成する。次いで、サイドウォール２４ａの間にポリシリコンを埋め込むことによってポリシリコン電極２３ｂを形成し、サイドウォール２４ａを除去して、ポリシリコン膜２１およびポリシリコン電極２３ａ，２３ｂをエッチバックすることでポリシリコン膜２１をパターンニングする。 （もっと読む）