半導体装置の製造方法
【課題】デュアルダマシン法による解像限界以下の溝（トレンチ）及び凹部（孔又はビア）のパターンをＣＤ値を高精度に形成することができる半導体装置の製造方法を提供する。
【解決手段】被エッチング層上に、第１のハードマスク膜と、第２のハードマスク膜とを成膜する成膜工程Ｓ１１と、第１のピッチを有し、第２のハードマスク膜よりなるパターンであって、溝のパターンを形成する際のエッチングマスクとなる溝形成用マスクパターンを形成するための第１の溝形成用マスクパターン形成工程Ｓ１２〜Ｓ１４と、第４のピッチで設けられた開口部を有する第２のレジスト膜と、第２のレジスト膜の開口部と連通し、第２のレジスト膜の開口部の寸法より小さい寸法の開口部を有する第１の有機膜とよりなる第２レジストパターンを用いて、第１のハードマスク膜をエッチングする第１の凹部形成用マスクパターン形成工程Ｓ１５〜Ｓ１８とを有することを特徴とする。
【解決手段】被エッチング層上に、第１のハードマスク膜と、第２のハードマスク膜とを成膜する成膜工程Ｓ１１と、第１のピッチを有し、第２のハードマスク膜よりなるパターンであって、溝のパターンを形成する際のエッチングマスクとなる溝形成用マスクパターンを形成するための第１の溝形成用マスクパターン形成工程Ｓ１２〜Ｓ１４と、第４のピッチで設けられた開口部を有する第２のレジスト膜と、第２のレジスト膜の開口部と連通し、第２のレジスト膜の開口部の寸法より小さい寸法の開口部を有する第１の有機膜とよりなる第２レジストパターンを用いて、第１のハードマスク膜をエッチングする第１の凹部形成用マスクパターン形成工程Ｓ１５〜Ｓ１８とを有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体プロセスに用いられる半導体装置の製造方法に係り、特にデュアルダマシン法により解像限界以下の多層配線のパターンを形成する際、溝（トレンチ）及び孔（ビア）のパターンのＣＤ値を高精度で形成することのできる半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの高集積化に伴って、製造プロセスに要求される配線や分離幅は、微細化されてきている。一般的に、微細パターンは、フォトリソグラフィ技術を用いてレジストパターンを形成し、レジストパターンをエッチングのマスクに用いて下地の各種薄膜をエッチングすることで形成される。従って、微細パターンを形成するためにはフォトリソグラフィ技術が重要であるが、近時の半導体デバイスの微細化は、フォトリソグラフィ技術の解像限界以下を要求するまでに至っている。また、現在主流であるＡｒＦ液浸露光技術の解像限界は、４ｘｎｍ世代で限界に達すると言われている。従って、更に微細な３ｘｎｍ世代では、ダブルパターニング技術（Double Pattering：ＤＰ）という微細化技術によって達成されようとしており、現在ダブルパターニング技術の開発が盛んに行われている。
【０００３】
このような解像限界以下のパターンを形成する技術は、例えば、特許文献１に記載されている。
【０００４】
特許文献１は、第１の感光膜パターン（以下「第１レジストパターン」という）を形成し、第１レジストパターンをベークした後、第１レジストパターン上に酸化膜を形成する。この後、第１レジストパターン同士の間に第２の感光膜パターン（以下「第２レジストパターン」という）を形成し、第１レジストパターン及び第２レジストパターンをエッチングマスクに用いて下地の薄膜をエッチングして微細パターンを形成する。このようなプロセスは、ＬＬＥ（Lithography Lithography Etching）プロセスと呼ばれている。
【０００５】
特許文献１によれば、２つの露光マスクを利用して微細パターンを形成するので、１つの露光マスクを利用して微細パターンを形成する場合に比較して半分以下の微細な線幅を有する微細パターンを得ることができる。このため、解像限界以下の微細パターンを形成することができる。
【０００６】
一方、半導体デバイスの高集積化に伴って、半導体デバイス間の配線も微細化してきている。この微細化による配線間隔の減少は、配線間に大きな容量を発生させ、信号の伝播速度を低下させることにより動作速度の遅延を招く。この問題を解決するため、近時、層間絶縁膜として比誘電率の低い絶縁材料（Ｌｏｗ−ｋ材料）が用いられ、配線材料として、低抵抗かつ高いエレクトロマイグレーション耐性を有する銅（Ｃｕ）が注目されており、銅の溝配線や接触孔の形成には、デュアルダマシン法が多用されている。
【０００７】
デュアルダマシン法により銅の多層配線を形成する場合には、下層の銅配線上にエッチングストップ層を成膜し、その上に層間絶縁膜としてＬｏｗ−ｋ膜を形成し、その上にメタルハードマスク膜、反射防止膜（ＢＡＲＣ：Bottom Anti-Reflection Coating）、フォトレジスト膜を成膜する。その後、Ｌｏｗ−ｋ膜をエッチングしてビアを形成し、次いでトレンチのエッチングを行った後、エッチングストップ層をエッチングしてビアを貫通させ、更にＣｕの埋め込み配線層を形成している。
【０００８】
このようなデュアルダマシン法により銅の多層配線を形成する技術は、例えば、特許文献２に記載されている。
【特許文献１】特許第２７５７９８３号公報
【特許文献２】特開２００７−３３５４５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、デュアルダマシン法により解像限界以下の溝（トレンチ）及び孔（ビア）のパターンを形成して銅の多層配線のパターンを形成する場合、次のような問題があった。
【００１０】
解像限界以下の微細な孔（ビア）、溝（トレンチ）のパターンを形成するためには、孔（ビア）、溝（トレンチ）のそれぞれのパターンに対応するマスクを用いたフォトリソグラフィを行う必要がある。しかし、露光技術の限界、すなわち解像限界のために、９０ｎｍ以下のピッチを形成できないという問題があった。
【００１１】
また、従来のＬＬＥプロセスは、フォトリソグラフィ技術によりレジストパターンを２回形成する工程を含むプロセスであり、２回目のレジストパターンを形成する工程で、１回目に形成されたレジストパターンの形状を保持したまま、１回目のレジストパターンどうしの中間に、２回目のレジストパターンが形成されるように行うことを特徴とする。従って、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）のゲート膜のような凸状のパターンを形成する場合には、このようなＬＬＥプロセスを適用することができる。一方、孔（ビア）、溝（トレンチ）のような凹状のパターンを形成する場合には、２回目のレジストパターンを形成する工程で、１回目のレジストパターンの上に、２回目のレジストパターンの開口部が形成されなくてはならず、１回目に形成されたレジストパターンの形状を保持したまま行うことはできない。従って、従来のＬＬＥプロセスを、孔（ビア）、溝（トレンチ）を形成するデュアルダマシン法に適用できないという問題があった。
【００１２】
また、ハードマスク膜を１層用いてデュアルダマシン法を行う場合には、溝（トレンチ）と孔（ビア）のパターンの何れか一方のエッチングは、レジストパターンをエッチングマスクに用いて行わなければならない。そして、レジストパターンをエッチングマスクに用いる場合には、Ｌｏｗ−ｋ膜のレジスト膜に対するエッチングレートの比（選択比）があまり大きくないため、Ｌｏｗ−ｋ膜をエッチングする間にレジスト膜もエッチングされてレジストパターンの形状が劣化しやすい。その結果、微細化の進んだプロセスにおいては、レジストパターンの形状をＬｏｗ−ｋ膜に転写する転写精度を確保することができないという問題があった。
【００１３】
更に、フォトレジストをエッチングマスクに用いてデュアルダマシン法を行う場合、被エッチング層に先に孔（ビア）を形成し、その後溝（トレンチ）を形成するいわゆるビアファーストのプロセスを行うと、孔（ビア）形成後にフォトレジストを除去するアッシング工程において、Ｌｏｗ−ｋ膜がＯ２プラズマに曝されることによって特性劣化及び形状劣化が発生し、特に形状劣化によってＣＤ（限界寸法：Critical Dimension）値が所望の寸法からずれてしまうという問題があった。
【００１４】
本発明は上記の点に鑑みてなされたものであり、デュアルダマシン法により解像限界以下の溝（トレンチ）及び孔（ビア）のパターンを形成して銅の多層配線のパターンを形成する際、溝（トレンチ）及び孔（ビア）のパターンのＣＤ値を高精度で形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１６】
第１の発明は、半導体基板上の被エッチング層に、溝と、該溝の底に設けられ、該溝の開口部の寸法より小さい寸法の開口部を有する凹部とを備える半導体装置の製造方法において、被エッチング層上に、順次、第１のハードマスク膜と、第２のハードマスク膜とを成膜する成膜工程と、第１のピッチを有し、前記第２のハードマスク膜よりなるパターンであって、前記溝のパターンを形成する際のエッチングマスクとなる溝形成用マスクパターンを形成するために、前記第２のハードマスク膜上に第１のレジスト膜を成膜し、第２のピッチを有し、前記第１のレジスト膜よりなる第１レジストパターンを形成し、該第１レジストパターンをエッチングマスクに用いて、前記第２のハードマスク膜をエッチングする第１の溝形成用マスクパターン形成工程と、前記第１のピッチと略等しい第３のピッチを有し、前記第１のハードマスク膜よりなるパターンであって、前記凹部のパターンを形成する際のエッチングマスクとなる凹部形成用マスクパターンを形成するために、前記溝形成用マスクパターンが形成された前記第１のハードマスク膜上に、順次、第１の有機膜と、第２のレジスト膜とを成膜し、第４のピッチで設けられた開口部を有する前記第２のレジスト膜と、該第２のレジスト膜の開口部と連通し、該第２のレジスト膜の開口部の寸法より小さい寸法の開口部を有する前記第１の有機膜とよりなる第２レジストパターンを形成し、該第２レジストパターンをエッチングマスクに用いて、前記第１のハードマスク膜をエッチングする第１の凹部形成用マスクパターン形成工程とを有することを特徴とする。
【００１７】
なお、本発明における凹部とは、凹部の底が被エッチング層の底面まで貫通していない行き止まりの穴の場合と、凹部の底が被エッチング層の底面まで貫通している孔（ビア）の場合の何れをも含むものとし、以後凹部を凹部（孔又はビア）と記載する。
【００１８】
また、本発明において、第１のピッチは、溝（トレンチ）のパターンのピッチであり、第３のピッチは、凹部（孔又はビア）のパターンのピッチであり、通常は、第１のピッチと第３のピッチとは、等しいか又は略等しいものとする。また、第２のピッチは、溝（トレンチ）のパターンのピッチを形成するための第１レジストパターンのピッチであり、第２のピッチは、第１のピッチと等しくすることもでき、又は、第１レジストパターンを溝（トレンチ）のパターンの１つおき若しくは２つ以上おきに対応して形成するために、第２のピッチを第１のピッチより大きくすることもできる。また、第４のピッチは、凹部（孔又はビア）のパターンのピッチを形成するための第２レジストパターンのピッチであり、第４のピッチは、第３のピッチと等しくすることもでき、又は、第２レジストパターンを凹部（孔又はビア）のパターンの１つおき若しくは２つ以上おきに対応して形成するために、第４のピッチを第３のピッチより大きくすることもできる。
【００１９】
第２の発明は、第１の発明に係る半導体装置の製造方法において、前記第４のピッチは、前記第３のピッチより大きく、前記第１の凹部形成用マスクパターン形成工程の後、更に、順次、第２の有機膜と、第３のレジスト膜とを成膜し、前記第４のピッチで設けられた開口部を有する前記第３のレジスト膜と、該第３のレジスト膜の開口部と連通し、該第３のレジスト膜の開口部の寸法より小さい寸法の開口部を有する前記第２の有機膜とよりなる第３レジストパターンを形成し、該第３レジストパターンをエッチングマスクに用いて、前記第１のハードマスク膜をエッチングする第２の凹部形成用マスクパターン形成工程を有することを特徴とする。
【００２０】
なお、本発明において、第３レジストパターンのピッチは、第２レジストパターンのピッチと同じく第４のピッチであるため、例えば、第４のピッチが第３のピッチの２倍である場合、第２レジストパターンと第３レジストパターンとによって形成されるパターンが、凹部（孔又はビア）のパターンとなる。
【００２１】
第３の発明は、第１又は第２の発明に係る半導体装置の製造方法において、前記第２のピッチは、前記第１のピッチより大きく、前記第１の溝形成用マスクパターン形成工程の後、更に、第４のレジスト膜を成膜し、前記第２のピッチを有し、前記第４のレジスト膜よりなる第４レジストパターンを形成し、該第４レジストパターンをエッチングマスクに用いて、前記第２のハードマスク膜をエッチングする第２の溝形成用マスクパターン形成工程を有することを特徴とする。
【００２２】
なお、本発明において、第４レジストパターンのピッチは、第１レジストパターンのピッチと同じく第２のピッチであるため、例えば、第２のピッチが第１のピッチの２倍である場合、第１レジストパターンと第４レジストパターンとによって形成されるパターンが、溝（トレンチ）のパターンとなる。
【００２３】
第４の発明は、第１乃至第３の何れか一つの発明に係る半導体装置の製造方法において、前記第１のハードマスク膜よりなる前記凹部形成用マスクパターンをエッチングマスクに用いて、前記被エッチング層をエッチングした後、前記第２のハードマスク膜よりなる前記溝形成用マスクパターンをエッチングマスクに用いて、前記第１のハードマスク膜及び前記被エッチング層をエッチングすることによって、前記溝及び前記凹部を形成する溝・凹部形成工程を有することを特徴とする。
【００２４】
第５の発明は、第１乃至第４の何れか一つの発明に係る半導体装置の製造方法において、前記半導体装置は、前記半導体基板上であって前記被エッチング層の下層に設けられる第１の配線と、前記溝の内部に設けられる第２の配線と、前記凹部の内部に設けられ、前記第１の配線と前記第２の配線とを接続する電極とを備えることを特徴とする。
【００２５】
第６の発明は、第１乃至第５の何れか一つの発明に係る半導体装置の製造方法において、前記第１の有機膜の開口部は、該開口部の側壁面がテーパー状であることを特徴とする。
【００２６】
第７の発明は、第２の発明に係る半導体装置の製造方法において、前記第２の有機膜の開口部は、該開口部の側壁面がテーパー状であることを特徴とする。
【００２７】
第８の発明は、第６の発明に係る半導体装置の製造方法において、前記第１の有機膜の開口部の側壁面は、前記第１の有機膜の開口部の側壁にエッチングガスの反応生成物を付着させながらエッチングすることによって形成されることを特徴とする。
【００２８】
第９の発明は、第７の発明に係る半導体装置の製造方法において、前記第２の有機膜の開口部の側壁面は、前記第２の有機膜の開口部の側壁にエッチングガスの反応生成物を付着させながらエッチングすることによって形成されることを特徴とする。
【００２９】
第１０の発明は、第８又は第９の発明に係る半導体装置の製造方法において、前記エッチングガスは、ＣＦ４及びＣＨＦ３の何れか一つを含むことを特徴とする。
【発明の効果】
【００３０】
本発明によれば、デュアルダマシン法により解像限界以下の溝（トレンチ）及び凹部（孔又はビア）のパターンを形成して銅の多層配線のパターンを形成する際、溝（トレンチ）及び凹部（孔又はビア）のパターンのＣＤ値を高精度で形成することができる。
【発明を実施するための最良の形態】
【００３１】
次に、本発明を実施するための最良の形態について第１の実施の形態乃至第４の実施の形態を例示し、図面と共に説明する。
【００３２】
第１の実施の形態乃至第４の実施の形態のそれぞれは、溝（トレンチ）を形成するためのマスクパターンを形成する溝形成用マスクパターン形成工程、又は凹部（孔又はビア）を形成するためのマスクパターンを形成する凹部形成用マスクパターン形成工程において、ダブルパターニングプロセスであるＬＬＥプロセスを行うか否かにおいて差異を有する。すなわち、第１の実施の形態では、凹部形成用マスクパターン形成工程でＬＬＥプロセスを行う。第２の実施の形態では、溝形成用マスクパターン形成工程及び凹部形成用マスクパターン形成工程の何れの工程においてもＬＬＥプロセスを行う。第３の実施の形態では、溝形成用マスクパターン形成工程でＬＬＥプロセスを行う。第４の実施の形態では、溝形成用マスクパターン形成工程及び凹部形成用マスクパターン形成工程の何れの工程においてもＬＬＥプロセスを行わない。
（第１の実施の形態）
図１Ａ乃至図３を参照し、本発明の第１の実施の形態に係る半導体装置の製造方法及び成膜装置を説明する。
【００３３】
初めに、図１Ａ乃至図２Ｄを参照し、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。
【００３４】
図１Ａ及び図１Ｂは、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図２Ａ乃至図２Ｄは、本実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図１Ａ及び図１Ｂの、ステップＳ１１乃至ステップＳ２５の各々の工程が行われた後の微細パターンの構造は、図２Ａ（ａ）乃至図２Ｄ（ｏ）の各々の断面図で示される構造に対応する。なお、図２Ｄ（ｐ）は、その後第２の配線が形成された後の断面図である。
【００３５】
本実施の形態に係る半導体装置の製造方法は、図１Ａ及び図１Ｂに示すように、成膜工程と、第１の溝形成用マスクパターン形成工程と、第１の凹部形成用マスクパターン形成工程と、第２の凹部形成用マスクパターン形成工程と、溝・凹部形成工程とを含む。成膜工程はステップＳ１１の工程を含み、第１の溝形成用マスクパターン形成工程はステップＳ１２乃至ステップＳ１４の工程を含み、第１の凹部形成用マスクパターン形成工程はステップＳ１５乃至ステップＳ１８の工程を含み、第２の凹部形成用マスクパターン形成工程はステップＳ１９乃至ステップＳ２２の工程を含み、溝・凹部形成工程はステップＳ２３乃至ステップＳ２５の工程を含む。
【００３６】
すなわち、本実施の形態に係る半導体装置の製造方法は、凹部（孔又はビア）を形成するためのマスクパターンを形成する凹部形成用マスクパターン形成工程で、１回目のレジストパターンどうしの中間に２回目のレジストパターンを形成するＬＬＥプロセスを行うことを特徴とする。
【００３７】
本実施の形態に係る半導体装置の製造方法は、半導体基板上に設けられる第１の配線と、第１の配線より上層に設けられる第２の配線と、第１の配線と第２の配線との間に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造するための方法であり、第１の配線が設けられた後、第２の配線と電極（ビア電極）とを形成するための溝（トレンチ）及び凹部（孔又はビア）を形成する工程を含む。
【００３８】
本実施の形態に係る半導体装置では、予め第１の配線１０２が設けられた半導体基板１００を準備する。半導体基板１００には、側面及び下面がバリアメタル層１０１で被覆された第１の配線用の溝（トレンチ）が設けられ、第１の配線１０２は、第１の配線用の溝（トレンチ）を埋め込むように形成されている。
【００３９】
例えばスパッタ法により、タンタル（Ｔａ）よりなるバリアメタル層１０１を成膜する。次に、スパッタ法により銅（Ｃｕ）よりなるシード層を堆積させ、めっき法によりＣｕよりなる第１の配線１０２を形成する。続いて、コロイダル・シリカスラリを研磨材としたＣＭＰ法によって、第１の配線１０２、Ｔａよりなるバリアメタル層１０１を研磨、除去して平坦化する。
【００４０】
なお、Ｔａよりなるバリアメタル層１０１の膜厚は、特に限定されるものではなく、例えば１０〜１００ｎｍとすることができる。Ｃｕよりなり、埋め込まれる溝（トレンチ）の深さで決定される第１の配線１０２の厚さも、特に限定されるものではなく、例えば５００〜１５００ｎｍとすることができる。
【００４１】
初めに、ステップＳ１１を含む成膜工程を行う。ステップＳ１１は、第１のハードマスク膜１０５と、第２のハードマスク膜１０６とを含む膜を成膜する工程である。図２Ａ（ａ）は、ステップＳ１１の工程が行われた後の半導体基板の構造を示す断面図である。
【００４２】
ステップＳ１１では、図２Ａ（ａ）に示すように、バリアメタル層１０１を介して第１の配線１０２が形成され、平坦化された半導体基板１００を覆うように、順次、エッチングストップ層１０３、絶縁膜１０４、第１のハードマスク膜１０５、第２のハードマスク膜１０６を成膜する。
【００４３】
なお、絶縁膜１０４は、本発明における被エッチング層に相当する。
【００４４】
初めにエッチングストップ層１０３を成膜する。エッチングストップ層１０３は、被エッチング層である絶縁膜１０４をエッチングする際にエッチングを終端させるための層であるとともに、Ｃｕよりなる第１の配線１０２の拡散防止膜としても機能する層であり、例えばＳｉＣ膜を用いることができる。ＳｉＣ膜よりなるエッチングストップ層１０３は、例えばプラズマＣＶＤ法（化学気相法：Chemical Vapor Deposition）によって成膜することができ、その厚さは、特に限定されるものではないが、例えば１０〜１００ｎｍとすることができる。
【００４５】
次に、絶縁膜（被エッチング層）１０４を成膜する。絶縁膜（被エッチング層）１０４は、第１の配線１０２と、図２Ｄ（ｐ）を用いて後述する溝１０４ｂに形成される第２の配線１１４と、同じく図２Ｄ（ｐ）を用いて後述する凹部（孔又はビア）１０４ｃに形成され、第１の配線１０２と第２の配線１１４を接続する電極（ビア電極）１１５の相互間での寄生容量を低減するための低誘電率層（以下「Ｌｏｗ−ｋ層）という。）として機能する膜である。絶縁膜（被エッチング層）１０４として、例えば炭素含有シリコン酸化膜などと呼ばれているＳｉＣＯＨ膜を用いることができる。
【００４６】
ＳｉＣＯＨ膜よりなる絶縁膜（被エッチング層）１０４は、例えばプラズマＣＶＤ法によって成膜することができ、その厚さは、特に限定されるものではないが、例えば５００〜１５００ｎｍとすることができる。また、ＳｉＣＯＨ膜を多孔質膜としたｐ−ＳｉＣＯＨ膜を用いることもできる。
【００４７】
次に、第１のハードマスク膜１０５を成膜する。第１のハードマスク膜１０５は、絶縁膜（被エッチング層）１０４に、図２Ｄ（ｏ）の溝（トレンチ）１０４ｂのパターンを形成する際のマスクとして機能する膜であり、例えばＳｉＣ膜、ＳｉＮ膜を用いることができる。ＳｉＣ又はＳｉＮよりなる第１のハードマスク膜１０５は、例えばプラズマＣＶＤ法によって成膜することができ、その厚さは、特に限定されるものではないが、例えば１０〜１００ｎｍとすることができる。
【００４８】
次に、第２のハードマスク膜１０６を成膜する。第２のハードマスク膜１０６は、絶縁膜（被エッチング層）１０４に、図２Ｄ（ｏ）の凹部（孔又はビア）１０４ｃのパターンを形成する際のマスクとして機能する膜であり、例えばＴｉ、ＴｉＮ膜を用いることができる。Ｔｉ、ＴｉＮよりなる第２のハードマスク膜１０６は、例えばスパッタ法によって成膜することができ、その厚さは、特に限定されるものではないが、例えば１０〜１００ｎｍとすることができる。
【００４９】
次に、ステップＳ１２乃至ステップＳ１４を含む第１の溝形成用マスクパターン形成工程を行う。第１の溝形成用マスクパターン形成工程は、第１のピッチｐ１を有し、第２のハードマスク１０６よりなるパターンであって、図２Ｄ（ｐ）に示す第２の配線１１４が形成される溝（トレンチ）１０４ｂのパターンを形成する際のマスクとなる溝形成用マスクパターン１０６ａを形成する工程である。
【００５０】
ステップＳ１２は、第２のピッチｐ２を有し、第１のレジスト膜１０８よりなる第１レジストパターン１０８ａを形成する工程である。図２Ａ（ｂ）は、ステップＳ１２の工程が行われた後の半導体基板の構造を示す断面図である。
【００５１】
ステップＳ１２では、図２Ａ（ｂ）に示すように、第２のハードマスク膜１０６上に、順次、反射防止膜（ＢＡＲＣ膜）１０７、第１のレジスト膜１０８を成膜した後、フォトリソグラフィ技術を用いて、第２のピッチｐ２を有し、第１のレジスト膜１０８よりなる第１レジストパターン１０８ａを形成する。
【００５２】
反射防止膜（ＢＡＲＣ膜）１０７の材質は、例えばＣＶＤ法により成膜されたアモルファスカーボン、スピンオンにより成膜されたポリフェノールやｉ線レジスト等のフォトレジストを含む広範な有機系の材料を用いることができる。また、反射防止膜（ＢＡＲＣ膜）１０７の厚さは、特に限定されるものではなく、例えば５０〜２００ｎｍとすることができる。
【００５３】
第１のレジスト膜１０８の材質は、例えばＡｒＦレジストを用いることができる。また、第１のレジスト膜１０８の厚さは、特に限定されるものではなく、例えば５０〜２００ｎｍとすることができる。
【００５４】
ステップＳ１３は、第１レジストパターン１０８ａをエッチングマスクに用いて、第２のハードマスク膜１０６をエッチングする工程である。図２Ａ（ｃ）は、ステップＳ１３の工程が行われた後の半導体基板の構造を示す断面図である。
【００５５】
ステップＳ１３では、図２Ａ（ｂ）に示す第２のピッチｐ２を有し、第１のレジスト膜１０８よりなる第１レジストパターン１０８ａをエッチングマスクに用いて、図２Ａ（ｃ）に示すように、反射防止膜（ＢＡＲＣ膜）１０７及び第２のハードマスク膜１０６をエッチングする。エッチングガスとして、例えばＣ４Ｆ８、ＣＯ、Ｏ２、及びＡｒの混合ガスを用いることができる。
【００５６】
ステップＳ１４は、第１レジストパターン１０８ａを除去する工程である。図２Ａ（ｄ）は、ステップＳ１４の工程が行われた後の半導体基板の構造を示す断面図である。
【００５７】
ステップＳ１４では、図２Ａ（ｂ）に示す第２のピッチｐ２を有し、第１のレジスト膜１０８よりなる第１レジストパターン１０８ａを、反射防止膜（ＢＡＲＣ膜）１０７とともに除去する。例えば、Ｏ２プラズマアッシング法によって、第１レジストパターン１０８ａ及び反射防止膜（ＢＡＲＣ膜）１０７を除去することができる。第１レジストパターン１０８ａ及び反射防止膜（ＢＡＲＣ膜）１０７が除去されることによって、図２Ａ（ｄ）に示すように、第１のピッチｐ１を有し、第２のハードマスク膜１０６よりなる溝形成用マスクパターン１０６ａが形成される。
【００５８】
なお、ステップＳ１４でＯ２プラズマアッシング法を行って第１レジストパターン１０８ａ及び反射防止膜（ＢＡＲＣ膜）１０７を除去する際、絶縁膜１０４が第１のハードマスク膜１０５で被覆された状態であるため、Ｌｏｗ−ｋ膜よりなる絶縁膜１０４に特性劣化及び形状劣化（プラズマダメージ）を発生させることがない。
【００５９】
また、本実施の形態において、第２のピッチｐ２は第１のピッチｐ１と等しいため、第１の溝形成用マスクパターン形成工程を行うことによって、第１のピッチｐ１を有する溝形成用マスクパターン１０６ａを形成することができる。すなわち、第１のピッチｐ１が解像限界以下でない場合には、第１のピッチｐ１を有する溝形成用マスクパターン１０６ａを１回の溝形成用マスクパターン形成工程によって形成することができる。
【００６０】
次に、ステップＳ１５乃至ステップＳ１８を含む第１の凹部形成用マスクパターン形成工程を行う。第１の凹部形成用マスクパターン形成工程は、第３のピッチｐ３を有し、第１のハードマスク１０５よりなるパターンであって、第１の配線１０２と、溝（トレンチ）１０４ｂの内部に形成される第２の配線１１４との間に設けられ、第１の配線１０２と第２の配線１１４との間を接続する電極（ビア電極）１１５が形成される凹部（孔又はビア）１０４ｃを形成する際のマスクとなる凹部形成用マスクパターン１０５ｂを形成する工程である。
【００６１】
ステップＳ１５は、第１の有機膜１０９と、第２のレジスト膜１１０とを成膜し、第４のピッチｐ４を有する第２のレジスト膜１１０よりなるパターン１１０ａを形成する工程である。図２Ｂ（ｅ）は、ステップＳ１５の工程が行われた後の半導体基板の構造を示す断面図である。
【００６２】
ステップＳ１５では、図２Ｂ（ｅ）に示すように、溝形成用マスクパターン１０６ａが形成された第１のハードマスク膜１０５上に、第１の有機膜１０９、第２のレジスト膜１１０を成膜した後、フォトリソグラフィ技術を用いて、第４のピッチｐ４を有し、第２のレジスト膜１１０よりなるパターン１１０ａを形成する。
【００６３】
第１の有機膜１０９の材質は、反射防止膜（ＢＡＲＣ膜）１０７と同様に、アモルファスカーボン、ポリフェノール、フォトレジストを含む広範な有機系の材料を用いることができる。また、第１の有機膜１０９の厚さは、特に限定されるものではなく、例えば５０〜２００ｎｍとすることができる。
【００６４】
第２のレジスト膜１１０の材質は、例えばＡｒＦレジストを用いることができる。また、第２のレジスト膜１１０の厚さは、特に限定されるものではなく、例えば５０〜２００ｎｍとすることができる。
【００６５】
ステップＳ１６は、パターン１１０ａをエッチングマスクに用いて、第１の有機膜１０９をエッチングして、第２レジストパターン１１０ｂを形成する工程である。図２Ｂ（ｆ）は、ステップＳ１６の工程が行われた後の半導体基板の構造を示す断面図である。
【００６６】
ステップＳ１６では、図２Ｂ（ｅ）に示す第４のピッチｐ４を有し、第２のレジスト膜１１０よりなるパターン１１０ａをエッチングマスクに用いて、第１の有機膜１０９をプラズマエッチングする。このプラズマエッチングは、第１の有機膜１０９の開口部の側壁面をテーパー状にプラズマエッチングするものであり、使用するエッチングガスは、例えば、ＣＦ４／ＣＨＦ３／Ａｒである。このプラズマエッチングでは、開口部の側壁に反応生成物を付着させながら深さ方向にエッチングを進行させることによって、側壁面をテーパー状とする。これによって、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）を、第２のレジスト層１１０の開口部の寸法（ボトムＣＤ）より小さくすることができる。
【００６７】
その結果、図２Ｂ（ｆ）に示すように、第２のレジスト膜１１０よりなるパターン１１０ａと、第２のレジスト膜１１０の開口部と連通し、第２のレジスト膜１１０の開口部の寸法より小さい寸法の開口部を有する第１の有機膜１０９とよりなる第２レジストパターン１１０ｂを形成することができる。
【００６８】
ステップＳ１７は、第２レジストパターン１１０ｂをエッチングマスクに用いて、第１のハードマスク膜１０５をエッチングする工程である。図２Ｂ（ｇ）は、ステップＳ１７の工程が行われた後の半導体基板の構造を示す断面図である。
【００６９】
ステップＳ１７では、図２Ｂ（ｆ）に示す第２のレジスト膜１１０と第１の有機膜１０９とよりなる第２レジストパターン１１０ｂをエッチングマスクに用いて、図２Ｂ（ｇ）に示すように、第１のハードマスク膜１０５をエッチングする。エッチングガスとして、例えばＣ４Ｆ８、ＣＯ、Ｏ２、及びＡｒの混合ガスを用いることができる。
【００７０】
ステップＳ１８は、第２レジストパターン１１０ｂを除去する工程である。図２Ｂ（ｈ）は、ステップＳ１８の工程が行われた後の半導体基板の構造を示す断面図である。
【００７１】
ステップＳ１８では、例えば、Ｏ２プラズマアッシング法によって、図２Ｂ（ｆ）に示す第２のレジスト膜１１０と、第１の有機膜１０９よりなる第２レジストパターン１１０ｂを除去する。第２レジストパターン１１０ｂが除去されることによって、図２Ｂ（ｈ）に示すように、第４のピッチｐ４を有し、第１のハードマスク膜１０５よりなるパターン１０５ａが形成される。
【００７２】
なお、本実施の形態において、第３のピッチｐ３は、第１のピッチｐ１に等しい。また、第４のピッチｐ４は第３のピッチｐ３より大きく、第３のピッチｐ３、すなわち第１のピッチｐ１の２倍であるため、第１の凹部形成用マスクパターン形成工程を行った後の半導体基板１００には、第２のハードマスク膜１０６の全ての開口部のうち１つおきの開口部に対応して、第１のハードマスク膜１０５の開口部が形成される。
【００７３】
次に、ステップＳ１９乃至ステップＳ２２を含む第２の凹部形成用マスクパターン形成工程を行う。第２の凹部形成用マスクパターン形成工程は、第１の凹部形成マスクパターン形成工程の後、第２のハードマスク膜１０６の開口部のうち第１のハードマスク膜１０５の開口部が形成されていない開口部に対応して、第１のハードマスク膜１０５の開口部を形成する工程である。
【００７４】
ステップＳ１９は、第２の有機膜１１１と、第３のレジスト膜１１２とを成膜し、第４のピッチｐ４を有する第３のレジスト膜１１２よりなるパターン１１２ａを形成する工程である。図２Ｃ（ｉ）は、ステップＳ１９の工程が行われた後の半導体基板の構造を示す断面図である。
【００７５】
ステップＳ１９は、第１の凹部形成用マスクパターン形成工程におけるステップＳ１５と同様の工程である。ただし、ステップＳ１９では、図２Ｃ（ｉ）に示すように、第２のハードマスク膜１０６の開口部のうち第１のハードマスク膜１０５の開口部が形成されていない開口部に対応して、第３のレジスト膜１１２の開口部が形成されるようにパターン１１２ａを形成する。
【００７６】
また、第２の有機膜１１１及び第３のレジスト膜１１２の材質及び膜厚は、ステップＳ１５と同様にすることができる。
【００７７】
ステップＳ２０は、パターン１１２ａをエッチングマスクに用いて、第２の有機膜１１１をエッチングして、第３レジストパターン１１２ｂを形成する工程である。図２Ｃ（ｊ）は、ステップＳ２０の工程が行われた後の半導体基板の構造を示す断面図である。
【００７８】
ステップＳ１６と同様にして、図２Ｃ（ｉ）に示す第４のピッチｐ４を有し、第３のレジスト膜１１２よりなるパターン１１２ａをエッチングマスクに用いて、第２の有機膜１１１をプラズマエッチングすることにより、第２の有機膜１１１の開口部の側壁面をテーパー状にプラズマエッチングすることができる。その結果、図２Ｃ（ｊ）に示すように、第３のレジスト膜１１２よりなるパターン１１２ａと、第３のレジスト膜１１２の開口部と連通し、第３のレジスト膜１１２の開口部の寸法より小さい寸法の開口部を有する第２の有機膜１１１とよりなる第３レジストパターン１１２ｂを形成することができる。
【００７９】
ステップＳ２１は、第３レジストパターン１１２ｂをエッチングマスクに用いて、第１のハードマスク膜１０５をエッチングする工程である。図２Ｃ（ｋ）は、ステップＳ２１の工程が行われた後の半導体基板の構造を示す断面図である。
【００８０】
ステップＳ１７と同様にして、図２Ｃ（ｊ）に示す第３のレジスト膜１１２と第２の有機膜１１１とよりなる第３レジストパターン１１２ｂをエッチングマスクに用いて、図２Ｃ（ｋ）に示すように、第１のハードマスク膜１０５をエッチングする。
【００８１】
ステップＳ２２は、第３レジストパターン１１２ｂを除去する工程である。図２Ｃ（ｌ）は、ステップＳ２２の工程が行われた後の半導体基板の構造を示す断面図である。
【００８２】
ステップＳ１８と同様にして、例えば、Ｏ２プラズマアッシング法によって、図２Ｃ（ｊ）に示す第３のレジスト膜１１２と、第２の有機膜１１１よりなる第３レジストパターン１１２ｂを除去する。第３レジストパターン１１２ｂが除去されることによって、図２Ｃ（ｌ）に示すように、第３のピッチｐ３を有し、第１のハードマスク膜１０５よりなる凹部形成用マスクパターン１０５ｂが形成される。
【００８３】
なお、本実施の形態において、第３のピッチｐ３は、第１のピッチｐ１に等しく、第４のピッチｐ４は第３のピッチｐ３、すなわち第１のピッチｐ１の２倍であるため、第２の凹部形成用マスクパターン形成工程を行った後の半導体基板１００には、第２のハードマスク膜１０６の全ての開口部に対応して、第１のハードマスク膜１０５の開口部が形成される。
【００８４】
次に、ステップＳ２３乃至ステップＳ２５を含む溝・凹部形成工程を行う。溝・凹部形成工程は、絶縁膜（被エッチング層）１０４をエッチングして、図２Ｄ（ｏ）に示す第２の配線の溝（トレンチ）１０４ｂと、第１の配線１０２と溝（トレンチ）１０４ｂに形成される第２の配線１１４との間に設けられ、第１の配線１０２と第２の配線１１４との間を接続する電極（ビア電極）１１５が形成される凹部（孔又はビア）１０４ｃとを形成する工程である。
【００８５】
ステップＳ２３は、凹部形成用マスクパターン１０５ｂをエッチングマスクに用いて、絶縁膜（被エッチング層）１０４をエッチングする工程である。ステップＳ２３では、図２Ｄ（ｍ）に示すように、溝形成用マスクパターン１０６ａの開口部の寸法より小さい寸法の開口部を有し、第１のハードマスク膜１０５よりなる凹部形成用マスクパターン１０５ｂをエッチングマスクに用いて、絶縁膜（被エッチング層）１０４をエッチングする。
【００８６】
絶縁膜（被エッチング層）１０４がＳｉＣＯＨ膜よりなる場合、絶縁膜（被エッチング層）１０４は、プラズマエッチングすることができる。ＳｉＣＯＨ膜のプラズマエッチングの条件は、特に限定されるものではないが、例えば後述するプラズマエッチング装置を用いて、ガス供給系より例えばＣＦ４ガス、Ｏ２ガス及びＡｒガスを処理容器内に供給し、処理容器内を例えば６．７Ｐａ（５０ｍＴｏｒｒ）以下の圧力に保持した後、周波数が６０ＭＨｚの第１の高周波電力を例えば１０００Ｗとして上部電極に供給し、処理ガスをプラズマ化するとともに、バイアス用の高周波として、周波数が１３．５６ＭＨｚの第２の高周波電力を例えば３００Ｗとして下部電極に供給する。このプラズマ中には、炭素とフッ素との化合物の活性種が含まれており、ＳｉＣＯＨ膜がこれら活性種雰囲気に曝されると、これらの膜中の原子と反応して化合物が生成され、これによりＳｉＣＯＨ膜よりなる絶縁膜（被エッチング層）１０４がエッチングされて凹部１０４ａが形成される。
【００８７】
ステップＳ２４は、凹部形成用マスクパターン１０５ｂをエッチングマスクに用いて、第１のハードマスク１０５及び絶縁膜（被エッチング層）１０４をエッチングする工程である。ステップＳ２４では、凹部形成用マスクパターン１０５ｂの開口部の寸法より大きい寸法の開口部を有し、第２のハードマスク膜１０６よりなる図２Ｄ（ｍ）に示す溝形成用マスクパターン１０６ａをエッチングマスクに用いて、第１のハードマスク膜１０５及び絶縁膜（被エッチング層）１０４をエッチングする。
【００８８】
ステップＳ２３と同様にして、プラズマエッチングすることができる。プラズマエッチングの条件は、特に限定されるものではないが、例えば後述するプラズマエッチング装置を用いて、ガス供給系より例えばＣＦ４ガス、Ｏ２ガス及びＡｒガスを処理容器内に供給し、処理容器内を例えば６．７Ｐａ（５０ｍＴｏｒｒ）以下の圧力に保持した後、周波数が６０ＭＨｚの第１の高周波電力を例えば１０００Ｗとして上部電極に供給し、処理ガスをプラズマ化するとともに、バイアス用の高周波として、周波数が１３．５６ＭＨｚの第２の高周波電力を例えば３００Ｗとして下部電極に供給する。このプラズマ中には、炭素とフッ素との化合物の活性種が含まれており、ＳｉＣ膜及びＳｉＣＯＨ膜がこれら活性種雰囲気に曝されると、これらの膜中の原子と反応して化合物が生成され、これによりＳｉＣよりなる第１のハードマスク膜１０５及びＳｉＣＯＨ膜よりなる絶縁膜（被エッチング層）１０４がエッチングされることによって、図２Ｄ（ｎ）に示すように、溝１０４ｂが形成されるとともに、ステップＳ２３において形成した凹部１０４ａが更にエッチングされることによって凹部１０４ｃが形成される。
【００８９】
ステップＳ２５は、引き続き、エッチングストップ層１０３をエッチングして第１の配線１０２を露出する工程である。ステップＳ２５では、図２Ｄ（ｏ）に示すように、凹部１０４ｃの開口部に対応してエッチングストップ層１０３がエッチングされ、第１の配線１０２が露出される。
【００９０】
その後、スパッタ法により、タンタル（Ｔａ）よりなるバリアメタル層１１３を成膜し、スパッタ法により銅（Ｃｕ）よりなる図示しないシード層を堆積させ、めっき法によりＣｕよりなる第２の配線１１４及び電極（ビア電極）１１５を形成し、コロイダル・シリカスラリを研磨材としたＣＭＰ法によって、第２の配線１１４、Ｔａよりなるバリアメタル層１１３を研磨、除去して平坦化することによって、第２の配線層を形成することができる。第２の配線層が形成された後の半導体基板の構造を示す断面図を図２Ｄ（ｐ）に示す。
【００９１】
次に、図３を参照し、本実施の形態に係る半導体装置の製造方法に使用されるエッチング装置について説明する。
【００９２】
図３は、本実施の形態に係る半導体装置の製造方法におけるエッチングを含む工程で使用されるエッチング装置の構成を模式的に示す縦断面図である。
【００９３】
図３に示すように、エッチング装置２０は、処理容器（チャンバ）２２と、チャンバ２２内に配置されたウェハＷの載置台２３と、チャンバ２２の上方において載置台２３と対向するように配置されたシャワーヘッド２４と、チャンバ２２内のガス等を排気するＴＭＰ（Turbo Molecular Pump）２５と、チャンバ２２及びＴＭＰ２５との間に配置され、チャンバ２２内の圧力を制御する可変式バタフライバルブとしてＡＰＣ（Adaptive Pressure Control）バルブ２６とを有する。
【００９４】
載置台２３には高周波電源２７が整合器（Matcher）２８を介して接続されており、高周波電源２７は高周波電力を載置台２３に供給する。これにより、載置台２３は下部電極として機能する。また、整合器２８は、載置台２３からの高周波電力の反射を低減して高周波電力の載置台２３への供給効率を最大にする。載置台２３は高周波電源２７から供給された高周波電力を処理空間Ｓに印加する。
【００９５】
シャワーヘッド２４は円板状の下部ガス供給部２９及び円板状の上部ガス供給部３０からなり、下部ガス供給部２９に上部ガス供給部３０が重ねられている。また、下部ガス供給部２９及び上部ガス供給部３０はそれぞれ第１のバッファ室３１及び第２のバッファ室３２を有する。第１のバッファ室３１及び第２のバッファ室３２はそれぞれガス通気孔３３、３４を介してチャンバ２２内に連通する。
【００９６】
また、シャワーヘッド２４には高周波電源３５が整合器３６を介して接続されており、高周波電源３５は高周波電力をシャワーヘッド２４に供給する。これにより、シャワーヘッド２４は上部電極として機能する。また、整合器３６は整合器２８と同様の機能を有する。シャワーヘッド２４は高周波電源３５から供給された高周波電力を処理空間Ｓに印加する。
【００９７】
このエッチング装置２０のチャンバ２２内では、上述したように、載置台２３及びシャワーヘッド２４が処理空間Ｓに高周波電力を印加することにより、シャワーヘッド２４から処理空間Ｓに供給された処理ガスを高密度のプラズマにしてイオンやラジカルを発生させ、該イオンやラジカルによってウェハＷにエッチング処理を施す。
【００９８】
また、シャワーヘッド２４には載置台２３に載置されたウェハＷを上方から観測してウェハＷのエッチングの終点を検出する電子顕微鏡を有する終点検出装置（図示しない）が配設されている。
【００９９】
ここで、Ｏ２プラズマアッシング法によってレジストを除去するためのガス供給系として、第１のバッファ室３１は酸素含有ガス供給系（図示しない）に接続されている。酸素含有ガス供給系は第１のバッファ室３１へ酸素含有ガスを供給する。供給された酸素含有ガスはガス通気孔３３を介してチャンバ２２へ供給される。また、第２のバッファ室３２は不活性ガス供給系（図示しない）に接続されている。不活性ガス供給系は第２のバッファ室３２は不活性ガスを供給する。供給された不活性ガスはガス通気孔３４を介してチャンバ２２内へ供給される。
【０１００】
また、ＳｉＣＯＨ膜をエッチングするためのエッチングガス供給系として、第１のバッファ室３１はフルオロカーボンガス供給系（図示しない）に接続されている。フルオロカーボンガス供給系は第１のバッファ室３１へフルオロカーボンガスを供給する。供給されたフルオロカーボンガスはガス通気孔３３を介してチャンバ２２へ供給される。また、第２のバッファ室３２はハロゲン含有ガス供給系（図示しない）に接続されている。ハロゲン含有ガス供給系は第２のバッファ室３２はハロゲン含有ガスを供給する。供給されたハロゲン含有ガスはガス通気孔３４を介してチャンバ２２内へ供給される。
【０１０１】
なお、本実施の形態では、複数のチャンバ、トランスファモジュール、ゲートバルブ等を配置するとともに、図示しないローダーモジュール、ロードロックモジュール、ウェハ載置台、フープ、当を組合せることによって基板処理システムを構成することもでき、それらの各モジュールを、図示しないＬＣＤ（Liquid Crystal Display）よりなる表示部を備えたオペレーションパネル等によって作業者が制御することができる。
【０１０２】
次に、本実施の形態に係る半導体装置の製造方法を行うことによって、解像限界以下の微細なＣＤ値を有する溝（トレンチ）及び凹部（孔又はビア）を精度良く形成することができる作用効果について説明する。
【０１０３】
まず、本実施の形態においては、第１の凹部形成用マスクパターン形成工程及び第２の凹部形成用マスクパターン形成工程において、それぞれ第２のレジスト膜１１０及び第３のレジスト膜１１２を第４のピッチｐ４で設けられる開口部を有するパターンを形成した後、それぞれ第１の有機膜１０９及び第２の有機膜１１１に第４のピッチｐ４で設けられる開口部を、その開口部の側壁面がテーパー状になるように形成することができる。従って、それぞれ第１の有機膜１０９及び第２の有機膜１１１に、それぞれ第２のレジスト膜１１０及び第３のレジスト膜１１２に設けられる開口部の寸法よりも小さい寸法の開口部を有するパターンを形成することができるため、解像限界以下の微細なＣＤ値を有する凹部（孔又はビア）を精度良く形成することができる。
【０１０４】
また、前述したように、本実施の形態においては、第３のピッチｐ３の２倍の第４のピッチｐ４を有するマスクを用いて凹部形成用マスクパターン形成工程を２回繰返すことによって、それぞれの工程で形成される第２レジストパターン１１０ｂと第３レジストパターン１１２ｂが、第２レジストパターン１１０ｂで形成される開口部が第３レジストパターン１１２ｂで形成される開口部の間に交互に配置されるように形成される。その結果、第３のピッチｐ３を有する開口部よりなる凹部形成用マスクパターン１０５ｂを形成することができる。従って、例えば９０ｎｍのピッチを有するマスクを用いて４５ｎｍのピッチを有する凹部形成用マスクパターン１０５ｂを形成することができ、解像限界以下のピッチで溝を形成することができる。
【０１０５】
また、ハードマスク膜を２層用いることにより、２層のハードマスク膜のそれぞれを、溝（トレンチ）及び凹部（孔又はビア）を形成するためのマスクパターンに加工することができる。ここでは、図１０を用いて、従来のハードマスク膜が１層である場合と比較した場合の作用効果を説明する。図１０は、従来の半導体装置の製造方法を説明するための図である。図１０（ａ）に示すように、予め第１の配線２０２がバリアメタル層２０１を介して設けられた半導体基板２００上に、ＳｉＣ膜２０３、Ｌｏｗ−ｋ膜２０４、パターンが形成されたＴｉＮ膜２０５、有機膜２０６、ＳｉＯ２膜２０７、フォトレジスト膜２０８が設けられている。図１０（ａ）に示すように、互いにずれているＴｉＮ膜のパターン２０５ａとフォトレジスト膜のパターン２０８ａとを用い、エッチングを行うことによって、初めに、フォトレジスト膜のパターン２０８ａを転写して凹部（孔又はビア）のパターン２０４ａを形成し（図１０（ｂ））、フォトレジスト膜２０８及びＳｉＯ２膜２０７を除去し（図１０（ｃ））、その後、有機膜２０６及びＬｏｗ−ｋ膜２０４をエッチングしながらＴｉＮ膜のパターン２０５ａを転写して溝（トレンチ）のパターン２０４ｂを形成する（図１０（ｄ））。
【０１０６】
この従来のハードマスクを１層用いる場合には、フォトレジスト膜２０８のパターン２０８ａを用いて凹部（孔又はビア）のパターン２０４ａを形成するため、図１０（ｂ）から図１０（ｃ）の間に、Ｌｏｗ−ｋ膜が露出された状態でフォトレジスト膜２０８及び有機膜２０６をアッシング工程を用いて除去する際に、Ｌｏｗ−ｋ膜２０４がＯ２プラズマに曝される。その結果、特性劣化及び形状劣化（プラズマダメージ）が発生し、そのうち特に形状劣化が発生する場合、ＣＤ値が所望の寸法からずれてしまう。
【０１０７】
しかしながら、本実施の形態においては、ハードマスク膜を２層用い、２層のハードマスク膜のそれぞれを、溝（トレンチ）及び凹部（孔又はビア）を形成するためのマスクパターンに加工することができるため、絶縁膜（被エッチング層）をエッチング加工する工程の前に、レジストを除去するアッシング工程を済ませることができる。従って、絶縁膜（被エッチング層）をエッチング加工する工程の後はアッシング工程を行う必要がないため、絶縁膜（被エッチング層）にプラズマダメージが発生せず、ＣＤ値を精密に制御することができる。
【０１０８】
また、本実施の形態においては、第１の凹部形成用マスクパターン形成工程で、第２レジストパターンをエッチングマスクに用いて、第１のハードマスク膜をエッチングした後、第２レジストパターンを除去する。従って、第２の凹部形成用マスクパターン形成工程で、第３レジストパターンをエッチングマスクに用いて、第１の凹部形成用マスクパターン形成工程で第１のハードマスク膜に形成されたパターン上に、開口部を形成することができる。その結果、溝（トレンチ）及び凹部（孔又はビア）を同時に形成するデュアルダマシン法において、初めてＬＬＥプロセスを適用して解像限界以下の微細パターンを形成することができるようになった。
【０１０９】
次に、ステップＳ１６において、第１の有機膜１０９の開口部の側壁面をテーパー状にプラズマエッチングする際の条件を実施例として示す。
【０１１０】
実施例１として、図３に示したエッチング装置２０を使用し、図２Ｂ（ｅ）に示す状態から図２Ｂ（ｆ）に示す状態になるように、以下の条件で第１の有機膜１０９のプラズマエッチングを行った。
エッチングガス：ＣＦ４／ＣＨＦ３／Ａｒ＝５０／５０／２００ｓｃｃｍ
圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）
電極間距離：３５ｍｍ
温度（下部／上部／側壁部）＝３０／３０／５０℃
冷却用ヘリウム圧力（中央部／周辺部）＝１３３０／４６５５Ｐａ（１０／３５Ｔｏｒｒ）
時間：７０秒
この結果、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法（ボトムＣＤ）１３５ｎｍに対して、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）が、ウェハ中央部で１１８ｎｍ、ウェハ周縁部で１２２ｎｍとなった。また、電子顕微鏡で開口部の断面形状を観察したところ、第１の有機膜１０９の開口部側壁形状は、テーパー状になっていた。従って、第１の有機膜１０９の開口部の寸法を、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法より小さくすることが可能となる。すなわち、パターン１１０ａのパターンの開口径より小径の孔や、パターン１１０ａの開口部の幅より細い幅の溝を形成することが可能となる。
【０１１１】
また、実施例２として、実施例１における第１の有機膜１０９のエッチングにおいて、上部電力を１０００Ｗに増加させ、それ以外は同一のエッチング条件で同様なプラズマエッチングを行った。この結果、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法（ボトムＣＤ）１３５ｎｍに対して、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）が、ウェハ中央部で１１２ｎｍ、ウェハ周縁部で１１２ｎｍとなった。また、電子顕微鏡で開口部の断面形状を観察したところ、第１の有機膜１０９の開口部側壁形状は、テーパー状となっていた。
【０１１２】
さらに、実施例３として、実施例１における第１の有機膜１０９のエッチングにおいて、上部電力を１５００Ｗに増加させ、それ以外は同一のエッチング条件で同様なプラズマエッチングを行った。この結果、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法（ボトムＣＤ）１３５ｎｍに対して、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）がウェハ中央部で１００ｎｍ、ウェハ周縁部で９８ｎｍとなった。また、電子顕微鏡で開口部の断面形状を観察したところ、第１の有機膜１０９の開口部側壁形状は、テーパー状となっていた。
【０１１３】
次に、実施例４及び実施例５として、第１の有機膜１０９をプラズマエッチングする際のエッチングガスＣＦ４／ＣＨＦ３／Ａｒのうち、ＣＦ４とＣＨＦ３の流量比を、実施例１の５０／５０から、実施例４では３５／６５に変更し、実施例５では２０／８０に変更し、それ以外は実施例１と同一のエッチング条件で同様なプラズマエッチングを行った。この結果、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法（ボトムＣＤ）１３５ｎｍに対して、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）が、実施例４ではウェハ中央部で１２０ｎｍ、ウェハ周縁部で１１８ｎｍとなり、実施例５ではウェハ中央部で１１２ｎｍ、ウェハ周縁部で１１２ｎｍとなった。実施例４及び実施例５から、エッチングガスについては、ＣＦ４とＣＨＦ３のうち、ＣＦ４の流量を減少させ、ＣＨＦ３の流量を増加させることによって、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）をより小さくすることができた。このように、ＣＦ４とＣＨＦ３の流量比を変えることによっても、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）を制御することができる。
【０１１４】
次に、実施例６及び実施例７として、第１の有機膜１０９をプラズマエッチングする際の圧力を、実施例１の１３．３Ｐａから、実施例６では６．６５Ｐａに変更し、実施例７では４．４Ｐａに変更し、それ以外は実施例１と同一のエッチング条件で同様なプラズマエッチングを行った。この結果、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法（ボトムＣＤ）１３５ｎｍに対して、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）が、実施例６ではウェハ中央部で１１５ｎｍ、ウェハ周縁部で１１７ｎｍとなり、実施例７ではウェハ中央部で１１８ｎｍ、ウェハ周縁部で１２０ｎｍとなった。実施例６及び実施例７から、圧力範囲としては、少なくとも４．４〜１３．３Ｐａの範囲で同様な効果が得られ、この範囲内における圧力の違いは、開口部の寸法（ボトムＣＤ）にはほとんど影響しない。
【０１１５】
また、実施例８として、エッチング時間を７０秒から５０秒に短縮し、それ以外は実施例１と同一のエッチング条件で同様なプラズマエッチングを行った。この結果、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法（ボトムＣＤ）１３５ｎｍに対して、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）がウェハ中央部で１３２ｎｍ、ウェハ周縁部で１３２ｎｍとなった。この結果から分かるように、エッチング時間を短縮すると開口部の寸法（ボトムＣＤ）は、増える傾向を示す。したがって、エッチング時間を変えることによって、開口部の寸法（ボトムＣＤ）を制御することができる。
【０１１６】
以上、本実施の形態によれば、各々のハードマスク膜が溝形成用マスクパターン及び凹部形成用マスクパターンに対応するように２層のハードマスク膜を用いるため、絶縁膜（被エッチング層）がＯ２プラズマアッシングによって受けるダメージを防止することができる。また、凹部（孔又はビア）を形成するためのマスクパターンを形成する凹部形成用マスクパターン形成工程で、テーパー状を有する開口部を有するパターンを用いたＬＬＥプロセスを適用して微細な凹部形成用マスクパターンを形成することができる。その結果、デュアルダマシン法により解像限界以下の溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを形成する際、溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを絶縁膜（被エッチング層）に転写する転写精度を向上させることができる。
【０１１７】
なお、本実施の形態によれば、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部と、半導体基板上であって被エッチング層の下層に設けられる第１の配線と、溝の内部に設けられる第２の配線と、凹部の内部に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造することができる。しかし、半導体装置として必ずしも第１の配線、第２の配線、及び第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置に限定されるものではなく、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部を有する半導体装置を製造することができる。
（第２の実施の形態）
次に、図４Ａ乃至図５Ｅを参照し、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。
【０１１８】
図４Ａ及び図４Ｂは、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図５Ａ乃至図５Ｅは、本実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図４Ａ及び図４ＢのステップＳ３１乃至ステップＳ４８の各々の工程が行われた後の微細パターンの構造は、図５Ａ（ａ）乃至図５Ｅ（ｒ）の各々の断面図で示される構造に対応する。なお、図５Ｅ（ｓ）は、その後第２の配線が形成された後の断面図である。
【０１１９】
本実施の形態に係る半導体装置の製造方法は、溝形成用マスクパターン形成工程を２回（第１の溝形成用マスクパターン形成工程と第２の溝形成用マスクパターン形成工程）行う点において、第１の実施の形態と相違する。
【０１２０】
すなわち、本実施の形態に係る半導体装置の製造方法は、溝形成用マスクパターン形成工程及び凹部形成用マスクパターン形成工程の何れの工程においても、１回目のレジストパターンどうしの中間に２回目のレジストパターンを形成するＬＬＥプロセスを行うことを特徴とする。
【０１２１】
本実施の形態に係る半導体装置の製造方法は、図４Ａ及び図４Ｂに示すように、成膜工程と、第１の溝形成用マスクパターン形成工程と、第２の溝形成用マスクパターン形成工程と、第１の凹部形成用マスクパターン形成工程と、第２の凹部形成用マスクパターン形成工程と、溝・凹部形成工程とを含む。成膜工程はステップＳ３１の工程を含み、第１の溝形成用マスクパターン形成工程はステップＳ３２乃至ステップＳ３４の工程を含み、第２の溝形成用マスクパターン形成工程はステップＳ３５乃至ステップＳ３７の工程を含み、第１の凹部形成用マスクパターン形成工程はステップＳ３８乃至ステップＳ４１の工程を含み、第２の凹部形成用マスクパターン形成工程はステップＳ４２乃至ステップＳ４５の工程を含み、溝・凹部形成工程はステップＳ４６乃至ステップＳ４８の工程を含む。
【０１２２】
本実施の形態に係る半導体装置の製造方法は、半導体基板上に設けられる第１の配線と、第１の配線より上層に設けられる第２の配線と、第１の配線と第２の配線との間に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造するための方法であり、第１の配線が設けられた後、第２の配線と電極（ビア電極）とを形成するための溝（トレンチ）及び凹部（孔又はビア）を形成する工程を含む。
【０１２３】
本実施の形態に係る半導体装置では、予め第１の配線１２２が設けられた半導体基板１２０を準備する。半導体基板１２０には、側面及び下面がバリアメタル層１２１で被覆された第１の配線用の溝（トレンチ）が設けられ、第１の配線１２２は、第１の配線用の溝（トレンチ）を埋め込むように形成されているのは、第１の実施の形態と同様である。
【０１２４】
初めに、ステップＳ３１を含む成膜工程を行う。ステップＳ３１は、第１のハードマスク膜１２５と、第２のハードマスク膜１２６とを含む膜を成膜する工程であり、第１の実施の形態のステップＳ１１の工程と同一の工程である。図５Ａ（ａ）は、ステップＳ３１の工程が行われた後の半導体基板の構造を示す断面図である。
【０１２５】
ステップＳ３１では、図５Ａ（ａ）に示すように、バリアメタル層１２１を介して第１の配線１２２が形成され、平坦化された半導体基板１２０を覆うように、順次、エッチングストップ層１２３、絶縁膜（被エッチング層）１２４、第１のハードマスク膜１２５、第２のハードマスク膜１２６を成膜する。それぞれの膜の成膜方法は、第１の実施の形態のステップＳ１１の工程と同一である。
【０１２６】
次に、ステップＳ３２乃至ステップＳ３４を含む第１の溝形成用マスクパターン形成工程を行う。第１の溝形成用マスクパターン形成工程は、第１のピッチｐ１を有し、第２のハードマスク１２４よりなるパターンであって、図５Ｅ（ｓ）に示す溝（トレンチ）１２４ｂのパターンを形成する際のマスクとなる溝形成用マスクパターン１２６ｂを形成する工程である。
【０１２７】
ステップＳ３２は、第２のピッチｐ２´を有し、反射防止膜（ＢＡＲＣ膜）１２７を介して第１のレジスト膜１２８よりなる第１レジストパターン１２８ａを形成する工程であり、第１の実施の形態におけるステップＳ１２と同様の工程である。図５Ａ（ｂ）は、ステップＳ３２の工程が行われた後の半導体基板の構造を示す断面図である。
【０１２８】
ステップＳ３３は、第１レジストパターン１２８ａをエッチングマスクに用いて、反射防止膜（ＢＡＲＣ）１２７及び第２のハードマスク膜１２６をエッチングする工程であり、第１の実施の形態におけるステップＳ１３と同様の工程である。図５Ａ（ｃ）は、ステップＳ３３の工程が行われた後の半導体基板の構造を示す断面図である。
【０１２９】
ステップＳ３４は、第１レジストパターン１２８ａ及び反射防止膜（ＢＡＲＣ膜）１２７を除去する工程であり、第１の実施の形態におけるステップＳ１４と同様の工程である。図５Ａ（ｄ）は、ステップＳ３４の工程が行われた後の半導体基板の構造を示す断面図である。
【０１３０】
ステップＳ３４では、Ｏ２プラズマアッシング法を行って第１レジストパターン１２８ａ及び反射防止膜（ＢＡＲＣ膜）１２７を除去する際、絶縁膜１２４が第１のハードマスク膜１２５で被覆された状態であるため、Ｌｏｗ−ｋ膜よりなる絶縁膜１２４に特性劣化及び形状劣化（プラズマダメージ）を発生させることがない。
【０１３１】
また、本実施の形態において、第２のピッチｐ２´は、第１のピッチｐ１の２倍であるため、図５Ａ（ｄ）に示すように、ステップＳ３４で形成される第２のハードマスク膜１２６よりなるパターンは、第１のピッチｐ１で形成されるべき図５Ｂ（ｇ）に示す溝形成用マスクパターン１２６ｂの各パターンが１つおきに形成されたパターン１２６ａである。
【０１３２】
次に、ステップＳ３５乃至ステップＳ３７を含む第２の溝形成用マスクパターン形成工程を行う。第２の溝形成用マスクパターン形成工程は、第１の溝形成用マスクパターン形成工程において形成されたパターン１２６ａの開口部の間に開口部が配置されるように、再度第２のハードマスク膜１２６よりなるパターンを形成する工程である。
【０１３３】
ステップＳ３５は、第２のピッチｐ２´を有し、反射防止膜（ＢＡＲＣ膜）１２９を介して第４のレジスト膜１３０よりなる第４レジストパターン１３０ａを形成する工程であり、第１の溝形成用マスクパターン形成工程におけるステップＳ３２と同様の工程である。図５Ｂ（ｅ）は、ステップＳ３５の工程が行われた後の半導体基板の構造を示す断面図である。
【０１３４】
ステップＳ３６は、第４のレジストパターン１３０ａをエッチングマスクに用いて、反射防止膜（ＢＡＲＣ）１２９及び第２のハードマスク膜１２６をエッチングする工程であり、第１の溝形成用マスクパターン形成工程におけるステップＳ３３と同様の工程である。図５Ｂ（ｆ）は、ステップＳ３６の工程が行われた後の半導体基板の構造を示す断面図である。
【０１３５】
ステップＳ３７は、第４レジストパターン１３０ａ及び反射防止膜（ＢＡＲＣ膜）１２９を除去する工程であり、第１の溝形成用マスクパターン形成工程におけるステップＳ３４と同様の工程である。図５Ｂ（ｇ）は、ステップＳ３７の工程が行われた後の半導体基板の構造を示す断面図である。
【０１３６】
ステップＳ３７でも、Ｏ２プラズマアッシング法を行って第４レジストパターン１３０ａ及び反射防止膜（ＢＡＲＣ膜）１２９を除去する際、絶縁膜１２４が第１のハードマスク膜１２５で被覆された状態であるため、Ｌｏｗ−ｋ膜よりなる絶縁膜１２４に特性劣化及び形状劣化（プラズマダメージ）を発生させることがない。
【０１３７】
第２のピッチｐ２´は第１のピッチｐ１の２倍であるため、第２の溝形成用マスクパターン形成工程を行うことによって、第１の溝形成用マスクパターン形成工程において形成されたパターン１２６ａの開口部の間に開口部が配置されるようにパターンを形成することによって、第１のピッチｐ１を有する溝形成用マスクパターン１２６ｂを形成することができる。従って、解像限界以上の第２のピッチｐ２´を有するマスクを用いて溝形成用マスクパターン形成工程を２回行うことによって、解像限界以下の第１のピッチｐ１を有する溝形成用マスクパターン１２６ｂを形成することができる。
【０１３８】
次に、ステップＳ３８乃至ステップＳ４１を含む第１の凹部形成用マスクパターン形成工程、及びステップＳ４２乃至ステップＳ４５を含む第２の凹部形成用マスクパターン形成工程を行う。第１及び第２の凹部形成用マスクパターン形成工程は、第３のピッチｐ３を有し、第１のハードマスク膜１２５よりなるパターンであって、図５Ｅ（ｓ）に示す第１の配線１２２と第２の配線１３６との間に設けられ、第１の配線１２２と第２の配線１３６とを接続する電極（ビア電極）１３７が形成される凹部（孔又はビア）１２４ｃを形成する際のマスクとなる凹部形成用マスクパターン１２５ｂを形成する工程であり、第１の実施の形態におけるステップＳ１５乃至ステップＳ１８を含む第１の凹部形成用マスクパターン形成工程、及びステップＳ１９乃至ステップＳ２２を含む第２の凹部形成用マスクパターン形成工程と同様である。図５Ｃ（ｈ）乃至図５Ｄ（ｏ）の各々は、ステップＳ３８乃至ステップＳ４５の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１３９】
なお、ステップＳ３９、ステップＳ４３において、第１の有機膜１３１、第２の有機膜１３３の開口部の側壁面をテーパー状にプラズマエッチングする際の条件は、第１の実施の形態のステップＳ１６において、第１の有機膜１０９の開口部の側壁面をテーパー状にプラズマエッチングする際の条件と同様にすることができる。
【０１４０】
第１の凹部形成用マスクパターン形成工程を行った後の半導体基板１２０には、図５Ｃ（ｋ）に示すように、第２のハードマスク膜１２６の開口部の１つおきに対応して第１のハードマスク膜１２５の開口部が形成され、第４のピッチｐ４を有するパターン１２５ａが形成され、その後第２の凹部形成用マスクパターン形成工程を行った後の半導体基板１２０には、図５Ｄ（ｏ）に示すように、第２のハードマスク膜１２６の全ての開口部に対応して、第１のハードマスク膜１２５の開口部が形成され、第３のピッチｐ３を有する凹部形成用マスクパターン１２５ｂが形成される。
【０１４１】
次に、ステップＳ４６乃至ステップＳ４８を含む溝・凹部形成工程を行う。溝・凹部形成工程は、絶縁膜（被エッチング層）１２４をエッチングして、図５Ｅ（ｓ）に示す第２の配線１３６が形成される溝（トレンチ）１２４ｂと、第１の配線１２２と第２の配線１３６との間に設けられ、第１の配線１２２と第２の配線１３６とを接続する電極（ビア電極）１３７が形成される凹部（孔又はビア）１２４ｃとを形成する工程であり、第１の実施の形態におけるステップＳ２３乃至ステップＳ２５を含む溝・凹部形成工程と同様の工程である。図５Ｅ（ｐ）乃至図５Ｅ（ｒ）の各々は、ステップＳ４６乃至ステップＳ４８の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１４２】
ステップＳ４６乃至ステップＳ４８を含む溝・凹部形成工程を行うことによって、絶縁膜（被エッチング層）１２４がエッチングされることによって凹部１２４ａを経て溝１２４ｂが形成されるとともに、ステップＳ４６において形成した凹部１２４ａが更にエッチングされることによって凹部１２４ｃが形成される。
【０１４３】
その後、図５Ｅ（ｓ）に示すように、バリアメタル層１３５を成膜し、図示しないシード層を介してめっき法によりＣｕよりなる第２の配線１３６及び電極（ビア電極）１３７を形成し、ＣＭＰ法によって平坦化することによって、第２の配線層を形成するのは、第１の実施の形態と同様である。
【０１４４】
以上、本実施の形態によれば、各々のハードマスク膜が溝形成用マスクパターン及び凹部形成用マスクパターンに対応するように２層のハードマスク膜を用いるため、絶縁膜（被エッチング層）がＯ２プラズマアッシングによって受けるダメージを防止することができる。また、溝（トレンチ）を形成するためのマスクパターンを形成する溝形成用マスクパターン形成工程で、ＬＬＥプロセスを適用して微細な凹部形成用マスクパターンを形成することができる。更に、凹部（孔又はビア）を形成するためのマスクパターンを形成する凹部形成用マスクパターン形成工程で、テーパー状を有する開口部を有するパターンを用いたＬＬＥプロセスを適用して微細な凹部形成用マスクパターンを形成することができる。その結果、デュアルダマシン法により解像限界以下の溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを形成する際、溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを絶縁膜（被エッチング層）に転写する転写精度を向上させることができる。
【０１４５】
なお、本実施の形態によれば、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部と、半導体基板上であって被エッチング層の下層に設けられる第１の配線と、溝の内部に設けられる第２の配線と、凹部の内部に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造することができる。しかし、半導体装置として必ずしも第１の配線、第２の配線、及び第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置に限定されるものではなく、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部を有する半導体装置を製造することができる。
（第３の実施の形態）
次に、図６Ａ乃至図７Ｄを参照し、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。
【０１４６】
図６Ａ及び図６Ｂは、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図７Ａ乃至図７Ｄは、本実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図６Ａ乃至図６ＢのステップＳ５１乃至ステップＳ６４の各々の工程が行われた後の微細パターンの構造は、図７Ａ（ａ）乃至図７Ｄ（ｎ）の各々の断面図で示される構造に対応する。なお、図７Ｄ（ｏ）は、その後第２の配線が形成された後の断面図である。
【０１４７】
本実施の形態に係る半導体装置の製造方法は、溝形成用マスクパターン形成工程を２回（第１の溝形成用マスクパターン形成工程と第２の溝形成用マスクパターン形成工程）行い、凹部形成用マスクパターン形成工程を１回（第１の凹部形成用マスクパターン形成工程）行う点において、第１の実施の形態と相違する。
【０１４８】
すなわち、本実施の形態に係る半導体装置の製造方法は、溝形成用マスクパターン形成工程で、１回目のレジストパターンどうしの中間に２回目のレジストパターンを形成するＬＬＥプロセスを行うことを特徴とする。
【０１４９】
本実施の形態に係る半導体装置の製造方法は、図６Ａ及び図６Ｂに示すように、成膜工程と、第１の溝形成用マスクパターン形成工程と、第２の溝形成用マスクパターン形成工程と、第１の凹部形成用マスクパターン形成工程と、溝・凹部形成工程とを含む。成膜工程はステップＳ５１の工程を含み、第１の溝形成用マスクパターン形成工程はステップＳ５２乃至ステップＳ５４の工程を含み、第２の溝形成用マスクパターン形成工程はステップＳ５５乃至ステップＳ５７の工程を含み、第１の凹部形成用マスクパターン形成工程はステップＳ５８乃至ステップＳ６１の工程を含み、溝・凹部形成工程はステップＳ６２乃至ステップＳ６４の工程を含む。
【０１５０】
本実施の形態に係る半導体装置の製造方法は、半導体基板上に設けられる第１の配線と、第１の配線より上層に設けられる第２の配線と、第１の配線と第２の配線との間に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造するための方法であり、第１の配線が設けられた後、第２の配線と電極（ビア電極）とを形成するための溝（トレンチ）及び凹部（孔又はビア）を形成する工程を含む。
【０１５１】
本実施の形態に係る半導体装置で、予めバリアメタル層１４１を介して第１の配線１４２が設けられた半導体基板１４０を準備するのは、第１の実施の形態と同様である。
【０１５２】
初めに、ステップＳ５１を含む成膜工程を行う。ステップＳ５１は、エッチングストップ層１４３と、絶縁膜（被エッチング層）１４４と、第１のハードマスク膜１４５と、第２のハードマスク膜１４６とを成膜する工程であり、第１の実施の形態のステップＳ１１の工程と同一の工程である。図７Ａ（ａ）は、ステップＳ５１の工程が行われた後の半導体基板の構造を示す断面図である。
【０１５３】
次に、ステップＳ５２乃至ステップＳ５４を含む第１の溝形成用マスクパターン形成工程、及びステップＳ５５乃至ステップＳ５７を含む第２の溝形成用マスクパターン形成工程を行う。第１及び第２の溝形成用マスクパターン形成工程は、第１のピッチｐ１を有し、第２のハードマスク１４６よりなるパターンであって、図７Ｄ（ｏ）に示す第２の配線１５４が形成される溝（トレンチ）１４４ｂを形成する際のマスクとなる溝形成用マスクパターン１４６ｂを形成する工程であり、第２の実施の形態におけるステップＳ３２乃至ステップＳ３４を含む第１の溝形成用マスクパターン形成工程、及びステップＳ３５乃至ステップＳ３７を含む第２の溝形成用マスクパターン形成工程と同一である。図７Ａ（ｂ）乃至図７Ｂ（ｇ）の各々は、ステップＳ５２乃至ステップＳ５７の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１５４】
第１の溝形成用マスクパターン形成工程を行った後の半導体基板１４０には、図７Ａ（ｄ）に示すように第２のピッチｐ２´を有するパターン１４６ａが形成され、その後第２の溝形成用マスクパターン形成工程を行った後の半導体基板１４０には、図７Ｂ（ｇ）に示すように第１のピッチｐ１を有する溝形成用マスクパターン１４６ｂが形成される。
【０１５５】
本実施の形態においても、ステップＳ５４及びステップＳ５７では、Ｏ２プラズマアッシング法を行ってレジストパターン１４８ａ、１５０ａ及び反射防止膜（ＢＡＲＣ膜）１４７、１４９を除去する際、絶縁膜１４４が第１のハードマスク膜１４５で被覆された状態であるため、Ｌｏｗ−ｋ膜よりなる絶縁膜１４４に特性劣化及び形状劣化（プラズマダメージ）を発生させることがない。
【０１５６】
次に、ステップＳ５８乃至ステップＳ６１を含む第１の凹部形成用マスクパターン形成工程を行う。第１の凹部形成用マスクパターン形成工程は、第３のピッチｐ３を有し、第１のハードマスク１４３よりなるパターンであって、図７Ｄ（ｏ）に示す第１の配線１４２と第２の配線１５４との間に設けられ、第１の配線１４２と第２の配線１５４とを接続する電極（ビア電極）１５５が形成される凹部（孔又はビア）１４４ｃを形成する際のマスクとなる凹部形成用マスクパターン１４５ａを形成する工程である。
【０１５７】
ただし、本実施の形態において、第３のピッチｐ３が第１のピッチｐ１に等しいとともに、第４のピッチｐ４´は第３のピッチｐ３に等しい。従って、１回の凹部形成用マスクパターン形成工程（第１の凹部形成用マスクパターン形成工程）を行うことにより、半導体基板１４０には、第２のハードマスク膜１４６の全ての開口部に対応して、第１のハードマスク膜１４５の開口部が形成される。
【０１５８】
ステップＳ５８は、第１の有機膜１５１と、第２のレジスト膜１５２とを成膜し、第４のピッチｐ４´を有する第２のレジスト膜１５２よりなるパターン１５２ａを形成する工程であり、第１の実施の形態のステップＳ１５と同様の工程である。図７Ｃ（ｈ）は、ステップＳ５８の工程が行われた後の半導体基板の構造を示す断面図である。
【０１５９】
ステップＳ５９は、パターン１５２ａをエッチングマスクに用いて、第１の有機膜１５１をエッチングして、第２レジストパターン１５２ｂを形成する工程であり、第１の実施の形態のステップＳ１６と同様の工程である。図７Ｃ（ｉ）は、ステップＳ５９の工程が行われた後の半導体基板の構造を示す断面図である。
【０１６０】
なお、ステップＳ５９において、第１の有機膜１５１の開口部の側壁面をテーパー状にプラズマエッチングする際の条件は、第１の実施の形態のステップＳ１６において、第１の有機膜１０９の開口部の側壁面をテーパー状にプラズマエッチングする際の条件と同様にすることができる。
【０１６１】
ステップＳ６０は、第２レジストパターン１５２ｂをエッチングマスクに用いて、第１のハードマスク膜１４５をエッチングする工程であり、第１の実施の形態のステップＳ１７と同様の工程である。図７Ｃ（ｊ）は、ステップＳ６０の工程が行われた後の半導体基板の構造を示す断面図である。
【０１６２】
ステップＳ６１は、第２レジストパターン１５２ｂを除去する工程であり、第１の実施の形態のステップＳ１８と同様の工程である。図７Ｃ（ｋ）は、ステップＳ１８の工程が行われた後の半導体基板の構造を示す断面図である。
【０１６３】
以上、ステップＳ５８乃至ステップＳ６１の工程が行われることによって、図７Ｃ（ｋ）に示すように、第３のピッチｐ３を有し、第１のハードマスク膜１４５よりなる凹部形成用マスクパターン１４５ａが形成される。
【０１６４】
次に、ステップＳ６２乃至ステップＳ６４を含む溝・凹部形成工程を行う。溝・凹部形成工程は、絶縁膜（被エッチング層）１４４をエッチングして、図７Ｄ（ｏ）に示す第２の配線１５４が形成される溝（トレンチ）１４４ｂと、第１の配線１４２と第２の配線１５４との間に設けられ、第１の配線１４２と第２の配線１５４とを接続する電極（ビア電極）１５５が形成される凹部（孔又はビア）１４４ｃとを形成する工程であり、第１の実施の形態におけるステップＳ２３乃至ステップＳ２５を含む溝・凹部形成工程と同様の工程である。図７Ｄ（ｌ）乃至図７Ｄ（ｎ）の各々は、ステップＳ６２乃至ステップＳ６４の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１６５】
ステップＳ６２乃至ステップＳ６４を含む溝・凹部形成工程を行うことによって、絶縁膜（被エッチング層）１４４がエッチングされることによって凹部１４４ａを経て溝１４４ｂが形成されるとともに、ステップＳ６２において形成した凹部１４４ａが更にエッチングされることによって凹部１４４ｃが形成される。
【０１６６】
その後、図７Ｄ（ｏ）に示すように、バリアメタル層１５３を成膜し、図示しないシード層を介してめっき法によりＣｕよりなる第２の配線１５４及び電極（ビア電極）１５５を形成し、ＣＭＰ法によって平坦化することによって、第２の配線層を形成するのは、第１の実施の形態と同様である。
【０１６７】
以上、本実施の形態によれば、各々のハードマスク膜が溝形成用マスクパターン及び凹部形成用マスクパターンに対応するように２層のハードマスク膜を用いるため、絶縁膜（被エッチング層）がＯ２プラズマアッシングによって受けるダメージを防止することができる。また、溝（トレンチ）を形成するためのマスクパターンを形成する溝形成用マスクパターン形成工程で、ＬＬＥプロセスを適用して微細な凹部形成用マスクパターンを形成することができる。更に、凹部（孔又はビア）を形成するためのマスクパターンを形成する凹部形成用マスクパターン形成工程で、テーパー状を有する開口部を有するパターンを用いて微細な凹部形成用マスクパターンを形成することができる。その結果、デュアルダマシン法により解像限界以下の溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを形成する際、溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを絶縁膜（被エッチング層）に転写する転写精度を向上させることができる。
【０１６８】
なお、本実施の形態によれば、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部と、半導体基板上であって被エッチング層の下層に設けられる第１の配線と、溝の内部に設けられる第２の配線と、凹部の内部に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造することができる。しかし、半導体装置として必ずしも第１の配線、第２の配線、及び第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置に限定されるものではなく、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部を有する半導体装置を製造することができる。
（第４の実施の形態）
次に、図８乃至図９Ｃを参照し、本発明の第４の実施の形態に係る半導体装置の製造方法について説明する。
【０１６９】
図８は、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図９Ａ乃至図９Ｃは、本実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図８のステップＳ７１乃至ステップＳ８１の各々の工程が行われた後の微細パターンの構造は、図９Ａ（ａ）乃至図９Ｃ（ｋ）の各々の断面図で示される構造に対応する。なお、図９Ｃ（ｌ）は、その後第２の配線が形成された後の断面図である。
【０１７０】
本実施の形態に係る半導体装置の製造方法は、溝形成用マスクパターン形成工程を１回（第１の溝形成用マスクパターン形成工程）行い、凹部形成用マスクパターン形成工程を１回（第１の凹部形成用マスクパターン形成工程）行う点において、第１の実施の形態と相違する。
【０１７１】
すなわち、本実施の形態に係る半導体装置の製造方法は、溝形成用マスクパターン形成工程及び凹部形成用マスクパターン形成工程の何れの工程においてもＬＬＥプロセスを行わないことを特徴とする。
【０１７２】
本実施の形態に係る半導体装置の製造方法は、図８に示すように、成膜工程と、第１の溝形成用マスクパターン形成工程と、第１の凹部形成用マスクパターン形成工程と、溝・凹部形成工程とを含む。成膜工程はステップＳ７１の工程を含み、第１の溝形成用マスクパターン形成工程はステップＳ７２乃至ステップＳ７４の工程を含み、第１の凹部形成用マスクパターン形成工程はステップＳ７５乃至ステップＳ７８の工程を含み、溝・凹部形成工程はステップＳ７９乃至ステップＳ８１の工程を含む。
【０１７３】
本実施の形態に係る半導体装置の製造方法は、半導体基板上に設けられる第１の配線と、第１の配線より上層に設けられる第２の配線と、第１の配線と第２の配線との間に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造するための方法であり、第１の配線が設けられた後、第２の配線と電極（ビア電極）とを形成するための溝（トレンチ）及び凹部（孔又はビア）を形成する工程を含む。
【０１７４】
本実施の形態に係る半導体装置で、予めバリアメタル層１６１を介して第１の配線１６２が設けられた半導体基板１６０を準備するのは、第１の実施の形態と同様である。
【０１７５】
初めに、ステップＳ７１を含む成膜工程を行う。ステップＳ７１は、エッチングストップ層１６３と、絶縁膜（被エッチング層）１６４と、第１のハードマスク膜１６５と、第２のハードマスク膜１６６とを成膜する工程であり、第１の実施の形態のステップＳ１１の工程と同一の工程である。図９Ａ（ａ）は、ステップＳ７１の工程が行われた後の半導体基板の構造を示す断面図である。
【０１７６】
次に、ステップＳ７２乃至ステップＳ７４を含む第１の溝形成用マスクパターン形成工程を行う。第１の溝形成用マスクパターン形成工程は、第１のピッチｐ１を有し、第２のハードマスク１６６よりなるパターンであって、図９Ｃ（ｌ）に示す第２の配線１７２が形成される溝（トレンチ）１６４ｂを形成する際のマスクとなる溝形成用マスクパターン１６６ａを形成する工程である。また第１の溝形成用マスクパターン形成工程は、第１の実施の形態におけるステップＳ１２乃至ステップＳ１４を含む第１の溝形成用マスクパターン形成工程と同一である。図９Ａ（ｂ）乃至図９Ａ（ｄ）の各々は、ステップＳ７２乃至ステップＳ７４の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１７７】
次に、ステップＳ７５乃至ステップＳ７８を含む第１の凹部形成用マスクパターン形成工程を行う。第１の凹部形成用マスクパターン形成工程は、第３のピッチｐ３を有し、第１のハードマスク１６５よりなるパターンであって、図９Ｃ（ｌ）に示す第１の配線１６２と第２の配線１７２との間に設けられ、第１の配線１６２と第２の配線１７２とを接続する電極（ビア電極）１７３が形成される凹部（孔又はビア）１６４ｃを形成する際のマスクとなる凹部形成用マスクパターン１６５ａを形成する工程である。また、第１の凹部形成用マスクパターン形成工程は、第３の実施の形態におけるステップＳ５８乃至ステップＳ６１を含む第１の凹部形成用マスクパターン形成工程と同一である。図９Ｂ（ｅ）乃至図９Ｂ（ｈ）の各々は、ステップＳ７５乃至ステップＳ７８の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１７８】
なお、ステップＳ７６において、第１の有機膜１６９の開口部の側壁面をテーパー状にプラズマエッチングする際の条件は、第１の実施の形態のステップＳ１６において、第１の有機膜１０９の開口部の側壁面をテーパー状にプラズマエッチングする際の条件と同様にすることができる。
【０１７９】
次に、ステップＳ７９乃至ステップＳ８１を含む溝・凹部形成工程を行う。溝・凹部形成工程は、絶縁膜（被エッチング層）１６４をエッチングして、図９Ｃ（ｌ）に示す第２の配線１７２の溝（トレンチ）１６４ｂと、第１の配線１６２と第２の配線１７２との間に設けられ、第１の配線１６２と第２の配線１７２とを接続する電極（ビア電極）１７３が形成される凹部（孔又はビア）１６４ｃとを形成する工程であり、第１の実施の形態におけるステップＳ２３乃至ステップＳ２５を含む溝・凹部形成工程と同様の工程である。図９Ｃ（ｉ）乃至図９Ｃ（ｋ）の各々は、ステップＳ７９乃至ステップＳ８１の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１８０】
ステップＳ７９乃至ステップＳ８１を含む溝・凹部形成工程を行うことによって、絶縁膜（被エッチング層）１６４がエッチングされることによって凹部１６４ａを経て溝１６４ｂが形成されるとともに、凹部１６４ｃが形成される。
【０１８１】
その後、図９Ｃ（ｌ）に示すように、バリアメタル層１７１を成膜し、図示しないシード層を介してめっき法によりＣｕよりなる第２の配線１７２及び電極（ビア電極）１７３を形成し、ＣＭＰ法によって平坦化することによって、第２の配線層を形成するのは、第１の実施の形態と同様である。
【０１８２】
以上、本実施の形態によれば、各々のハードマスク膜が溝形成用マスクパターン及び凹部形成用マスクパターンに対応するように２層のハードマスク膜を用いるため、絶縁膜（被エッチング層）がＯ２プラズマアッシングによって受けるダメージを防止することができる。また、凹部（孔又はビア）を形成するためのマスクパターンを形成する凹部形成用マスクパターン形成工程で、テーパー状を有する開口部を有するパターンを用いて微細な凹部形成用マスクパターンを形成することができる。その結果、デュアルダマシン法により解像限界以下の溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを形成する際、溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを絶縁膜（被エッチング層）に転写する転写精度を向上させることができる。
【０１８３】
なお、本実施の形態によれば、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部と、半導体基板上であって被エッチング層の下層に設けられる第１の配線と、溝の内部に設けられる第２の配線と、凹部の内部に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造することができる。しかし、半導体装置として必ずしも第１の配線、第２の配線、及び第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置に限定されるものではなく、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部を有する半導体装置を製造することができる。
【０１８４】
以上、本発明の好ましい実施の形態について記述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【０１８５】
【図１Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャート（その１）である。
【図１Ｂ】本発明の第１の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャート（その２）である。
【図２Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。
【図２Ｂ】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。
【図２Ｃ】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その３）である。
【図２Ｄ】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その４）である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法に使用されるエッチング装置の構成を模式的に示す縦断面図である。
【図４Ａ】本発明の第２の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャート（その１）である。
【図４Ｂ】本発明の第２の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャート（その２）である。
【図５Ａ】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。
【図５Ｂ】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。
【図５Ｃ】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その３）である。
【図５Ｄ】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その４）である。
【図５Ｅ】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その５）である。
【図６Ａ】本発明の第３の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャート（その１）である。
【図６Ｂ】本発明の第３の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャート（その２）である。
【図７Ａ】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。
【図７Ｂ】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。
【図７Ｃ】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その３）である。
【図７Ｄ】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その４）である。
【図８】本発明の第４の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。
【図９Ａ】本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。
【図９Ｂ】本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。
【図９Ｃ】本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その３）である。
【図１０】従来の半導体装置の製造方法を説明するための図である。
【符号の説明】
【０１８６】
２０ エッチング装置
２２ 処理容器（チャンバ）
２３ 載置台
２４ シャワーヘッド
２５ ＴＭＰ
２６ ＡＰＣバルブ
２７、３５ 高周波電源
２８、３６ 整合器
２９ 下部ガス供給部
３０ 上部ガス供給部
３１ 第１のバッファ室
３２ 第２のバッファ室
３３、３４ ガス通気孔
１００、１２０、１４０、１６０ 半導体基板
１０１、１１３、１２１、１３５、１４１、１５３、１６１、１７１ バリアメタル層
１０２、１２２、１４２、１６２ 第１の配線
１０３、１２３、１４３、１６３ エッチングストップ層
１０４、１２４、１４４、１６４ 絶縁膜（被エッチング層）
１０４ａ、１０４ｃ、１２４ａ、１２４ｃ、１４４ａ、１４４ｃ、１６４ａ、１６４ｃ 凹部（孔又はビア）
１０４ｂ、１２４ｂ、１４４ｂ、１６４ｂ 溝（トレンチ）
１０５、１２５、１４５、１６５ 第１のハードマスク膜
１０５ａ、１１０ａ、１１２ａ、１２５ａ、１２６ａ、１３２ａ、１３４ａ、１４６ａ、１５２ａ、１７０ａ パターン
１０５ｂ、１２５ｂ、１４５ａ、１６５ａ 凹部形成用マスクパターン
１０６、１２６、１４６、１６６ 第２のハードマスク膜
１０６ａ、１２６ｂ、１４６ｂ、１６６ａ 溝形成用マスクパターン
１０７、１２７、１２９、１４７、１４９、１６７ 反射防止膜（ＢＡＲＣ）
１０８、１２８、１４８、１６８ 第１のレジスト膜
１０８ａ、１２８ａ、１４８ａ、１６８ａ 第１レジストパターン
１０９、１３１、１５１、１６９ 第１の有機膜
１１０、１３２、１５２、１７０ 第２のレジスト膜
１１０ｂ、１３２ｂ、１５２ｂ、１７０ｂ 第２レジストパターン
１１１、１３３ 第２の有機膜
１１２、１３４ 第３のレジスト膜
１１２ｂ、１３４ｂ 第３レジストパターン
１１４、１３６、１５４、１７２ 第２の配線
１１５、１３７、１５５、１７３ 電極（ビア電極）
１３０、１５０ 第４のレジスト膜
１３０ａ、１５０ａ 第４レジストパターン
ｐ１ 第１のピッチ
ｐ２、ｐ２´ 第２のピッチ
ｐ３ 第３のピッチ
ｐ４、ｐ４´ 第４のピッチ
【技術分野】
【０００１】
本発明は、半導体プロセスに用いられる半導体装置の製造方法に係り、特にデュアルダマシン法により解像限界以下の多層配線のパターンを形成する際、溝（トレンチ）及び孔（ビア）のパターンのＣＤ値を高精度で形成することのできる半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの高集積化に伴って、製造プロセスに要求される配線や分離幅は、微細化されてきている。一般的に、微細パターンは、フォトリソグラフィ技術を用いてレジストパターンを形成し、レジストパターンをエッチングのマスクに用いて下地の各種薄膜をエッチングすることで形成される。従って、微細パターンを形成するためにはフォトリソグラフィ技術が重要であるが、近時の半導体デバイスの微細化は、フォトリソグラフィ技術の解像限界以下を要求するまでに至っている。また、現在主流であるＡｒＦ液浸露光技術の解像限界は、４ｘｎｍ世代で限界に達すると言われている。従って、更に微細な３ｘｎｍ世代では、ダブルパターニング技術（Double Pattering：ＤＰ）という微細化技術によって達成されようとしており、現在ダブルパターニング技術の開発が盛んに行われている。
【０００３】
このような解像限界以下のパターンを形成する技術は、例えば、特許文献１に記載されている。
【０００４】
特許文献１は、第１の感光膜パターン（以下「第１レジストパターン」という）を形成し、第１レジストパターンをベークした後、第１レジストパターン上に酸化膜を形成する。この後、第１レジストパターン同士の間に第２の感光膜パターン（以下「第２レジストパターン」という）を形成し、第１レジストパターン及び第２レジストパターンをエッチングマスクに用いて下地の薄膜をエッチングして微細パターンを形成する。このようなプロセスは、ＬＬＥ（Lithography Lithography Etching）プロセスと呼ばれている。
【０００５】
特許文献１によれば、２つの露光マスクを利用して微細パターンを形成するので、１つの露光マスクを利用して微細パターンを形成する場合に比較して半分以下の微細な線幅を有する微細パターンを得ることができる。このため、解像限界以下の微細パターンを形成することができる。
【０００６】
一方、半導体デバイスの高集積化に伴って、半導体デバイス間の配線も微細化してきている。この微細化による配線間隔の減少は、配線間に大きな容量を発生させ、信号の伝播速度を低下させることにより動作速度の遅延を招く。この問題を解決するため、近時、層間絶縁膜として比誘電率の低い絶縁材料（Ｌｏｗ−ｋ材料）が用いられ、配線材料として、低抵抗かつ高いエレクトロマイグレーション耐性を有する銅（Ｃｕ）が注目されており、銅の溝配線や接触孔の形成には、デュアルダマシン法が多用されている。
【０００７】
デュアルダマシン法により銅の多層配線を形成する場合には、下層の銅配線上にエッチングストップ層を成膜し、その上に層間絶縁膜としてＬｏｗ−ｋ膜を形成し、その上にメタルハードマスク膜、反射防止膜（ＢＡＲＣ：Bottom Anti-Reflection Coating）、フォトレジスト膜を成膜する。その後、Ｌｏｗ−ｋ膜をエッチングしてビアを形成し、次いでトレンチのエッチングを行った後、エッチングストップ層をエッチングしてビアを貫通させ、更にＣｕの埋め込み配線層を形成している。
【０００８】
このようなデュアルダマシン法により銅の多層配線を形成する技術は、例えば、特許文献２に記載されている。
【特許文献１】特許第２７５７９８３号公報
【特許文献２】特開２００７−３３５４５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、デュアルダマシン法により解像限界以下の溝（トレンチ）及び孔（ビア）のパターンを形成して銅の多層配線のパターンを形成する場合、次のような問題があった。
【００１０】
解像限界以下の微細な孔（ビア）、溝（トレンチ）のパターンを形成するためには、孔（ビア）、溝（トレンチ）のそれぞれのパターンに対応するマスクを用いたフォトリソグラフィを行う必要がある。しかし、露光技術の限界、すなわち解像限界のために、９０ｎｍ以下のピッチを形成できないという問題があった。
【００１１】
また、従来のＬＬＥプロセスは、フォトリソグラフィ技術によりレジストパターンを２回形成する工程を含むプロセスであり、２回目のレジストパターンを形成する工程で、１回目に形成されたレジストパターンの形状を保持したまま、１回目のレジストパターンどうしの中間に、２回目のレジストパターンが形成されるように行うことを特徴とする。従って、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）のゲート膜のような凸状のパターンを形成する場合には、このようなＬＬＥプロセスを適用することができる。一方、孔（ビア）、溝（トレンチ）のような凹状のパターンを形成する場合には、２回目のレジストパターンを形成する工程で、１回目のレジストパターンの上に、２回目のレジストパターンの開口部が形成されなくてはならず、１回目に形成されたレジストパターンの形状を保持したまま行うことはできない。従って、従来のＬＬＥプロセスを、孔（ビア）、溝（トレンチ）を形成するデュアルダマシン法に適用できないという問題があった。
【００１２】
また、ハードマスク膜を１層用いてデュアルダマシン法を行う場合には、溝（トレンチ）と孔（ビア）のパターンの何れか一方のエッチングは、レジストパターンをエッチングマスクに用いて行わなければならない。そして、レジストパターンをエッチングマスクに用いる場合には、Ｌｏｗ−ｋ膜のレジスト膜に対するエッチングレートの比（選択比）があまり大きくないため、Ｌｏｗ−ｋ膜をエッチングする間にレジスト膜もエッチングされてレジストパターンの形状が劣化しやすい。その結果、微細化の進んだプロセスにおいては、レジストパターンの形状をＬｏｗ−ｋ膜に転写する転写精度を確保することができないという問題があった。
【００１３】
更に、フォトレジストをエッチングマスクに用いてデュアルダマシン法を行う場合、被エッチング層に先に孔（ビア）を形成し、その後溝（トレンチ）を形成するいわゆるビアファーストのプロセスを行うと、孔（ビア）形成後にフォトレジストを除去するアッシング工程において、Ｌｏｗ−ｋ膜がＯ２プラズマに曝されることによって特性劣化及び形状劣化が発生し、特に形状劣化によってＣＤ（限界寸法：Critical Dimension）値が所望の寸法からずれてしまうという問題があった。
【００１４】
本発明は上記の点に鑑みてなされたものであり、デュアルダマシン法により解像限界以下の溝（トレンチ）及び孔（ビア）のパターンを形成して銅の多層配線のパターンを形成する際、溝（トレンチ）及び孔（ビア）のパターンのＣＤ値を高精度で形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１６】
第１の発明は、半導体基板上の被エッチング層に、溝と、該溝の底に設けられ、該溝の開口部の寸法より小さい寸法の開口部を有する凹部とを備える半導体装置の製造方法において、被エッチング層上に、順次、第１のハードマスク膜と、第２のハードマスク膜とを成膜する成膜工程と、第１のピッチを有し、前記第２のハードマスク膜よりなるパターンであって、前記溝のパターンを形成する際のエッチングマスクとなる溝形成用マスクパターンを形成するために、前記第２のハードマスク膜上に第１のレジスト膜を成膜し、第２のピッチを有し、前記第１のレジスト膜よりなる第１レジストパターンを形成し、該第１レジストパターンをエッチングマスクに用いて、前記第２のハードマスク膜をエッチングする第１の溝形成用マスクパターン形成工程と、前記第１のピッチと略等しい第３のピッチを有し、前記第１のハードマスク膜よりなるパターンであって、前記凹部のパターンを形成する際のエッチングマスクとなる凹部形成用マスクパターンを形成するために、前記溝形成用マスクパターンが形成された前記第１のハードマスク膜上に、順次、第１の有機膜と、第２のレジスト膜とを成膜し、第４のピッチで設けられた開口部を有する前記第２のレジスト膜と、該第２のレジスト膜の開口部と連通し、該第２のレジスト膜の開口部の寸法より小さい寸法の開口部を有する前記第１の有機膜とよりなる第２レジストパターンを形成し、該第２レジストパターンをエッチングマスクに用いて、前記第１のハードマスク膜をエッチングする第１の凹部形成用マスクパターン形成工程とを有することを特徴とする。
【００１７】
なお、本発明における凹部とは、凹部の底が被エッチング層の底面まで貫通していない行き止まりの穴の場合と、凹部の底が被エッチング層の底面まで貫通している孔（ビア）の場合の何れをも含むものとし、以後凹部を凹部（孔又はビア）と記載する。
【００１８】
また、本発明において、第１のピッチは、溝（トレンチ）のパターンのピッチであり、第３のピッチは、凹部（孔又はビア）のパターンのピッチであり、通常は、第１のピッチと第３のピッチとは、等しいか又は略等しいものとする。また、第２のピッチは、溝（トレンチ）のパターンのピッチを形成するための第１レジストパターンのピッチであり、第２のピッチは、第１のピッチと等しくすることもでき、又は、第１レジストパターンを溝（トレンチ）のパターンの１つおき若しくは２つ以上おきに対応して形成するために、第２のピッチを第１のピッチより大きくすることもできる。また、第４のピッチは、凹部（孔又はビア）のパターンのピッチを形成するための第２レジストパターンのピッチであり、第４のピッチは、第３のピッチと等しくすることもでき、又は、第２レジストパターンを凹部（孔又はビア）のパターンの１つおき若しくは２つ以上おきに対応して形成するために、第４のピッチを第３のピッチより大きくすることもできる。
【００１９】
第２の発明は、第１の発明に係る半導体装置の製造方法において、前記第４のピッチは、前記第３のピッチより大きく、前記第１の凹部形成用マスクパターン形成工程の後、更に、順次、第２の有機膜と、第３のレジスト膜とを成膜し、前記第４のピッチで設けられた開口部を有する前記第３のレジスト膜と、該第３のレジスト膜の開口部と連通し、該第３のレジスト膜の開口部の寸法より小さい寸法の開口部を有する前記第２の有機膜とよりなる第３レジストパターンを形成し、該第３レジストパターンをエッチングマスクに用いて、前記第１のハードマスク膜をエッチングする第２の凹部形成用マスクパターン形成工程を有することを特徴とする。
【００２０】
なお、本発明において、第３レジストパターンのピッチは、第２レジストパターンのピッチと同じく第４のピッチであるため、例えば、第４のピッチが第３のピッチの２倍である場合、第２レジストパターンと第３レジストパターンとによって形成されるパターンが、凹部（孔又はビア）のパターンとなる。
【００２１】
第３の発明は、第１又は第２の発明に係る半導体装置の製造方法において、前記第２のピッチは、前記第１のピッチより大きく、前記第１の溝形成用マスクパターン形成工程の後、更に、第４のレジスト膜を成膜し、前記第２のピッチを有し、前記第４のレジスト膜よりなる第４レジストパターンを形成し、該第４レジストパターンをエッチングマスクに用いて、前記第２のハードマスク膜をエッチングする第２の溝形成用マスクパターン形成工程を有することを特徴とする。
【００２２】
なお、本発明において、第４レジストパターンのピッチは、第１レジストパターンのピッチと同じく第２のピッチであるため、例えば、第２のピッチが第１のピッチの２倍である場合、第１レジストパターンと第４レジストパターンとによって形成されるパターンが、溝（トレンチ）のパターンとなる。
【００２３】
第４の発明は、第１乃至第３の何れか一つの発明に係る半導体装置の製造方法において、前記第１のハードマスク膜よりなる前記凹部形成用マスクパターンをエッチングマスクに用いて、前記被エッチング層をエッチングした後、前記第２のハードマスク膜よりなる前記溝形成用マスクパターンをエッチングマスクに用いて、前記第１のハードマスク膜及び前記被エッチング層をエッチングすることによって、前記溝及び前記凹部を形成する溝・凹部形成工程を有することを特徴とする。
【００２４】
第５の発明は、第１乃至第４の何れか一つの発明に係る半導体装置の製造方法において、前記半導体装置は、前記半導体基板上であって前記被エッチング層の下層に設けられる第１の配線と、前記溝の内部に設けられる第２の配線と、前記凹部の内部に設けられ、前記第１の配線と前記第２の配線とを接続する電極とを備えることを特徴とする。
【００２５】
第６の発明は、第１乃至第５の何れか一つの発明に係る半導体装置の製造方法において、前記第１の有機膜の開口部は、該開口部の側壁面がテーパー状であることを特徴とする。
【００２６】
第７の発明は、第２の発明に係る半導体装置の製造方法において、前記第２の有機膜の開口部は、該開口部の側壁面がテーパー状であることを特徴とする。
【００２７】
第８の発明は、第６の発明に係る半導体装置の製造方法において、前記第１の有機膜の開口部の側壁面は、前記第１の有機膜の開口部の側壁にエッチングガスの反応生成物を付着させながらエッチングすることによって形成されることを特徴とする。
【００２８】
第９の発明は、第７の発明に係る半導体装置の製造方法において、前記第２の有機膜の開口部の側壁面は、前記第２の有機膜の開口部の側壁にエッチングガスの反応生成物を付着させながらエッチングすることによって形成されることを特徴とする。
【００２９】
第１０の発明は、第８又は第９の発明に係る半導体装置の製造方法において、前記エッチングガスは、ＣＦ４及びＣＨＦ３の何れか一つを含むことを特徴とする。
【発明の効果】
【００３０】
本発明によれば、デュアルダマシン法により解像限界以下の溝（トレンチ）及び凹部（孔又はビア）のパターンを形成して銅の多層配線のパターンを形成する際、溝（トレンチ）及び凹部（孔又はビア）のパターンのＣＤ値を高精度で形成することができる。
【発明を実施するための最良の形態】
【００３１】
次に、本発明を実施するための最良の形態について第１の実施の形態乃至第４の実施の形態を例示し、図面と共に説明する。
【００３２】
第１の実施の形態乃至第４の実施の形態のそれぞれは、溝（トレンチ）を形成するためのマスクパターンを形成する溝形成用マスクパターン形成工程、又は凹部（孔又はビア）を形成するためのマスクパターンを形成する凹部形成用マスクパターン形成工程において、ダブルパターニングプロセスであるＬＬＥプロセスを行うか否かにおいて差異を有する。すなわち、第１の実施の形態では、凹部形成用マスクパターン形成工程でＬＬＥプロセスを行う。第２の実施の形態では、溝形成用マスクパターン形成工程及び凹部形成用マスクパターン形成工程の何れの工程においてもＬＬＥプロセスを行う。第３の実施の形態では、溝形成用マスクパターン形成工程でＬＬＥプロセスを行う。第４の実施の形態では、溝形成用マスクパターン形成工程及び凹部形成用マスクパターン形成工程の何れの工程においてもＬＬＥプロセスを行わない。
（第１の実施の形態）
図１Ａ乃至図３を参照し、本発明の第１の実施の形態に係る半導体装置の製造方法及び成膜装置を説明する。
【００３３】
初めに、図１Ａ乃至図２Ｄを参照し、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。
【００３４】
図１Ａ及び図１Ｂは、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図２Ａ乃至図２Ｄは、本実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図１Ａ及び図１Ｂの、ステップＳ１１乃至ステップＳ２５の各々の工程が行われた後の微細パターンの構造は、図２Ａ（ａ）乃至図２Ｄ（ｏ）の各々の断面図で示される構造に対応する。なお、図２Ｄ（ｐ）は、その後第２の配線が形成された後の断面図である。
【００３５】
本実施の形態に係る半導体装置の製造方法は、図１Ａ及び図１Ｂに示すように、成膜工程と、第１の溝形成用マスクパターン形成工程と、第１の凹部形成用マスクパターン形成工程と、第２の凹部形成用マスクパターン形成工程と、溝・凹部形成工程とを含む。成膜工程はステップＳ１１の工程を含み、第１の溝形成用マスクパターン形成工程はステップＳ１２乃至ステップＳ１４の工程を含み、第１の凹部形成用マスクパターン形成工程はステップＳ１５乃至ステップＳ１８の工程を含み、第２の凹部形成用マスクパターン形成工程はステップＳ１９乃至ステップＳ２２の工程を含み、溝・凹部形成工程はステップＳ２３乃至ステップＳ２５の工程を含む。
【００３６】
すなわち、本実施の形態に係る半導体装置の製造方法は、凹部（孔又はビア）を形成するためのマスクパターンを形成する凹部形成用マスクパターン形成工程で、１回目のレジストパターンどうしの中間に２回目のレジストパターンを形成するＬＬＥプロセスを行うことを特徴とする。
【００３７】
本実施の形態に係る半導体装置の製造方法は、半導体基板上に設けられる第１の配線と、第１の配線より上層に設けられる第２の配線と、第１の配線と第２の配線との間に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造するための方法であり、第１の配線が設けられた後、第２の配線と電極（ビア電極）とを形成するための溝（トレンチ）及び凹部（孔又はビア）を形成する工程を含む。
【００３８】
本実施の形態に係る半導体装置では、予め第１の配線１０２が設けられた半導体基板１００を準備する。半導体基板１００には、側面及び下面がバリアメタル層１０１で被覆された第１の配線用の溝（トレンチ）が設けられ、第１の配線１０２は、第１の配線用の溝（トレンチ）を埋め込むように形成されている。
【００３９】
例えばスパッタ法により、タンタル（Ｔａ）よりなるバリアメタル層１０１を成膜する。次に、スパッタ法により銅（Ｃｕ）よりなるシード層を堆積させ、めっき法によりＣｕよりなる第１の配線１０２を形成する。続いて、コロイダル・シリカスラリを研磨材としたＣＭＰ法によって、第１の配線１０２、Ｔａよりなるバリアメタル層１０１を研磨、除去して平坦化する。
【００４０】
なお、Ｔａよりなるバリアメタル層１０１の膜厚は、特に限定されるものではなく、例えば１０〜１００ｎｍとすることができる。Ｃｕよりなり、埋め込まれる溝（トレンチ）の深さで決定される第１の配線１０２の厚さも、特に限定されるものではなく、例えば５００〜１５００ｎｍとすることができる。
【００４１】
初めに、ステップＳ１１を含む成膜工程を行う。ステップＳ１１は、第１のハードマスク膜１０５と、第２のハードマスク膜１０６とを含む膜を成膜する工程である。図２Ａ（ａ）は、ステップＳ１１の工程が行われた後の半導体基板の構造を示す断面図である。
【００４２】
ステップＳ１１では、図２Ａ（ａ）に示すように、バリアメタル層１０１を介して第１の配線１０２が形成され、平坦化された半導体基板１００を覆うように、順次、エッチングストップ層１０３、絶縁膜１０４、第１のハードマスク膜１０５、第２のハードマスク膜１０６を成膜する。
【００４３】
なお、絶縁膜１０４は、本発明における被エッチング層に相当する。
【００４４】
初めにエッチングストップ層１０３を成膜する。エッチングストップ層１０３は、被エッチング層である絶縁膜１０４をエッチングする際にエッチングを終端させるための層であるとともに、Ｃｕよりなる第１の配線１０２の拡散防止膜としても機能する層であり、例えばＳｉＣ膜を用いることができる。ＳｉＣ膜よりなるエッチングストップ層１０３は、例えばプラズマＣＶＤ法（化学気相法：Chemical Vapor Deposition）によって成膜することができ、その厚さは、特に限定されるものではないが、例えば１０〜１００ｎｍとすることができる。
【００４５】
次に、絶縁膜（被エッチング層）１０４を成膜する。絶縁膜（被エッチング層）１０４は、第１の配線１０２と、図２Ｄ（ｐ）を用いて後述する溝１０４ｂに形成される第２の配線１１４と、同じく図２Ｄ（ｐ）を用いて後述する凹部（孔又はビア）１０４ｃに形成され、第１の配線１０２と第２の配線１１４を接続する電極（ビア電極）１１５の相互間での寄生容量を低減するための低誘電率層（以下「Ｌｏｗ−ｋ層）という。）として機能する膜である。絶縁膜（被エッチング層）１０４として、例えば炭素含有シリコン酸化膜などと呼ばれているＳｉＣＯＨ膜を用いることができる。
【００４６】
ＳｉＣＯＨ膜よりなる絶縁膜（被エッチング層）１０４は、例えばプラズマＣＶＤ法によって成膜することができ、その厚さは、特に限定されるものではないが、例えば５００〜１５００ｎｍとすることができる。また、ＳｉＣＯＨ膜を多孔質膜としたｐ−ＳｉＣＯＨ膜を用いることもできる。
【００４７】
次に、第１のハードマスク膜１０５を成膜する。第１のハードマスク膜１０５は、絶縁膜（被エッチング層）１０４に、図２Ｄ（ｏ）の溝（トレンチ）１０４ｂのパターンを形成する際のマスクとして機能する膜であり、例えばＳｉＣ膜、ＳｉＮ膜を用いることができる。ＳｉＣ又はＳｉＮよりなる第１のハードマスク膜１０５は、例えばプラズマＣＶＤ法によって成膜することができ、その厚さは、特に限定されるものではないが、例えば１０〜１００ｎｍとすることができる。
【００４８】
次に、第２のハードマスク膜１０６を成膜する。第２のハードマスク膜１０６は、絶縁膜（被エッチング層）１０４に、図２Ｄ（ｏ）の凹部（孔又はビア）１０４ｃのパターンを形成する際のマスクとして機能する膜であり、例えばＴｉ、ＴｉＮ膜を用いることができる。Ｔｉ、ＴｉＮよりなる第２のハードマスク膜１０６は、例えばスパッタ法によって成膜することができ、その厚さは、特に限定されるものではないが、例えば１０〜１００ｎｍとすることができる。
【００４９】
次に、ステップＳ１２乃至ステップＳ１４を含む第１の溝形成用マスクパターン形成工程を行う。第１の溝形成用マスクパターン形成工程は、第１のピッチｐ１を有し、第２のハードマスク１０６よりなるパターンであって、図２Ｄ（ｐ）に示す第２の配線１１４が形成される溝（トレンチ）１０４ｂのパターンを形成する際のマスクとなる溝形成用マスクパターン１０６ａを形成する工程である。
【００５０】
ステップＳ１２は、第２のピッチｐ２を有し、第１のレジスト膜１０８よりなる第１レジストパターン１０８ａを形成する工程である。図２Ａ（ｂ）は、ステップＳ１２の工程が行われた後の半導体基板の構造を示す断面図である。
【００５１】
ステップＳ１２では、図２Ａ（ｂ）に示すように、第２のハードマスク膜１０６上に、順次、反射防止膜（ＢＡＲＣ膜）１０７、第１のレジスト膜１０８を成膜した後、フォトリソグラフィ技術を用いて、第２のピッチｐ２を有し、第１のレジスト膜１０８よりなる第１レジストパターン１０８ａを形成する。
【００５２】
反射防止膜（ＢＡＲＣ膜）１０７の材質は、例えばＣＶＤ法により成膜されたアモルファスカーボン、スピンオンにより成膜されたポリフェノールやｉ線レジスト等のフォトレジストを含む広範な有機系の材料を用いることができる。また、反射防止膜（ＢＡＲＣ膜）１０７の厚さは、特に限定されるものではなく、例えば５０〜２００ｎｍとすることができる。
【００５３】
第１のレジスト膜１０８の材質は、例えばＡｒＦレジストを用いることができる。また、第１のレジスト膜１０８の厚さは、特に限定されるものではなく、例えば５０〜２００ｎｍとすることができる。
【００５４】
ステップＳ１３は、第１レジストパターン１０８ａをエッチングマスクに用いて、第２のハードマスク膜１０６をエッチングする工程である。図２Ａ（ｃ）は、ステップＳ１３の工程が行われた後の半導体基板の構造を示す断面図である。
【００５５】
ステップＳ１３では、図２Ａ（ｂ）に示す第２のピッチｐ２を有し、第１のレジスト膜１０８よりなる第１レジストパターン１０８ａをエッチングマスクに用いて、図２Ａ（ｃ）に示すように、反射防止膜（ＢＡＲＣ膜）１０７及び第２のハードマスク膜１０６をエッチングする。エッチングガスとして、例えばＣ４Ｆ８、ＣＯ、Ｏ２、及びＡｒの混合ガスを用いることができる。
【００５６】
ステップＳ１４は、第１レジストパターン１０８ａを除去する工程である。図２Ａ（ｄ）は、ステップＳ１４の工程が行われた後の半導体基板の構造を示す断面図である。
【００５７】
ステップＳ１４では、図２Ａ（ｂ）に示す第２のピッチｐ２を有し、第１のレジスト膜１０８よりなる第１レジストパターン１０８ａを、反射防止膜（ＢＡＲＣ膜）１０７とともに除去する。例えば、Ｏ２プラズマアッシング法によって、第１レジストパターン１０８ａ及び反射防止膜（ＢＡＲＣ膜）１０７を除去することができる。第１レジストパターン１０８ａ及び反射防止膜（ＢＡＲＣ膜）１０７が除去されることによって、図２Ａ（ｄ）に示すように、第１のピッチｐ１を有し、第２のハードマスク膜１０６よりなる溝形成用マスクパターン１０６ａが形成される。
【００５８】
なお、ステップＳ１４でＯ２プラズマアッシング法を行って第１レジストパターン１０８ａ及び反射防止膜（ＢＡＲＣ膜）１０７を除去する際、絶縁膜１０４が第１のハードマスク膜１０５で被覆された状態であるため、Ｌｏｗ−ｋ膜よりなる絶縁膜１０４に特性劣化及び形状劣化（プラズマダメージ）を発生させることがない。
【００５９】
また、本実施の形態において、第２のピッチｐ２は第１のピッチｐ１と等しいため、第１の溝形成用マスクパターン形成工程を行うことによって、第１のピッチｐ１を有する溝形成用マスクパターン１０６ａを形成することができる。すなわち、第１のピッチｐ１が解像限界以下でない場合には、第１のピッチｐ１を有する溝形成用マスクパターン１０６ａを１回の溝形成用マスクパターン形成工程によって形成することができる。
【００６０】
次に、ステップＳ１５乃至ステップＳ１８を含む第１の凹部形成用マスクパターン形成工程を行う。第１の凹部形成用マスクパターン形成工程は、第３のピッチｐ３を有し、第１のハードマスク１０５よりなるパターンであって、第１の配線１０２と、溝（トレンチ）１０４ｂの内部に形成される第２の配線１１４との間に設けられ、第１の配線１０２と第２の配線１１４との間を接続する電極（ビア電極）１１５が形成される凹部（孔又はビア）１０４ｃを形成する際のマスクとなる凹部形成用マスクパターン１０５ｂを形成する工程である。
【００６１】
ステップＳ１５は、第１の有機膜１０９と、第２のレジスト膜１１０とを成膜し、第４のピッチｐ４を有する第２のレジスト膜１１０よりなるパターン１１０ａを形成する工程である。図２Ｂ（ｅ）は、ステップＳ１５の工程が行われた後の半導体基板の構造を示す断面図である。
【００６２】
ステップＳ１５では、図２Ｂ（ｅ）に示すように、溝形成用マスクパターン１０６ａが形成された第１のハードマスク膜１０５上に、第１の有機膜１０９、第２のレジスト膜１１０を成膜した後、フォトリソグラフィ技術を用いて、第４のピッチｐ４を有し、第２のレジスト膜１１０よりなるパターン１１０ａを形成する。
【００６３】
第１の有機膜１０９の材質は、反射防止膜（ＢＡＲＣ膜）１０７と同様に、アモルファスカーボン、ポリフェノール、フォトレジストを含む広範な有機系の材料を用いることができる。また、第１の有機膜１０９の厚さは、特に限定されるものではなく、例えば５０〜２００ｎｍとすることができる。
【００６４】
第２のレジスト膜１１０の材質は、例えばＡｒＦレジストを用いることができる。また、第２のレジスト膜１１０の厚さは、特に限定されるものではなく、例えば５０〜２００ｎｍとすることができる。
【００６５】
ステップＳ１６は、パターン１１０ａをエッチングマスクに用いて、第１の有機膜１０９をエッチングして、第２レジストパターン１１０ｂを形成する工程である。図２Ｂ（ｆ）は、ステップＳ１６の工程が行われた後の半導体基板の構造を示す断面図である。
【００６６】
ステップＳ１６では、図２Ｂ（ｅ）に示す第４のピッチｐ４を有し、第２のレジスト膜１１０よりなるパターン１１０ａをエッチングマスクに用いて、第１の有機膜１０９をプラズマエッチングする。このプラズマエッチングは、第１の有機膜１０９の開口部の側壁面をテーパー状にプラズマエッチングするものであり、使用するエッチングガスは、例えば、ＣＦ４／ＣＨＦ３／Ａｒである。このプラズマエッチングでは、開口部の側壁に反応生成物を付着させながら深さ方向にエッチングを進行させることによって、側壁面をテーパー状とする。これによって、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）を、第２のレジスト層１１０の開口部の寸法（ボトムＣＤ）より小さくすることができる。
【００６７】
その結果、図２Ｂ（ｆ）に示すように、第２のレジスト膜１１０よりなるパターン１１０ａと、第２のレジスト膜１１０の開口部と連通し、第２のレジスト膜１１０の開口部の寸法より小さい寸法の開口部を有する第１の有機膜１０９とよりなる第２レジストパターン１１０ｂを形成することができる。
【００６８】
ステップＳ１７は、第２レジストパターン１１０ｂをエッチングマスクに用いて、第１のハードマスク膜１０５をエッチングする工程である。図２Ｂ（ｇ）は、ステップＳ１７の工程が行われた後の半導体基板の構造を示す断面図である。
【００６９】
ステップＳ１７では、図２Ｂ（ｆ）に示す第２のレジスト膜１１０と第１の有機膜１０９とよりなる第２レジストパターン１１０ｂをエッチングマスクに用いて、図２Ｂ（ｇ）に示すように、第１のハードマスク膜１０５をエッチングする。エッチングガスとして、例えばＣ４Ｆ８、ＣＯ、Ｏ２、及びＡｒの混合ガスを用いることができる。
【００７０】
ステップＳ１８は、第２レジストパターン１１０ｂを除去する工程である。図２Ｂ（ｈ）は、ステップＳ１８の工程が行われた後の半導体基板の構造を示す断面図である。
【００７１】
ステップＳ１８では、例えば、Ｏ２プラズマアッシング法によって、図２Ｂ（ｆ）に示す第２のレジスト膜１１０と、第１の有機膜１０９よりなる第２レジストパターン１１０ｂを除去する。第２レジストパターン１１０ｂが除去されることによって、図２Ｂ（ｈ）に示すように、第４のピッチｐ４を有し、第１のハードマスク膜１０５よりなるパターン１０５ａが形成される。
【００７２】
なお、本実施の形態において、第３のピッチｐ３は、第１のピッチｐ１に等しい。また、第４のピッチｐ４は第３のピッチｐ３より大きく、第３のピッチｐ３、すなわち第１のピッチｐ１の２倍であるため、第１の凹部形成用マスクパターン形成工程を行った後の半導体基板１００には、第２のハードマスク膜１０６の全ての開口部のうち１つおきの開口部に対応して、第１のハードマスク膜１０５の開口部が形成される。
【００７３】
次に、ステップＳ１９乃至ステップＳ２２を含む第２の凹部形成用マスクパターン形成工程を行う。第２の凹部形成用マスクパターン形成工程は、第１の凹部形成マスクパターン形成工程の後、第２のハードマスク膜１０６の開口部のうち第１のハードマスク膜１０５の開口部が形成されていない開口部に対応して、第１のハードマスク膜１０５の開口部を形成する工程である。
【００７４】
ステップＳ１９は、第２の有機膜１１１と、第３のレジスト膜１１２とを成膜し、第４のピッチｐ４を有する第３のレジスト膜１１２よりなるパターン１１２ａを形成する工程である。図２Ｃ（ｉ）は、ステップＳ１９の工程が行われた後の半導体基板の構造を示す断面図である。
【００７５】
ステップＳ１９は、第１の凹部形成用マスクパターン形成工程におけるステップＳ１５と同様の工程である。ただし、ステップＳ１９では、図２Ｃ（ｉ）に示すように、第２のハードマスク膜１０６の開口部のうち第１のハードマスク膜１０５の開口部が形成されていない開口部に対応して、第３のレジスト膜１１２の開口部が形成されるようにパターン１１２ａを形成する。
【００７６】
また、第２の有機膜１１１及び第３のレジスト膜１１２の材質及び膜厚は、ステップＳ１５と同様にすることができる。
【００７７】
ステップＳ２０は、パターン１１２ａをエッチングマスクに用いて、第２の有機膜１１１をエッチングして、第３レジストパターン１１２ｂを形成する工程である。図２Ｃ（ｊ）は、ステップＳ２０の工程が行われた後の半導体基板の構造を示す断面図である。
【００７８】
ステップＳ１６と同様にして、図２Ｃ（ｉ）に示す第４のピッチｐ４を有し、第３のレジスト膜１１２よりなるパターン１１２ａをエッチングマスクに用いて、第２の有機膜１１１をプラズマエッチングすることにより、第２の有機膜１１１の開口部の側壁面をテーパー状にプラズマエッチングすることができる。その結果、図２Ｃ（ｊ）に示すように、第３のレジスト膜１１２よりなるパターン１１２ａと、第３のレジスト膜１１２の開口部と連通し、第３のレジスト膜１１２の開口部の寸法より小さい寸法の開口部を有する第２の有機膜１１１とよりなる第３レジストパターン１１２ｂを形成することができる。
【００７９】
ステップＳ２１は、第３レジストパターン１１２ｂをエッチングマスクに用いて、第１のハードマスク膜１０５をエッチングする工程である。図２Ｃ（ｋ）は、ステップＳ２１の工程が行われた後の半導体基板の構造を示す断面図である。
【００８０】
ステップＳ１７と同様にして、図２Ｃ（ｊ）に示す第３のレジスト膜１１２と第２の有機膜１１１とよりなる第３レジストパターン１１２ｂをエッチングマスクに用いて、図２Ｃ（ｋ）に示すように、第１のハードマスク膜１０５をエッチングする。
【００８１】
ステップＳ２２は、第３レジストパターン１１２ｂを除去する工程である。図２Ｃ（ｌ）は、ステップＳ２２の工程が行われた後の半導体基板の構造を示す断面図である。
【００８２】
ステップＳ１８と同様にして、例えば、Ｏ２プラズマアッシング法によって、図２Ｃ（ｊ）に示す第３のレジスト膜１１２と、第２の有機膜１１１よりなる第３レジストパターン１１２ｂを除去する。第３レジストパターン１１２ｂが除去されることによって、図２Ｃ（ｌ）に示すように、第３のピッチｐ３を有し、第１のハードマスク膜１０５よりなる凹部形成用マスクパターン１０５ｂが形成される。
【００８３】
なお、本実施の形態において、第３のピッチｐ３は、第１のピッチｐ１に等しく、第４のピッチｐ４は第３のピッチｐ３、すなわち第１のピッチｐ１の２倍であるため、第２の凹部形成用マスクパターン形成工程を行った後の半導体基板１００には、第２のハードマスク膜１０６の全ての開口部に対応して、第１のハードマスク膜１０５の開口部が形成される。
【００８４】
次に、ステップＳ２３乃至ステップＳ２５を含む溝・凹部形成工程を行う。溝・凹部形成工程は、絶縁膜（被エッチング層）１０４をエッチングして、図２Ｄ（ｏ）に示す第２の配線の溝（トレンチ）１０４ｂと、第１の配線１０２と溝（トレンチ）１０４ｂに形成される第２の配線１１４との間に設けられ、第１の配線１０２と第２の配線１１４との間を接続する電極（ビア電極）１１５が形成される凹部（孔又はビア）１０４ｃとを形成する工程である。
【００８５】
ステップＳ２３は、凹部形成用マスクパターン１０５ｂをエッチングマスクに用いて、絶縁膜（被エッチング層）１０４をエッチングする工程である。ステップＳ２３では、図２Ｄ（ｍ）に示すように、溝形成用マスクパターン１０６ａの開口部の寸法より小さい寸法の開口部を有し、第１のハードマスク膜１０５よりなる凹部形成用マスクパターン１０５ｂをエッチングマスクに用いて、絶縁膜（被エッチング層）１０４をエッチングする。
【００８６】
絶縁膜（被エッチング層）１０４がＳｉＣＯＨ膜よりなる場合、絶縁膜（被エッチング層）１０４は、プラズマエッチングすることができる。ＳｉＣＯＨ膜のプラズマエッチングの条件は、特に限定されるものではないが、例えば後述するプラズマエッチング装置を用いて、ガス供給系より例えばＣＦ４ガス、Ｏ２ガス及びＡｒガスを処理容器内に供給し、処理容器内を例えば６．７Ｐａ（５０ｍＴｏｒｒ）以下の圧力に保持した後、周波数が６０ＭＨｚの第１の高周波電力を例えば１０００Ｗとして上部電極に供給し、処理ガスをプラズマ化するとともに、バイアス用の高周波として、周波数が１３．５６ＭＨｚの第２の高周波電力を例えば３００Ｗとして下部電極に供給する。このプラズマ中には、炭素とフッ素との化合物の活性種が含まれており、ＳｉＣＯＨ膜がこれら活性種雰囲気に曝されると、これらの膜中の原子と反応して化合物が生成され、これによりＳｉＣＯＨ膜よりなる絶縁膜（被エッチング層）１０４がエッチングされて凹部１０４ａが形成される。
【００８７】
ステップＳ２４は、凹部形成用マスクパターン１０５ｂをエッチングマスクに用いて、第１のハードマスク１０５及び絶縁膜（被エッチング層）１０４をエッチングする工程である。ステップＳ２４では、凹部形成用マスクパターン１０５ｂの開口部の寸法より大きい寸法の開口部を有し、第２のハードマスク膜１０６よりなる図２Ｄ（ｍ）に示す溝形成用マスクパターン１０６ａをエッチングマスクに用いて、第１のハードマスク膜１０５及び絶縁膜（被エッチング層）１０４をエッチングする。
【００８８】
ステップＳ２３と同様にして、プラズマエッチングすることができる。プラズマエッチングの条件は、特に限定されるものではないが、例えば後述するプラズマエッチング装置を用いて、ガス供給系より例えばＣＦ４ガス、Ｏ２ガス及びＡｒガスを処理容器内に供給し、処理容器内を例えば６．７Ｐａ（５０ｍＴｏｒｒ）以下の圧力に保持した後、周波数が６０ＭＨｚの第１の高周波電力を例えば１０００Ｗとして上部電極に供給し、処理ガスをプラズマ化するとともに、バイアス用の高周波として、周波数が１３．５６ＭＨｚの第２の高周波電力を例えば３００Ｗとして下部電極に供給する。このプラズマ中には、炭素とフッ素との化合物の活性種が含まれており、ＳｉＣ膜及びＳｉＣＯＨ膜がこれら活性種雰囲気に曝されると、これらの膜中の原子と反応して化合物が生成され、これによりＳｉＣよりなる第１のハードマスク膜１０５及びＳｉＣＯＨ膜よりなる絶縁膜（被エッチング層）１０４がエッチングされることによって、図２Ｄ（ｎ）に示すように、溝１０４ｂが形成されるとともに、ステップＳ２３において形成した凹部１０４ａが更にエッチングされることによって凹部１０４ｃが形成される。
【００８９】
ステップＳ２５は、引き続き、エッチングストップ層１０３をエッチングして第１の配線１０２を露出する工程である。ステップＳ２５では、図２Ｄ（ｏ）に示すように、凹部１０４ｃの開口部に対応してエッチングストップ層１０３がエッチングされ、第１の配線１０２が露出される。
【００９０】
その後、スパッタ法により、タンタル（Ｔａ）よりなるバリアメタル層１１３を成膜し、スパッタ法により銅（Ｃｕ）よりなる図示しないシード層を堆積させ、めっき法によりＣｕよりなる第２の配線１１４及び電極（ビア電極）１１５を形成し、コロイダル・シリカスラリを研磨材としたＣＭＰ法によって、第２の配線１１４、Ｔａよりなるバリアメタル層１１３を研磨、除去して平坦化することによって、第２の配線層を形成することができる。第２の配線層が形成された後の半導体基板の構造を示す断面図を図２Ｄ（ｐ）に示す。
【００９１】
次に、図３を参照し、本実施の形態に係る半導体装置の製造方法に使用されるエッチング装置について説明する。
【００９２】
図３は、本実施の形態に係る半導体装置の製造方法におけるエッチングを含む工程で使用されるエッチング装置の構成を模式的に示す縦断面図である。
【００９３】
図３に示すように、エッチング装置２０は、処理容器（チャンバ）２２と、チャンバ２２内に配置されたウェハＷの載置台２３と、チャンバ２２の上方において載置台２３と対向するように配置されたシャワーヘッド２４と、チャンバ２２内のガス等を排気するＴＭＰ（Turbo Molecular Pump）２５と、チャンバ２２及びＴＭＰ２５との間に配置され、チャンバ２２内の圧力を制御する可変式バタフライバルブとしてＡＰＣ（Adaptive Pressure Control）バルブ２６とを有する。
【００９４】
載置台２３には高周波電源２７が整合器（Matcher）２８を介して接続されており、高周波電源２７は高周波電力を載置台２３に供給する。これにより、載置台２３は下部電極として機能する。また、整合器２８は、載置台２３からの高周波電力の反射を低減して高周波電力の載置台２３への供給効率を最大にする。載置台２３は高周波電源２７から供給された高周波電力を処理空間Ｓに印加する。
【００９５】
シャワーヘッド２４は円板状の下部ガス供給部２９及び円板状の上部ガス供給部３０からなり、下部ガス供給部２９に上部ガス供給部３０が重ねられている。また、下部ガス供給部２９及び上部ガス供給部３０はそれぞれ第１のバッファ室３１及び第２のバッファ室３２を有する。第１のバッファ室３１及び第２のバッファ室３２はそれぞれガス通気孔３３、３４を介してチャンバ２２内に連通する。
【００９６】
また、シャワーヘッド２４には高周波電源３５が整合器３６を介して接続されており、高周波電源３５は高周波電力をシャワーヘッド２４に供給する。これにより、シャワーヘッド２４は上部電極として機能する。また、整合器３６は整合器２８と同様の機能を有する。シャワーヘッド２４は高周波電源３５から供給された高周波電力を処理空間Ｓに印加する。
【００９７】
このエッチング装置２０のチャンバ２２内では、上述したように、載置台２３及びシャワーヘッド２４が処理空間Ｓに高周波電力を印加することにより、シャワーヘッド２４から処理空間Ｓに供給された処理ガスを高密度のプラズマにしてイオンやラジカルを発生させ、該イオンやラジカルによってウェハＷにエッチング処理を施す。
【００９８】
また、シャワーヘッド２４には載置台２３に載置されたウェハＷを上方から観測してウェハＷのエッチングの終点を検出する電子顕微鏡を有する終点検出装置（図示しない）が配設されている。
【００９９】
ここで、Ｏ２プラズマアッシング法によってレジストを除去するためのガス供給系として、第１のバッファ室３１は酸素含有ガス供給系（図示しない）に接続されている。酸素含有ガス供給系は第１のバッファ室３１へ酸素含有ガスを供給する。供給された酸素含有ガスはガス通気孔３３を介してチャンバ２２へ供給される。また、第２のバッファ室３２は不活性ガス供給系（図示しない）に接続されている。不活性ガス供給系は第２のバッファ室３２は不活性ガスを供給する。供給された不活性ガスはガス通気孔３４を介してチャンバ２２内へ供給される。
【０１００】
また、ＳｉＣＯＨ膜をエッチングするためのエッチングガス供給系として、第１のバッファ室３１はフルオロカーボンガス供給系（図示しない）に接続されている。フルオロカーボンガス供給系は第１のバッファ室３１へフルオロカーボンガスを供給する。供給されたフルオロカーボンガスはガス通気孔３３を介してチャンバ２２へ供給される。また、第２のバッファ室３２はハロゲン含有ガス供給系（図示しない）に接続されている。ハロゲン含有ガス供給系は第２のバッファ室３２はハロゲン含有ガスを供給する。供給されたハロゲン含有ガスはガス通気孔３４を介してチャンバ２２内へ供給される。
【０１０１】
なお、本実施の形態では、複数のチャンバ、トランスファモジュール、ゲートバルブ等を配置するとともに、図示しないローダーモジュール、ロードロックモジュール、ウェハ載置台、フープ、当を組合せることによって基板処理システムを構成することもでき、それらの各モジュールを、図示しないＬＣＤ（Liquid Crystal Display）よりなる表示部を備えたオペレーションパネル等によって作業者が制御することができる。
【０１０２】
次に、本実施の形態に係る半導体装置の製造方法を行うことによって、解像限界以下の微細なＣＤ値を有する溝（トレンチ）及び凹部（孔又はビア）を精度良く形成することができる作用効果について説明する。
【０１０３】
まず、本実施の形態においては、第１の凹部形成用マスクパターン形成工程及び第２の凹部形成用マスクパターン形成工程において、それぞれ第２のレジスト膜１１０及び第３のレジスト膜１１２を第４のピッチｐ４で設けられる開口部を有するパターンを形成した後、それぞれ第１の有機膜１０９及び第２の有機膜１１１に第４のピッチｐ４で設けられる開口部を、その開口部の側壁面がテーパー状になるように形成することができる。従って、それぞれ第１の有機膜１０９及び第２の有機膜１１１に、それぞれ第２のレジスト膜１１０及び第３のレジスト膜１１２に設けられる開口部の寸法よりも小さい寸法の開口部を有するパターンを形成することができるため、解像限界以下の微細なＣＤ値を有する凹部（孔又はビア）を精度良く形成することができる。
【０１０４】
また、前述したように、本実施の形態においては、第３のピッチｐ３の２倍の第４のピッチｐ４を有するマスクを用いて凹部形成用マスクパターン形成工程を２回繰返すことによって、それぞれの工程で形成される第２レジストパターン１１０ｂと第３レジストパターン１１２ｂが、第２レジストパターン１１０ｂで形成される開口部が第３レジストパターン１１２ｂで形成される開口部の間に交互に配置されるように形成される。その結果、第３のピッチｐ３を有する開口部よりなる凹部形成用マスクパターン１０５ｂを形成することができる。従って、例えば９０ｎｍのピッチを有するマスクを用いて４５ｎｍのピッチを有する凹部形成用マスクパターン１０５ｂを形成することができ、解像限界以下のピッチで溝を形成することができる。
【０１０５】
また、ハードマスク膜を２層用いることにより、２層のハードマスク膜のそれぞれを、溝（トレンチ）及び凹部（孔又はビア）を形成するためのマスクパターンに加工することができる。ここでは、図１０を用いて、従来のハードマスク膜が１層である場合と比較した場合の作用効果を説明する。図１０は、従来の半導体装置の製造方法を説明するための図である。図１０（ａ）に示すように、予め第１の配線２０２がバリアメタル層２０１を介して設けられた半導体基板２００上に、ＳｉＣ膜２０３、Ｌｏｗ−ｋ膜２０４、パターンが形成されたＴｉＮ膜２０５、有機膜２０６、ＳｉＯ２膜２０７、フォトレジスト膜２０８が設けられている。図１０（ａ）に示すように、互いにずれているＴｉＮ膜のパターン２０５ａとフォトレジスト膜のパターン２０８ａとを用い、エッチングを行うことによって、初めに、フォトレジスト膜のパターン２０８ａを転写して凹部（孔又はビア）のパターン２０４ａを形成し（図１０（ｂ））、フォトレジスト膜２０８及びＳｉＯ２膜２０７を除去し（図１０（ｃ））、その後、有機膜２０６及びＬｏｗ−ｋ膜２０４をエッチングしながらＴｉＮ膜のパターン２０５ａを転写して溝（トレンチ）のパターン２０４ｂを形成する（図１０（ｄ））。
【０１０６】
この従来のハードマスクを１層用いる場合には、フォトレジスト膜２０８のパターン２０８ａを用いて凹部（孔又はビア）のパターン２０４ａを形成するため、図１０（ｂ）から図１０（ｃ）の間に、Ｌｏｗ−ｋ膜が露出された状態でフォトレジスト膜２０８及び有機膜２０６をアッシング工程を用いて除去する際に、Ｌｏｗ−ｋ膜２０４がＯ２プラズマに曝される。その結果、特性劣化及び形状劣化（プラズマダメージ）が発生し、そのうち特に形状劣化が発生する場合、ＣＤ値が所望の寸法からずれてしまう。
【０１０７】
しかしながら、本実施の形態においては、ハードマスク膜を２層用い、２層のハードマスク膜のそれぞれを、溝（トレンチ）及び凹部（孔又はビア）を形成するためのマスクパターンに加工することができるため、絶縁膜（被エッチング層）をエッチング加工する工程の前に、レジストを除去するアッシング工程を済ませることができる。従って、絶縁膜（被エッチング層）をエッチング加工する工程の後はアッシング工程を行う必要がないため、絶縁膜（被エッチング層）にプラズマダメージが発生せず、ＣＤ値を精密に制御することができる。
【０１０８】
また、本実施の形態においては、第１の凹部形成用マスクパターン形成工程で、第２レジストパターンをエッチングマスクに用いて、第１のハードマスク膜をエッチングした後、第２レジストパターンを除去する。従って、第２の凹部形成用マスクパターン形成工程で、第３レジストパターンをエッチングマスクに用いて、第１の凹部形成用マスクパターン形成工程で第１のハードマスク膜に形成されたパターン上に、開口部を形成することができる。その結果、溝（トレンチ）及び凹部（孔又はビア）を同時に形成するデュアルダマシン法において、初めてＬＬＥプロセスを適用して解像限界以下の微細パターンを形成することができるようになった。
【０１０９】
次に、ステップＳ１６において、第１の有機膜１０９の開口部の側壁面をテーパー状にプラズマエッチングする際の条件を実施例として示す。
【０１１０】
実施例１として、図３に示したエッチング装置２０を使用し、図２Ｂ（ｅ）に示す状態から図２Ｂ（ｆ）に示す状態になるように、以下の条件で第１の有機膜１０９のプラズマエッチングを行った。
エッチングガス：ＣＦ４／ＣＨＦ３／Ａｒ＝５０／５０／２００ｓｃｃｍ
圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）
電極間距離：３５ｍｍ
温度（下部／上部／側壁部）＝３０／３０／５０℃
冷却用ヘリウム圧力（中央部／周辺部）＝１３３０／４６５５Ｐａ（１０／３５Ｔｏｒｒ）
時間：７０秒
この結果、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法（ボトムＣＤ）１３５ｎｍに対して、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）が、ウェハ中央部で１１８ｎｍ、ウェハ周縁部で１２２ｎｍとなった。また、電子顕微鏡で開口部の断面形状を観察したところ、第１の有機膜１０９の開口部側壁形状は、テーパー状になっていた。従って、第１の有機膜１０９の開口部の寸法を、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法より小さくすることが可能となる。すなわち、パターン１１０ａのパターンの開口径より小径の孔や、パターン１１０ａの開口部の幅より細い幅の溝を形成することが可能となる。
【０１１１】
また、実施例２として、実施例１における第１の有機膜１０９のエッチングにおいて、上部電力を１０００Ｗに増加させ、それ以外は同一のエッチング条件で同様なプラズマエッチングを行った。この結果、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法（ボトムＣＤ）１３５ｎｍに対して、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）が、ウェハ中央部で１１２ｎｍ、ウェハ周縁部で１１２ｎｍとなった。また、電子顕微鏡で開口部の断面形状を観察したところ、第１の有機膜１０９の開口部側壁形状は、テーパー状となっていた。
【０１１２】
さらに、実施例３として、実施例１における第１の有機膜１０９のエッチングにおいて、上部電力を１５００Ｗに増加させ、それ以外は同一のエッチング条件で同様なプラズマエッチングを行った。この結果、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法（ボトムＣＤ）１３５ｎｍに対して、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）がウェハ中央部で１００ｎｍ、ウェハ周縁部で９８ｎｍとなった。また、電子顕微鏡で開口部の断面形状を観察したところ、第１の有機膜１０９の開口部側壁形状は、テーパー状となっていた。
【０１１３】
次に、実施例４及び実施例５として、第１の有機膜１０９をプラズマエッチングする際のエッチングガスＣＦ４／ＣＨＦ３／Ａｒのうち、ＣＦ４とＣＨＦ３の流量比を、実施例１の５０／５０から、実施例４では３５／６５に変更し、実施例５では２０／８０に変更し、それ以外は実施例１と同一のエッチング条件で同様なプラズマエッチングを行った。この結果、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法（ボトムＣＤ）１３５ｎｍに対して、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）が、実施例４ではウェハ中央部で１２０ｎｍ、ウェハ周縁部で１１８ｎｍとなり、実施例５ではウェハ中央部で１１２ｎｍ、ウェハ周縁部で１１２ｎｍとなった。実施例４及び実施例５から、エッチングガスについては、ＣＦ４とＣＨＦ３のうち、ＣＦ４の流量を減少させ、ＣＨＦ３の流量を増加させることによって、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）をより小さくすることができた。このように、ＣＦ４とＣＨＦ３の流量比を変えることによっても、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）を制御することができる。
【０１１４】
次に、実施例６及び実施例７として、第１の有機膜１０９をプラズマエッチングする際の圧力を、実施例１の１３．３Ｐａから、実施例６では６．６５Ｐａに変更し、実施例７では４．４Ｐａに変更し、それ以外は実施例１と同一のエッチング条件で同様なプラズマエッチングを行った。この結果、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法（ボトムＣＤ）１３５ｎｍに対して、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）が、実施例６ではウェハ中央部で１１５ｎｍ、ウェハ周縁部で１１７ｎｍとなり、実施例７ではウェハ中央部で１１８ｎｍ、ウェハ周縁部で１２０ｎｍとなった。実施例６及び実施例７から、圧力範囲としては、少なくとも４．４〜１３．３Ｐａの範囲で同様な効果が得られ、この範囲内における圧力の違いは、開口部の寸法（ボトムＣＤ）にはほとんど影響しない。
【０１１５】
また、実施例８として、エッチング時間を７０秒から５０秒に短縮し、それ以外は実施例１と同一のエッチング条件で同様なプラズマエッチングを行った。この結果、第２のレジスト膜１１０よりなるパターン１１０ａの開口部の寸法（ボトムＣＤ）１３５ｎｍに対して、第１の有機膜１０９の開口部の寸法（ボトムＣＤ）がウェハ中央部で１３２ｎｍ、ウェハ周縁部で１３２ｎｍとなった。この結果から分かるように、エッチング時間を短縮すると開口部の寸法（ボトムＣＤ）は、増える傾向を示す。したがって、エッチング時間を変えることによって、開口部の寸法（ボトムＣＤ）を制御することができる。
【０１１６】
以上、本実施の形態によれば、各々のハードマスク膜が溝形成用マスクパターン及び凹部形成用マスクパターンに対応するように２層のハードマスク膜を用いるため、絶縁膜（被エッチング層）がＯ２プラズマアッシングによって受けるダメージを防止することができる。また、凹部（孔又はビア）を形成するためのマスクパターンを形成する凹部形成用マスクパターン形成工程で、テーパー状を有する開口部を有するパターンを用いたＬＬＥプロセスを適用して微細な凹部形成用マスクパターンを形成することができる。その結果、デュアルダマシン法により解像限界以下の溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを形成する際、溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを絶縁膜（被エッチング層）に転写する転写精度を向上させることができる。
【０１１７】
なお、本実施の形態によれば、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部と、半導体基板上であって被エッチング層の下層に設けられる第１の配線と、溝の内部に設けられる第２の配線と、凹部の内部に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造することができる。しかし、半導体装置として必ずしも第１の配線、第２の配線、及び第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置に限定されるものではなく、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部を有する半導体装置を製造することができる。
（第２の実施の形態）
次に、図４Ａ乃至図５Ｅを参照し、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。
【０１１８】
図４Ａ及び図４Ｂは、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図５Ａ乃至図５Ｅは、本実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図４Ａ及び図４ＢのステップＳ３１乃至ステップＳ４８の各々の工程が行われた後の微細パターンの構造は、図５Ａ（ａ）乃至図５Ｅ（ｒ）の各々の断面図で示される構造に対応する。なお、図５Ｅ（ｓ）は、その後第２の配線が形成された後の断面図である。
【０１１９】
本実施の形態に係る半導体装置の製造方法は、溝形成用マスクパターン形成工程を２回（第１の溝形成用マスクパターン形成工程と第２の溝形成用マスクパターン形成工程）行う点において、第１の実施の形態と相違する。
【０１２０】
すなわち、本実施の形態に係る半導体装置の製造方法は、溝形成用マスクパターン形成工程及び凹部形成用マスクパターン形成工程の何れの工程においても、１回目のレジストパターンどうしの中間に２回目のレジストパターンを形成するＬＬＥプロセスを行うことを特徴とする。
【０１２１】
本実施の形態に係る半導体装置の製造方法は、図４Ａ及び図４Ｂに示すように、成膜工程と、第１の溝形成用マスクパターン形成工程と、第２の溝形成用マスクパターン形成工程と、第１の凹部形成用マスクパターン形成工程と、第２の凹部形成用マスクパターン形成工程と、溝・凹部形成工程とを含む。成膜工程はステップＳ３１の工程を含み、第１の溝形成用マスクパターン形成工程はステップＳ３２乃至ステップＳ３４の工程を含み、第２の溝形成用マスクパターン形成工程はステップＳ３５乃至ステップＳ３７の工程を含み、第１の凹部形成用マスクパターン形成工程はステップＳ３８乃至ステップＳ４１の工程を含み、第２の凹部形成用マスクパターン形成工程はステップＳ４２乃至ステップＳ４５の工程を含み、溝・凹部形成工程はステップＳ４６乃至ステップＳ４８の工程を含む。
【０１２２】
本実施の形態に係る半導体装置の製造方法は、半導体基板上に設けられる第１の配線と、第１の配線より上層に設けられる第２の配線と、第１の配線と第２の配線との間に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造するための方法であり、第１の配線が設けられた後、第２の配線と電極（ビア電極）とを形成するための溝（トレンチ）及び凹部（孔又はビア）を形成する工程を含む。
【０１２３】
本実施の形態に係る半導体装置では、予め第１の配線１２２が設けられた半導体基板１２０を準備する。半導体基板１２０には、側面及び下面がバリアメタル層１２１で被覆された第１の配線用の溝（トレンチ）が設けられ、第１の配線１２２は、第１の配線用の溝（トレンチ）を埋め込むように形成されているのは、第１の実施の形態と同様である。
【０１２４】
初めに、ステップＳ３１を含む成膜工程を行う。ステップＳ３１は、第１のハードマスク膜１２５と、第２のハードマスク膜１２６とを含む膜を成膜する工程であり、第１の実施の形態のステップＳ１１の工程と同一の工程である。図５Ａ（ａ）は、ステップＳ３１の工程が行われた後の半導体基板の構造を示す断面図である。
【０１２５】
ステップＳ３１では、図５Ａ（ａ）に示すように、バリアメタル層１２１を介して第１の配線１２２が形成され、平坦化された半導体基板１２０を覆うように、順次、エッチングストップ層１２３、絶縁膜（被エッチング層）１２４、第１のハードマスク膜１２５、第２のハードマスク膜１２６を成膜する。それぞれの膜の成膜方法は、第１の実施の形態のステップＳ１１の工程と同一である。
【０１２６】
次に、ステップＳ３２乃至ステップＳ３４を含む第１の溝形成用マスクパターン形成工程を行う。第１の溝形成用マスクパターン形成工程は、第１のピッチｐ１を有し、第２のハードマスク１２４よりなるパターンであって、図５Ｅ（ｓ）に示す溝（トレンチ）１２４ｂのパターンを形成する際のマスクとなる溝形成用マスクパターン１２６ｂを形成する工程である。
【０１２７】
ステップＳ３２は、第２のピッチｐ２´を有し、反射防止膜（ＢＡＲＣ膜）１２７を介して第１のレジスト膜１２８よりなる第１レジストパターン１２８ａを形成する工程であり、第１の実施の形態におけるステップＳ１２と同様の工程である。図５Ａ（ｂ）は、ステップＳ３２の工程が行われた後の半導体基板の構造を示す断面図である。
【０１２８】
ステップＳ３３は、第１レジストパターン１２８ａをエッチングマスクに用いて、反射防止膜（ＢＡＲＣ）１２７及び第２のハードマスク膜１２６をエッチングする工程であり、第１の実施の形態におけるステップＳ１３と同様の工程である。図５Ａ（ｃ）は、ステップＳ３３の工程が行われた後の半導体基板の構造を示す断面図である。
【０１２９】
ステップＳ３４は、第１レジストパターン１２８ａ及び反射防止膜（ＢＡＲＣ膜）１２７を除去する工程であり、第１の実施の形態におけるステップＳ１４と同様の工程である。図５Ａ（ｄ）は、ステップＳ３４の工程が行われた後の半導体基板の構造を示す断面図である。
【０１３０】
ステップＳ３４では、Ｏ２プラズマアッシング法を行って第１レジストパターン１２８ａ及び反射防止膜（ＢＡＲＣ膜）１２７を除去する際、絶縁膜１２４が第１のハードマスク膜１２５で被覆された状態であるため、Ｌｏｗ−ｋ膜よりなる絶縁膜１２４に特性劣化及び形状劣化（プラズマダメージ）を発生させることがない。
【０１３１】
また、本実施の形態において、第２のピッチｐ２´は、第１のピッチｐ１の２倍であるため、図５Ａ（ｄ）に示すように、ステップＳ３４で形成される第２のハードマスク膜１２６よりなるパターンは、第１のピッチｐ１で形成されるべき図５Ｂ（ｇ）に示す溝形成用マスクパターン１２６ｂの各パターンが１つおきに形成されたパターン１２６ａである。
【０１３２】
次に、ステップＳ３５乃至ステップＳ３７を含む第２の溝形成用マスクパターン形成工程を行う。第２の溝形成用マスクパターン形成工程は、第１の溝形成用マスクパターン形成工程において形成されたパターン１２６ａの開口部の間に開口部が配置されるように、再度第２のハードマスク膜１２６よりなるパターンを形成する工程である。
【０１３３】
ステップＳ３５は、第２のピッチｐ２´を有し、反射防止膜（ＢＡＲＣ膜）１２９を介して第４のレジスト膜１３０よりなる第４レジストパターン１３０ａを形成する工程であり、第１の溝形成用マスクパターン形成工程におけるステップＳ３２と同様の工程である。図５Ｂ（ｅ）は、ステップＳ３５の工程が行われた後の半導体基板の構造を示す断面図である。
【０１３４】
ステップＳ３６は、第４のレジストパターン１３０ａをエッチングマスクに用いて、反射防止膜（ＢＡＲＣ）１２９及び第２のハードマスク膜１２６をエッチングする工程であり、第１の溝形成用マスクパターン形成工程におけるステップＳ３３と同様の工程である。図５Ｂ（ｆ）は、ステップＳ３６の工程が行われた後の半導体基板の構造を示す断面図である。
【０１３５】
ステップＳ３７は、第４レジストパターン１３０ａ及び反射防止膜（ＢＡＲＣ膜）１２９を除去する工程であり、第１の溝形成用マスクパターン形成工程におけるステップＳ３４と同様の工程である。図５Ｂ（ｇ）は、ステップＳ３７の工程が行われた後の半導体基板の構造を示す断面図である。
【０１３６】
ステップＳ３７でも、Ｏ２プラズマアッシング法を行って第４レジストパターン１３０ａ及び反射防止膜（ＢＡＲＣ膜）１２９を除去する際、絶縁膜１２４が第１のハードマスク膜１２５で被覆された状態であるため、Ｌｏｗ−ｋ膜よりなる絶縁膜１２４に特性劣化及び形状劣化（プラズマダメージ）を発生させることがない。
【０１３７】
第２のピッチｐ２´は第１のピッチｐ１の２倍であるため、第２の溝形成用マスクパターン形成工程を行うことによって、第１の溝形成用マスクパターン形成工程において形成されたパターン１２６ａの開口部の間に開口部が配置されるようにパターンを形成することによって、第１のピッチｐ１を有する溝形成用マスクパターン１２６ｂを形成することができる。従って、解像限界以上の第２のピッチｐ２´を有するマスクを用いて溝形成用マスクパターン形成工程を２回行うことによって、解像限界以下の第１のピッチｐ１を有する溝形成用マスクパターン１２６ｂを形成することができる。
【０１３８】
次に、ステップＳ３８乃至ステップＳ４１を含む第１の凹部形成用マスクパターン形成工程、及びステップＳ４２乃至ステップＳ４５を含む第２の凹部形成用マスクパターン形成工程を行う。第１及び第２の凹部形成用マスクパターン形成工程は、第３のピッチｐ３を有し、第１のハードマスク膜１２５よりなるパターンであって、図５Ｅ（ｓ）に示す第１の配線１２２と第２の配線１３６との間に設けられ、第１の配線１２２と第２の配線１３６とを接続する電極（ビア電極）１３７が形成される凹部（孔又はビア）１２４ｃを形成する際のマスクとなる凹部形成用マスクパターン１２５ｂを形成する工程であり、第１の実施の形態におけるステップＳ１５乃至ステップＳ１８を含む第１の凹部形成用マスクパターン形成工程、及びステップＳ１９乃至ステップＳ２２を含む第２の凹部形成用マスクパターン形成工程と同様である。図５Ｃ（ｈ）乃至図５Ｄ（ｏ）の各々は、ステップＳ３８乃至ステップＳ４５の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１３９】
なお、ステップＳ３９、ステップＳ４３において、第１の有機膜１３１、第２の有機膜１３３の開口部の側壁面をテーパー状にプラズマエッチングする際の条件は、第１の実施の形態のステップＳ１６において、第１の有機膜１０９の開口部の側壁面をテーパー状にプラズマエッチングする際の条件と同様にすることができる。
【０１４０】
第１の凹部形成用マスクパターン形成工程を行った後の半導体基板１２０には、図５Ｃ（ｋ）に示すように、第２のハードマスク膜１２６の開口部の１つおきに対応して第１のハードマスク膜１２５の開口部が形成され、第４のピッチｐ４を有するパターン１２５ａが形成され、その後第２の凹部形成用マスクパターン形成工程を行った後の半導体基板１２０には、図５Ｄ（ｏ）に示すように、第２のハードマスク膜１２６の全ての開口部に対応して、第１のハードマスク膜１２５の開口部が形成され、第３のピッチｐ３を有する凹部形成用マスクパターン１２５ｂが形成される。
【０１４１】
次に、ステップＳ４６乃至ステップＳ４８を含む溝・凹部形成工程を行う。溝・凹部形成工程は、絶縁膜（被エッチング層）１２４をエッチングして、図５Ｅ（ｓ）に示す第２の配線１３６が形成される溝（トレンチ）１２４ｂと、第１の配線１２２と第２の配線１３６との間に設けられ、第１の配線１２２と第２の配線１３６とを接続する電極（ビア電極）１３７が形成される凹部（孔又はビア）１２４ｃとを形成する工程であり、第１の実施の形態におけるステップＳ２３乃至ステップＳ２５を含む溝・凹部形成工程と同様の工程である。図５Ｅ（ｐ）乃至図５Ｅ（ｒ）の各々は、ステップＳ４６乃至ステップＳ４８の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１４２】
ステップＳ４６乃至ステップＳ４８を含む溝・凹部形成工程を行うことによって、絶縁膜（被エッチング層）１２４がエッチングされることによって凹部１２４ａを経て溝１２４ｂが形成されるとともに、ステップＳ４６において形成した凹部１２４ａが更にエッチングされることによって凹部１２４ｃが形成される。
【０１４３】
その後、図５Ｅ（ｓ）に示すように、バリアメタル層１３５を成膜し、図示しないシード層を介してめっき法によりＣｕよりなる第２の配線１３６及び電極（ビア電極）１３７を形成し、ＣＭＰ法によって平坦化することによって、第２の配線層を形成するのは、第１の実施の形態と同様である。
【０１４４】
以上、本実施の形態によれば、各々のハードマスク膜が溝形成用マスクパターン及び凹部形成用マスクパターンに対応するように２層のハードマスク膜を用いるため、絶縁膜（被エッチング層）がＯ２プラズマアッシングによって受けるダメージを防止することができる。また、溝（トレンチ）を形成するためのマスクパターンを形成する溝形成用マスクパターン形成工程で、ＬＬＥプロセスを適用して微細な凹部形成用マスクパターンを形成することができる。更に、凹部（孔又はビア）を形成するためのマスクパターンを形成する凹部形成用マスクパターン形成工程で、テーパー状を有する開口部を有するパターンを用いたＬＬＥプロセスを適用して微細な凹部形成用マスクパターンを形成することができる。その結果、デュアルダマシン法により解像限界以下の溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを形成する際、溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを絶縁膜（被エッチング層）に転写する転写精度を向上させることができる。
【０１４５】
なお、本実施の形態によれば、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部と、半導体基板上であって被エッチング層の下層に設けられる第１の配線と、溝の内部に設けられる第２の配線と、凹部の内部に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造することができる。しかし、半導体装置として必ずしも第１の配線、第２の配線、及び第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置に限定されるものではなく、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部を有する半導体装置を製造することができる。
（第３の実施の形態）
次に、図６Ａ乃至図７Ｄを参照し、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。
【０１４６】
図６Ａ及び図６Ｂは、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図７Ａ乃至図７Ｄは、本実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図６Ａ乃至図６ＢのステップＳ５１乃至ステップＳ６４の各々の工程が行われた後の微細パターンの構造は、図７Ａ（ａ）乃至図７Ｄ（ｎ）の各々の断面図で示される構造に対応する。なお、図７Ｄ（ｏ）は、その後第２の配線が形成された後の断面図である。
【０１４７】
本実施の形態に係る半導体装置の製造方法は、溝形成用マスクパターン形成工程を２回（第１の溝形成用マスクパターン形成工程と第２の溝形成用マスクパターン形成工程）行い、凹部形成用マスクパターン形成工程を１回（第１の凹部形成用マスクパターン形成工程）行う点において、第１の実施の形態と相違する。
【０１４８】
すなわち、本実施の形態に係る半導体装置の製造方法は、溝形成用マスクパターン形成工程で、１回目のレジストパターンどうしの中間に２回目のレジストパターンを形成するＬＬＥプロセスを行うことを特徴とする。
【０１４９】
本実施の形態に係る半導体装置の製造方法は、図６Ａ及び図６Ｂに示すように、成膜工程と、第１の溝形成用マスクパターン形成工程と、第２の溝形成用マスクパターン形成工程と、第１の凹部形成用マスクパターン形成工程と、溝・凹部形成工程とを含む。成膜工程はステップＳ５１の工程を含み、第１の溝形成用マスクパターン形成工程はステップＳ５２乃至ステップＳ５４の工程を含み、第２の溝形成用マスクパターン形成工程はステップＳ５５乃至ステップＳ５７の工程を含み、第１の凹部形成用マスクパターン形成工程はステップＳ５８乃至ステップＳ６１の工程を含み、溝・凹部形成工程はステップＳ６２乃至ステップＳ６４の工程を含む。
【０１５０】
本実施の形態に係る半導体装置の製造方法は、半導体基板上に設けられる第１の配線と、第１の配線より上層に設けられる第２の配線と、第１の配線と第２の配線との間に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造するための方法であり、第１の配線が設けられた後、第２の配線と電極（ビア電極）とを形成するための溝（トレンチ）及び凹部（孔又はビア）を形成する工程を含む。
【０１５１】
本実施の形態に係る半導体装置で、予めバリアメタル層１４１を介して第１の配線１４２が設けられた半導体基板１４０を準備するのは、第１の実施の形態と同様である。
【０１５２】
初めに、ステップＳ５１を含む成膜工程を行う。ステップＳ５１は、エッチングストップ層１４３と、絶縁膜（被エッチング層）１４４と、第１のハードマスク膜１４５と、第２のハードマスク膜１４６とを成膜する工程であり、第１の実施の形態のステップＳ１１の工程と同一の工程である。図７Ａ（ａ）は、ステップＳ５１の工程が行われた後の半導体基板の構造を示す断面図である。
【０１５３】
次に、ステップＳ５２乃至ステップＳ５４を含む第１の溝形成用マスクパターン形成工程、及びステップＳ５５乃至ステップＳ５７を含む第２の溝形成用マスクパターン形成工程を行う。第１及び第２の溝形成用マスクパターン形成工程は、第１のピッチｐ１を有し、第２のハードマスク１４６よりなるパターンであって、図７Ｄ（ｏ）に示す第２の配線１５４が形成される溝（トレンチ）１４４ｂを形成する際のマスクとなる溝形成用マスクパターン１４６ｂを形成する工程であり、第２の実施の形態におけるステップＳ３２乃至ステップＳ３４を含む第１の溝形成用マスクパターン形成工程、及びステップＳ３５乃至ステップＳ３７を含む第２の溝形成用マスクパターン形成工程と同一である。図７Ａ（ｂ）乃至図７Ｂ（ｇ）の各々は、ステップＳ５２乃至ステップＳ５７の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１５４】
第１の溝形成用マスクパターン形成工程を行った後の半導体基板１４０には、図７Ａ（ｄ）に示すように第２のピッチｐ２´を有するパターン１４６ａが形成され、その後第２の溝形成用マスクパターン形成工程を行った後の半導体基板１４０には、図７Ｂ（ｇ）に示すように第１のピッチｐ１を有する溝形成用マスクパターン１４６ｂが形成される。
【０１５５】
本実施の形態においても、ステップＳ５４及びステップＳ５７では、Ｏ２プラズマアッシング法を行ってレジストパターン１４８ａ、１５０ａ及び反射防止膜（ＢＡＲＣ膜）１４７、１４９を除去する際、絶縁膜１４４が第１のハードマスク膜１４５で被覆された状態であるため、Ｌｏｗ−ｋ膜よりなる絶縁膜１４４に特性劣化及び形状劣化（プラズマダメージ）を発生させることがない。
【０１５６】
次に、ステップＳ５８乃至ステップＳ６１を含む第１の凹部形成用マスクパターン形成工程を行う。第１の凹部形成用マスクパターン形成工程は、第３のピッチｐ３を有し、第１のハードマスク１４３よりなるパターンであって、図７Ｄ（ｏ）に示す第１の配線１４２と第２の配線１５４との間に設けられ、第１の配線１４２と第２の配線１５４とを接続する電極（ビア電極）１５５が形成される凹部（孔又はビア）１４４ｃを形成する際のマスクとなる凹部形成用マスクパターン１４５ａを形成する工程である。
【０１５７】
ただし、本実施の形態において、第３のピッチｐ３が第１のピッチｐ１に等しいとともに、第４のピッチｐ４´は第３のピッチｐ３に等しい。従って、１回の凹部形成用マスクパターン形成工程（第１の凹部形成用マスクパターン形成工程）を行うことにより、半導体基板１４０には、第２のハードマスク膜１４６の全ての開口部に対応して、第１のハードマスク膜１４５の開口部が形成される。
【０１５８】
ステップＳ５８は、第１の有機膜１５１と、第２のレジスト膜１５２とを成膜し、第４のピッチｐ４´を有する第２のレジスト膜１５２よりなるパターン１５２ａを形成する工程であり、第１の実施の形態のステップＳ１５と同様の工程である。図７Ｃ（ｈ）は、ステップＳ５８の工程が行われた後の半導体基板の構造を示す断面図である。
【０１５９】
ステップＳ５９は、パターン１５２ａをエッチングマスクに用いて、第１の有機膜１５１をエッチングして、第２レジストパターン１５２ｂを形成する工程であり、第１の実施の形態のステップＳ１６と同様の工程である。図７Ｃ（ｉ）は、ステップＳ５９の工程が行われた後の半導体基板の構造を示す断面図である。
【０１６０】
なお、ステップＳ５９において、第１の有機膜１５１の開口部の側壁面をテーパー状にプラズマエッチングする際の条件は、第１の実施の形態のステップＳ１６において、第１の有機膜１０９の開口部の側壁面をテーパー状にプラズマエッチングする際の条件と同様にすることができる。
【０１６１】
ステップＳ６０は、第２レジストパターン１５２ｂをエッチングマスクに用いて、第１のハードマスク膜１４５をエッチングする工程であり、第１の実施の形態のステップＳ１７と同様の工程である。図７Ｃ（ｊ）は、ステップＳ６０の工程が行われた後の半導体基板の構造を示す断面図である。
【０１６２】
ステップＳ６１は、第２レジストパターン１５２ｂを除去する工程であり、第１の実施の形態のステップＳ１８と同様の工程である。図７Ｃ（ｋ）は、ステップＳ１８の工程が行われた後の半導体基板の構造を示す断面図である。
【０１６３】
以上、ステップＳ５８乃至ステップＳ６１の工程が行われることによって、図７Ｃ（ｋ）に示すように、第３のピッチｐ３を有し、第１のハードマスク膜１４５よりなる凹部形成用マスクパターン１４５ａが形成される。
【０１６４】
次に、ステップＳ６２乃至ステップＳ６４を含む溝・凹部形成工程を行う。溝・凹部形成工程は、絶縁膜（被エッチング層）１４４をエッチングして、図７Ｄ（ｏ）に示す第２の配線１５４が形成される溝（トレンチ）１４４ｂと、第１の配線１４２と第２の配線１５４との間に設けられ、第１の配線１４２と第２の配線１５４とを接続する電極（ビア電極）１５５が形成される凹部（孔又はビア）１４４ｃとを形成する工程であり、第１の実施の形態におけるステップＳ２３乃至ステップＳ２５を含む溝・凹部形成工程と同様の工程である。図７Ｄ（ｌ）乃至図７Ｄ（ｎ）の各々は、ステップＳ６２乃至ステップＳ６４の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１６５】
ステップＳ６２乃至ステップＳ６４を含む溝・凹部形成工程を行うことによって、絶縁膜（被エッチング層）１４４がエッチングされることによって凹部１４４ａを経て溝１４４ｂが形成されるとともに、ステップＳ６２において形成した凹部１４４ａが更にエッチングされることによって凹部１４４ｃが形成される。
【０１６６】
その後、図７Ｄ（ｏ）に示すように、バリアメタル層１５３を成膜し、図示しないシード層を介してめっき法によりＣｕよりなる第２の配線１５４及び電極（ビア電極）１５５を形成し、ＣＭＰ法によって平坦化することによって、第２の配線層を形成するのは、第１の実施の形態と同様である。
【０１６７】
以上、本実施の形態によれば、各々のハードマスク膜が溝形成用マスクパターン及び凹部形成用マスクパターンに対応するように２層のハードマスク膜を用いるため、絶縁膜（被エッチング層）がＯ２プラズマアッシングによって受けるダメージを防止することができる。また、溝（トレンチ）を形成するためのマスクパターンを形成する溝形成用マスクパターン形成工程で、ＬＬＥプロセスを適用して微細な凹部形成用マスクパターンを形成することができる。更に、凹部（孔又はビア）を形成するためのマスクパターンを形成する凹部形成用マスクパターン形成工程で、テーパー状を有する開口部を有するパターンを用いて微細な凹部形成用マスクパターンを形成することができる。その結果、デュアルダマシン法により解像限界以下の溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを形成する際、溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを絶縁膜（被エッチング層）に転写する転写精度を向上させることができる。
【０１６８】
なお、本実施の形態によれば、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部と、半導体基板上であって被エッチング層の下層に設けられる第１の配線と、溝の内部に設けられる第２の配線と、凹部の内部に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造することができる。しかし、半導体装置として必ずしも第１の配線、第２の配線、及び第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置に限定されるものではなく、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部を有する半導体装置を製造することができる。
（第４の実施の形態）
次に、図８乃至図９Ｃを参照し、本発明の第４の実施の形態に係る半導体装置の製造方法について説明する。
【０１６９】
図８は、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図９Ａ乃至図９Ｃは、本実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図である。また、図８のステップＳ７１乃至ステップＳ８１の各々の工程が行われた後の微細パターンの構造は、図９Ａ（ａ）乃至図９Ｃ（ｋ）の各々の断面図で示される構造に対応する。なお、図９Ｃ（ｌ）は、その後第２の配線が形成された後の断面図である。
【０１７０】
本実施の形態に係る半導体装置の製造方法は、溝形成用マスクパターン形成工程を１回（第１の溝形成用マスクパターン形成工程）行い、凹部形成用マスクパターン形成工程を１回（第１の凹部形成用マスクパターン形成工程）行う点において、第１の実施の形態と相違する。
【０１７１】
すなわち、本実施の形態に係る半導体装置の製造方法は、溝形成用マスクパターン形成工程及び凹部形成用マスクパターン形成工程の何れの工程においてもＬＬＥプロセスを行わないことを特徴とする。
【０１７２】
本実施の形態に係る半導体装置の製造方法は、図８に示すように、成膜工程と、第１の溝形成用マスクパターン形成工程と、第１の凹部形成用マスクパターン形成工程と、溝・凹部形成工程とを含む。成膜工程はステップＳ７１の工程を含み、第１の溝形成用マスクパターン形成工程はステップＳ７２乃至ステップＳ７４の工程を含み、第１の凹部形成用マスクパターン形成工程はステップＳ７５乃至ステップＳ７８の工程を含み、溝・凹部形成工程はステップＳ７９乃至ステップＳ８１の工程を含む。
【０１７３】
本実施の形態に係る半導体装置の製造方法は、半導体基板上に設けられる第１の配線と、第１の配線より上層に設けられる第２の配線と、第１の配線と第２の配線との間に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造するための方法であり、第１の配線が設けられた後、第２の配線と電極（ビア電極）とを形成するための溝（トレンチ）及び凹部（孔又はビア）を形成する工程を含む。
【０１７４】
本実施の形態に係る半導体装置で、予めバリアメタル層１６１を介して第１の配線１６２が設けられた半導体基板１６０を準備するのは、第１の実施の形態と同様である。
【０１７５】
初めに、ステップＳ７１を含む成膜工程を行う。ステップＳ７１は、エッチングストップ層１６３と、絶縁膜（被エッチング層）１６４と、第１のハードマスク膜１６５と、第２のハードマスク膜１６６とを成膜する工程であり、第１の実施の形態のステップＳ１１の工程と同一の工程である。図９Ａ（ａ）は、ステップＳ７１の工程が行われた後の半導体基板の構造を示す断面図である。
【０１７６】
次に、ステップＳ７２乃至ステップＳ７４を含む第１の溝形成用マスクパターン形成工程を行う。第１の溝形成用マスクパターン形成工程は、第１のピッチｐ１を有し、第２のハードマスク１６６よりなるパターンであって、図９Ｃ（ｌ）に示す第２の配線１７２が形成される溝（トレンチ）１６４ｂを形成する際のマスクとなる溝形成用マスクパターン１６６ａを形成する工程である。また第１の溝形成用マスクパターン形成工程は、第１の実施の形態におけるステップＳ１２乃至ステップＳ１４を含む第１の溝形成用マスクパターン形成工程と同一である。図９Ａ（ｂ）乃至図９Ａ（ｄ）の各々は、ステップＳ７２乃至ステップＳ７４の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１７７】
次に、ステップＳ７５乃至ステップＳ７８を含む第１の凹部形成用マスクパターン形成工程を行う。第１の凹部形成用マスクパターン形成工程は、第３のピッチｐ３を有し、第１のハードマスク１６５よりなるパターンであって、図９Ｃ（ｌ）に示す第１の配線１６２と第２の配線１７２との間に設けられ、第１の配線１６２と第２の配線１７２とを接続する電極（ビア電極）１７３が形成される凹部（孔又はビア）１６４ｃを形成する際のマスクとなる凹部形成用マスクパターン１６５ａを形成する工程である。また、第１の凹部形成用マスクパターン形成工程は、第３の実施の形態におけるステップＳ５８乃至ステップＳ６１を含む第１の凹部形成用マスクパターン形成工程と同一である。図９Ｂ（ｅ）乃至図９Ｂ（ｈ）の各々は、ステップＳ７５乃至ステップＳ７８の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１７８】
なお、ステップＳ７６において、第１の有機膜１６９の開口部の側壁面をテーパー状にプラズマエッチングする際の条件は、第１の実施の形態のステップＳ１６において、第１の有機膜１０９の開口部の側壁面をテーパー状にプラズマエッチングする際の条件と同様にすることができる。
【０１７９】
次に、ステップＳ７９乃至ステップＳ８１を含む溝・凹部形成工程を行う。溝・凹部形成工程は、絶縁膜（被エッチング層）１６４をエッチングして、図９Ｃ（ｌ）に示す第２の配線１７２の溝（トレンチ）１６４ｂと、第１の配線１６２と第２の配線１７２との間に設けられ、第１の配線１６２と第２の配線１７２とを接続する電極（ビア電極）１７３が形成される凹部（孔又はビア）１６４ｃとを形成する工程であり、第１の実施の形態におけるステップＳ２３乃至ステップＳ２５を含む溝・凹部形成工程と同様の工程である。図９Ｃ（ｉ）乃至図９Ｃ（ｋ）の各々は、ステップＳ７９乃至ステップＳ８１の各々の工程が行われた後の半導体基板の構造を示す断面図である。
【０１８０】
ステップＳ７９乃至ステップＳ８１を含む溝・凹部形成工程を行うことによって、絶縁膜（被エッチング層）１６４がエッチングされることによって凹部１６４ａを経て溝１６４ｂが形成されるとともに、凹部１６４ｃが形成される。
【０１８１】
その後、図９Ｃ（ｌ）に示すように、バリアメタル層１７１を成膜し、図示しないシード層を介してめっき法によりＣｕよりなる第２の配線１７２及び電極（ビア電極）１７３を形成し、ＣＭＰ法によって平坦化することによって、第２の配線層を形成するのは、第１の実施の形態と同様である。
【０１８２】
以上、本実施の形態によれば、各々のハードマスク膜が溝形成用マスクパターン及び凹部形成用マスクパターンに対応するように２層のハードマスク膜を用いるため、絶縁膜（被エッチング層）がＯ２プラズマアッシングによって受けるダメージを防止することができる。また、凹部（孔又はビア）を形成するためのマスクパターンを形成する凹部形成用マスクパターン形成工程で、テーパー状を有する開口部を有するパターンを用いて微細な凹部形成用マスクパターンを形成することができる。その結果、デュアルダマシン法により解像限界以下の溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを形成する際、溝（トレンチ）のパターン及び凹部（孔又はビア）のパターンを絶縁膜（被エッチング層）に転写する転写精度を向上させることができる。
【０１８３】
なお、本実施の形態によれば、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部と、半導体基板上であって被エッチング層の下層に設けられる第１の配線と、溝の内部に設けられる第２の配線と、凹部の内部に設けられ、第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置を製造することができる。しかし、半導体装置として必ずしも第１の配線、第２の配線、及び第１の配線と第２の配線とを接続する電極（ビア電極）とを備える半導体装置に限定されるものではなく、半導体基板上の被エッチング層に、溝と、溝の底に設けられ、溝の開口部の寸法より小さい寸法の開口部を有する凹部を有する半導体装置を製造することができる。
【０１８４】
以上、本発明の好ましい実施の形態について記述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【０１８５】
【図１Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャート（その１）である。
【図１Ｂ】本発明の第１の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャート（その２）である。
【図２Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。
【図２Ｂ】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。
【図２Ｃ】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その３）である。
【図２Ｄ】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その４）である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法に使用されるエッチング装置の構成を模式的に示す縦断面図である。
【図４Ａ】本発明の第２の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャート（その１）である。
【図４Ｂ】本発明の第２の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャート（その２）である。
【図５Ａ】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。
【図５Ｂ】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。
【図５Ｃ】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その３）である。
【図５Ｄ】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その４）である。
【図５Ｅ】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その５）である。
【図６Ａ】本発明の第３の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャート（その１）である。
【図６Ｂ】本発明の第３の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャート（その２）である。
【図７Ａ】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。
【図７Ｂ】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。
【図７Ｃ】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その３）である。
【図７Ｄ】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その４）である。
【図８】本発明の第４の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。
【図９Ａ】本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その１）である。
【図９Ｂ】本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その２）である。
【図９Ｃ】本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための図であり、各工程における微細パターンの構造を模式的に示す断面図（その３）である。
【図１０】従来の半導体装置の製造方法を説明するための図である。
【符号の説明】
【０１８６】
２０ エッチング装置
２２ 処理容器（チャンバ）
２３ 載置台
２４ シャワーヘッド
２５ ＴＭＰ
２６ ＡＰＣバルブ
２７、３５ 高周波電源
２８、３６ 整合器
２９ 下部ガス供給部
３０ 上部ガス供給部
３１ 第１のバッファ室
３２ 第２のバッファ室
３３、３４ ガス通気孔
１００、１２０、１４０、１６０ 半導体基板
１０１、１１３、１２１、１３５、１４１、１５３、１６１、１７１ バリアメタル層
１０２、１２２、１４２、１６２ 第１の配線
１０３、１２３、１４３、１６３ エッチングストップ層
１０４、１２４、１４４、１６４ 絶縁膜（被エッチング層）
１０４ａ、１０４ｃ、１２４ａ、１２４ｃ、１４４ａ、１４４ｃ、１６４ａ、１６４ｃ 凹部（孔又はビア）
１０４ｂ、１２４ｂ、１４４ｂ、１６４ｂ 溝（トレンチ）
１０５、１２５、１４５、１６５ 第１のハードマスク膜
１０５ａ、１１０ａ、１１２ａ、１２５ａ、１２６ａ、１３２ａ、１３４ａ、１４６ａ、１５２ａ、１７０ａ パターン
１０５ｂ、１２５ｂ、１４５ａ、１６５ａ 凹部形成用マスクパターン
１０６、１２６、１４６、１６６ 第２のハードマスク膜
１０６ａ、１２６ｂ、１４６ｂ、１６６ａ 溝形成用マスクパターン
１０７、１２７、１２９、１４７、１４９、１６７ 反射防止膜（ＢＡＲＣ）
１０８、１２８、１４８、１６８ 第１のレジスト膜
１０８ａ、１２８ａ、１４８ａ、１６８ａ 第１レジストパターン
１０９、１３１、１５１、１６９ 第１の有機膜
１１０、１３２、１５２、１７０ 第２のレジスト膜
１１０ｂ、１３２ｂ、１５２ｂ、１７０ｂ 第２レジストパターン
１１１、１３３ 第２の有機膜
１１２、１３４ 第３のレジスト膜
１１２ｂ、１３４ｂ 第３レジストパターン
１１４、１３６、１５４、１７２ 第２の配線
１１５、１３７、１５５、１７３ 電極（ビア電極）
１３０、１５０ 第４のレジスト膜
１３０ａ、１５０ａ 第４レジストパターン
ｐ１ 第１のピッチ
ｐ２、ｐ２´ 第２のピッチ
ｐ３ 第３のピッチ
ｐ４、ｐ４´ 第４のピッチ
【特許請求の範囲】
【請求項１】
半導体基板上の被エッチング層に、溝と、該溝の底に設けられ、該溝の開口部の寸法より小さい寸法の開口部を有する凹部とを備える半導体装置の製造方法において、
被エッチング層上に、順次、第１のハードマスク膜と、第２のハードマスク膜とを成膜する成膜工程と、
第１のピッチを有し、前記第２のハードマスク膜よりなるパターンであって、前記溝のパターンを形成する際のエッチングマスクとなる溝形成用マスクパターンを形成するために、前記第２のハードマスク膜上に第１のレジスト膜を成膜し、第２のピッチを有し、前記第１のレジスト膜よりなる第１レジストパターンを形成し、該第１レジストパターンをエッチングマスクに用いて、前記第２のハードマスク膜をエッチングする第１の溝形成用マスクパターン形成工程と、
前記第１のピッチと略等しい第３のピッチを有し、前記第１のハードマスク膜よりなるパターンであって、前記凹部のパターンを形成する際のエッチングマスクとなる凹部形成用マスクパターンを形成するために、前記溝形成用マスクパターンが形成された前記第１のハードマスク膜上に、順次、第１の有機膜と、第２のレジスト膜とを成膜し、第４のピッチで設けられた開口部を有する前記第２のレジスト膜と、該第２のレジスト膜の開口部と連通し、該第２のレジスト膜の開口部の寸法より小さい寸法の開口部を有する前記第１の有機膜とよりなる第２レジストパターンを形成し、該第２レジストパターンをエッチングマスクに用いて、前記第１のハードマスク膜をエッチングする第１の凹部形成用マスクパターン形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第４のピッチは、前記第３のピッチより大きく、
前記第１の凹部形成用マスクパターン形成工程の後、更に、順次、第２の有機膜と、第３のレジスト膜とを成膜し、前記第４のピッチで設けられた開口部を有する前記第３のレジスト膜と、該第３のレジスト膜の開口部と連通し、該第３のレジスト膜の開口部の寸法より小さい寸法の開口部を有する前記第２の有機膜とよりなる第３レジストパターンを形成し、該第３レジストパターンをエッチングマスクに用いて、前記第１のハードマスク膜をエッチングする第２の凹部形成用マスクパターン形成工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のピッチは、前記第１のピッチより大きく、
前記第１の溝形成用マスクパターン形成工程の後、更に、第４のレジスト膜を成膜し、前記第２のピッチを有し、前記第４のレジスト膜よりなる第４レジストパターンを形成し、該第４レジストパターンをエッチングマスクに用いて、前記第２のハードマスク膜をエッチングする第２の溝形成用マスクパターン形成工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１のハードマスク膜よりなる前記凹部形成用マスクパターンをエッチングマスクに用いて、前記被エッチング層をエッチングした後、前記第２のハードマスク膜よりなる前記溝形成用マスクパターンをエッチングマスクに用いて、前記第１のハードマスク膜及び前記被エッチング層をエッチングすることによって、前記溝及び前記凹部を形成する溝・凹部形成工程を有することを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記半導体装置は、前記半導体基板上であって前記被エッチング層の下層に設けられる第１の配線と、前記溝の内部に設けられる第２の配線と、前記凹部の内部に設けられ、前記第１の配線と前記第２の配線とを接続する電極とを備えることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１の有機膜の開口部は、該開口部の側壁面がテーパー状であることを特徴とする請求項１乃至５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記第２の有機膜の開口部は、該開口部の側壁面がテーパー状であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項８】
前記第１の有機膜の開口部の側壁面は、前記第１の有機膜の開口部の側壁にエッチングガスの反応生成物を付着させながらエッチングすることによって形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第２の有機膜の開口部の側壁面は、前記第２の有機膜の開口部の側壁にエッチングガスの反応生成物を付着させながらエッチングすることによって形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記エッチングガスは、ＣＦ４及びＣＨＦ３の何れか一つを含むことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１】
半導体基板上の被エッチング層に、溝と、該溝の底に設けられ、該溝の開口部の寸法より小さい寸法の開口部を有する凹部とを備える半導体装置の製造方法において、
被エッチング層上に、順次、第１のハードマスク膜と、第２のハードマスク膜とを成膜する成膜工程と、
第１のピッチを有し、前記第２のハードマスク膜よりなるパターンであって、前記溝のパターンを形成する際のエッチングマスクとなる溝形成用マスクパターンを形成するために、前記第２のハードマスク膜上に第１のレジスト膜を成膜し、第２のピッチを有し、前記第１のレジスト膜よりなる第１レジストパターンを形成し、該第１レジストパターンをエッチングマスクに用いて、前記第２のハードマスク膜をエッチングする第１の溝形成用マスクパターン形成工程と、
前記第１のピッチと略等しい第３のピッチを有し、前記第１のハードマスク膜よりなるパターンであって、前記凹部のパターンを形成する際のエッチングマスクとなる凹部形成用マスクパターンを形成するために、前記溝形成用マスクパターンが形成された前記第１のハードマスク膜上に、順次、第１の有機膜と、第２のレジスト膜とを成膜し、第４のピッチで設けられた開口部を有する前記第２のレジスト膜と、該第２のレジスト膜の開口部と連通し、該第２のレジスト膜の開口部の寸法より小さい寸法の開口部を有する前記第１の有機膜とよりなる第２レジストパターンを形成し、該第２レジストパターンをエッチングマスクに用いて、前記第１のハードマスク膜をエッチングする第１の凹部形成用マスクパターン形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第４のピッチは、前記第３のピッチより大きく、
前記第１の凹部形成用マスクパターン形成工程の後、更に、順次、第２の有機膜と、第３のレジスト膜とを成膜し、前記第４のピッチで設けられた開口部を有する前記第３のレジスト膜と、該第３のレジスト膜の開口部と連通し、該第３のレジスト膜の開口部の寸法より小さい寸法の開口部を有する前記第２の有機膜とよりなる第３レジストパターンを形成し、該第３レジストパターンをエッチングマスクに用いて、前記第１のハードマスク膜をエッチングする第２の凹部形成用マスクパターン形成工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のピッチは、前記第１のピッチより大きく、
前記第１の溝形成用マスクパターン形成工程の後、更に、第４のレジスト膜を成膜し、前記第２のピッチを有し、前記第４のレジスト膜よりなる第４レジストパターンを形成し、該第４レジストパターンをエッチングマスクに用いて、前記第２のハードマスク膜をエッチングする第２の溝形成用マスクパターン形成工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１のハードマスク膜よりなる前記凹部形成用マスクパターンをエッチングマスクに用いて、前記被エッチング層をエッチングした後、前記第２のハードマスク膜よりなる前記溝形成用マスクパターンをエッチングマスクに用いて、前記第１のハードマスク膜及び前記被エッチング層をエッチングすることによって、前記溝及び前記凹部を形成する溝・凹部形成工程を有することを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記半導体装置は、前記半導体基板上であって前記被エッチング層の下層に設けられる第１の配線と、前記溝の内部に設けられる第２の配線と、前記凹部の内部に設けられ、前記第１の配線と前記第２の配線とを接続する電極とを備えることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１の有機膜の開口部は、該開口部の側壁面がテーパー状であることを特徴とする請求項１乃至５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記第２の有機膜の開口部は、該開口部の側壁面がテーパー状であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項８】
前記第１の有機膜の開口部の側壁面は、前記第１の有機膜の開口部の側壁にエッチングガスの反応生成物を付着させながらエッチングすることによって形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第２の有機膜の開口部の側壁面は、前記第２の有機膜の開口部の側壁にエッチングガスの反応生成物を付着させながらエッチングすることによって形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記エッチングガスは、ＣＦ４及びＣＨＦ３の何れか一つを含むことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【公開番号】特開２０１０−１３５６２４（Ｐ２０１０−１３５６２４Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００８−３１１１４９（Ｐ２００８−３１１１４９）
【出願日】平成２０年１２月５日（２００８．１２．５）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２０年１２月５日（２００８．１２．５）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
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