半導体装置及びその製造方法
【課題】 銅配線を備えた半導体装置において、高歩留り又は高信頼性を実現する。
【解決手段】半導体装置は、基板１００上に形成された空孔率が低い低空孔率領域である絶縁膜１０５と低空孔率領域よりも空孔率が高い高空孔率領域１０７とを有し、絶縁膜１０５における配線溝１０５ｂに形成された銅配線１０９ｂとを備える。絶縁膜１０５は、配線溝１０５ｂの下部に形成されており、絶縁膜１０７は、配線溝１０５ｂの側壁の周辺部に形成されている。
【解決手段】半導体装置は、基板１００上に形成された空孔率が低い低空孔率領域である絶縁膜１０５と低空孔率領域よりも空孔率が高い高空孔率領域１０７とを有し、絶縁膜１０５における配線溝１０５ｂに形成された銅配線１０９ｂとを備える。絶縁膜１０５は、配線溝１０５ｂの下部に形成されており、絶縁膜１０７は、配線溝１０５ｂの側壁の周辺部に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の開示する技術は、半導体装置及びその製造方法に関し、特に、多孔質絶縁膜に銅配線を形成する配線技術に関するものである。
【背景技術】
【０００２】
近年の半導体装置の高集積化に伴う配線寸法の減少により、配線間容量が増加し、その結果、配線のＲＣ遅延が問題となっている。これに対し、層間絶縁膜の低誘電率化が要求されている。低誘電率化された層間絶縁膜としては、絶縁膜中に空孔が形成された多孔質絶縁膜が有効とされている。しかしならが、多孔質絶縁膜は、空孔の存在によってドライエッチング時又はアッシング時のプラズマダメージを受けやすく、また、洗浄時において膜中に洗浄液が染み込み易い。その結果、多孔質絶縁膜の特性が低下することにより、半導体装置の電気的特性又は信頼性が低下するという問題があった。
【０００３】
上記問題に対しては、次のような方法が提案されている（例えば、特許文献１参照）。すなわち、シリコンウェハ上に空孔形成材料を含む非多孔質絶縁膜を堆積した後、該非多孔質絶縁膜上に形成したレジストパターンをマスクに用いたドライエッチングにより、非多孔質絶縁膜に配線溝及びビア孔を形成する。続いて、不要となったレジストパターンをアッシングにより除去した後、非多孔質絶縁膜表面の洗浄を行う。続いて、加熱処理により、非多孔質絶縁膜から空孔形成材料を除去して多孔質絶縁膜を形成する。その後、配線溝及びビア孔に、バリアメタル膜を介して銅配線及びビアを形成する。
【特許文献１】特開２００５−１４２４７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、本件発明者は、鋭意検討を重ねた結果、上記背景技術によると、配線直下の絶縁膜が多孔質絶縁膜で構成されてしまう。このため、多孔質絶縁膜と該多孔質絶縁膜の下層に形成されている絶縁膜との膜剥がれが生じてしまうという課題が発生することを見出した。
【０００５】
前記に鑑み、本発明は、銅配線を備えた半導体装置及びその製造方法において、高歩留り又は高信頼性を実現し得るものである。
【課題を解決するための手段】
【０００６】
前記に鑑み、本発明の例示的手段を以下に挙げる。
【０００７】
半導体装置は、本発明の例示基板上に形成された絶縁膜と、絶縁膜に設けた配線溝に形成された銅からなる配線とを備え、絶縁膜は、空孔率が低い低空孔率領域と、低空孔率領域よりも空孔率が高い高空孔率領域とを有しており、低空孔率領域は、配線溝の下部に形成されており、高空孔率領域は、配線溝の側壁の周辺部に形成されている。
【０００８】
半導体装置において、低空孔率領域の上面は、配線溝の底部に接していてもよい。
【０００９】
半導体装置において、低空孔率領域の上面は、配線溝の底部全体と実質的に接していてもよい。
【００１０】
半導体装置において、低空孔率領域の下面の幅は、低空孔率領域の上面の幅及び配線溝の底部の幅と実質的に等しくてもよい。
【００１１】
半導体装置において、低空孔率領域の下面の位置は、絶縁膜の下面の位置と一致していてもよい。
【００１２】
半導体装置において、低空孔率領域は、配線溝の側壁と高空孔率領域との間にさらに形成されていてもよい。
【００１３】
半導体装置において、絶縁膜における配線溝の底部に設けられたビア孔に形成され、配線と電気的に接続するビアをさらに備えており、低空孔率領域は、ビアの周縁部を覆っていてもよい。
【００１４】
半導体装置において、高空孔率領域の上面の位置は、絶縁膜の上面の位置と一致しており、高空孔率領域の下面の位置は、絶縁膜の下面の位置と一致していてもよい。
【００１５】
半導体装置において、低空孔率領域の空孔率が１０％未満であり、高空孔率領域の空孔率が１０％以上であってもよい。
【００１６】
半導体装置において、低空孔率領域の炭素濃度が２０％以上であり、高空孔率領域の炭素濃度が２０％未満であってもよい。
【００１７】
半導体装置において、低空孔率領域に存在する空孔の空孔径が０．８ｎｍ未満であり、高空孔率領域に存在する空孔の空孔径が０．８ｎｍ以上であって且つ３．０ｎｍ未満であってもよい。
【００１８】
半導体装置において、低空孔率領域の比誘電率が２．８以上であり、高空孔率領域の比誘電率が２．８未満であってもよい。
【００１９】
半導体装置において、低空孔率領域の弾性率が１０ＧＰａ以上であり、高空孔率領域の弾性率が１０ＧＰａ未満であってもよい。
【００２０】
半導体装置において、絶縁膜は、空孔形成材料を含んでいてもよい。
【００２１】
半導体装置において、空孔形成材料は、ポロジェンであってもよい。
【００２２】
半導体装置において、配線は、複数形成されており、隣り合う配線間には、高空孔率領域のみが形成されている場合であってもよい。
【００２３】
半導体装置の製造方法は、基板上に、空孔形成材料を含み、第１の領域及び第２の領域を有する絶縁膜を形成する工程（ａ）と、第１の領域に含まれる空孔形成材料を除去することにより、第１の領域を空孔率が高い高空孔率領域とすると共に、第２の領域を高空孔率領域よりも空孔率が低い低空孔率領域とする工程（ｂ）と、低空孔率領域中に、銅からなる配線を形成する工程（ｃ）とを備える。
【００２４】
半導体装置の製造方法において、工程（ｃ）の後に、低空孔率領域における配線の側壁の周辺に存在している部分に含まれる空孔形成材料を除去する工程（ｄ）をさらに備えてもよい。
【００２５】
半導体装置の製造方法において、工程（ｄ）は、電子線又は紫外線を照射することにより、空孔形成材料を除去する工程であってもよい。
【００２６】
半導体装置の製造方法において、工程（ｂ）は、第１の領域上を開口する開口部を有する一方で第２の領域上を覆うマスクを形成した後に、第１の領域に含まれる空孔形成材料を除去する工程であってもよい。
【００２７】
半導体装置の製造方法において、工程（ｂ）は、開口部に、電子線又は紫外線を照射することにより、第１の領域に含まれる空孔形成材料を除去する工程であってもよい。
【００２８】
半導体装置の製造方法において、マスクは、メタルハードマスクであってもよい。
【００２９】
半導体装置の製造方法において、空孔形成材料は、ポロジェンであってもよい。
【発明の効果】
【００３０】
本発明の上記例示的形態によると、銅配線を備えた半導体装置及びその製造方法において、空孔を有する絶縁膜中への銅の拡散による配線間ショート又は配線間耐圧の劣化を抑制して、高歩留り又は高信頼性を実現し得るものである。
【発明を実施するための最良の形態】
【００３１】
以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
【００３２】
図１は、本発明の例示的一実施形態における半導体装置の構造を示している。
【００３３】
図１に示すように、例えばシリコン基板などからなる基板１００の上に形成された例えば膜厚８０〜１５０ｎｍのＳｉＯＣ膜又はＳｉＯ２ 膜などからなる絶縁膜１０１には、配線溝１０１ａが形成されている。配線溝１０１ａの底部及び側壁には、例えば膜厚５〜１５ｎｍのＴｉＮ膜、ＴａＮ膜、又はＴａ／ＴａＮ膜などからなるバリアメタル膜１０２が形成されている。バリアメタル膜１０２の上には、配線溝１０１ａを埋め込む銅膜からなる銅配線１０３が形成されている。絶縁膜１０１、バリアメタル膜１０２及び銅配線１０３の上には、例えば膜厚３０〜６０ｎｍのＳｉＯＣ膜、ＳｉＣＮ膜、及びＳｉＣＯ膜のうちから選択される１種類からなる単層膜又は複数種類からなる積層膜などからなるライナー膜１０４が形成されている。
【００３４】
ライナー膜１０４の上には、例えば膜厚１５０〜２５０ｎｍのＳｉＯＣ膜などからなり、空孔形成材料として例えばポロジェンを含む絶縁膜１０５（非多孔質絶縁膜：低空孔率領域に相当する）と、例えば膜厚１５０〜２５０ｎｍのＳｉＯＣ膜などからなり、多数の空孔を有する絶縁膜１０７（多孔質絶縁膜：高空孔率領域に相当する）とを有している。ライナー膜１０４及び絶縁膜１０５には、底部に銅配線１０３の表面を露出するビア孔１０５ａが形成されていると共に、絶縁膜１０５には、該ビア孔１０５ａに連通する配線溝１０５ｂとが形成されている。ビア孔１０５ａ及び配線溝１０５ｂの各々の底部及び側壁の各々には、例えば膜厚５〜１５ｎｍのＴｉＮ膜、ＴａＮ膜、又はＴａ／ＴａＮ膜などからなるバリアメタル膜１０８が形成されている。ビア孔１０５ａでは、バリアメタル膜１０８の上にビア孔１０５ａを埋め込む銅膜からなるビア１０９ａが形成されており、配線溝１０５ｂでは、バリアメタル膜１０８の上に配線溝１０５ｂを埋め込む銅膜からなる銅配線１０９ｂが形成されている。
【００３５】
ここで、絶縁膜１０５（非多孔質絶縁膜）は、空孔率が１０％未満、炭素濃度が２０％以上、空孔径が０．８ｎｍ未満、比誘電率が２．８以上、及び、弾性率が１０ＧＰａ以上、のうちのいずれかを満たすものである。また、絶縁膜１０７（多孔質絶縁膜）は、空孔率が１０％以上、炭素濃度が２０％未満、空孔径が０．８ｎｍ以上であって且つ３．０ｎｍ未満、比誘電率が２．８未満、弾性率が１０ＧＰａ未満、のうちのいずれかを満たすものである。
【００３６】
図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、本発明の例示的一実施形態における半導体装置の製造方法を工程順に示している。
【００３７】
まず、図２（ａ）に示すように、例えばシリコン基板などからなる基板１００の上に、例えばプラズマＣＶＤ法を用いて、例えば膜厚８０〜１５０ｎｍのＳｉＯＣ膜、又はＳｉＯ２ 膜などからなる絶縁膜１０１を形成する。続いて、通常のフォトリソグラフィー法及びエッチング法を用いて、絶縁膜１０１に配線溝１０１ａを形成する。続いて、絶縁膜１０１の上と配線溝１０１ａの底部及び側壁とに、例えば膜厚５〜１５ｎｍのＴｉＮ膜、ＴａＮ膜、又はＴａ／ＴａＮ膜などの導電膜を成膜した後、シード層（図示せず）を堆積し、電解メッキ法により銅膜を堆積する。続いて、ＣＭＰ法を用いて、配線溝１０１ａの外部にはみ出している上記導電膜及び銅膜を研磨除去して表面を平坦化することにより、配線溝１０１ａの底部及び側壁とに、上記導電膜からなるバリアメタル膜１０２、並びにシード層及び銅膜からなる銅配線１０３を形成する。続いて、絶縁膜１０１、バリアメタル膜１０２及び銅配線１０３の上に、例えば膜厚３０〜６０ｎｍのＳｉＯＣ膜、ＳｉＣＮ膜、及びＳｉＣＯ膜のうちから選択される１種類からなる単層膜又は複数種類からなる積層膜などからなるライナー膜１０４を堆積する。
【００３８】
続いて、プラズマＣＶＤ法を用いて、ライナー膜１０４の上に、例えば膜厚２００〜３５０ｎｍのＳｉＯＣ膜などからなり、空孔形成材料として例えばポロジェンを含む絶縁膜１０５（非多孔質絶縁膜：低空孔率領域に相当する）を堆積する。ここで、絶縁膜１０５（非多孔質絶縁膜）は、上述のように、空孔率が１０％未満、炭素濃度が２０％以上、空孔径が０．８ｎｍ未満、比誘電率が２．８以上、及び、弾性率が１０ＧＰａ以上、のうちのいずれかを満たすものである。
【００３９】
次に、図２（ｂ）に示すように、絶縁膜１０５（非多孔質絶縁膜）上に例えば膜厚５〜２０ｎｍのＴｉＮ膜を堆積した後、通常のフォトリソグラフィー法及びエッチング法を用いて、後に形成されるビア孔１０５ａ及び配線溝１０５ｂ上の領域を覆うように、例えばＴｉＮ膜からなるメタルハードマスク１０６を形成する。
【００４０】
次に、図２（ｃ）に示すように、メタルハードマスク１０６をマスクとして電子線又は紫外線を照射することにより、絶縁膜１０５（非多孔質絶縁膜）におけるメタルハードマスク１０６に覆われていない部分に含まれるポロジェンを除去する。これにより、絶縁膜１０５（非多孔質絶縁膜）におけるメタルハードマスク１０６に覆われていない部分（メタルハードマスクの開口部分）、すなわち、絶縁膜１０５（非多孔質絶縁膜）における後に形成される配線溝間の領域となる部分を、上記ポロジェンが除去されて生じる多数の空孔を有する絶縁膜１０７（多孔質絶縁膜：高空孔率領域に相当する）とする。
【００４１】
次に、図２（ｄ）に示すように、ＣＭＰ法により、メタルハードマスク１０６を除去すると共に、絶縁膜１０５（非多孔質絶縁膜）及び絶縁膜１０７（多孔質絶縁膜）の膜厚を１５０〜２５０ｎｍとする。このとき、絶縁膜１０７（多孔質絶縁膜）によって挟まれた絶縁膜１０５（非多孔質絶縁膜）の幅（基板１００の主面に水平な方向における幅）は、７０〜１１０ｎｍである。また、絶縁膜１０５（非多孔質絶縁膜）によって挟まれた絶縁膜１０７（多孔質絶縁膜）の幅（基板１００の主面に水平な方向における幅）は、４０〜８０ｎｍである。さらに、絶縁膜１０７（多孔質絶縁膜）は、空孔率が１０％以上、炭素濃度が２０％未満、空孔径が０．８ｎｍ以上であって且つ３．０ｎｍ未満、比誘電率が２．８未満、弾性率が１０ＧＰａ未満、のうちのいずれかを満たすものである。
【００４２】
次に、図３（ａ）に示すように、通常のマスク材形成工程、リソグラフィー工程、及びドライエッチング工程を経ることにより、ライナー膜１０４及び絶縁膜１０５（非多孔質絶縁膜）に、底部に銅配線１０３の表面を露出するビア孔１０５ａを形成すると共に、絶縁膜１０５（非多孔質絶縁膜）に、ビア孔１０５ａに連通する配線溝１０５ｂを形成する。ここで、ビア孔１０ａ及び配線溝１０５を形成する手法としては、レジストマスクを用いたプロセス、絶縁膜からなるハードマスクを用いたプロセス、及びメタルからなるハードマスクを用いたプロセスのうちのいずれかのプロセスを用いることができる。また、このとき、配線溝１０５ｂの幅（同図の平面図部分における幅Ａに相当する）は、６０〜９０ｎｍである。また、絶縁膜１０５（非多孔質絶縁膜）における配線溝１０５ｂの側壁と絶縁膜１０７との間に存在する部分の幅（同図の平面図部分における幅Ｂに相当する）は、５〜１０ｎｍである。よって、上記空孔径（０．８ｎｍ以上であって且つ３．０ｎｍ未満）に対する幅Ｂの割合は、約１．５〜１２．５倍であることが好ましい。
【００４３】
次に、図３（ｂ）に示すように、絶縁膜１０５（非多孔質絶縁膜）及び絶縁膜１０７（多孔質絶縁膜）の上と、ビア孔１０５ａ並びに配線溝１０５ｂの底部及び側壁とに、例えば膜厚５〜１５ｎｍのＴａＮ膜及びＴａ膜の積層膜からなる導電膜１０８ａを成膜する。
【００４４】
次に、図３（ｃ）に示すように、シード層（図示せず）を堆積した後に、電解メッキ法により銅膜を成膜し、アニール処理を行う。続いて、ＣＭＰ法を用いて、配線溝１０１ａの外部にはみ出している導電膜１０８ａ及び銅膜を研磨除去して表面を平坦化することにより、ビア孔１０５ａ並びに配線溝１０５ｂの底部及び側壁に、上記導電膜１０８ａからなるバリアメタル膜１０８を形成する。同時に、ビア孔１０５ａを埋め込むように、バリアメタル膜１０８の上に銅膜からなるビア１０９ａを形成すると共に、配線溝１０５ｂを埋め込むように、バリアメタル膜１０８の上に銅膜からなる銅配線１０９ｂを形成する。
【００４５】
以上の本発明の例示的一実施形態における半導体装置の製造方法によると、上記図３（ａ）に示す工程にて形成されるビア孔１０５ａ及び配線溝１０５ｂは、多数の空孔を有する絶縁膜１０７（多孔質絶縁膜）に形成されたものではなく、絶縁膜１０５（非多孔質絶縁膜）に形成されたものであるため、ビア孔１０５ａの側壁並びに配線溝１０５ｂの底部及び側壁の表面には空孔が露出することがない。
【００４６】
この点、上記背景技術によると、多孔質絶縁膜に形成された配線溝の側壁及び底部並びにビア孔の側壁の表面には、空孔形成材料が除去されて生じる空孔が露出してしまう。このため、配線を構成する銅は、バリアメタル膜を介し、配線溝の表面に露出する上記空孔部分を通じて、多孔質絶縁膜中へ拡散しやすくなる。このことは、近年の微細化傾向又は配線間容量の抑制とのトレードオフからバリアメタル膜が薄膜化され、バリア性が十分ではない場合により顕著である。その上、配線溝及びビア孔にバリアメタル膜を形成する際、上記露出した空孔の影響により、バリアメタル膜のカバレッジ率が低下する。このため、配線溝の側壁及びビア孔の側壁の表面に露出する空孔部分では、バリアメタル膜が薄膜化して堆積されたり、バリアメタル膜が形成されない場合も出てくる。その結果、特に配線溝の側壁の表面に露出する空孔部分において、バリアメタル膜が有する銅に対するバリア性が低下して、多孔質絶縁膜中への銅の拡散が生じやすくなる。以上のように、上記背景技術によると、配線溝に露出する空孔部分を通じて、配線中の銅が多孔質絶縁膜へ拡散しやすい構成となっており、これにより、銅の拡散による配線間ショートが発生するため、半導体装置の歩留り又は信頼性が大きく低下するという問題があった。
【００４７】
これに対し、本発明の例示的一実施形態における半導体装置の製造方法によると、上記のように、ビア孔１０５ａの側壁並びに配線溝１０５ｂの底部及び側壁の表面には空孔が露出していない。これにより、配線溝１０５ｂの表面に露出する空孔部分を通じて絶縁膜１０５（非多孔質絶縁膜）及び絶縁膜１０７（多孔質絶縁膜）中へ銅が拡散しやすくなるという事態が防止される。さらに、バリアメタル膜１０８は、ビア孔１０５ａの底部及び側壁並びに配線溝１０５ｂの底部及び側壁の全体に、カバレッジ良く形成される。このため、配線溝１０５ｂの表面に露出する空孔部分においてバリアメタル膜１０８の薄膜化が防止される。その結果、絶縁膜１０５（非多孔質絶縁膜）及び絶縁膜１０７（多孔質絶縁膜）中への銅配線１０９ｂ及びビア１０９ａを構成する銅の拡散を抑制できる。以上により、配線間ショートの劣化及び配線間耐圧の劣化が防止されるため、半導体装置の歩留り及び信頼性が向上する。
【００４８】
また、配線溝１０５ｂの底部の全体には、膜強度に優れた絶縁膜１０５（非多孔質絶縁膜）が存在しているため、下層のライナー膜１０４との膜剥がれの発生を抑制できる。さらに、ビア孔１０５ａの周辺部にも、絶縁膜１０７（多孔質絶縁膜）ではなく絶縁膜１０５（非多孔質絶縁膜）が存在しているため、空孔中に包含された水分などがビアに付着して酸化するという事態を抑制できる。一方で、配線１０９ｂ間の大部分には、誘電率の低い絶縁膜１０７（多孔質絶縁膜）が存在しているため、寄生容量の増加を抑制できる。さらに、配線１０９ｂと絶縁膜１０７（多孔質絶縁膜）との間には、絶縁膜１０５（非多孔質絶縁膜）が存在している。このため、絶縁膜１０７（多孔質絶縁膜）に形成するような空孔部分を通じた銅の拡散という事態をより抑制できると共に、配線１０９ｂ間の距離が長い場合など配線１０９ｂの側壁の膜強度を高めておきたい場合に有効である。
【００４９】
−本発明の例示的一実施形態の変形例−
図４は、本発明の例示的一実施形態の変形例における半導体装置の構造及び製造方法を示している。
【００５０】
図４に示すように、本発明の例示的一実施形態の変形例における半導体装置の構造は、バリアメタル膜１０８における配線溝１０ｂの側壁に形成されている部分と絶縁膜１０７（多孔質絶縁膜）とが隣接して形成されている点で、上記図１に示した半導体装置の構造と異なっているがその他の構造は同様である。より具体的には、図４に示した半導体装置の構造では、図１の半導体装置の構造に示したバリアメタル膜１０８における配線溝１０ｂの側壁に形成されている部分と絶縁膜１０７（多孔質絶縁膜）との間に存在する絶縁膜１０５（非多孔質絶縁膜）の領域がなく、その代わりに、該領域が絶縁膜１０７（多孔質絶縁膜）の一部分となっている。加えて、該領域の膜厚分だけ、絶縁膜１０５におけるビア孔１５ａの側壁に形成されている部分の膜厚が、絶縁膜１０７（多孔質絶縁膜）に隣接する部分において薄くなるように形成されている。すなわち、図４に示した半導体装置の構造では、絶縁膜１０５（非多孔質絶縁膜）の上部から下部にわたって配線溝１０ｂの側壁の外側に存在している部分も、絶縁膜１０７（多孔質絶縁膜）を構成するように形成されている。
【００５１】
本発明の例示的一実施形態の変形例における半導体装置の製造方法では、上記図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）に示した工程を行った後に、電子線又は紫外線を用いて、絶縁膜１０５（非多孔質絶縁膜）の上部から下部にわたって配線溝１０５ｂの側壁よりも外側に存在している部分に含まれるポロジェンを除去することにより、該部分も絶縁膜１０７の一部とする。このようにして、図４に示した半導体装置の構造が形成される。ここで、電子線又は紫外線の照射により絶縁膜１０５から絶縁膜１０７へとなる部分は、配線溝１０ｂの側壁のバリアメタル膜１０８の上部から下部にわたって外側に存在している部分だけに限られず、ビア孔１０５ａ周辺の絶縁膜１０５（非多孔質絶縁膜）における配線溝１０ｂの側壁の内側に存在している部分についても絶縁膜１０７の一部となる場合があることは言うまでもない。よって、本発明の例示的一実施形態の変形例における半導体装置の構造及びその製造方法において、ビア孔１０５ａの側壁に残存する絶縁膜１０５（非多孔質絶縁膜）の幅（基板１００の主面に水平な方向の幅）は、０〜１０ｎｍの範囲にあることが好ましい。
【００５２】
以上の本発明の例示的一実施形態における半導体装置の構造及びその製造方法によると、上記図１〜図３（ｃ）を用いて説明した効果を同様に奏することができる。
【００５３】
さらに、隣り合う銅配線１０９ｂ間には、絶縁膜１０５（非多孔質絶縁膜）は形成されておらず、絶縁膜１０７（多孔質絶縁膜）のみが存在しているので、図１に示した半導体装置の構造の場合と比較して配線間容量がより低減され、より高性能な半導体装置が実現される。
【００５４】
なお、以上の例示的一実施形態では、デュアルダマシンプロセスを用いてビア１０９ａ及び銅配線１０９ｂを形成する場合について説明したが、シングルダマシンプロセスを用いる場合であっても、上述した効果は同様に実現される。
【００５５】
また、以上の例示的一実施形態で記述した材料及び数値は好ましい例としてあげたものであり、本発明がこれらに限定されるものではないことは言うまでもない。
【産業上の利用可能性】
【００５６】
以上説明したように、本発明は、半導体装置における銅配線を形成する方法などにとって有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の例示的一実施形態における半導体装置の構造を示す断面図である。
【図２】（ａ）〜（ｄ）は、本発明の例示的一実施形態における半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の例示的一実施形態における半導体装置の製造方法を工程順に示す断面図であり、（ａ）においては対応する平面図も合わせて示している。
【図４】本発明の例示的一実施形態の変形例における半導体装置の構造を示す断面図である。
【符号の説明】
【００５８】
１００ 基板
１０１ 絶縁膜
１０１ａ 配線溝
１０２ バリアメタル膜
１０３ 銅配線
１０４ ライナー膜
１０５ 絶縁膜（非多孔質絶縁膜）
１０５ａ ビア孔
１０５ｂ 配線溝
１０６ メタルハードマスク
１０７ 絶縁膜（多孔質絶縁膜）
１０８ バリアメタル膜
１０８ａ 導電膜
１０９ａ ビア
１０９ｂ 銅配線
【技術分野】
【０００１】
本発明の開示する技術は、半導体装置及びその製造方法に関し、特に、多孔質絶縁膜に銅配線を形成する配線技術に関するものである。
【背景技術】
【０００２】
近年の半導体装置の高集積化に伴う配線寸法の減少により、配線間容量が増加し、その結果、配線のＲＣ遅延が問題となっている。これに対し、層間絶縁膜の低誘電率化が要求されている。低誘電率化された層間絶縁膜としては、絶縁膜中に空孔が形成された多孔質絶縁膜が有効とされている。しかしならが、多孔質絶縁膜は、空孔の存在によってドライエッチング時又はアッシング時のプラズマダメージを受けやすく、また、洗浄時において膜中に洗浄液が染み込み易い。その結果、多孔質絶縁膜の特性が低下することにより、半導体装置の電気的特性又は信頼性が低下するという問題があった。
【０００３】
上記問題に対しては、次のような方法が提案されている（例えば、特許文献１参照）。すなわち、シリコンウェハ上に空孔形成材料を含む非多孔質絶縁膜を堆積した後、該非多孔質絶縁膜上に形成したレジストパターンをマスクに用いたドライエッチングにより、非多孔質絶縁膜に配線溝及びビア孔を形成する。続いて、不要となったレジストパターンをアッシングにより除去した後、非多孔質絶縁膜表面の洗浄を行う。続いて、加熱処理により、非多孔質絶縁膜から空孔形成材料を除去して多孔質絶縁膜を形成する。その後、配線溝及びビア孔に、バリアメタル膜を介して銅配線及びビアを形成する。
【特許文献１】特開２００５−１４２４７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、本件発明者は、鋭意検討を重ねた結果、上記背景技術によると、配線直下の絶縁膜が多孔質絶縁膜で構成されてしまう。このため、多孔質絶縁膜と該多孔質絶縁膜の下層に形成されている絶縁膜との膜剥がれが生じてしまうという課題が発生することを見出した。
【０００５】
前記に鑑み、本発明は、銅配線を備えた半導体装置及びその製造方法において、高歩留り又は高信頼性を実現し得るものである。
【課題を解決するための手段】
【０００６】
前記に鑑み、本発明の例示的手段を以下に挙げる。
【０００７】
半導体装置は、本発明の例示基板上に形成された絶縁膜と、絶縁膜に設けた配線溝に形成された銅からなる配線とを備え、絶縁膜は、空孔率が低い低空孔率領域と、低空孔率領域よりも空孔率が高い高空孔率領域とを有しており、低空孔率領域は、配線溝の下部に形成されており、高空孔率領域は、配線溝の側壁の周辺部に形成されている。
【０００８】
半導体装置において、低空孔率領域の上面は、配線溝の底部に接していてもよい。
【０００９】
半導体装置において、低空孔率領域の上面は、配線溝の底部全体と実質的に接していてもよい。
【００１０】
半導体装置において、低空孔率領域の下面の幅は、低空孔率領域の上面の幅及び配線溝の底部の幅と実質的に等しくてもよい。
【００１１】
半導体装置において、低空孔率領域の下面の位置は、絶縁膜の下面の位置と一致していてもよい。
【００１２】
半導体装置において、低空孔率領域は、配線溝の側壁と高空孔率領域との間にさらに形成されていてもよい。
【００１３】
半導体装置において、絶縁膜における配線溝の底部に設けられたビア孔に形成され、配線と電気的に接続するビアをさらに備えており、低空孔率領域は、ビアの周縁部を覆っていてもよい。
【００１４】
半導体装置において、高空孔率領域の上面の位置は、絶縁膜の上面の位置と一致しており、高空孔率領域の下面の位置は、絶縁膜の下面の位置と一致していてもよい。
【００１５】
半導体装置において、低空孔率領域の空孔率が１０％未満であり、高空孔率領域の空孔率が１０％以上であってもよい。
【００１６】
半導体装置において、低空孔率領域の炭素濃度が２０％以上であり、高空孔率領域の炭素濃度が２０％未満であってもよい。
【００１７】
半導体装置において、低空孔率領域に存在する空孔の空孔径が０．８ｎｍ未満であり、高空孔率領域に存在する空孔の空孔径が０．８ｎｍ以上であって且つ３．０ｎｍ未満であってもよい。
【００１８】
半導体装置において、低空孔率領域の比誘電率が２．８以上であり、高空孔率領域の比誘電率が２．８未満であってもよい。
【００１９】
半導体装置において、低空孔率領域の弾性率が１０ＧＰａ以上であり、高空孔率領域の弾性率が１０ＧＰａ未満であってもよい。
【００２０】
半導体装置において、絶縁膜は、空孔形成材料を含んでいてもよい。
【００２１】
半導体装置において、空孔形成材料は、ポロジェンであってもよい。
【００２２】
半導体装置において、配線は、複数形成されており、隣り合う配線間には、高空孔率領域のみが形成されている場合であってもよい。
【００２３】
半導体装置の製造方法は、基板上に、空孔形成材料を含み、第１の領域及び第２の領域を有する絶縁膜を形成する工程（ａ）と、第１の領域に含まれる空孔形成材料を除去することにより、第１の領域を空孔率が高い高空孔率領域とすると共に、第２の領域を高空孔率領域よりも空孔率が低い低空孔率領域とする工程（ｂ）と、低空孔率領域中に、銅からなる配線を形成する工程（ｃ）とを備える。
【００２４】
半導体装置の製造方法において、工程（ｃ）の後に、低空孔率領域における配線の側壁の周辺に存在している部分に含まれる空孔形成材料を除去する工程（ｄ）をさらに備えてもよい。
【００２５】
半導体装置の製造方法において、工程（ｄ）は、電子線又は紫外線を照射することにより、空孔形成材料を除去する工程であってもよい。
【００２６】
半導体装置の製造方法において、工程（ｂ）は、第１の領域上を開口する開口部を有する一方で第２の領域上を覆うマスクを形成した後に、第１の領域に含まれる空孔形成材料を除去する工程であってもよい。
【００２７】
半導体装置の製造方法において、工程（ｂ）は、開口部に、電子線又は紫外線を照射することにより、第１の領域に含まれる空孔形成材料を除去する工程であってもよい。
【００２８】
半導体装置の製造方法において、マスクは、メタルハードマスクであってもよい。
【００２９】
半導体装置の製造方法において、空孔形成材料は、ポロジェンであってもよい。
【発明の効果】
【００３０】
本発明の上記例示的形態によると、銅配線を備えた半導体装置及びその製造方法において、空孔を有する絶縁膜中への銅の拡散による配線間ショート又は配線間耐圧の劣化を抑制して、高歩留り又は高信頼性を実現し得るものである。
【発明を実施するための最良の形態】
【００３１】
以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
【００３２】
図１は、本発明の例示的一実施形態における半導体装置の構造を示している。
【００３３】
図１に示すように、例えばシリコン基板などからなる基板１００の上に形成された例えば膜厚８０〜１５０ｎｍのＳｉＯＣ膜又はＳｉＯ２ 膜などからなる絶縁膜１０１には、配線溝１０１ａが形成されている。配線溝１０１ａの底部及び側壁には、例えば膜厚５〜１５ｎｍのＴｉＮ膜、ＴａＮ膜、又はＴａ／ＴａＮ膜などからなるバリアメタル膜１０２が形成されている。バリアメタル膜１０２の上には、配線溝１０１ａを埋め込む銅膜からなる銅配線１０３が形成されている。絶縁膜１０１、バリアメタル膜１０２及び銅配線１０３の上には、例えば膜厚３０〜６０ｎｍのＳｉＯＣ膜、ＳｉＣＮ膜、及びＳｉＣＯ膜のうちから選択される１種類からなる単層膜又は複数種類からなる積層膜などからなるライナー膜１０４が形成されている。
【００３４】
ライナー膜１０４の上には、例えば膜厚１５０〜２５０ｎｍのＳｉＯＣ膜などからなり、空孔形成材料として例えばポロジェンを含む絶縁膜１０５（非多孔質絶縁膜：低空孔率領域に相当する）と、例えば膜厚１５０〜２５０ｎｍのＳｉＯＣ膜などからなり、多数の空孔を有する絶縁膜１０７（多孔質絶縁膜：高空孔率領域に相当する）とを有している。ライナー膜１０４及び絶縁膜１０５には、底部に銅配線１０３の表面を露出するビア孔１０５ａが形成されていると共に、絶縁膜１０５には、該ビア孔１０５ａに連通する配線溝１０５ｂとが形成されている。ビア孔１０５ａ及び配線溝１０５ｂの各々の底部及び側壁の各々には、例えば膜厚５〜１５ｎｍのＴｉＮ膜、ＴａＮ膜、又はＴａ／ＴａＮ膜などからなるバリアメタル膜１０８が形成されている。ビア孔１０５ａでは、バリアメタル膜１０８の上にビア孔１０５ａを埋め込む銅膜からなるビア１０９ａが形成されており、配線溝１０５ｂでは、バリアメタル膜１０８の上に配線溝１０５ｂを埋め込む銅膜からなる銅配線１０９ｂが形成されている。
【００３５】
ここで、絶縁膜１０５（非多孔質絶縁膜）は、空孔率が１０％未満、炭素濃度が２０％以上、空孔径が０．８ｎｍ未満、比誘電率が２．８以上、及び、弾性率が１０ＧＰａ以上、のうちのいずれかを満たすものである。また、絶縁膜１０７（多孔質絶縁膜）は、空孔率が１０％以上、炭素濃度が２０％未満、空孔径が０．８ｎｍ以上であって且つ３．０ｎｍ未満、比誘電率が２．８未満、弾性率が１０ＧＰａ未満、のうちのいずれかを満たすものである。
【００３６】
図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、本発明の例示的一実施形態における半導体装置の製造方法を工程順に示している。
【００３７】
まず、図２（ａ）に示すように、例えばシリコン基板などからなる基板１００の上に、例えばプラズマＣＶＤ法を用いて、例えば膜厚８０〜１５０ｎｍのＳｉＯＣ膜、又はＳｉＯ２ 膜などからなる絶縁膜１０１を形成する。続いて、通常のフォトリソグラフィー法及びエッチング法を用いて、絶縁膜１０１に配線溝１０１ａを形成する。続いて、絶縁膜１０１の上と配線溝１０１ａの底部及び側壁とに、例えば膜厚５〜１５ｎｍのＴｉＮ膜、ＴａＮ膜、又はＴａ／ＴａＮ膜などの導電膜を成膜した後、シード層（図示せず）を堆積し、電解メッキ法により銅膜を堆積する。続いて、ＣＭＰ法を用いて、配線溝１０１ａの外部にはみ出している上記導電膜及び銅膜を研磨除去して表面を平坦化することにより、配線溝１０１ａの底部及び側壁とに、上記導電膜からなるバリアメタル膜１０２、並びにシード層及び銅膜からなる銅配線１０３を形成する。続いて、絶縁膜１０１、バリアメタル膜１０２及び銅配線１０３の上に、例えば膜厚３０〜６０ｎｍのＳｉＯＣ膜、ＳｉＣＮ膜、及びＳｉＣＯ膜のうちから選択される１種類からなる単層膜又は複数種類からなる積層膜などからなるライナー膜１０４を堆積する。
【００３８】
続いて、プラズマＣＶＤ法を用いて、ライナー膜１０４の上に、例えば膜厚２００〜３５０ｎｍのＳｉＯＣ膜などからなり、空孔形成材料として例えばポロジェンを含む絶縁膜１０５（非多孔質絶縁膜：低空孔率領域に相当する）を堆積する。ここで、絶縁膜１０５（非多孔質絶縁膜）は、上述のように、空孔率が１０％未満、炭素濃度が２０％以上、空孔径が０．８ｎｍ未満、比誘電率が２．８以上、及び、弾性率が１０ＧＰａ以上、のうちのいずれかを満たすものである。
【００３９】
次に、図２（ｂ）に示すように、絶縁膜１０５（非多孔質絶縁膜）上に例えば膜厚５〜２０ｎｍのＴｉＮ膜を堆積した後、通常のフォトリソグラフィー法及びエッチング法を用いて、後に形成されるビア孔１０５ａ及び配線溝１０５ｂ上の領域を覆うように、例えばＴｉＮ膜からなるメタルハードマスク１０６を形成する。
【００４０】
次に、図２（ｃ）に示すように、メタルハードマスク１０６をマスクとして電子線又は紫外線を照射することにより、絶縁膜１０５（非多孔質絶縁膜）におけるメタルハードマスク１０６に覆われていない部分に含まれるポロジェンを除去する。これにより、絶縁膜１０５（非多孔質絶縁膜）におけるメタルハードマスク１０６に覆われていない部分（メタルハードマスクの開口部分）、すなわち、絶縁膜１０５（非多孔質絶縁膜）における後に形成される配線溝間の領域となる部分を、上記ポロジェンが除去されて生じる多数の空孔を有する絶縁膜１０７（多孔質絶縁膜：高空孔率領域に相当する）とする。
【００４１】
次に、図２（ｄ）に示すように、ＣＭＰ法により、メタルハードマスク１０６を除去すると共に、絶縁膜１０５（非多孔質絶縁膜）及び絶縁膜１０７（多孔質絶縁膜）の膜厚を１５０〜２５０ｎｍとする。このとき、絶縁膜１０７（多孔質絶縁膜）によって挟まれた絶縁膜１０５（非多孔質絶縁膜）の幅（基板１００の主面に水平な方向における幅）は、７０〜１１０ｎｍである。また、絶縁膜１０５（非多孔質絶縁膜）によって挟まれた絶縁膜１０７（多孔質絶縁膜）の幅（基板１００の主面に水平な方向における幅）は、４０〜８０ｎｍである。さらに、絶縁膜１０７（多孔質絶縁膜）は、空孔率が１０％以上、炭素濃度が２０％未満、空孔径が０．８ｎｍ以上であって且つ３．０ｎｍ未満、比誘電率が２．８未満、弾性率が１０ＧＰａ未満、のうちのいずれかを満たすものである。
【００４２】
次に、図３（ａ）に示すように、通常のマスク材形成工程、リソグラフィー工程、及びドライエッチング工程を経ることにより、ライナー膜１０４及び絶縁膜１０５（非多孔質絶縁膜）に、底部に銅配線１０３の表面を露出するビア孔１０５ａを形成すると共に、絶縁膜１０５（非多孔質絶縁膜）に、ビア孔１０５ａに連通する配線溝１０５ｂを形成する。ここで、ビア孔１０ａ及び配線溝１０５を形成する手法としては、レジストマスクを用いたプロセス、絶縁膜からなるハードマスクを用いたプロセス、及びメタルからなるハードマスクを用いたプロセスのうちのいずれかのプロセスを用いることができる。また、このとき、配線溝１０５ｂの幅（同図の平面図部分における幅Ａに相当する）は、６０〜９０ｎｍである。また、絶縁膜１０５（非多孔質絶縁膜）における配線溝１０５ｂの側壁と絶縁膜１０７との間に存在する部分の幅（同図の平面図部分における幅Ｂに相当する）は、５〜１０ｎｍである。よって、上記空孔径（０．８ｎｍ以上であって且つ３．０ｎｍ未満）に対する幅Ｂの割合は、約１．５〜１２．５倍であることが好ましい。
【００４３】
次に、図３（ｂ）に示すように、絶縁膜１０５（非多孔質絶縁膜）及び絶縁膜１０７（多孔質絶縁膜）の上と、ビア孔１０５ａ並びに配線溝１０５ｂの底部及び側壁とに、例えば膜厚５〜１５ｎｍのＴａＮ膜及びＴａ膜の積層膜からなる導電膜１０８ａを成膜する。
【００４４】
次に、図３（ｃ）に示すように、シード層（図示せず）を堆積した後に、電解メッキ法により銅膜を成膜し、アニール処理を行う。続いて、ＣＭＰ法を用いて、配線溝１０１ａの外部にはみ出している導電膜１０８ａ及び銅膜を研磨除去して表面を平坦化することにより、ビア孔１０５ａ並びに配線溝１０５ｂの底部及び側壁に、上記導電膜１０８ａからなるバリアメタル膜１０８を形成する。同時に、ビア孔１０５ａを埋め込むように、バリアメタル膜１０８の上に銅膜からなるビア１０９ａを形成すると共に、配線溝１０５ｂを埋め込むように、バリアメタル膜１０８の上に銅膜からなる銅配線１０９ｂを形成する。
【００４５】
以上の本発明の例示的一実施形態における半導体装置の製造方法によると、上記図３（ａ）に示す工程にて形成されるビア孔１０５ａ及び配線溝１０５ｂは、多数の空孔を有する絶縁膜１０７（多孔質絶縁膜）に形成されたものではなく、絶縁膜１０５（非多孔質絶縁膜）に形成されたものであるため、ビア孔１０５ａの側壁並びに配線溝１０５ｂの底部及び側壁の表面には空孔が露出することがない。
【００４６】
この点、上記背景技術によると、多孔質絶縁膜に形成された配線溝の側壁及び底部並びにビア孔の側壁の表面には、空孔形成材料が除去されて生じる空孔が露出してしまう。このため、配線を構成する銅は、バリアメタル膜を介し、配線溝の表面に露出する上記空孔部分を通じて、多孔質絶縁膜中へ拡散しやすくなる。このことは、近年の微細化傾向又は配線間容量の抑制とのトレードオフからバリアメタル膜が薄膜化され、バリア性が十分ではない場合により顕著である。その上、配線溝及びビア孔にバリアメタル膜を形成する際、上記露出した空孔の影響により、バリアメタル膜のカバレッジ率が低下する。このため、配線溝の側壁及びビア孔の側壁の表面に露出する空孔部分では、バリアメタル膜が薄膜化して堆積されたり、バリアメタル膜が形成されない場合も出てくる。その結果、特に配線溝の側壁の表面に露出する空孔部分において、バリアメタル膜が有する銅に対するバリア性が低下して、多孔質絶縁膜中への銅の拡散が生じやすくなる。以上のように、上記背景技術によると、配線溝に露出する空孔部分を通じて、配線中の銅が多孔質絶縁膜へ拡散しやすい構成となっており、これにより、銅の拡散による配線間ショートが発生するため、半導体装置の歩留り又は信頼性が大きく低下するという問題があった。
【００４７】
これに対し、本発明の例示的一実施形態における半導体装置の製造方法によると、上記のように、ビア孔１０５ａの側壁並びに配線溝１０５ｂの底部及び側壁の表面には空孔が露出していない。これにより、配線溝１０５ｂの表面に露出する空孔部分を通じて絶縁膜１０５（非多孔質絶縁膜）及び絶縁膜１０７（多孔質絶縁膜）中へ銅が拡散しやすくなるという事態が防止される。さらに、バリアメタル膜１０８は、ビア孔１０５ａの底部及び側壁並びに配線溝１０５ｂの底部及び側壁の全体に、カバレッジ良く形成される。このため、配線溝１０５ｂの表面に露出する空孔部分においてバリアメタル膜１０８の薄膜化が防止される。その結果、絶縁膜１０５（非多孔質絶縁膜）及び絶縁膜１０７（多孔質絶縁膜）中への銅配線１０９ｂ及びビア１０９ａを構成する銅の拡散を抑制できる。以上により、配線間ショートの劣化及び配線間耐圧の劣化が防止されるため、半導体装置の歩留り及び信頼性が向上する。
【００４８】
また、配線溝１０５ｂの底部の全体には、膜強度に優れた絶縁膜１０５（非多孔質絶縁膜）が存在しているため、下層のライナー膜１０４との膜剥がれの発生を抑制できる。さらに、ビア孔１０５ａの周辺部にも、絶縁膜１０７（多孔質絶縁膜）ではなく絶縁膜１０５（非多孔質絶縁膜）が存在しているため、空孔中に包含された水分などがビアに付着して酸化するという事態を抑制できる。一方で、配線１０９ｂ間の大部分には、誘電率の低い絶縁膜１０７（多孔質絶縁膜）が存在しているため、寄生容量の増加を抑制できる。さらに、配線１０９ｂと絶縁膜１０７（多孔質絶縁膜）との間には、絶縁膜１０５（非多孔質絶縁膜）が存在している。このため、絶縁膜１０７（多孔質絶縁膜）に形成するような空孔部分を通じた銅の拡散という事態をより抑制できると共に、配線１０９ｂ間の距離が長い場合など配線１０９ｂの側壁の膜強度を高めておきたい場合に有効である。
【００４９】
−本発明の例示的一実施形態の変形例−
図４は、本発明の例示的一実施形態の変形例における半導体装置の構造及び製造方法を示している。
【００５０】
図４に示すように、本発明の例示的一実施形態の変形例における半導体装置の構造は、バリアメタル膜１０８における配線溝１０ｂの側壁に形成されている部分と絶縁膜１０７（多孔質絶縁膜）とが隣接して形成されている点で、上記図１に示した半導体装置の構造と異なっているがその他の構造は同様である。より具体的には、図４に示した半導体装置の構造では、図１の半導体装置の構造に示したバリアメタル膜１０８における配線溝１０ｂの側壁に形成されている部分と絶縁膜１０７（多孔質絶縁膜）との間に存在する絶縁膜１０５（非多孔質絶縁膜）の領域がなく、その代わりに、該領域が絶縁膜１０７（多孔質絶縁膜）の一部分となっている。加えて、該領域の膜厚分だけ、絶縁膜１０５におけるビア孔１５ａの側壁に形成されている部分の膜厚が、絶縁膜１０７（多孔質絶縁膜）に隣接する部分において薄くなるように形成されている。すなわち、図４に示した半導体装置の構造では、絶縁膜１０５（非多孔質絶縁膜）の上部から下部にわたって配線溝１０ｂの側壁の外側に存在している部分も、絶縁膜１０７（多孔質絶縁膜）を構成するように形成されている。
【００５１】
本発明の例示的一実施形態の変形例における半導体装置の製造方法では、上記図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）に示した工程を行った後に、電子線又は紫外線を用いて、絶縁膜１０５（非多孔質絶縁膜）の上部から下部にわたって配線溝１０５ｂの側壁よりも外側に存在している部分に含まれるポロジェンを除去することにより、該部分も絶縁膜１０７の一部とする。このようにして、図４に示した半導体装置の構造が形成される。ここで、電子線又は紫外線の照射により絶縁膜１０５から絶縁膜１０７へとなる部分は、配線溝１０ｂの側壁のバリアメタル膜１０８の上部から下部にわたって外側に存在している部分だけに限られず、ビア孔１０５ａ周辺の絶縁膜１０５（非多孔質絶縁膜）における配線溝１０ｂの側壁の内側に存在している部分についても絶縁膜１０７の一部となる場合があることは言うまでもない。よって、本発明の例示的一実施形態の変形例における半導体装置の構造及びその製造方法において、ビア孔１０５ａの側壁に残存する絶縁膜１０５（非多孔質絶縁膜）の幅（基板１００の主面に水平な方向の幅）は、０〜１０ｎｍの範囲にあることが好ましい。
【００５２】
以上の本発明の例示的一実施形態における半導体装置の構造及びその製造方法によると、上記図１〜図３（ｃ）を用いて説明した効果を同様に奏することができる。
【００５３】
さらに、隣り合う銅配線１０９ｂ間には、絶縁膜１０５（非多孔質絶縁膜）は形成されておらず、絶縁膜１０７（多孔質絶縁膜）のみが存在しているので、図１に示した半導体装置の構造の場合と比較して配線間容量がより低減され、より高性能な半導体装置が実現される。
【００５４】
なお、以上の例示的一実施形態では、デュアルダマシンプロセスを用いてビア１０９ａ及び銅配線１０９ｂを形成する場合について説明したが、シングルダマシンプロセスを用いる場合であっても、上述した効果は同様に実現される。
【００５５】
また、以上の例示的一実施形態で記述した材料及び数値は好ましい例としてあげたものであり、本発明がこれらに限定されるものではないことは言うまでもない。
【産業上の利用可能性】
【００５６】
以上説明したように、本発明は、半導体装置における銅配線を形成する方法などにとって有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の例示的一実施形態における半導体装置の構造を示す断面図である。
【図２】（ａ）〜（ｄ）は、本発明の例示的一実施形態における半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の例示的一実施形態における半導体装置の製造方法を工程順に示す断面図であり、（ａ）においては対応する平面図も合わせて示している。
【図４】本発明の例示的一実施形態の変形例における半導体装置の構造を示す断面図である。
【符号の説明】
【００５８】
１００ 基板
１０１ 絶縁膜
１０１ａ 配線溝
１０２ バリアメタル膜
１０３ 銅配線
１０４ ライナー膜
１０５ 絶縁膜（非多孔質絶縁膜）
１０５ａ ビア孔
１０５ｂ 配線溝
１０６ メタルハードマスク
１０７ 絶縁膜（多孔質絶縁膜）
１０８ バリアメタル膜
１０８ａ 導電膜
１０９ａ ビア
１０９ｂ 銅配線
【特許請求の範囲】
【請求項１】
基板上に形成された絶縁膜と、
前記絶縁膜に設けた配線溝に形成された銅からなる配線とを備え、
前記絶縁膜は、空孔率が低い低空孔率領域と、前記低空孔率領域よりも空孔率が高い高空孔率領域とを有しており、
前記低空孔率領域は、前記配線溝の下部に形成されており、
前記高空孔率領域は、前記配線溝の側壁の周辺部に形成されている、半導体装置。
【請求項２】
前記低空孔率領域の上面は、前記配線溝の底部に接している、請求項１に記載の半導体装置。
【請求項３】
前記低空孔率領域の上面は、前記配線溝の底部全体と実質的に接している、請求項１に記載の半導体装置。
【請求項４】
前記低空孔率領域の下面の幅は、前記低空孔率領域の上面の幅及び前記配線溝の底部の幅と実質的に等しい、請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記低空孔率領域の下面の位置は、前記絶縁膜の下面の位置と一致している、請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記低空孔率領域は、前記配線溝の側壁と前記高空孔率領域との間にさらに形成されている、請求項１〜５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記絶縁膜における前記配線溝の底部に設けられたビア孔に形成され、前記配線と電気的に接続するビアをさらに備えており、
前記低空孔率領域は、前記ビアの周縁部を覆っている、請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記高空孔率領域の上面の位置は、前記絶縁膜の上面の位置と一致しており、
前記高空孔率領域の下面の位置は、前記絶縁膜の下面の位置と一致している、請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記低空孔率領域の空孔率が１０％未満であり、
前記高空孔率領域の空孔率が１０％以上である、請求項１〜８のうちのいずれか１項に記載の半導体装置。
【請求項１０】
前記低空孔率領域の炭素濃度が２０％以上であり、
前記高空孔率領域の炭素濃度が２０％未満である、請求項１〜９のうちのいずれか１項に記載の半導体装置。
【請求項１１】
前記低空孔率領域に存在する空孔の空孔径が０．８ｎｍ未満であり、
前記高空孔率領域に存在する空孔の空孔径が０．８ｎｍ以上であって且つ３．０ｎｍ未満である、請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記低空孔率領域の比誘電率が２．８以上であり、
前記高空孔率領域の比誘電率が２．８未満である、請求項１〜１１のうちのいずれか１項に記載の半導体装置。
【請求項１３】
前記低空孔率領域の弾性率が１０ＧＰａ以上であり、
前記高空孔率領域の弾性率が１０ＧＰａ未満である、請求項１〜１２のうちのいずれか１項に記載の半導体装置。
【請求項１４】
前記絶縁膜は、空孔形成材料を含んでいる、請求項１〜１３のうちのいずれか１項に記載の半導体装置。
【請求項１５】
前記空孔形成材料は、ポロジェンである、請求項１４に記載の半導体装置。
【請求項１６】
前記配線は、複数形成されており、
隣り合う前記配線間には、前記高空孔率領域のみが形成されている、請求項１〜５に記載の半導体装置。
【請求項１７】
基板上に、空孔形成材料を含み、第１の領域及び第２の領域を有する絶縁膜を形成する工程（ａ）と、
前記第１の領域に含まれる前記空孔形成材料を除去することにより、前記第１の領域を空孔率が高い高空孔率領域とすると共に、前記第２の領域を前記高空孔率領域よりも空孔率が低い低空孔率領域とする工程（ｂ）と、
前記低空孔率領域中に、銅からなる配線を形成する工程（ｃ）とを備える、半導体装置の製造方法。
【請求項１８】
前記工程（ｃ）の後に、
前記低空孔率領域における前記配線の側壁の周辺に存在している部分に含まれる前記空孔形成材料を除去する工程（ｄ）をさらに備える、請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｄ）は、電子線又は紫外線を照射することにより、前記空孔形成材料を除去する工程である、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｂ）は、前記第１の領域上を開口する開口部を有する一方で前記第２の領域上を覆うマスクを形成した後に、前記第１の領域に含まれる前記空孔形成材料を除去する工程である、請求項１７〜１９のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記工程（ｂ）は、前記開口部に、電子線又は紫外線を照射することにより、前記第１の領域に含まれる前記空孔形成材料を除去する工程である、請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記マスクは、メタルハードマスクである、請求項２０又は２１に記載の半導体装置の製造方法。
【請求項２３】
前記空孔形成材料は、ポロジェンである、請求項１７〜２２のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
基板上に形成された絶縁膜と、
前記絶縁膜に設けた配線溝に形成された銅からなる配線とを備え、
前記絶縁膜は、空孔率が低い低空孔率領域と、前記低空孔率領域よりも空孔率が高い高空孔率領域とを有しており、
前記低空孔率領域は、前記配線溝の下部に形成されており、
前記高空孔率領域は、前記配線溝の側壁の周辺部に形成されている、半導体装置。
【請求項２】
前記低空孔率領域の上面は、前記配線溝の底部に接している、請求項１に記載の半導体装置。
【請求項３】
前記低空孔率領域の上面は、前記配線溝の底部全体と実質的に接している、請求項１に記載の半導体装置。
【請求項４】
前記低空孔率領域の下面の幅は、前記低空孔率領域の上面の幅及び前記配線溝の底部の幅と実質的に等しい、請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記低空孔率領域の下面の位置は、前記絶縁膜の下面の位置と一致している、請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記低空孔率領域は、前記配線溝の側壁と前記高空孔率領域との間にさらに形成されている、請求項１〜５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記絶縁膜における前記配線溝の底部に設けられたビア孔に形成され、前記配線と電気的に接続するビアをさらに備えており、
前記低空孔率領域は、前記ビアの周縁部を覆っている、請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記高空孔率領域の上面の位置は、前記絶縁膜の上面の位置と一致しており、
前記高空孔率領域の下面の位置は、前記絶縁膜の下面の位置と一致している、請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記低空孔率領域の空孔率が１０％未満であり、
前記高空孔率領域の空孔率が１０％以上である、請求項１〜８のうちのいずれか１項に記載の半導体装置。
【請求項１０】
前記低空孔率領域の炭素濃度が２０％以上であり、
前記高空孔率領域の炭素濃度が２０％未満である、請求項１〜９のうちのいずれか１項に記載の半導体装置。
【請求項１１】
前記低空孔率領域に存在する空孔の空孔径が０．８ｎｍ未満であり、
前記高空孔率領域に存在する空孔の空孔径が０．８ｎｍ以上であって且つ３．０ｎｍ未満である、請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記低空孔率領域の比誘電率が２．８以上であり、
前記高空孔率領域の比誘電率が２．８未満である、請求項１〜１１のうちのいずれか１項に記載の半導体装置。
【請求項１３】
前記低空孔率領域の弾性率が１０ＧＰａ以上であり、
前記高空孔率領域の弾性率が１０ＧＰａ未満である、請求項１〜１２のうちのいずれか１項に記載の半導体装置。
【請求項１４】
前記絶縁膜は、空孔形成材料を含んでいる、請求項１〜１３のうちのいずれか１項に記載の半導体装置。
【請求項１５】
前記空孔形成材料は、ポロジェンである、請求項１４に記載の半導体装置。
【請求項１６】
前記配線は、複数形成されており、
隣り合う前記配線間には、前記高空孔率領域のみが形成されている、請求項１〜５に記載の半導体装置。
【請求項１７】
基板上に、空孔形成材料を含み、第１の領域及び第２の領域を有する絶縁膜を形成する工程（ａ）と、
前記第１の領域に含まれる前記空孔形成材料を除去することにより、前記第１の領域を空孔率が高い高空孔率領域とすると共に、前記第２の領域を前記高空孔率領域よりも空孔率が低い低空孔率領域とする工程（ｂ）と、
前記低空孔率領域中に、銅からなる配線を形成する工程（ｃ）とを備える、半導体装置の製造方法。
【請求項１８】
前記工程（ｃ）の後に、
前記低空孔率領域における前記配線の側壁の周辺に存在している部分に含まれる前記空孔形成材料を除去する工程（ｄ）をさらに備える、請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｄ）は、電子線又は紫外線を照射することにより、前記空孔形成材料を除去する工程である、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｂ）は、前記第１の領域上を開口する開口部を有する一方で前記第２の領域上を覆うマスクを形成した後に、前記第１の領域に含まれる前記空孔形成材料を除去する工程である、請求項１７〜１９のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記工程（ｂ）は、前記開口部に、電子線又は紫外線を照射することにより、前記第１の領域に含まれる前記空孔形成材料を除去する工程である、請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記マスクは、メタルハードマスクである、請求項２０又は２１に記載の半導体装置の製造方法。
【請求項２３】
前記空孔形成材料は、ポロジェンである、請求項１７〜２２のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−１８２９４６（Ｐ２０１０−１８２９４６Ａ）
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願番号】特願２００９−２６３８４（Ｐ２００９−２６３８４）
【出願日】平成２１年２月６日（２００９．２．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願日】平成２１年２月６日（２００９．２．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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