【課題】製造工程時間の増加を抑制して、微細なラインアンドスペースパターンを形成可能な半導体装置の製造方法を提供する。
【解決手段】被加工材であるシリコン酸化膜２３上に、パターニングされた芯材３１ａとなるアンドープ多結晶シリコン膜３１を形成する工程と、アンドープ多結晶シリコン膜３１をスリミングして芯材３１ａとする工程と、芯材３１ａの側面及び上面、並びにシリコン酸化膜２３の上面を被うように、シリコン酸化膜２３と同じシリコン酸化膜にボロンが導入されたＢドープ多結晶シリコン膜３４を形成する工程と、芯材３１ａ及びシリコン酸化膜２３の上面のＢドープ多結晶シリコン膜３４を除去し、芯材３１ａの側面にＢドープ多結晶シリコン膜３４からなる側壁マスク膜３４ａを形成する工程と、芯材３１ａを除去する工程と、側壁マスク膜３４ａをマスクとしてシリコン酸化膜２３をエッチング加工する工程とを備える。 （もっと読む）

【課題】 シリコン基板上にポリイミドなどからなる保護膜が形成された半導体装置の製造中に、保護膜の上面層が変質しても、この変質による悪影響が生じないようにする。
【解決手段】 ポリイミドなどからなる保護膜５に開口部６を形成したとき、保護膜５の開口部６を介して露出された接続パッド２の上面にポリイミドなどからなる残渣が残存する場合がある。そこで、次に、この残渣を酸素プラズマアッシングにより除去する。この場合、保護膜５の上面側に凸凹構造の変質層Ａが形成される。次に、開口部４、６を介して露出された接続パッド２の上面に形成された自然酸化膜をアルゴンプラズマエッチングにより除去する。この場合、変質層Ａがさらに変質して網目構造の変質層Ｃが形成される。次に、チタンなどからなる第１の下地金属層７を成膜する。この場合、第１の下地金属層７は網目構造の変質層Ｃの上面に成膜されるため、その界面の密着力は高い。 （もっと読む）

【課題】従来技術ではデュアルダマシン構造Ｖｉａ工程のＬｏｗ−Ｋ膜エッチング後の孔底部のエッチングにおいて、ストッパ膜のエッチングが進行しない課題があった。
【解決手段】本発明はプラズマエッチングするデュアルダマシンプロセスにおいて、デュアルダマシンプロセスのＶｉａ加工方法は、Ｖｉａパターニングされた上層レジスト膜をマスクとして反射防止膜をエッチングする第１ステップと、上層レジスト膜及び反射防止膜をマスクとして下層レジスト膜をエッチングする第２ステップと、下層レジスト膜をマスクとして前記Ｌｏｗ−Ｋ膜をエッチングする第３ステップと、ストッパ膜のエッチング前にプラズマ処理を行う第４ステップと、ストッパ膜をエッチングする第５ステップとを有することである。 （もっと読む）

【課題】サイドウォールスペーサを利用してリソグラフィー解像限界未満のパターンと任意の寸法のパターンとが混在するパターンを形成する。
【解決手段】窒化シリコン層３上に形成されたポリシリコン層をパターニングすることによってメモリセルアレイ領域１ａにスリミングされたサイドウォールコア４を形成する。次に、サイドウォールコア４の少なくとも側面を覆う酸化シリコン層６、ポリシリコン層を順に成膜し、ポリシリコン層をエッチバックすることによって埋込ハードマスク７を形成する。その後、酸化シリコン層６をエッチングすることにより、サイドウォールコア４又は埋込ハードマスク７と重ならないメモリセルアレイ領域１ａ内の窒化シリコン層３と、目合わせモニタマーク８ｂと重なる周辺回路領域１ｂ内の窒化シリコン層３を露出させ、被エッチング部材としての窒化シリコン層３をパターニングする。 （もっと読む）

【課題】製造コストの増加および歩留まりを低下させることなく、配線抵抗を下げることのできる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１００上の絶縁膜１０４上にマスク材料膜１０６を形成した後、第１のトレンチ形成用開口と第２のトレンチ形成用開口とを有するマスクパターン１０９をマスク材料膜１０６に形成する工程と、マスク材料膜１０６上に、第１のトレンチ形成用開口を露出する第３のトレンチ形成用開口１１２を有し、且つ、第２のトレンチ形成用開口部を覆うレジストパターン１１３を形成する工程と、レジストパターン１１３及びマスクパターン１０９を用いて、絶縁膜１０４内に第１のトレンチ１１５を形成する工程と、レジストパターン１１３を除去した後、マスクパターン１０９を用いて、絶縁膜１０４内に第２のトレンチを形成する工程とを備えている。 （もっと読む）

【課題】 デュアルダマシン法による配線構造の製造において、接続プラグ用のホールを通じて下層配線の表面に凹部をエッチング形成するとき、上層配線用の溝の底部が過剰エッチングされないようにする。
【解決手段】 ＴａＮなどからなり、接続プラグに対応する開口を有する導電性膜パターン１１２をＳｉＯＣなどからなる層間絶縁膜１１１と１１３との間に設けた後、配線溝１１４、ホール１１５を形成する。次にＴａＮ、Ｔａなどからなる積層導電性膜１１６を堆積し、ホール１１５の底部の積層導電性膜１１６を除去し、さらに下層配線を構成するＣｕ膜１０９を掘り込むエッチングを行う。このとき、導電性膜パターン１１２があるために配線溝１１４の底部の下にある層間絶縁膜１１１のエッチングを防止できる。その後、配線溝１１４およびホール１１５内にＣｕなどの導電性膜１１７を埋め込む。 （もっと読む）

【課題】側壁転写によるマスクパターンの倒れ、マスクパターンの接触を抑制する。
【解決手段】シリコン基板１上に、第１のＴＥＯＳ酸化膜２、シリコン窒化膜３、第１のアモルファスシリコン膜４、第２のＴＥＯＳ酸化膜５を積層形成する。レジストによるパターニングでＴＥＯＳ酸化膜５を第１幅Ｄ１の中間パターン５ａに加工し、スリミング処理をして第２幅Ｄ２の芯材パターン５ｂを形成する。第２のアモルファスシリコン膜６を形成してスペーサ処理をすることで側壁膜６ａを形成し、芯材パターン５ｂを除去して孤立したマスクパターン６ｂを得る。下地に同じアモルファスシリコン膜４を用いるので、マスクパターン６ｂの倒れや接触の発生を抑制できる。 （もっと読む）

【課題】複数の段差を備えた微細な３次元構造パターンの形成に好適なパターン形成方法を提供することを目的とする。
【解決手段】本発明によれば、ハードマスク層は基板に対してエッチング選択比が高い材料であるため、形成する３次元構造パターンに対応するハードマスク層の段差は、所望する３次元構造パターンよりも、深さを小さくすることが出来る。また、ハードマスク層に段差を形成するにあたり、ハードマスク層を基板表面を覆うように残存させることにより、複数段のパターン形成において、基板の帯電（チャージアップ）を抑制することが出来る。 （もっと読む）

【課題】側壁転写技術を使用したパターニングの加工性の向上を図る。
【解決手段】ゲート電極ＭＧを形成するための被加工膜８上にＣＶＤ法でカーボン膜９ａを形成し、続いてＳＯＧ膜を形成する。カーボン膜９ａをリソグラフィ技術によるレジストパターンでハーフエッチするとともに、幅寸法をＷａから半分のＷｂにスリミングして芯材パターン部９ｂを形成する。全面にアモルファスシリコン膜１４を形成し、エッチバック処理でスペーサパターン１４ａを形成し、これをマスクとして芯材パターン部９ｂと共にカーボン膜９ａをエッチングしてマスクパターン９を形成する。レジストを芯材パターンとして用いないので高温で加工ができ、加工性が向上する。 （もっと読む）

【課題】３次元デバイスのような多層配線を有する半導体装置をより簡単な工程で作製する製造方法を提供する。
【解決手段】第１層１０と第２層２０とを、それぞれのＴＳＶ６が略一直線上になるように積層する半導体装置の製造方法で、基板の上面に入出力回路を構成するトランジスタ３を形成し、トランジスタ３を覆うように絶縁層４を形成し、絶縁層中にＴＳＶ６を形成する工程を含む第１層の製造工程と、基板２０を準備し、基板の上面に論理回路を構成するトランジスタ１３を形成し、トランジスタ１３を覆うように絶縁層４を形成し、絶縁層中にＴＳＶ６を形成する工程を含む第２層の製造工程と、第１層のＴＳＶ６と第２層のＴＳＶ６とが略一直線上になるように、第１層と第２層の、基板の反対側面を接続する接続工程と、第１層の基板１を除去する工程とを含む。 （もっと読む）

【課題】ビア等となる開口内への金属の埋設において、ボイドの発生を抑制することを課題とする。
【解決手段】基板上に形成された第２のｐ−ＳｉＣＯＨ膜２０４の直上に、ハードマスクとしてＴｉＮ膜２０５を形成する工程と、フォトリソグラフィーとエッチングにより、ＴｉＮ膜２０５および第２のｐ−ＳｉＣＯＨ膜２０４を貫く開口を形成する工程と、前記開口内を洗浄する工程と、前記洗浄工程の後、ＴｉＮ膜２０５を除去する工程と、ＴｉＮ膜２０５を除去後、第２のｐ−ＳｉＣＯＨ膜２０４の直上に、前記開口を埋める第２の金属膜２１４を形成する工程と、を有する半導体装置の製造方法を提供する。 （もっと読む）

【課題】 半導体装置の銅配線の信頼性をＴＤＤＢ寿命とＥＭ寿命との双方に関して向上させる。
【解決手段】 半導体装置の配線層３０は、配線溝が形成された絶縁膜３２、３５と、配線溝の内面に形成されたバリアメタル層４１と、バリアメタル層４１を介して配線溝内に形成された銅配線膜４３とを有する。バリアメタル層４１は、配線溝の内壁面側から順に形成された第１乃至第３のバリアメタル膜４１−１、２、３を有する。第２のバリアメタル膜４１−２は、第３のバリアメタル膜４１−３側の表面部分において、クラスタイオン照射によって形成された、その他の部分より高い密度の緻密層４１−２ａを有する。第３のバリアメタル膜４１−３は、例えばルテニウム等、銅配線膜４３との密着性に優れた材料を有する。 （もっと読む）

【課題】 層間絶縁膜内の水分などによるバリアメタルの腐食を防止し、銅配線の信頼性の低下及び抵抗値の上昇を抑制し得る半導体装置、及びその製造方法を提供する。
【解決手段】 メチル基を含有する層間絶縁膜３２内に配線溝３７を形成する。配線溝３７が形成された絶縁膜３２に紫外線又は電子線を照射した後に、メチル基を有するガスを用いて絶縁膜の露出面を疎水化する。配線溝３７の疎水化された内面に沿ってバリアメタル層４１を形成し、該バリアメタル層４１を介して配線溝３７を銅配線４３で充填する。一実施形態において、配線溝３７はメタルハードマスク４７を用いて絶縁膜３２をエッチングすることにより形成され、絶縁膜３２への紫外線又は電子線の照射は、メタルハードマスク４７を残存させた状態で行われる。 （もっと読む）

【課題】ダマシン配線形成時に、シード膜を配線用溝の側壁に確実に形成する。
【解決手段】下地絶縁膜１の上にプラズマシリコン窒化膜２、プラズマＴＥＯＳ酸化膜３を形成する。プラズマＴＥＯＳ酸化膜３は、高周波電源および低周波電源を用いる２周波励起プラズマＣＶＤ装置により、膜密度が上部に行くほど小さくなるように形成される。配線用溝をＲＩＥ法により形成した後、ウェットエッチングで膜密度が小さい部分を速くエッチングすることでテーパ形状の配線用溝３ａを形成する。スパッタでバリアメタル膜４を形成する際に配線用溝３ａの側壁にも確実に形成でき、銅膜５のメッキをボイドなしに形成できる。 （もっと読む）

【課題】信頼性の良好な半導体装置及びその製造方法を提供することにある。
【解決手段】一方の主面に於ける半導体素子領域２内に複数の機能素子が配設された半導体基板１と、半導体基板１の一方の主面上に配設され、複数の配線層３と複数の絶縁層４とを含む多層配線層２と、多層配線層２上に形成された第１の有機絶縁物層６と、第１の有機絶縁物層上に形成され、配線層に電気的に接続された他の配線層と、第１の有機絶縁物層６上に、他の配線層を覆うように形成された第２の有機絶縁物層１０とを具備し、半導体素子領域を囲む半導体基板領域に、多層配線層を貫く溝が半導体素子領域を囲繞して配設されており、溝内には、前記有機絶縁物層６、有機絶縁物層１０のいずれからも分離された有機絶縁物が配設されている。 （もっと読む）

【課題】放熱性に優れ、製造歩留まりの向上を図ることができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】
半導体装置は、基板１の上方に設けられた化合物半導体層２，３，４と、化合物半導体層２，３，４の上方に設けられた複数のソース電極７及び複数のドレイン電極９と、化合物半導体層２，３，４を貫通し、複数のソース電極７のそれぞれに接続される複数のビア配線２２と、化合物半導体層２，３，４を貫通し、複数のドレイン電極９のそれぞれに接続される複数のビア配線２３と、複数のビア配線２２に接続され、基板１に埋め込まれたソース共通配線１８と、複数のビア配線２３に接続され、基板１に埋め込まれたドレイン共通配線２０とを有する。 （もっと読む）

【課題】貫通電極の基板からの抜け落ちを防止する。
【解決手段】半導体装置は、基板８０と、基板８０に設けられた１又は複数のビアホール９１と、１又は複数のビアホール９１内にそれぞれ設けられた貫通電極ＴＳＶとをそれぞれ有する複数のコアチップと、貫通電極ＴＳＶを通じて各コアチップと電気的に接続するインターフェースチップとを備え、ビアホール９１は、両端部の径ｒ１，ｒ３に比べて中央部ｒ２の径が大きいボーイング形状部分９１ａを有する。 （もっと読む）

【課題】 半導体装置のビアホールにおける残渣物の残留を抑制することができ、かつ、半導体装置のデバイス特性不良、信頼性不良等を抑制することができる、半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、ＧａＮ系半導体層（１１）が設けられたＳｉＣ基板（１０）の第１主面の反対側の第２主面上にＣｕあるいはＣｕ合金からなり部分的に開口を有するエッチングマスク（５０）を形成する工程と、エッチングマスク（５０）を利用したドライエッチングを実施し、底部の厚さ方向にＧａＮ系半導体層（１１）が残存したビアホールを形成する第１エッチング工程と、第１エッチング工程の後にエッチングマスク（５０）を除去する除去工程と、除去工程の後に残存したＧａＮ系半導体層（１１）に対してドライエッチングを実施する第２エッチング工程と、を含む。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）