半導体装置の製造方法
【課題】製造工程時間の増加を抑制して、微細なラインアンドスペースパターンを形成可能な半導体装置の製造方法を提供する。
【解決手段】被加工材であるシリコン酸化膜２３上に、パターニングされた芯材３１ａとなるアンドープ多結晶シリコン膜３１を形成する工程と、アンドープ多結晶シリコン膜３１をスリミングして芯材３１ａとする工程と、芯材３１ａの側面及び上面、並びにシリコン酸化膜２３の上面を被うように、シリコン酸化膜２３と同じシリコン酸化膜にボロンが導入されたＢドープ多結晶シリコン膜３４を形成する工程と、芯材３１ａ及びシリコン酸化膜２３の上面のＢドープ多結晶シリコン膜３４を除去し、芯材３１ａの側面にＢドープ多結晶シリコン膜３４からなる側壁マスク膜３４ａを形成する工程と、芯材３１ａを除去する工程と、側壁マスク膜３４ａをマスクとしてシリコン酸化膜２３をエッチング加工する工程とを備える。
【解決手段】被加工材であるシリコン酸化膜２３上に、パターニングされた芯材３１ａとなるアンドープ多結晶シリコン膜３１を形成する工程と、アンドープ多結晶シリコン膜３１をスリミングして芯材３１ａとする工程と、芯材３１ａの側面及び上面、並びにシリコン酸化膜２３の上面を被うように、シリコン酸化膜２３と同じシリコン酸化膜にボロンが導入されたＢドープ多結晶シリコン膜３４を形成する工程と、芯材３１ａ及びシリコン酸化膜２３の上面のＢドープ多結晶シリコン膜３４を除去し、芯材３１ａの側面にＢドープ多結晶シリコン膜３４からなる側壁マスク膜３４ａを形成する工程と、芯材３１ａを除去する工程と、側壁マスク膜３４ａをマスクとしてシリコン酸化膜２３をエッチング加工する工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴い、リソグラフィの解像限界（限界露光線幅）未満の寸法を有するパターンを形成する方法が求められている。その１つの方法として、ダミーパターン（芯材）の側面に側壁パターン（側壁マスク）を形成し、その側壁マスクをマスクとして被加工膜のエッチングを行う方法が知られている。
【０００３】
この方法によれば、側壁マスクの形成後に、ウェット処理により側壁マスク間の芯材を除去し、側壁マスクにより構成される微細なマスクを形成する。しかし、側壁マスクや芯材中に発生する応力等により、側壁マスクが傾いてマスクパターンの精度が劣化するおそれがある。
【０００４】
そこで、芯材の上面および側面を覆うようにアモルファス材料からなる被覆膜を形成し、被覆膜を芯材の側面に位置する部分を残して除去し、芯材の側壁に側壁マスクを形成し、側壁マスクを結晶化させた後、芯材を除去する半導体装置の製造方法が開示されている（例えば、特許文献１参照。）。側壁マスクを結晶化することにより、圧縮応力を内包する側壁マスクを形成することになり、側壁マスクの傾斜変形を抑え、微細なラインアンドスペースパターンを含むパターンを精度良く形成可能とする。
【０００５】
しかし、開示された半導体装置の製造方法は、アモルファス材料を結晶化する高温における改質の工程が必要であり、製造工程が長くなるという問題を有している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２７８０３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、製造工程時間の増加を抑制して、微細なラインアンドスペースパターンを形成可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置の製造方法は、被加工材上に、芯材となる第１の膜を選択的に形成する工程と、前記芯材の側面及び上面、並びに前記被加工材の上面を被うように、前記第１の膜と同じ材料の膜に異なる量の不純物が導入された第２の膜を形成する工程と、前記芯材及び前記被加工材の上面の前記第２の膜を除去し、前記芯材の側面に前記第２の膜からなる側壁マスク膜を形成する工程と、前記芯材を選択的に除去する工程と、前記芯材を選択的に除去した後、前記側壁マスク膜をマスクとして前記被加工材をエッチング加工する工程とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、製造工程時間の増加を抑制して、微細なラインアンドスペースパターンを形成可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置の構造を模式的に示す図で、図１（ａ）はメモリセル領域の平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿ったメモリセル領域の断面図。
【図２】本発明第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図３】本発明第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図４】本発明第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図５】本発明第１の実施形態の変形例に係る半導体装置の製造工程を模式的に示す断面図。
【図６】本発明第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図７】本発明第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図８】本発明第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【００１２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１乃至図４を参照しながら説明する。
【００１３】
図１に示すように、半導体装置１は、ＮＡＮＤ型フラッシュメモリ装置の例である。図１（ａ）に示すように、半導体装置１は、周知のように、メモリセルトランジスタ４が、所定間隔でマトリクス状に配置されるメモリセル領域を有している。
【００１４】
メモリセル領域において、図１（ａ）の紙面左右方向に伸びた素子領域６が紙面上下方向に帯状に並列している。所定の幅の素子領域６は、所定の幅の素子分離領域７で分離されている。この素子領域６上方（紙面垂直上方）には、ビット線（図示略）が紙面左右方向に配設され、また紙面上下方向に伸びたワード線８が並列して配設されている。メモリセルトランジスタ４のゲート電極（後述のゲート電極１２）は、素子領域６とワード線８の交差部にそれぞれ配置されている。
【００１５】
図１（ａ）、（ｂ）に示すように、メモリセルトランジスタ４は紙面左右方向に直列接続されている。素子領域６と選択ゲート線９の交差部で、直列接続されたメモリセルトランジスタ４の端部には選択ゲートトランジスタ５のゲート電極（図示略）が配置される。直列接続されたメモリセルトランジスタ４及び選択ゲートトランジスタ５は、隣接するもの同士が半導体基板１０中に形成されたソース・ドレイン拡散領域（図示略）を共有する。
【００１６】
図１（ｂ）に示すように、半導体装置１は、半導体基板１０の素子領域７の表面に、トンネル絶縁膜（またはゲート絶縁膜）としてのシリコン酸化膜１１を介して、ゲート電極１２が形成されている。ゲート電極１２は、シリコン酸化膜１１側から順に、浮遊ゲート電極膜としての多結晶シリコン膜１３、電極間絶縁膜としてのＯＮＯ（Oxide-Nitride-Oxide）膜１４、制御ゲート電極膜としての多結晶シリコン膜１５、多結晶シリコンをシリサイド化して形成した、例えば、コバルト（Ｃｏ）シリサイドからなるシリサイド膜１６が積層されている。
【００１７】
ゲート電極１２の側面及びゲート電極１２間のシリコン酸化膜１１の上には側壁絶縁膜１７が配設され、側壁絶縁膜１７の間に層間絶縁膜１８が配設され、ゲート電極１２及び層間絶縁膜１８の上には、シリコン窒化膜からなるバリア膜１９が配設されている。図１（ｂ）に示される側壁絶縁膜１７、層間絶縁膜１８、及びバリア膜１９は、図１（ａ）では省略されている。
【００１８】
次に、半導体装置１のゲート電極１２の製造工程の内、ラインアンドスペースパターンとしてのゲート電極１２の製造方法について説明する。ゲート電極１２は、露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターンで構成される。
【００１９】
図２に示すように、シリコンからなる半導体基板１０に、熱酸化法によりシリコン酸化膜１１を形成する。シリコン酸化膜１１の上に、ＬＰＣＶＤ（Low pressure Chemical Vapor Deposition）法にて、リン（Ｐ）をドープした多結晶シリコン膜１３を形成し、多結晶シリコン膜１３の上に、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ膜１４を形成し、ＯＮＯ膜１４の上に、リンをドープした多結晶シリコン膜１５を形成する。多結晶シリコン膜１５の上に、シリコン窒化膜２１を形成し、シリコン窒化膜２１の上に、露光技術の解像度の限界よりも微細なピッチを有するように加工される被加工膜としてのシリコン酸化膜２３を堆積する。
【００２０】
図３（ａ）に示すように、ＬＰＣＶＤ法にて、シリコン酸化膜２３の上に、第１の膜である不純物をドープしない（以下、アンドープとも言う）多結晶シリコン膜３１を形成する。アンドープ多結晶シリコン膜３１は後述の芯材３１ａとなる。多結晶シリコン膜３１の上に、シリコン窒化膜３２を形成する。
【００２１】
図３（ｂ）に示すように、シリコン窒化膜３２の上に、パターニングされたフォトレジスト膜３３を形成する。フォトレジスト膜３３は、リソグラフィ技術を用いて、露光技術の解像限界またはそれに近い幅と間隔を有する所定のピッチで、パターニングされる。なお、シリコン窒化膜３２とフォトレジスト膜３３との間に、反射防止膜が形成されてもよい。
【００２２】
図３（ｃ）に示すように、フォトレジスト膜３３をマスクとして、ＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜３２をエッチングする。次に、フォトレジスト膜３３を除去した後、パターニングされたシリコン窒化膜３２をマスクとして、多結晶シリコン膜３１をエッチングする。エッチングされた多結晶シリコン膜３１は、幅と隣接する最近接面の間隔がほぼ同じである。
【００２３】
図３（ｄ）に示すように、シリコン窒化膜３２を薬液にて除去した後、多結晶シリコン膜３１はスリミングされる。多結晶シリコン膜３１のスリミングは、ウェットエッチング、ドライエッチング、またはウェットエッチングとドライエッチングの組み合わせにより行われる。例えば、多結晶シリコン膜３１の幅はスリミング前の半分、間隔は１．５倍となる。スリミング後の多結晶シリコン膜３１は、幅の３倍の間隔を置いてシリコン酸化膜２３上に選択的に林立する芯材３１ａとなる。なお、ここではシリコン窒化膜３２をマスクとして、多結晶シリコン膜３１をエッチングした後、スリミングにより解像限界未満のパターンとしたが、スリミングは、シリコン窒化膜３２またはフォトレジスト膜３３に対して行ってもよく、この場合は解像限界未満の幅で形成されたシリコン窒化膜３２のパターンを多結晶シリコン膜３１に寸法変換なく転写すればよい。
【００２４】
図４（ａ）に示すように、ＬＰＣＶＤ法にて、芯材３１ａの上面及び側面、並びにシリコン酸化膜２３の上面をコンフォーマルに被うように、ボロン（Ｂ）をドープした多結晶シリコン膜３４を形成する。多結晶シリコン膜３４の膜厚は、この後のエッチング工程で多少失われることを予測して、芯材３１ａの幅より少し大きく形成される。
【００２５】
図４（ｂ）に示すように、ＲＩＥ法により、芯材３１ａの側面に位置する多結晶シリコン膜３４を残し、他の多結晶シリコン膜３４を除去して、側壁マスク膜３４ａを形成する。
【００２６】
図４（ｃ）に示すように、コリンを含む薬液を用いて、芯材３１ａを選択的に除去することにより、シリコン酸化膜２３の上に、側壁マスク膜３４ａを残置させる。コリンを含む薬液は、ボロンをドープした多結晶シリコン膜（３４）に対して、アンドープの多結晶シリコン膜（３１）を選択的にエッチングすることが可能である。なお、コリンを含む薬液は、ボロンをドープした多結晶シリコン膜（３４）に対して、リンをドープした多結晶シリコン膜を選択的にエッチングすることが可能なので、アンドープの多結晶シリコン膜３１をリンをドープした多結晶シリコン膜で置き換えることは可能である。
【００２７】
図４（ｄ）に示すように、ウェットエッチングまたはドライエッチングにより、側壁マスク膜３４ａをマスクとして、被加工膜であるシリコン酸化膜２３をエッチングする。その結果、加工されたシリコン酸化膜２３を得る。この後、加工されたシリコン酸化膜２３をマスクとして、下地のシリコン窒化膜２１の加工、更に半導体装置１のゲート電極１２の一部をなす積層膜の加工を、周知の方法によって行うことが可能である。
【００２８】
上述したように、芯材３１ａがアンドープの多結晶シリコン膜３１で形成され、側壁マスク膜３４ａがボロンをドープした多結晶シリコン膜３４で形成され、コリンを含む薬液のエッチング選択比を利用して、所望のパターンを側壁マスク膜３４ａに形成することが可能である。側壁マスク膜３４ａのパターンは、リソグラフィ技術により形成された多結晶シリコン膜３１のパターンに比較して、より微細である。
【００２９】
芯材３１ａ及び側壁マスク膜３４ａは、不純物のドープ量に差がある他は、同じ多結晶シリコンを材料としている。従って、芯材３１ａ及び側壁マスク膜３４ａは、物理的な性質がよく似ており、互いに接触して形成されても、境界に発生する応力は抑制されたものとなる。つまり、側壁マスク膜３４ａの間の芯材３１ａを除去しても、側壁マスク膜３４ａが応力によって傾くということは抑制される。その結果、側壁マスク膜３４ａが半導体基板１０の表面に対して、ほぼ垂直に形成できるので、下地にあるゲート電極１２は、幅及び間隔共に、片寄ることなく加工されて、特性の安定した半導体装置１となる。
【００３０】
また、特許文献１等にあるように、応力を低減するために、アモルファス材料を結晶化する高温での改質の工程を経る必要がないので、半導体装置１の製造において改質のための工程は不要となる。
【００３１】
本発明の第１の実施形態の変形例に係る半導体装置の製造方法について、図５を参照しながら説明する。第１の実施形態とは、芯材に表面が窒化されたアンドープの多結晶シリコン膜を用いている点が異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００３２】
図５に示すように、第１の実施形態の図３（ｄ）に示す芯材３１aと比較すると、本変形例の芯材３５は、アンドープの多結晶シリコン膜３６の表面にシリコン窒化膜３７が形成されている。
【００３３】
製造方法を第１の実施形態と比較しながら説明する。図３（ｄ）に示す芯材３１aの形成まで、第１の実施形態と同様に進める。この後、芯材３１aの表面を、例えば、プラズマ窒化させ、膜厚０．５〜３ｎｍ程度のシリコン窒化膜３７を形成する。芯材３１aと同じ材質のアンドープの多結晶シリコン膜３６を中心に、表面がシリコン窒化膜３７からなる芯材３５となる。シリコン窒化膜３７は、この後形成するボロンをドープした多結晶シリコン膜３４のボロンの拡散を抑える拡散防止膜である。ボロンの拡散を抑える上で、シリコン窒化膜３７の膜厚は、０．５ｎｍ以上であればよい。なお、このとき、シリコン酸化膜２３の露出面も同様に窒化され、シリコン酸窒化膜（図示略）となる。
【００３４】
この後、第１の実施形態の図４（ａ）〜図４（ｄ）に示す製造工程と同様に、製造工程を進めることが可能である。ただし、図４（ｃ）に示すコリンを含む薬液処理の前に、芯材３５の上面のシリコン窒化膜３７を除去する工程を入れ、更に芯材３５の多結晶シリコン膜３６を除去した後、シリコン窒化膜３７を除去する工程を入れる。その結果、シリコン酸化膜２３の上に、第１の実施形態と同様の側壁マスク膜３４ａを形成することが可能である。
【００３５】
本変形例の半導体装置の製造工程では、芯材３５と側壁マスク膜３４ａとの間で不純物（Ｂ）の拡散が抑制され、コリンを含む薬液は、より確実にエッチング選択比を発揮可能である。つまり、側壁マスク膜３４ａのパターンは、ボロン拡散による境界部の曖昧さが排除され、寸法ばらつきを抑制することが可能である。シリコン窒化膜３７の膜厚は、３ｎｍ以下程度に薄く形成されるので、芯材３５と側壁マスク膜３４ａとに共通な多結晶シリコンの物理的な性質の類似性に支配されて、境界に発生する応力は抑制されたものとなる。高温での改質の工程ほどの工程時間の増加を行うことなく、本変形例の半導体装置は、第１の実施形態が有する効果を同様に有している。
【００３６】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について、図６乃至図８を参照しながら説明する。第１の実施形態とは、芯材と側壁マスク膜が不純物量の異なるシリコン酸化膜である点が異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００３７】
図６に示すように、芯材と側壁マスク膜にシリコン酸化膜を使用するために、第１の実施形態とは異なり、露光技術の解像度の限界よりも微細なピッチを有するように加工される被加工膜としてのシリコン酸化膜２３の上に、シリコン窒化膜２５が追加して成膜されている。
【００３８】
図７（ａ）に示すように、ＣＶＤ法にて、シリコン窒化膜２５の上に、第１の膜であるＴＥＯＳ（Tetraethoxysilane）系のアンドープのシリコン酸化膜４１を形成する。
【００３９】
図7（ｂ）に示すように、シリコン酸化膜４１の上に、パターニングされたフォトレジスト膜４２を形成する。フォトレジスト膜４２は、リソグラフィ技術を用いて、露光技術の解像限界またはそれに近い幅と間隔を有する所定のピッチで、パターニングされる。なお、シリコン酸化膜４１とフォトレジスト膜４２との間に、反射防止膜が形成されてもよい。
【００４０】
図７（ｃ）に示すように、フォトレジスト膜４２をマスクとして、ＲＩＥ（Reactive Ion Etching）法により、シリコン酸化膜４１がエッチングされ、この後フォトレジスト膜４２は除去される。シリコン酸化膜４１は、幅と隣接する最近接面の間隔がほぼ同じである。
【００４１】
図７（ｄ）に示すように、シリコン酸化膜４１はスリミングされる。シリコン酸化膜４１のスリミングは、ウェットエッチング、ドライエッチング、またはウェットエッチングとドライエッチングの組み合わせにより行われる。例えば、シリコン酸化膜４１の幅はスリミング前の半分、間隔は１．５倍となる。スリミング後のシリコン酸化膜４１は、幅の３倍の間隔を置いてシリコン窒化膜２５上に選択的に林立する芯材４１ａを形成することになる。なお、第１の実施形態と同様に、スリミングはフォトレジスト膜４２に対して行われてもよい。
【００４２】
図８（ａ）に示すように、ＬＰＣＶＤ法にて、芯材４１ａの上面及び側面、並びにシリコン窒化膜２５の上面をコンフォーマルに被うように、ボロン（Ｂ）をドープしたシリコン酸化膜（ＢＳＧ、Borosilicate Glass）４３を形成する。Ｂドープシリコン酸化膜４３の膜厚は、この後のエッチング工程で多少失われることを予測して、芯材４１ａの幅より少し厚く形成される。
【００４３】
図８（ｂ）に示すように、ＲＩＥ法により、芯材４１ａの側面に位置するＢドープシリコン酸化膜４３を残して、他のＢドープシリコン酸化膜４３を除去して、側壁マスク膜４３ａを形成する。
【００４４】
図８（ｃ）に示すように、フッ酸（ＨＦ）を薬液としたフッ酸蒸気（ＶＰＣ（Vapor Phase Cleaning）法）を用いて、芯材４１ａを選択的に除去することにより、シリコン窒化膜２５の上に、側壁マスク膜４３ａを残置させる。フッ酸蒸気は、ボロンをドープしたシリコン酸化膜（４３）に対して、アンドープのシリコン酸化膜（４１）を選択的にエッチングすることが可能である。なお、フッ酸蒸気は、リンをドープしたシリコン酸化膜に対して、アンドープのシリコン酸化膜（４１）を選択的にエッチングすることが可能なので、Ｂドープシリコン酸化膜４３をリンをドープしたシリコン酸化膜（ＰＳＧ）で置き換えることは可能である。同様に、Ｂドープシリコン酸化膜４３をボロン及びリンをドープしたシリコン酸化膜（ＢＰＳＧ）で置き換えることは可能である。
【００４５】
図８（ｄ）に示すように、ドライエッチングにより、側壁マスク膜４３ａをマスクとして、シリコン窒化膜２５をエッチングする。次に、シリコン窒化膜２５をマスクとして、シリコン酸化膜２３をエッチングする。その結果、図４（ｄ）に示す第１の実施形態と同様に、加工されたシリコン酸化膜２３を得る。この後、加工されたシリコン酸化膜２３をマスクとして、下地のシリコン窒化膜２１の加工、更にゲート電極１２の一部をなす積層膜の加工を、周知の方法によって行うことが可能である。
【００４６】
上述したように、芯材４１ａがアンドープのシリコン酸化膜４１で形成され、側壁マスク膜４３ａがボロンをドープしたシリコン酸化膜４３で形成され、ＶＰＣ法のエッチング選択比を利用して、所望のパターンを側壁マスク膜４３ａに形成することが可能である。側壁マスク膜４３ａのパターンは、リソグラフィ技術により形成されたアンドープシリコン酸化膜４１のパターンに比較して、より微細である。
【００４７】
芯材４１ａ及び側壁マスク膜４３ａは、不純物のドープ量に差がある他は、同じシリコン酸化膜を材料としている。従って、芯材４１ａ及び側壁マスク膜４３ａは、物理的な性質がよく似ており、互いに接触して形成されても、境界に発生する応力は抑制されたものとなる。つまり、側壁マスク膜４３ａの間の芯材４１ａを除去しても、側壁マスク膜４３ａが応力によって傾くということは抑制される。その結果、第２の実施形態の半導体装置は、第１の実施形態の半導体装置１が有する効果を同様に有している。
【００４８】
また、第１の実施形態の変形例と同様に、第２の実施形態においても、芯材の表面が窒化され、表面にシリコン酸窒化膜またはシリコン窒化膜を有するアンドープのシリコン酸化膜を芯材として使用することは可能である。
【００４９】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００５０】
例えば、実施形態では、被加工膜がメモリセル部のゲート電極を形成するマスク膜である場合の例を示したが、被加工膜が素子分離領域を形成するためのマスク膜である場合でもよいし、その他の微細化が必要な被加工膜であることは可能である。また、半導体装置は、ＮＡＮＤ型フラッシュメモリ装置の例を示したが、他の種類のメモリ装置でもよいし、ロジックＬＳＩ装置でもよいし、また、メモリとロジックとが混載された半導体装置でもよい。
【００５１】
以下の付記に記載されているような構成が考えられる。
（付記１） 被加工材上に、芯材となる第１の膜を選択的に形成する工程と、前記芯材の側面及び上面、並びに前記被加工材の上面を被うように、前記第１の膜と同じ材料の膜に異なる量の不純物が導入された第２の膜を形成する工程と、前記芯材及び前記被加工材の上面の前記第２の膜を除去し、前記芯材の側面に前記第２の膜からなる側壁マスク膜を形成する工程と、前記芯材を選択的に除去する工程と、前記芯材を選択的に除去した後、前記側壁マスク膜をマスクとして前記被加工材をエッチング加工する工程とを備える半導体装置の製造方法。
【００５２】
（付記２） 前記第１の膜は多結晶シリコン膜、前記不純物はボロンである付記１に記載の半導体装置の製造方法。
【００５３】
（付記３） 前記第１の膜はシリコン酸化膜、前記不純物はボロンまたはリンである付記１に記載の半導体装置の製造方法。
【００５４】
（付記４） 前記不純物の導入は、前記第１または第２の膜がＣＶＤにより堆積されるときに行われる付記１に記載の半導体装置の製造方法。
【符号の説明】
【００５５】
１ 半導体装置
４ メモリセルトランジスタ
５ 選択ゲートトランジスタ
６ 素子領域
７ 素子分離領域
８ ワード線
９ 選択ゲート線
１０ 半導体基板
１１、２３ シリコン酸化膜
１２ ゲート電極
１３、１５ 多結晶シリコン膜
１４ ＯＮＯ膜
１６ シリサイド膜
１７ 側壁絶縁膜
１８ 層間絶縁膜
１９ バリア膜
２１、２５、３２、３７ シリコン窒化膜
３１、３６ アンドープ多結晶シリコン膜
３１ａ、３５、４１ａ 芯材
３３、４２ レジスト
３４ Ｂドープ多結晶シリコン膜
３４ａ、４３ａ 側壁マスク膜
４１ アンドープシリコン酸化膜
４３ Ｂドープシリコン酸化膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴い、リソグラフィの解像限界（限界露光線幅）未満の寸法を有するパターンを形成する方法が求められている。その１つの方法として、ダミーパターン（芯材）の側面に側壁パターン（側壁マスク）を形成し、その側壁マスクをマスクとして被加工膜のエッチングを行う方法が知られている。
【０００３】
この方法によれば、側壁マスクの形成後に、ウェット処理により側壁マスク間の芯材を除去し、側壁マスクにより構成される微細なマスクを形成する。しかし、側壁マスクや芯材中に発生する応力等により、側壁マスクが傾いてマスクパターンの精度が劣化するおそれがある。
【０００４】
そこで、芯材の上面および側面を覆うようにアモルファス材料からなる被覆膜を形成し、被覆膜を芯材の側面に位置する部分を残して除去し、芯材の側壁に側壁マスクを形成し、側壁マスクを結晶化させた後、芯材を除去する半導体装置の製造方法が開示されている（例えば、特許文献１参照。）。側壁マスクを結晶化することにより、圧縮応力を内包する側壁マスクを形成することになり、側壁マスクの傾斜変形を抑え、微細なラインアンドスペースパターンを含むパターンを精度良く形成可能とする。
【０００５】
しかし、開示された半導体装置の製造方法は、アモルファス材料を結晶化する高温における改質の工程が必要であり、製造工程が長くなるという問題を有している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２７８０３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、製造工程時間の増加を抑制して、微細なラインアンドスペースパターンを形成可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置の製造方法は、被加工材上に、芯材となる第１の膜を選択的に形成する工程と、前記芯材の側面及び上面、並びに前記被加工材の上面を被うように、前記第１の膜と同じ材料の膜に異なる量の不純物が導入された第２の膜を形成する工程と、前記芯材及び前記被加工材の上面の前記第２の膜を除去し、前記芯材の側面に前記第２の膜からなる側壁マスク膜を形成する工程と、前記芯材を選択的に除去する工程と、前記芯材を選択的に除去した後、前記側壁マスク膜をマスクとして前記被加工材をエッチング加工する工程とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、製造工程時間の増加を抑制して、微細なラインアンドスペースパターンを形成可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置の構造を模式的に示す図で、図１（ａ）はメモリセル領域の平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿ったメモリセル領域の断面図。
【図２】本発明第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図３】本発明第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図４】本発明第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図５】本発明第１の実施形態の変形例に係る半導体装置の製造工程を模式的に示す断面図。
【図６】本発明第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図７】本発明第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図８】本発明第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【００１２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１乃至図４を参照しながら説明する。
【００１３】
図１に示すように、半導体装置１は、ＮＡＮＤ型フラッシュメモリ装置の例である。図１（ａ）に示すように、半導体装置１は、周知のように、メモリセルトランジスタ４が、所定間隔でマトリクス状に配置されるメモリセル領域を有している。
【００１４】
メモリセル領域において、図１（ａ）の紙面左右方向に伸びた素子領域６が紙面上下方向に帯状に並列している。所定の幅の素子領域６は、所定の幅の素子分離領域７で分離されている。この素子領域６上方（紙面垂直上方）には、ビット線（図示略）が紙面左右方向に配設され、また紙面上下方向に伸びたワード線８が並列して配設されている。メモリセルトランジスタ４のゲート電極（後述のゲート電極１２）は、素子領域６とワード線８の交差部にそれぞれ配置されている。
【００１５】
図１（ａ）、（ｂ）に示すように、メモリセルトランジスタ４は紙面左右方向に直列接続されている。素子領域６と選択ゲート線９の交差部で、直列接続されたメモリセルトランジスタ４の端部には選択ゲートトランジスタ５のゲート電極（図示略）が配置される。直列接続されたメモリセルトランジスタ４及び選択ゲートトランジスタ５は、隣接するもの同士が半導体基板１０中に形成されたソース・ドレイン拡散領域（図示略）を共有する。
【００１６】
図１（ｂ）に示すように、半導体装置１は、半導体基板１０の素子領域７の表面に、トンネル絶縁膜（またはゲート絶縁膜）としてのシリコン酸化膜１１を介して、ゲート電極１２が形成されている。ゲート電極１２は、シリコン酸化膜１１側から順に、浮遊ゲート電極膜としての多結晶シリコン膜１３、電極間絶縁膜としてのＯＮＯ（Oxide-Nitride-Oxide）膜１４、制御ゲート電極膜としての多結晶シリコン膜１５、多結晶シリコンをシリサイド化して形成した、例えば、コバルト（Ｃｏ）シリサイドからなるシリサイド膜１６が積層されている。
【００１７】
ゲート電極１２の側面及びゲート電極１２間のシリコン酸化膜１１の上には側壁絶縁膜１７が配設され、側壁絶縁膜１７の間に層間絶縁膜１８が配設され、ゲート電極１２及び層間絶縁膜１８の上には、シリコン窒化膜からなるバリア膜１９が配設されている。図１（ｂ）に示される側壁絶縁膜１７、層間絶縁膜１８、及びバリア膜１９は、図１（ａ）では省略されている。
【００１８】
次に、半導体装置１のゲート電極１２の製造工程の内、ラインアンドスペースパターンとしてのゲート電極１２の製造方法について説明する。ゲート電極１２は、露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターンで構成される。
【００１９】
図２に示すように、シリコンからなる半導体基板１０に、熱酸化法によりシリコン酸化膜１１を形成する。シリコン酸化膜１１の上に、ＬＰＣＶＤ（Low pressure Chemical Vapor Deposition）法にて、リン（Ｐ）をドープした多結晶シリコン膜１３を形成し、多結晶シリコン膜１３の上に、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ膜１４を形成し、ＯＮＯ膜１４の上に、リンをドープした多結晶シリコン膜１５を形成する。多結晶シリコン膜１５の上に、シリコン窒化膜２１を形成し、シリコン窒化膜２１の上に、露光技術の解像度の限界よりも微細なピッチを有するように加工される被加工膜としてのシリコン酸化膜２３を堆積する。
【００２０】
図３（ａ）に示すように、ＬＰＣＶＤ法にて、シリコン酸化膜２３の上に、第１の膜である不純物をドープしない（以下、アンドープとも言う）多結晶シリコン膜３１を形成する。アンドープ多結晶シリコン膜３１は後述の芯材３１ａとなる。多結晶シリコン膜３１の上に、シリコン窒化膜３２を形成する。
【００２１】
図３（ｂ）に示すように、シリコン窒化膜３２の上に、パターニングされたフォトレジスト膜３３を形成する。フォトレジスト膜３３は、リソグラフィ技術を用いて、露光技術の解像限界またはそれに近い幅と間隔を有する所定のピッチで、パターニングされる。なお、シリコン窒化膜３２とフォトレジスト膜３３との間に、反射防止膜が形成されてもよい。
【００２２】
図３（ｃ）に示すように、フォトレジスト膜３３をマスクとして、ＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜３２をエッチングする。次に、フォトレジスト膜３３を除去した後、パターニングされたシリコン窒化膜３２をマスクとして、多結晶シリコン膜３１をエッチングする。エッチングされた多結晶シリコン膜３１は、幅と隣接する最近接面の間隔がほぼ同じである。
【００２３】
図３（ｄ）に示すように、シリコン窒化膜３２を薬液にて除去した後、多結晶シリコン膜３１はスリミングされる。多結晶シリコン膜３１のスリミングは、ウェットエッチング、ドライエッチング、またはウェットエッチングとドライエッチングの組み合わせにより行われる。例えば、多結晶シリコン膜３１の幅はスリミング前の半分、間隔は１．５倍となる。スリミング後の多結晶シリコン膜３１は、幅の３倍の間隔を置いてシリコン酸化膜２３上に選択的に林立する芯材３１ａとなる。なお、ここではシリコン窒化膜３２をマスクとして、多結晶シリコン膜３１をエッチングした後、スリミングにより解像限界未満のパターンとしたが、スリミングは、シリコン窒化膜３２またはフォトレジスト膜３３に対して行ってもよく、この場合は解像限界未満の幅で形成されたシリコン窒化膜３２のパターンを多結晶シリコン膜３１に寸法変換なく転写すればよい。
【００２４】
図４（ａ）に示すように、ＬＰＣＶＤ法にて、芯材３１ａの上面及び側面、並びにシリコン酸化膜２３の上面をコンフォーマルに被うように、ボロン（Ｂ）をドープした多結晶シリコン膜３４を形成する。多結晶シリコン膜３４の膜厚は、この後のエッチング工程で多少失われることを予測して、芯材３１ａの幅より少し大きく形成される。
【００２５】
図４（ｂ）に示すように、ＲＩＥ法により、芯材３１ａの側面に位置する多結晶シリコン膜３４を残し、他の多結晶シリコン膜３４を除去して、側壁マスク膜３４ａを形成する。
【００２６】
図４（ｃ）に示すように、コリンを含む薬液を用いて、芯材３１ａを選択的に除去することにより、シリコン酸化膜２３の上に、側壁マスク膜３４ａを残置させる。コリンを含む薬液は、ボロンをドープした多結晶シリコン膜（３４）に対して、アンドープの多結晶シリコン膜（３１）を選択的にエッチングすることが可能である。なお、コリンを含む薬液は、ボロンをドープした多結晶シリコン膜（３４）に対して、リンをドープした多結晶シリコン膜を選択的にエッチングすることが可能なので、アンドープの多結晶シリコン膜３１をリンをドープした多結晶シリコン膜で置き換えることは可能である。
【００２７】
図４（ｄ）に示すように、ウェットエッチングまたはドライエッチングにより、側壁マスク膜３４ａをマスクとして、被加工膜であるシリコン酸化膜２３をエッチングする。その結果、加工されたシリコン酸化膜２３を得る。この後、加工されたシリコン酸化膜２３をマスクとして、下地のシリコン窒化膜２１の加工、更に半導体装置１のゲート電極１２の一部をなす積層膜の加工を、周知の方法によって行うことが可能である。
【００２８】
上述したように、芯材３１ａがアンドープの多結晶シリコン膜３１で形成され、側壁マスク膜３４ａがボロンをドープした多結晶シリコン膜３４で形成され、コリンを含む薬液のエッチング選択比を利用して、所望のパターンを側壁マスク膜３４ａに形成することが可能である。側壁マスク膜３４ａのパターンは、リソグラフィ技術により形成された多結晶シリコン膜３１のパターンに比較して、より微細である。
【００２９】
芯材３１ａ及び側壁マスク膜３４ａは、不純物のドープ量に差がある他は、同じ多結晶シリコンを材料としている。従って、芯材３１ａ及び側壁マスク膜３４ａは、物理的な性質がよく似ており、互いに接触して形成されても、境界に発生する応力は抑制されたものとなる。つまり、側壁マスク膜３４ａの間の芯材３１ａを除去しても、側壁マスク膜３４ａが応力によって傾くということは抑制される。その結果、側壁マスク膜３４ａが半導体基板１０の表面に対して、ほぼ垂直に形成できるので、下地にあるゲート電極１２は、幅及び間隔共に、片寄ることなく加工されて、特性の安定した半導体装置１となる。
【００３０】
また、特許文献１等にあるように、応力を低減するために、アモルファス材料を結晶化する高温での改質の工程を経る必要がないので、半導体装置１の製造において改質のための工程は不要となる。
【００３１】
本発明の第１の実施形態の変形例に係る半導体装置の製造方法について、図５を参照しながら説明する。第１の実施形態とは、芯材に表面が窒化されたアンドープの多結晶シリコン膜を用いている点が異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００３２】
図５に示すように、第１の実施形態の図３（ｄ）に示す芯材３１aと比較すると、本変形例の芯材３５は、アンドープの多結晶シリコン膜３６の表面にシリコン窒化膜３７が形成されている。
【００３３】
製造方法を第１の実施形態と比較しながら説明する。図３（ｄ）に示す芯材３１aの形成まで、第１の実施形態と同様に進める。この後、芯材３１aの表面を、例えば、プラズマ窒化させ、膜厚０．５〜３ｎｍ程度のシリコン窒化膜３７を形成する。芯材３１aと同じ材質のアンドープの多結晶シリコン膜３６を中心に、表面がシリコン窒化膜３７からなる芯材３５となる。シリコン窒化膜３７は、この後形成するボロンをドープした多結晶シリコン膜３４のボロンの拡散を抑える拡散防止膜である。ボロンの拡散を抑える上で、シリコン窒化膜３７の膜厚は、０．５ｎｍ以上であればよい。なお、このとき、シリコン酸化膜２３の露出面も同様に窒化され、シリコン酸窒化膜（図示略）となる。
【００３４】
この後、第１の実施形態の図４（ａ）〜図４（ｄ）に示す製造工程と同様に、製造工程を進めることが可能である。ただし、図４（ｃ）に示すコリンを含む薬液処理の前に、芯材３５の上面のシリコン窒化膜３７を除去する工程を入れ、更に芯材３５の多結晶シリコン膜３６を除去した後、シリコン窒化膜３７を除去する工程を入れる。その結果、シリコン酸化膜２３の上に、第１の実施形態と同様の側壁マスク膜３４ａを形成することが可能である。
【００３５】
本変形例の半導体装置の製造工程では、芯材３５と側壁マスク膜３４ａとの間で不純物（Ｂ）の拡散が抑制され、コリンを含む薬液は、より確実にエッチング選択比を発揮可能である。つまり、側壁マスク膜３４ａのパターンは、ボロン拡散による境界部の曖昧さが排除され、寸法ばらつきを抑制することが可能である。シリコン窒化膜３７の膜厚は、３ｎｍ以下程度に薄く形成されるので、芯材３５と側壁マスク膜３４ａとに共通な多結晶シリコンの物理的な性質の類似性に支配されて、境界に発生する応力は抑制されたものとなる。高温での改質の工程ほどの工程時間の増加を行うことなく、本変形例の半導体装置は、第１の実施形態が有する効果を同様に有している。
【００３６】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について、図６乃至図８を参照しながら説明する。第１の実施形態とは、芯材と側壁マスク膜が不純物量の異なるシリコン酸化膜である点が異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００３７】
図６に示すように、芯材と側壁マスク膜にシリコン酸化膜を使用するために、第１の実施形態とは異なり、露光技術の解像度の限界よりも微細なピッチを有するように加工される被加工膜としてのシリコン酸化膜２３の上に、シリコン窒化膜２５が追加して成膜されている。
【００３８】
図７（ａ）に示すように、ＣＶＤ法にて、シリコン窒化膜２５の上に、第１の膜であるＴＥＯＳ（Tetraethoxysilane）系のアンドープのシリコン酸化膜４１を形成する。
【００３９】
図7（ｂ）に示すように、シリコン酸化膜４１の上に、パターニングされたフォトレジスト膜４２を形成する。フォトレジスト膜４２は、リソグラフィ技術を用いて、露光技術の解像限界またはそれに近い幅と間隔を有する所定のピッチで、パターニングされる。なお、シリコン酸化膜４１とフォトレジスト膜４２との間に、反射防止膜が形成されてもよい。
【００４０】
図７（ｃ）に示すように、フォトレジスト膜４２をマスクとして、ＲＩＥ（Reactive Ion Etching）法により、シリコン酸化膜４１がエッチングされ、この後フォトレジスト膜４２は除去される。シリコン酸化膜４１は、幅と隣接する最近接面の間隔がほぼ同じである。
【００４１】
図７（ｄ）に示すように、シリコン酸化膜４１はスリミングされる。シリコン酸化膜４１のスリミングは、ウェットエッチング、ドライエッチング、またはウェットエッチングとドライエッチングの組み合わせにより行われる。例えば、シリコン酸化膜４１の幅はスリミング前の半分、間隔は１．５倍となる。スリミング後のシリコン酸化膜４１は、幅の３倍の間隔を置いてシリコン窒化膜２５上に選択的に林立する芯材４１ａを形成することになる。なお、第１の実施形態と同様に、スリミングはフォトレジスト膜４２に対して行われてもよい。
【００４２】
図８（ａ）に示すように、ＬＰＣＶＤ法にて、芯材４１ａの上面及び側面、並びにシリコン窒化膜２５の上面をコンフォーマルに被うように、ボロン（Ｂ）をドープしたシリコン酸化膜（ＢＳＧ、Borosilicate Glass）４３を形成する。Ｂドープシリコン酸化膜４３の膜厚は、この後のエッチング工程で多少失われることを予測して、芯材４１ａの幅より少し厚く形成される。
【００４３】
図８（ｂ）に示すように、ＲＩＥ法により、芯材４１ａの側面に位置するＢドープシリコン酸化膜４３を残して、他のＢドープシリコン酸化膜４３を除去して、側壁マスク膜４３ａを形成する。
【００４４】
図８（ｃ）に示すように、フッ酸（ＨＦ）を薬液としたフッ酸蒸気（ＶＰＣ（Vapor Phase Cleaning）法）を用いて、芯材４１ａを選択的に除去することにより、シリコン窒化膜２５の上に、側壁マスク膜４３ａを残置させる。フッ酸蒸気は、ボロンをドープしたシリコン酸化膜（４３）に対して、アンドープのシリコン酸化膜（４１）を選択的にエッチングすることが可能である。なお、フッ酸蒸気は、リンをドープしたシリコン酸化膜に対して、アンドープのシリコン酸化膜（４１）を選択的にエッチングすることが可能なので、Ｂドープシリコン酸化膜４３をリンをドープしたシリコン酸化膜（ＰＳＧ）で置き換えることは可能である。同様に、Ｂドープシリコン酸化膜４３をボロン及びリンをドープしたシリコン酸化膜（ＢＰＳＧ）で置き換えることは可能である。
【００４５】
図８（ｄ）に示すように、ドライエッチングにより、側壁マスク膜４３ａをマスクとして、シリコン窒化膜２５をエッチングする。次に、シリコン窒化膜２５をマスクとして、シリコン酸化膜２３をエッチングする。その結果、図４（ｄ）に示す第１の実施形態と同様に、加工されたシリコン酸化膜２３を得る。この後、加工されたシリコン酸化膜２３をマスクとして、下地のシリコン窒化膜２１の加工、更にゲート電極１２の一部をなす積層膜の加工を、周知の方法によって行うことが可能である。
【００４６】
上述したように、芯材４１ａがアンドープのシリコン酸化膜４１で形成され、側壁マスク膜４３ａがボロンをドープしたシリコン酸化膜４３で形成され、ＶＰＣ法のエッチング選択比を利用して、所望のパターンを側壁マスク膜４３ａに形成することが可能である。側壁マスク膜４３ａのパターンは、リソグラフィ技術により形成されたアンドープシリコン酸化膜４１のパターンに比較して、より微細である。
【００４７】
芯材４１ａ及び側壁マスク膜４３ａは、不純物のドープ量に差がある他は、同じシリコン酸化膜を材料としている。従って、芯材４１ａ及び側壁マスク膜４３ａは、物理的な性質がよく似ており、互いに接触して形成されても、境界に発生する応力は抑制されたものとなる。つまり、側壁マスク膜４３ａの間の芯材４１ａを除去しても、側壁マスク膜４３ａが応力によって傾くということは抑制される。その結果、第２の実施形態の半導体装置は、第１の実施形態の半導体装置１が有する効果を同様に有している。
【００４８】
また、第１の実施形態の変形例と同様に、第２の実施形態においても、芯材の表面が窒化され、表面にシリコン酸窒化膜またはシリコン窒化膜を有するアンドープのシリコン酸化膜を芯材として使用することは可能である。
【００４９】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００５０】
例えば、実施形態では、被加工膜がメモリセル部のゲート電極を形成するマスク膜である場合の例を示したが、被加工膜が素子分離領域を形成するためのマスク膜である場合でもよいし、その他の微細化が必要な被加工膜であることは可能である。また、半導体装置は、ＮＡＮＤ型フラッシュメモリ装置の例を示したが、他の種類のメモリ装置でもよいし、ロジックＬＳＩ装置でもよいし、また、メモリとロジックとが混載された半導体装置でもよい。
【００５１】
以下の付記に記載されているような構成が考えられる。
（付記１） 被加工材上に、芯材となる第１の膜を選択的に形成する工程と、前記芯材の側面及び上面、並びに前記被加工材の上面を被うように、前記第１の膜と同じ材料の膜に異なる量の不純物が導入された第２の膜を形成する工程と、前記芯材及び前記被加工材の上面の前記第２の膜を除去し、前記芯材の側面に前記第２の膜からなる側壁マスク膜を形成する工程と、前記芯材を選択的に除去する工程と、前記芯材を選択的に除去した後、前記側壁マスク膜をマスクとして前記被加工材をエッチング加工する工程とを備える半導体装置の製造方法。
【００５２】
（付記２） 前記第１の膜は多結晶シリコン膜、前記不純物はボロンである付記１に記載の半導体装置の製造方法。
【００５３】
（付記３） 前記第１の膜はシリコン酸化膜、前記不純物はボロンまたはリンである付記１に記載の半導体装置の製造方法。
【００５４】
（付記４） 前記不純物の導入は、前記第１または第２の膜がＣＶＤにより堆積されるときに行われる付記１に記載の半導体装置の製造方法。
【符号の説明】
【００５５】
１ 半導体装置
４ メモリセルトランジスタ
５ 選択ゲートトランジスタ
６ 素子領域
７ 素子分離領域
８ ワード線
９ 選択ゲート線
１０ 半導体基板
１１、２３ シリコン酸化膜
１２ ゲート電極
１３、１５ 多結晶シリコン膜
１４ ＯＮＯ膜
１６ シリサイド膜
１７ 側壁絶縁膜
１８ 層間絶縁膜
１９ バリア膜
２１、２５、３２、３７ シリコン窒化膜
３１、３６ アンドープ多結晶シリコン膜
３１ａ、３５、４１ａ 芯材
３３、４２ レジスト
３４ Ｂドープ多結晶シリコン膜
３４ａ、４３ａ 側壁マスク膜
４１ アンドープシリコン酸化膜
４３ Ｂドープシリコン酸化膜
【特許請求の範囲】
【請求項１】
被加工材上に、芯材となる第１の膜を選択的に形成する工程と、
前記芯材の側面及び上面、並びに前記被加工材の上面を被うように、前記第１の膜と同じ材料の膜に異なる量の不純物が導入された第２の膜を形成する工程と、
前記芯材及び前記被加工材の上面の前記第２の膜を除去し、前記芯材の側面に前記第２の膜からなる側壁マスク膜を形成する工程と、
前記芯材を選択的に除去する工程と、
前記芯材を選択的に除去した後、前記側壁マスク膜をマスクとして前記被加工材をエッチング加工する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記芯材の表面は、窒化されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の膜はアンドープの多結晶シリコン膜またはリンドープの多結晶シリコン膜、前記第２の膜はボロンドープの多結晶シリコン膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の膜はアンドープのシリコン酸化膜、前記第２の膜はボロンドープのシリコン酸化膜またはリンドープのシリコン酸化膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記芯材を選択的に除去する工程は、前記第２の膜に対して前記第１の膜を選択的にエッチングする薬液を用いて行われることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
被加工材上に、芯材となる第１の膜を選択的に形成する工程と、
前記芯材の側面及び上面、並びに前記被加工材の上面を被うように、前記第１の膜と同じ材料の膜に異なる量の不純物が導入された第２の膜を形成する工程と、
前記芯材及び前記被加工材の上面の前記第２の膜を除去し、前記芯材の側面に前記第２の膜からなる側壁マスク膜を形成する工程と、
前記芯材を選択的に除去する工程と、
前記芯材を選択的に除去した後、前記側壁マスク膜をマスクとして前記被加工材をエッチング加工する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記芯材の表面は、窒化されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の膜はアンドープの多結晶シリコン膜またはリンドープの多結晶シリコン膜、前記第２の膜はボロンドープの多結晶シリコン膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の膜はアンドープのシリコン酸化膜、前記第２の膜はボロンドープのシリコン酸化膜またはリンドープのシリコン酸化膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記芯材を選択的に除去する工程は、前記第２の膜に対して前記第１の膜を選択的にエッチングする薬液を用いて行われることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１９２７７６（Ｐ２０１１−１９２７７６Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５７２１９（Ｐ２０１０−５７２１９）
【出願日】平成２２年３月１５日（２０１０．３．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１５日（２０１０．３．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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