半導体装置およびその製造方法
【課題】3次元デバイスのような多層配線を有する半導体装置をより簡単な工程で作製する製造方法を提供する。
【解決手段】第1層10と第2層20とを、それぞれのTSV6が略一直線上になるように積層する半導体装置の製造方法で、基板の上面に入出力回路を構成するトランジスタ3を形成し、トランジスタ3を覆うように絶縁層4を形成し、絶縁層中にTSV6を形成する工程を含む第1層の製造工程と、基板20を準備し、基板の上面に論理回路を構成するトランジスタ13を形成し、トランジスタ13を覆うように絶縁層4を形成し、絶縁層中にTSV6を形成する工程を含む第2層の製造工程と、第1層のTSV6と第2層のTSV6とが略一直線上になるように、第1層と第2層の、基板の反対側面を接続する接続工程と、第1層の基板1を除去する工程とを含む。
【解決手段】第1層10と第2層20とを、それぞれのTSV6が略一直線上になるように積層する半導体装置の製造方法で、基板の上面に入出力回路を構成するトランジスタ3を形成し、トランジスタ3を覆うように絶縁層4を形成し、絶縁層中にTSV6を形成する工程を含む第1層の製造工程と、基板20を準備し、基板の上面に論理回路を構成するトランジスタ13を形成し、トランジスタ13を覆うように絶縁層4を形成し、絶縁層中にTSV6を形成する工程を含む第2層の製造工程と、第1層のTSV6と第2層のTSV6とが略一直線上になるように、第1層と第2層の、基板の反対側面を接続する接続工程と、第1層の基板1を除去する工程とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置およびその製造方法に関し、特に、TSVを用いた多層構造の半導体装置およびその製造方法に関する。
【背景技術】
【0002】
図25は、従来の半導体装置の製造方法の各工程における断面図であり、以下の工程1〜5を含む。
【0003】
工程1:図25(a)に示すように、基板1を準備し、その上にBOX層(埋込み酸化層)2を堆積させる。次にBOX層2の上に、例えばFPGA(Field Programmable Gate Array)等の論理回路からなる半導体素子13を形成する。半導体素子13は、SOI構造のSOIトランジスタ、容量等の素子を含む。
【0004】
次に、絶縁層4を形成した後、絶縁層4に開口部を設け、バイアホール5を形成する。一方、絶縁層4とBOX層2に開口部を設け、TSV(Through Silicon Via)6を形成する。
【0005】
続いて、配線層8を形成した後、絶縁層4を堆積させる。次に、例えばダマシンプロセスを用いてバイアホール5と配線層8を形成する。以上の工程で、第1層10が作製される。
【0006】
工程2:図25(b)に示すように、第2層20を作製する。第2層20は、基板1の上にBOX層2が設けられ、その上に、半導体素子13、バイアホール5、配線層8等が設けられている。半導体素子13は、FPGA等の論理回路からなる。
【0007】
工程3:図25(c)に示すように、第2層20の基板1を、例えばCMP法を用いて除去し、TSV6を露出させる。
【0008】
工程4:図25(d)に示すように、第3層30を作製する。第3層30は、基板1の上にBOX層2が設けられ、その上に、I/O回路(入出力回路)からなる半導体素子3、バイアホール5、配線層8等が設けられている。続いて、第3層30の配線層8が、第2層20のTSV6と接触するように第2層20の上に第3層30を積層する。
【0009】
工程5:図25(e)に示すように、第3層30の基板1を、例えばCMP法を用いて除去する。以上の工程で、基板1の上にM1、M2、M3の3つの層が積層された半導体装置(3次元デバイス)1000が完成する。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開2007−12854号公報
【特許文献2】特開平11−340315号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
3次元デバイス等の多層構造の半導体装置1000では、TSV6は断面積が大きいため、レイアウト配置として、基板1に垂直な方向に、略直線上に配置する必要がある。このため、上述の製造方法を用いた場合、第2層20、第3層30のレイアウト(半導体素子13やTSV6の位置)は、第1層10のレイアウトに対して、基板1に平行な面で略鏡面対称にする必要がある。
【0012】
しかしながら、第1層10のレイアウトを基に、これと鏡面対称のレイアウトを有する第2層20、第3層30を作製するには、マスク、CADレイアウト、回路検証用ツールの変更が必要となる。特に、従来方法では、第2層20が論理回路からなる半導体素子13を含んでいるが、論理回路を鏡面対称に設計しなおし、対応するマスク等を作製する作業は非常に複雑で、製造コストの上昇を招くこととなる。
【0013】
これに対して、発明者らは、I/O回路(入出力回路)であれば、鏡面対称のレイアウトの設計、製作が、論理回路に比較して非常に簡単に行える点に着目し、I/O回路(入出力回路)のみを鏡面対称のレイアウトで作製する本発明を完成した。
【0014】
即ち、本発明は、3次元デバイスのような多層配線を有する半導体装置を、より簡単な工程で作製する製造方法の提供を目的とする。
【課題を解決するための手段】
【0015】
本発明は、第1層と第2層とを、それぞれのTSVが略一直線上になるように積層する半導体装置の製造方法であって、基板を準備し、基板の上面に入出力回路を構成するトランジスタを形成し、トランジスタを覆うように絶縁層を形成し、絶縁層中にTSVを形成する工程を含む第1層の製造工程と、基板を準備し、基板の上面に論理回路を構成するトランジスタを形成し、トランジスタを覆うように絶縁層を形成し、絶縁層中にTSVを形成する工程を含む第2層の製造工程と、第1層のTSVと第2層のTSVとが略一直線上になるように、第1層と第2層の、基板の反対側面(上面側)を接続する接続工程と、第1層の基板を除去する工程と、を含むことを特徴とする半導体装置の製造方法である。
【0016】
また、本発明は、基板と、基板の上面に形成された入出力回路を構成する第1トランジスタと、第1トランジスタを覆うように形成された第1層間絶縁層と、第1層間絶縁層中に形成された第1TSVとを含む第1層と、第1層の上に形成された論理回路を構成する第2トランジスタと、第2トランジスタを覆うように形成された第2層間絶縁層と、第2層間絶縁層中に形成された第2TSVとを含む第2層との少なくとも2層構造を有する半導体装置であって、第1層と第2層の第1TSVと第2TSVとが略一直線上になるように配置され、第1層の第1トランジスタのゲート電極側が第2層に向いて配置され、第2層の第2トランジスタのゲート電極側が第1層に向いて配置されたことを特徴とする半導体装置でもある
【発明の効果】
【0017】
以上のように、本発明にかかる半導体装置の製造方法では、I/O回路を有する層のみを鏡面対称のレイアウトとし、論理回路を有する層は通常のレイアウトとすることで、より簡単に多層配線構造の半導体装置の作製が可能となる。
【0018】
また、本発明の半導体装置では、遠距離配線による遅延を防止でき、高速、低消費電力化が可能となる。また、配線層のレイアウトの自由度も向上する。
【図面の簡単な説明】
【0019】
【図1】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2A】本発明の実施の形態1にかかる半導体装置の部分平面図と部分断面図である。
【図2B】本発明の実施の形態1にかかる半導体装置の多層構造を示す図である。
【図2C】本発明の実施の形態1にかかる半導体装置の多層構造を示す図である。
【図3】FPGA1ブロック中のTSVと要素回路ブロックの配置図である。
【図4】本発明の実施の形態2にかかる半導体装置の製造工程の断面図である。
【図5】本発明の実施の形態3にかかる半導体装置の製造工程の断面図である。
【図6】本発明の実施の形態4にかかる半導体装置の製造工程の断面図である。
【図7】本発明の実施の形態4にかかる半導体装置の断面図である。
【図8】本発明の実施の形態4にかかる他の半導体装置の製造工程の断面図である。
【図9】本発明の実施の形態5にかかる半導体装置の製造工程の断面図である。
【図10】本発明の実施の形態5にかかる半導体装置の断面図である。
【図11】本発明の実施の形態6にかかる半導体装置の製造工程の断面図である。
【図12】本発明の実施の形態6にかかる半導体装置の断面図である。
【図13】本発明の実施の形態7にかかる半導体装置の製造工程の断面図である。
【図14】本発明の実施の形態8かかる半導体素子とCu−TSVを形成した半導体装置の概略図である。
【図15】本発明の実施の形態8かかる半導体素子とCu−TSVを形成した半導体装置の概略図である。
【図16】本発明の実施の形態8かかる半導体素子とCu−TSVを形成した半導体装置の概略図である。
【図17】本発明の実施の形態8かかる半導体素子と2つのW−TSVを形成した半導体装置の概略図である。
【図18】本発明の実施の形態9にかかる半導体装置の製造工程の断面図である。
【図19】本発明の実施の形態9にかかる半導体装置の製造工程の断面図である。
【図20】本発明の実施の形態9にかかる半導体装置の製造工程の断面図である。
【図21】本発明の実施の形態9にかかる半導体装置の製造工程の断面図である。
【図22】本発明の実施の形態10にかかる半導体装置の製造工程の断面図である。
【図23】本発明の実施の形態10にかかる半導体装置の製造工程の断面図である。
【図24】本発明の実施の形態10にかかる半導体装置の製造工程の断面図である。
【図25】従来の半導体装置の製造工程の断面図である。
【発明を実施するための形態】
【0020】
実施の形態1.
図1は、全体が100で表される、本発明の実施の形態1にかかる半導体装置の製造工程の断面図であり、かかる製造方法は以下の工程1〜5を含む。なお、以下において、「通常レイアウト」は、従来から使用している本来のレイアウト、「鏡面レイアウト」は、基板に平行な面に対して「通常レイアウト」と略鏡面対称のレイアウトをいう。
【0021】
工程1:図1(a)に示すように、例えばSiからなる基板1を準備し、その上にBOX層(埋込み酸化層)2を堆積させる。次にBOX層2の上に、半導体層を形成し、当該半導体層にSOI構造のSOIトランジスタやキャパシタ、抵抗等の半導体素子3を形成する。半導体素子の周囲の分離構造は、素子間の分離絶縁層(図示せず)がBOX層2に到達する完全分離構造と、素子間の分離絶縁層がBOX層2に到達せず、分離絶縁層とBOX層2の間に半導体層(図示せず)を残す部分分離構造の2種類からなる。このような完全分離/部分分離の2種類からなる分離構造をハイブリッドトレンチ分離構造(HTI)とよぶ。ハイブリッドトレンチ分離構造の詳細については、後述する。ここでは、半導体素子3としてI/O回路(入出力回路)を作製する。
【0022】
次に、SiO2等の絶縁層4を形成した後、絶縁層4に開口部を設け、例えばWを埋め込んでバイアホール5を形成する。一方、絶縁層4とBOX層2の開口部を設け、例えばCuを埋め込んでTSV(Through Silicon Via)6を形成する。なお、通常、BOX層2と絶縁層4は同一材料から形成されるため、ここでは界面は記載していない。尚、TSVを形成する領域は、完全分離構造となっている。
【0023】
続いて、例えばCuからなる配線層8を形成した後、絶縁層4を堆積させる。次に、例えばダマシンプロセスを用いてバイアホール5と配線層8を形成する。以上の工程で、第1層10が作製される。第1層は、後述する第2層20、第3層30のレイアウトに対して、鏡面レイアウトとなっている。
【0024】
工程2:図1(b)に示すように、第2層20(通常レイアウト)を作製し、第1層10の上に、フェイス・トゥ・フェイスで貼り合わせる。貼り合わせには、例えば200℃前後の温度での加熱接合が用いられる。後述するように、貼り合わせには半田バンプを用いることもできる。
【0025】
第2層20は、基板1の上にBOX層2が設けられ、その上に、SOIトランジスタや容量からなる半導体素子13、バイアホール5、配線層8等が設けられている。半導体素子は、部分分離構造、完全分離構造またはハイブリッド分離構造で分離される。また、TSVを形成する領域は、完全分離構造となっている。半導体素子13は、例えばFPGA(Field Programmable Gate Array)等の論理回路からなる。
【0026】
工程3:図1(c)に示すように、第2層20の基板1を、例えばCMP法を用いて除去し、TSV6を露出させる。
【0027】
工程4:図1(d)に示すように、第2層20とほぼ同じ構造の第3層30を作製する。第3層30は、基板1の上にBOX層2が設けられ、その上に、例えばFPGA等の論理回路を構成し、SOIトランジスタや容量からなる半導体素子13、バイアホール5、配線層8等が設けられている。尚、半導体素子は、部分分離構造、完全分離構造またはハイブリッド分離構造で分離され、TSVを形成する領域は、完全分離構造となっている。続いて、第3層30の配線層8が、第2層20のTSV6と接触するように第2層20の上に第3層30(通常レイアウト)を貼り合わせる。
【0028】
工程5:図1(e)に示すように、第1層10の基板1を、例えばCMP法を用いて除去する。以上の工程で、基板1の上にM1、M2、M3の3つの層が積層された半導体装置(3次元デバイス)100が完成する。
【0029】
本実施の形態1にかかる半導体装置100は、例えば図1(e)に示すように、基板1の上に形成されたM1、M2が、通常レイアウトであり、M3のみがM1、M2の通常レイアウトを略鏡面対称とした鏡面レイアウトとなっている。M1、M2、M3層のTSV6は、基板1の垂直な方向に、略一直線上に配置される。
【0030】
M3には、鏡面レイアウトが比較的作製しやすい、論理回路に比べて回路構造が単純なI/O回路(入出力回路)が形成され、鏡面レイアウトの作製が複雑な論理回路は形成されない。このため、鏡面レイアウトの作製のための、マスク等の形成を含む製造工程が比較的簡単に行うことができる。
【0031】
特に、M1、M2層(論理回路)用とM3層(I/O回路)用の2組のマスクセットで、多層構造の半導体装置の作成が可能となり、製造コストの低減が可能となる。
【0032】
図2Aは、本発明の実施の形態1にかかる半導体装置の一部であり、(a)は平面図、(b)は(a)をX−X方向に見た場合の断面図である。図2A中、図1と同一符号は、同一または相当箇所を示す。また、GTはゲート電極、GXはゲート酸化膜、SRは半導体層、SBはSOI基板、PTは部分トレンチ分離絶縁層、FTは完全トレンチ分離絶縁層を示す。
【0033】
図2A(b)に示すように、SBは、半導体基板1、BOX層2、および半導体層14からなるSOI基板である。SOI基板SBの上には、MOSトランジスタのゲート酸化膜GX、ゲート電極GTが設けられている。ゲート電極GXおよび半導体層14は、それぞれバイアホール5を介して配線層8に接続されている。
【0034】
MOSトランジスタは、半導体層14内に選択的に形成されたソース領域SR及びドレイン領域DR、ゲート酸化膜GX、および電極GTを含む。ソース領域SR及びドレイン領域DRの間の半導体層14はボディ領域となり、部分分離領域の分離絶縁層PTの下の半導体層(分離絶縁膜下半導体領域)を介してボディ電位設定領域BCに接続される。
【0035】
かかる半導体装置の分離構造は、完全分離領域(構造)と部分分離領域(構造)を併用したハイブリッドトレンチ分離構造(ハイブリッドSTI:HTI)となっている。完全分離領域では、例えばSiO2からなる分離絶縁層FTがBOX層2に達するように形成され、完全な絶縁構造となっている。一方、部分分離領域では、分離絶縁層PTがBOX層2に達しない程度の深さに形成され、導電性の半導体層14が、BOX層2と分離絶縁層PTとの間に残って部分的に絶縁された構造となっている。分離絶縁層FT、PTは、例えばLOCOS法により作製される。
【0036】
図2Bは、全体が101で表される、本実施の形態1にかかる半導体装置の変形例である。図2B中、図1と同一符号は同一または相当箇所を示し、Aは部分分離領域、Bは完全分離領域を示す。半導体装置101は、完全分離と部分分離とを併用したハイブリッドトレンチ分離構造(HTI)となっている。即ち、半導体素子3の間は、部分分離領域Aと完全分離領域得Bとを併用した構造となっている。一方、TSV6は完全分離領域Bで周囲を囲まれた構造となっている。
【0037】
ハイブリッドトレンチ分離構造は、基板浮遊効果抑制、寄生容量低減等の効果がある。TSVでも寄生容量の低減が必要であり、TSVに近接する部分を予め完全分離構造とすることにより、TSVの周りは絶縁層となり、寄生容量の低減が図れる。
【0038】
図2Cは、半導体装置100の多層配線構造を示す図であり、図2C(a)は積層されたM1、M2、M3の接続状態の概略図、図2C(b)は半導体装置100の断面図である。M1、M2には、それぞれ4ブロックのFPGAが形成され、M3にはI/O回路が形成されている。M1とM2のFPGAの間、M2のFPGAとM3のI/O回路の間は、それぞれTSVにより接続されている。
【0039】
このような多層構造(3次元構造)を用いることで、配線距離が短くなり、2次元構造で生じていた遠距離配線による遅延を防止でき、高速、低消費電力化が可能となる。
【0040】
図3は、FPGA1ブロック中の、TSVと要素回路ブロックの配置を示す。例えば1つのFPGAは16のサブブロックからなり、サブブロック毎にTSV(ここでは4つずつ)が設けられている。図3のようにTSVを配置することにより、配線のレイアウトの自由度が向上する。
【0041】
実施の形態2.
図4は、本発明の実施の形態2にかかる半導体装置の製造工程の断面図であり、図4中、図1と同一符号は、同一又は相当箇所を示す。かかる製造方法は以下の工程1〜6を含む。
【0042】
工程1:図4(a)に示すように、例えばSiからなる基板1上にBOX層(埋込み酸化層)2を堆積させ、I/O回路(入出力回路)を構成する半導体素子3を形成し、第1層10(通常レイアウト)を形成する。半導体素子3は、SOIトランジスタや容量等からなる。
【0043】
工程2:図4(b)に示すように、第1層10の上面に、例えばSiからなる基板11を貼り合わせる。
【0044】
工程3:図4(c)に示すように、第1層10の下面の基板1を、例えばCMP法を用いて除去する。
【0045】
工程4:図4(d)に示すように、基板1の上に、例えばFPGA等の論理回路からなる半導体素子13、バイアホール5、配線層8等を含む第2層20(通常レイアウト)を形成し、これを第1層10の上に貼り合わせる。半導体素子13は、SOIトランジスタや容量等からなる。
【0046】
工程5:図4(e)に示すように、例えばCMP法を用いて、第2層20の基板1を除去する。
【0047】
工程6:図4(f)に示すように、例えばFPGA等の論理回路を構成し、SOIトランジスタや容量等からなる半導体素子13、バイアホール5、配線層8等を含む第3層30(通常レイアウト)を形成し、これを第2層20の上に貼り合わせる。
【0048】
最後に、第1層10の上の基板11をCMP等により除去する。以上の工程で、基板1の上にM1、M2、M3の3つの層が積層された半導体装置(3次元デバイス)200が完成する。
【0049】
本実施の形態2にかかる製造方法では、工程2(図4(b))の貼り合わせ工程が増えるものの、通常レイアウトの第1層10、第2層20、第3層30から半導体装置200を作製することができ、鏡面レイアウトを作製することによる製造工程の複雑化を防止できる。
【0050】
実施の形態3.
図5は、本発明の実施の形態3にかかる半導体装置の製造工程の断面図であり、図5中、図1と同一符号は、同一又は相当箇所を示す。かかる製造方法は以下の工程1〜5を含む。
【0051】
工程1:図5(a)に示すように、例えばSiからなる基板1を準備し、その上に、I/O回路(入出力回路)等のトランジスタ3や、TSV6を形成する。ここでは、BOX層を形成せずに、基板1上に、バルクトランジスタや容量等からなる半導体素子3を形成する。
【0052】
工程2〜4:図5(b)〜(d)に示すように、工程2〜4は、実施の形態1の工程2〜4と略同じである。
【0053】
工程5:図5(e)に示すように、第1層10の基板1を、例えばCMP法を用いて除去する。以上の工程で、基板1の上にM1、M2、M3の3つの層が積層された半導体装置(3次元デバイス)300が完成する。
【0054】
本実施の形態3にかかる半導体装置300は、基板1の上に形成されたM1、M2が、通常レイアウトであり、M3のみが鏡面レイアウトとなっている。M3には、鏡面レイアウトが比較的作製しやすいI/O回路(入出力回路)が形成されており、マスク等の形成を含む製造工程が比較的簡単に行うことができる。
【0055】
実施の形態4.
図6は、本実施の形態4にかかる半導体装置の製造工程であり、図1と同一符号は、同一または相当箇所を示す。
【0056】
かかる製造工程では、第1層10と第2層20が貼り合わされ、第1層10が最上層となる。本実施の形態4にかかる貼り付け工程は、以下の工程1〜10を含む。
【0057】
工程1:図6(a)に示すように、第1層10を作製する。TSV6は、基板1に埋め込むように形成する。BOX層2の上には、SOIトランジスタや容量からなる半導体素子3が形成されている。
【0058】
工程2:図6(b)に示すように、第1層10の上面にサポート基板11を貼り合わせる。
【0059】
工程3:図6(c)に示すように、例えばCMP法を用いて基板1を下面から研磨(エッチング)する。この時、TSV6がエッチングストッパとして働く。
【0060】
工程4:図6(d)に示すように、第1層10の下面に、例えばスパッタ法でシード層41を形成する。シード層41は、例えばTi/TiN層からなる。
【0061】
工程5:図6(e)に示すように、シード層41の上にレジストマスク42を形成する。レジストマスク42は、TSV6の上に開口部を有する。
【0062】
工程6:図6(f)に示すように、例えばめっき法を用いて、開口部内のシード層41の上に、選択的にバンプ43を形成する。バンプ43は、例えば、Sn、In、Ni、Au、Cuや、Cu/Ni/Inからなる。
【0063】
工程7:図6(g)に示すように、レジストマスク42を除去する。
【0064】
工程8:図6(h)に示すように、バンプ43をエッチングマスクに用いてシード層41をエッチングで除去する。この結果、TSV6の上に選択的にバンプ43が形成される。
【0065】
工程9:図6(i)に示すように、第2層20の配線層と第1層10のTSV6を接続するように、バンプ43を用いて第2層20の上に第1層10を貼り合わせる。
【0066】
工程10:図6(j)に示すように、基板11を除去する。以上の工程で、図7に示すような、第2層20の上に最上層の第1層10が積層された半導体装置が完成する。
【0067】
本実施の形態4にかかる製造方法では、工程3における第1層10の基板1のエッチングを、TSV6をエッチングストッパに用いて行うため、エッチング後の基板1の膜厚を正確に制御できる。特に、基板1へのTSV6の埋め込みは、例えば200μm程度にできるため、基板1が薄くなりすぎて、製造工程中に基板1が割れることを防止できる。この結果、製造歩留まりを向上させることができる。
【0068】
また、第1層10と第2層20の接合を、半田系材料のバンプ43を用いて行うため、200℃以下のような低温での接合が可能となる。
【0069】
図8は、本実施の形態4にかかる他の半導体装置の製造工程であり、図6と同一符号は、同一または相当箇所を示す。図8では、半導体素子3として、SOI構造のSOIトランジスタに代えて、バルクトランジスタが用いられているが、他は図6と同じである。
【0070】
このように、SOIトランジスタ、バルクトランジスタいずれのトランジスタにも、本実施の形態4にかかる製造工程は適用できる。
【0071】
実施の形態5.
図9は、本実施の形態5にかかる半導体装置の製造工程であり、図1と同一符号は、同一または相当箇所を示す。
【0072】
かかる製造工程は、以下の工程1〜10を含むが、第1層10の基板1が全て除去される以外は、実施の形態4の製造工程と同じである。
【0073】
工程1:図9(a)に示すように、第1層10を作製する。TSV6は、基板1に埋め込むように形成する。BOX層2の上には、SOIトランジスタや容量等からなる半導体素子3が形成されている。
【0074】
工程2:図9(b)に示すように、第1層10の上面にサポート基板11を貼り合わせる。
【0075】
工程3:図9(c)に示すように、例えばCMP法を用いて基板1を下面から研磨(エッチング)して、基板1を全て除去してBOX層2を露出させる。この時、TSV6がエッチングストッパとして働く。
【0076】
工程4〜10:図9(d)〜(j)に示すように、実施の形態4の工程4〜10と同様の工程を行い、図10に示すような半導体装置が完成する。
【0077】
本実施の形態5にかかる製造方法では、工程3における第1層10の基板1のエッチング除去を、TSV6をエッチングストッパに用いて行うため、正確なエッチングが可能となる。
【0078】
また、第1層10と第2層20の貼り合わせを、半田系材料のバンプ43を用いて行うため、200℃以下のような低温での接合が可能となる。このため、熱履歴によるデバイス特性の劣化を防止でき、多層構造の作製に有利である。
【0079】
実施の形態6.
図11は、本実施の形態6にかかる半導体装置の製造工程であり、図1と同一符号は、同一または相当箇所を示す。
【0080】
かかる製造工程は、第1層のTSV6を、半導体素子3の作製後に下面から形成するものであり、以下の工程1〜11を含む。
【0081】
工程1:図11(a)に示すように、第1層10を作製する。BOX層2の上には、SOIトランジスタや容量等からなる半導体素子3が形成されている。
【0082】
工程2:図11(b)に示すように、第1層10の上面にサポート基板11を貼り合わせる。
【0083】
工程3:図11(c)に示すように、例えばCMP法を用いて基板1を下面から研磨(エッチング)して膜厚を減じる。
【0084】
工程4:図11(d)に示すように、第1層10の下面に、レジストマスク42を形成する。
【0085】
工程5:図11(e)に示すように、レジストマスク42をエッチングマスクに用いて、基板1、BOX層2等をエッチングし、配線層8を露出させる。
【0086】
工程6:図11(f)に示すように、開口部内にシード層41を形成する。シード層41は、例えばTi/TiNからなる。
【0087】
工程7:図11(g)に示すように、シード層41の上にレジストマスク44を形成する。
【0088】
工程8:図11(h)に示すように、例えばめっき法を用いて、開口部内のシード層41の上に、選択的にバンプ43を形成する。バンプ43は、例えば、Sn、In、Ni、Au、Cuや、Cu/Ni/Inからなる。
【0089】
工程9:図11(i)に示すように、レジストマスク44を除去する。
【0090】
工程10:図11(j)に示すように、バンプ43をエッチングマスクに用いてシード層41をエッチングで除去する。この結果、シード層41とバンプ43からなるTSV6が形成される。
【0091】
工程11:図11(k)に示すように、第2層20の配線層と第1層10のTSV6を接続するように、バンプ43を用いて第2層20の上に第1層10を貼り合わせる。
【0092】
工程12:図11(l)に示すように、基板11を除去する。以上の工程で、図12に示すような、第2層20の上に最上層の第1層10が積層された半導体装置が完成する。
【0093】
本実施の形態6にかかる半導体装置の製造工程では、半導体素子3の作製後にTSV6を下面から形成するため、TSV6形成工程での、SOIトランジスタ等の半導体素子3の損傷を防止し、歩留まりの向上を図ることができる。
【0094】
なお、本実施の形態6にかかる製造工程は、SOI構造のSOIトランジスタのみならず、バルクトランジスタを用いる場合にも適用可能である。
【0095】
実施の形態7.
図13は、本実施の形態7にかかる半導体装置の製造工程の断面図である。本実施の形態7は3層構造の半導体装置を例に説明するが、2層または4層以上の構造にも適用することができる。
【0096】
図13(1a)に示すように、第1層10を作製する。第1層10の作製は、Si基板上にBOX層、SOI層を順次積層し、その上にCMOS等のトランジスタを形成する(FEOL:Front End of Line)。
【0097】
FEOLに続いて、絶縁層を形成して、これをエッチングして開口部を設け、その中にTSVを形成する。最後に配線を形成する(BEOL:Back End of Line)。
【0098】
図13(2a)に示すように、第1層10と同様の工程で第2層20を作製する。
【0099】
図13(2b)に示すように、第2層20の上面にサポート基板を貼り合わせ、下面からSi基板を研磨して除去する。第2層20の下面には、TSVが露出する。
【0100】
図13(1b)に示すように、第1層10の上に第2層10を貼り合わせる。これにより、第1層10のTSVと第2層のTSVが電気的に接続される。
【0101】
図13(1c)に示すように、第2層20の上にサポート基板を研磨等で除去する。
【0102】
図13(3a)に示すように、第1層10と同様の工程で第3層30を作製する。
【0103】
図13(3b)に示すように、第3層の上面にサポート基板を貼り合わせ、下面からSi基板を研磨して除去する。第3層30の下面には、TSVが露出する。
【0104】
図13(1d)に示すように、第1層10、第2層20の積層構造の上面に、第3層30を貼り合わせる。これにより、第1層10、第2層20、第3層30のTSVが電気的に接続される。続いて、上面のサポート基板をエッチングで除去し、必要な配線等を形成して積層構造の半導体装置が完成する。
【0105】
本実施の形態7にかかる製造方法では、各層ごとに、トランジスタの形成工程(FEOL)と配線の形成工程(BEOL)の間でTSVを形成する。このため、例えば、第2層の配線レイアウトの制約を受けずに、第1層のTSVの形成が可能となる。
【0106】
また、例えばダマシンプロセスのような配線工程を用いてTSVを作製できるため、通常のLSI製造ラインでTSVの作製が可能となる。
【0107】
また、Si基板等の研磨が各層ごとに行われるため、研磨のダメージが小さくなり半導体装置の歩留まりが向上する。
【0108】
なお、本実施の形態7のかかる製造工程は、本発明の他の実施の形態や、従来の製造方法にも適用することができる。
【0109】
実施の形態8.
図14は、半導体素子(トランジスタ)とCuからなるTSV(幅5μm、深さ15μm)を形成した半導体装置の概略図であり、かかる半導体装置で問題となる課題1〜4を示したものである。
【0110】
課題1は、層間絶縁層の膜厚のばらつきに起因して、トランジスタ特性のばらつきが発生することである。即ち、トランジスタと配線層との間の層間絶縁層の膜厚がばらつくことにより、トランジスタと配線層とを接続するバイアホール(縦方向の配線)の長さがばらつく。
【0111】
課題2は、Cuが埋め込まれたTSVを形成した後に、Wを堆積、研磨してWで埋め込まれたバイアホールを形成する工程で、研磨したWの残渣により電気的な短絡(ショート)が発生することである。即ち、図15に示すように、半導体素子(トランジスタ)のバイアホールを作製するために堆積したWが、研磨後も層間絶縁層上に残り、バイアホールとTSVの間のショートの原因となる。
【0112】
課題3は、図16に示すように、TSVを形成するためのCuの研磨(CMP)により、開口部近傍の層間絶縁層が削られたディシングが形成される。即ち、TSV埋め込み部は研磨工程で削れやすく(例えば、深さ方向に0.1〜0.2μm)、特にTSVの占有率が高いほど(TSVが形成される面積が大きいほど)ディシングの形成が顕著になる。このディシングにより、層間絶縁層の上にレジストマスクを形成する工程でレジスト層が平坦とならず、微細なレジストのパターニングが困難となることである。
【0113】
課題4は、TSVを形成するためのCuを埋め込むことにより、ウエハが反ることである。即ち、TSVのCuと、基板のSiとの熱膨張係数の違いによりウエハが反る。
【0114】
本実施の形態8では、これらの課題1〜4を、半導体素子とTSVの距離を大きく設定して、TSVの近傍にはトランジスタ等の半導体素子を形成しないレイアウト制限を行うことで解決している。
【0115】
特に、課題4(ウエハの反り)に対しては、TSVを埋め込む材料としてCuより熱膨張係数がSiに近い(熱膨張係数が小さい)Wを用いることにより、ウエハの反りを防止している。例えばTSV材料にWを用いた場合、TSVと半導体素子の間隔は20μm以上、TSVとTSVの間隔は数μm以上とすることが好ましい。
【0116】
また、課題1(リソグラフィの不具合)、課題3(ディシング)に対しては、TSV材料にWを用いた場合、TSVと半導体素子の間隔は数10μm以上、TSVとTSVの間隔は10μm以上とすることが好ましい。
【0117】
図17に示すように、Cuを埋め込んだTSV(幅5μm)に代えて、Wを埋め込んだ2つのTSV(幅2μm、間隔1μm)を用いてもよい。トランジスタや容量等の半導体素子間の領域Cは、部分分離構造Aで分離され、TSVを形成する領域Dは、完全分離構造Bで分離されている。尚、領域Cは、完全分離構造Bやハイブリッド分離構造で分離されてもよい。
【0118】
図17(b)は、図17(a)の半導体素子の周辺の拡大断面図である。領域Cでは、分離絶縁膜15がBOX層2に到達せず、導電性の半導体層14が残った部分分離構造となっている。一方、領域Dでは、分離絶縁膜15がBOX層2に到達し、完全な絶縁構造となっている。尚、領域Cは、完全分離構造やハイブリッド分離構造で分離されてもよい。
【0119】
実施の形態9.
図18〜21に、本実施の形態9にかかる半導体装置の製造工程の断面図を示す。かかる製造工程は、TSVのバリア膜をSiN/SiO2の積層膜として、ディシングを防止するものである。
【0120】
図18に示すように、半導体素子上の絶縁層に開口部を形成し、その上面にSiO2膜、SiN膜を、例えばCVD法を用いて順に形成する。
【0121】
図19に示すように、めっき法等で全面にCuを堆積した後、例えばCMP法を用いてCuを研磨し、開口部内にCuを残してTSVを形成する。CMP工程において、SiN膜はエッチングストッパとして働く。かかる工程で、開口部周辺のSiN膜もディシングされるが、SiO2膜を用いた場合よりディシング量を大幅に減らすことができる。
【0122】
図20に示すように、開口部内以外のSiN膜を、例えばリン酸を用いて除去する。ディシングされたSiN膜を除去することにより、ディシングの影響を無くすことができる。
【0123】
図21(a)に示すように、絶縁層を形成した後、トランジスタ部に例えばWからなるコンタクトを形成し、TSV上にはM1のCuを形成する。トランジスタや容量等の半導体素子間の領域Cは、部分分離構造Aで分離され、TSVを形成する領域Dは、完全分離構造Bで分離されている。尚、領域Cは、完全分離構造Bやハイブリッド分離構造で分離されてもよい。
【0124】
図21(b)は、図21(a)の半導体素子の周辺の拡大断面図である。領域Cでは、分離絶縁膜15がBOX層2に到達せず、導電性の半導体層14が残った部分分離構造となっている。一方、領域Dでは、分離絶縁膜15がBOX層2に到達し、完全な絶縁構造となっている。尚、領域Cは、完全分離構造やハイブリッド分離構造で分離されてもよい。
【0125】
このように、バリア膜をSiN/SiO2の積層膜とすることで、開口部周辺のディシングの影響を無くすことができる。この結果、例えば半導体素子とTSVとの間隔を小さくでき、半導体装置の小型化が可能となる。
【0126】
実施の形態10.
図22〜24に、本実施の形態10にかかる半導体装置の製造工程の断面図を示す。かかる製造工程は、TSVの開口前にSiN膜を形成する。
【0127】
図22に示すように、基板上の絶縁層の上面にSiN膜を形成した後に、レジストマスクを用いて絶縁層中に開口部を形成する。続いて、例えばCVD法を用いて開口部の内部をSiO2膜で覆う。
【0128】
図23に示すように、めっき法等で全面にCuを堆積した後、例えばCMP法を用いてCuを研磨し、開口部内にCuを残してTSVを形成する。CMP工程において、SiN膜はエッチングストッパとして働く。かかる工程で、開口部周辺のSiN膜もディシングされる。
【0129】
図24(a)に示すように、開口部内以外のSiN膜を、例えばリン酸を用いて除去する。ディシングされたSiN膜を除去することにより、ディシングの影響を無くすことができる。更に、絶縁層を形成した後、半導体素子部に例えばWからなるコンタクトを形成し、TSV上にはM1のCuを形成する。トランジスタや容量等の半導体素子間の領域Cは、部分分離構造Aで分離され、TSVを形成する領域Dは、完全分離構造Bで分離されている。尚、領域Cは、完全分離構造Bやハイブリッド分離構造で分離されてもよい。
【0130】
図24(b)は、図24(a)の半導体素子の周辺の拡大断面図である。領域Cでは、分離絶縁膜15がBOX層2に到達せず、導電性の半導体層14が残った部分分離構造となっている。一方、領域Dでは、分離絶縁膜15がBOX層2に到達し、完全な絶縁構造となっている。尚、領域Cは、完全分離構造やハイブリッド分離構造で分離されてもよい。
【0131】
このように、絶縁層の上面にSiN膜を形成することで、開口部周辺のディシングの影響を無くすことができる。この結果、例えば半導体素子とTSVとの間隔を小さくでき、半導体装置の小型化が可能となる。
【0132】
なお、以上の実施の形態1〜10では、2層構造または3層構造の半導体装置を例に説明したが、本発明は、4層以上のような他の多層構造にも適用することができる。
【符号の説明】
【0133】
1 基板
2 BOX層
3 半導体素子
4 絶縁層
5 バイアホール
6 TSV
8 配線層
10 第1層
13 半導体素子
14 半導体(SOI)層
15 分離絶縁層
20 第2層
30 第3層
100、101 半導体装置
【技術分野】
【0001】
本発明は半導体装置およびその製造方法に関し、特に、TSVを用いた多層構造の半導体装置およびその製造方法に関する。
【背景技術】
【0002】
図25は、従来の半導体装置の製造方法の各工程における断面図であり、以下の工程1〜5を含む。
【0003】
工程1:図25(a)に示すように、基板1を準備し、その上にBOX層(埋込み酸化層)2を堆積させる。次にBOX層2の上に、例えばFPGA(Field Programmable Gate Array)等の論理回路からなる半導体素子13を形成する。半導体素子13は、SOI構造のSOIトランジスタ、容量等の素子を含む。
【0004】
次に、絶縁層4を形成した後、絶縁層4に開口部を設け、バイアホール5を形成する。一方、絶縁層4とBOX層2に開口部を設け、TSV(Through Silicon Via)6を形成する。
【0005】
続いて、配線層8を形成した後、絶縁層4を堆積させる。次に、例えばダマシンプロセスを用いてバイアホール5と配線層8を形成する。以上の工程で、第1層10が作製される。
【0006】
工程2:図25(b)に示すように、第2層20を作製する。第2層20は、基板1の上にBOX層2が設けられ、その上に、半導体素子13、バイアホール5、配線層8等が設けられている。半導体素子13は、FPGA等の論理回路からなる。
【0007】
工程3:図25(c)に示すように、第2層20の基板1を、例えばCMP法を用いて除去し、TSV6を露出させる。
【0008】
工程4:図25(d)に示すように、第3層30を作製する。第3層30は、基板1の上にBOX層2が設けられ、その上に、I/O回路(入出力回路)からなる半導体素子3、バイアホール5、配線層8等が設けられている。続いて、第3層30の配線層8が、第2層20のTSV6と接触するように第2層20の上に第3層30を積層する。
【0009】
工程5:図25(e)に示すように、第3層30の基板1を、例えばCMP法を用いて除去する。以上の工程で、基板1の上にM1、M2、M3の3つの層が積層された半導体装置(3次元デバイス)1000が完成する。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開2007−12854号公報
【特許文献2】特開平11−340315号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
3次元デバイス等の多層構造の半導体装置1000では、TSV6は断面積が大きいため、レイアウト配置として、基板1に垂直な方向に、略直線上に配置する必要がある。このため、上述の製造方法を用いた場合、第2層20、第3層30のレイアウト(半導体素子13やTSV6の位置)は、第1層10のレイアウトに対して、基板1に平行な面で略鏡面対称にする必要がある。
【0012】
しかしながら、第1層10のレイアウトを基に、これと鏡面対称のレイアウトを有する第2層20、第3層30を作製するには、マスク、CADレイアウト、回路検証用ツールの変更が必要となる。特に、従来方法では、第2層20が論理回路からなる半導体素子13を含んでいるが、論理回路を鏡面対称に設計しなおし、対応するマスク等を作製する作業は非常に複雑で、製造コストの上昇を招くこととなる。
【0013】
これに対して、発明者らは、I/O回路(入出力回路)であれば、鏡面対称のレイアウトの設計、製作が、論理回路に比較して非常に簡単に行える点に着目し、I/O回路(入出力回路)のみを鏡面対称のレイアウトで作製する本発明を完成した。
【0014】
即ち、本発明は、3次元デバイスのような多層配線を有する半導体装置を、より簡単な工程で作製する製造方法の提供を目的とする。
【課題を解決するための手段】
【0015】
本発明は、第1層と第2層とを、それぞれのTSVが略一直線上になるように積層する半導体装置の製造方法であって、基板を準備し、基板の上面に入出力回路を構成するトランジスタを形成し、トランジスタを覆うように絶縁層を形成し、絶縁層中にTSVを形成する工程を含む第1層の製造工程と、基板を準備し、基板の上面に論理回路を構成するトランジスタを形成し、トランジスタを覆うように絶縁層を形成し、絶縁層中にTSVを形成する工程を含む第2層の製造工程と、第1層のTSVと第2層のTSVとが略一直線上になるように、第1層と第2層の、基板の反対側面(上面側)を接続する接続工程と、第1層の基板を除去する工程と、を含むことを特徴とする半導体装置の製造方法である。
【0016】
また、本発明は、基板と、基板の上面に形成された入出力回路を構成する第1トランジスタと、第1トランジスタを覆うように形成された第1層間絶縁層と、第1層間絶縁層中に形成された第1TSVとを含む第1層と、第1層の上に形成された論理回路を構成する第2トランジスタと、第2トランジスタを覆うように形成された第2層間絶縁層と、第2層間絶縁層中に形成された第2TSVとを含む第2層との少なくとも2層構造を有する半導体装置であって、第1層と第2層の第1TSVと第2TSVとが略一直線上になるように配置され、第1層の第1トランジスタのゲート電極側が第2層に向いて配置され、第2層の第2トランジスタのゲート電極側が第1層に向いて配置されたことを特徴とする半導体装置でもある
【発明の効果】
【0017】
以上のように、本発明にかかる半導体装置の製造方法では、I/O回路を有する層のみを鏡面対称のレイアウトとし、論理回路を有する層は通常のレイアウトとすることで、より簡単に多層配線構造の半導体装置の作製が可能となる。
【0018】
また、本発明の半導体装置では、遠距離配線による遅延を防止でき、高速、低消費電力化が可能となる。また、配線層のレイアウトの自由度も向上する。
【図面の簡単な説明】
【0019】
【図1】本発明の実施の形態1にかかる半導体装置の製造工程の断面図である。
【図2A】本発明の実施の形態1にかかる半導体装置の部分平面図と部分断面図である。
【図2B】本発明の実施の形態1にかかる半導体装置の多層構造を示す図である。
【図2C】本発明の実施の形態1にかかる半導体装置の多層構造を示す図である。
【図3】FPGA1ブロック中のTSVと要素回路ブロックの配置図である。
【図4】本発明の実施の形態2にかかる半導体装置の製造工程の断面図である。
【図5】本発明の実施の形態3にかかる半導体装置の製造工程の断面図である。
【図6】本発明の実施の形態4にかかる半導体装置の製造工程の断面図である。
【図7】本発明の実施の形態4にかかる半導体装置の断面図である。
【図8】本発明の実施の形態4にかかる他の半導体装置の製造工程の断面図である。
【図9】本発明の実施の形態5にかかる半導体装置の製造工程の断面図である。
【図10】本発明の実施の形態5にかかる半導体装置の断面図である。
【図11】本発明の実施の形態6にかかる半導体装置の製造工程の断面図である。
【図12】本発明の実施の形態6にかかる半導体装置の断面図である。
【図13】本発明の実施の形態7にかかる半導体装置の製造工程の断面図である。
【図14】本発明の実施の形態8かかる半導体素子とCu−TSVを形成した半導体装置の概略図である。
【図15】本発明の実施の形態8かかる半導体素子とCu−TSVを形成した半導体装置の概略図である。
【図16】本発明の実施の形態8かかる半導体素子とCu−TSVを形成した半導体装置の概略図である。
【図17】本発明の実施の形態8かかる半導体素子と2つのW−TSVを形成した半導体装置の概略図である。
【図18】本発明の実施の形態9にかかる半導体装置の製造工程の断面図である。
【図19】本発明の実施の形態9にかかる半導体装置の製造工程の断面図である。
【図20】本発明の実施の形態9にかかる半導体装置の製造工程の断面図である。
【図21】本発明の実施の形態9にかかる半導体装置の製造工程の断面図である。
【図22】本発明の実施の形態10にかかる半導体装置の製造工程の断面図である。
【図23】本発明の実施の形態10にかかる半導体装置の製造工程の断面図である。
【図24】本発明の実施の形態10にかかる半導体装置の製造工程の断面図である。
【図25】従来の半導体装置の製造工程の断面図である。
【発明を実施するための形態】
【0020】
実施の形態1.
図1は、全体が100で表される、本発明の実施の形態1にかかる半導体装置の製造工程の断面図であり、かかる製造方法は以下の工程1〜5を含む。なお、以下において、「通常レイアウト」は、従来から使用している本来のレイアウト、「鏡面レイアウト」は、基板に平行な面に対して「通常レイアウト」と略鏡面対称のレイアウトをいう。
【0021】
工程1:図1(a)に示すように、例えばSiからなる基板1を準備し、その上にBOX層(埋込み酸化層)2を堆積させる。次にBOX層2の上に、半導体層を形成し、当該半導体層にSOI構造のSOIトランジスタやキャパシタ、抵抗等の半導体素子3を形成する。半導体素子の周囲の分離構造は、素子間の分離絶縁層(図示せず)がBOX層2に到達する完全分離構造と、素子間の分離絶縁層がBOX層2に到達せず、分離絶縁層とBOX層2の間に半導体層(図示せず)を残す部分分離構造の2種類からなる。このような完全分離/部分分離の2種類からなる分離構造をハイブリッドトレンチ分離構造(HTI)とよぶ。ハイブリッドトレンチ分離構造の詳細については、後述する。ここでは、半導体素子3としてI/O回路(入出力回路)を作製する。
【0022】
次に、SiO2等の絶縁層4を形成した後、絶縁層4に開口部を設け、例えばWを埋め込んでバイアホール5を形成する。一方、絶縁層4とBOX層2の開口部を設け、例えばCuを埋め込んでTSV(Through Silicon Via)6を形成する。なお、通常、BOX層2と絶縁層4は同一材料から形成されるため、ここでは界面は記載していない。尚、TSVを形成する領域は、完全分離構造となっている。
【0023】
続いて、例えばCuからなる配線層8を形成した後、絶縁層4を堆積させる。次に、例えばダマシンプロセスを用いてバイアホール5と配線層8を形成する。以上の工程で、第1層10が作製される。第1層は、後述する第2層20、第3層30のレイアウトに対して、鏡面レイアウトとなっている。
【0024】
工程2:図1(b)に示すように、第2層20(通常レイアウト)を作製し、第1層10の上に、フェイス・トゥ・フェイスで貼り合わせる。貼り合わせには、例えば200℃前後の温度での加熱接合が用いられる。後述するように、貼り合わせには半田バンプを用いることもできる。
【0025】
第2層20は、基板1の上にBOX層2が設けられ、その上に、SOIトランジスタや容量からなる半導体素子13、バイアホール5、配線層8等が設けられている。半導体素子は、部分分離構造、完全分離構造またはハイブリッド分離構造で分離される。また、TSVを形成する領域は、完全分離構造となっている。半導体素子13は、例えばFPGA(Field Programmable Gate Array)等の論理回路からなる。
【0026】
工程3:図1(c)に示すように、第2層20の基板1を、例えばCMP法を用いて除去し、TSV6を露出させる。
【0027】
工程4:図1(d)に示すように、第2層20とほぼ同じ構造の第3層30を作製する。第3層30は、基板1の上にBOX層2が設けられ、その上に、例えばFPGA等の論理回路を構成し、SOIトランジスタや容量からなる半導体素子13、バイアホール5、配線層8等が設けられている。尚、半導体素子は、部分分離構造、完全分離構造またはハイブリッド分離構造で分離され、TSVを形成する領域は、完全分離構造となっている。続いて、第3層30の配線層8が、第2層20のTSV6と接触するように第2層20の上に第3層30(通常レイアウト)を貼り合わせる。
【0028】
工程5:図1(e)に示すように、第1層10の基板1を、例えばCMP法を用いて除去する。以上の工程で、基板1の上にM1、M2、M3の3つの層が積層された半導体装置(3次元デバイス)100が完成する。
【0029】
本実施の形態1にかかる半導体装置100は、例えば図1(e)に示すように、基板1の上に形成されたM1、M2が、通常レイアウトであり、M3のみがM1、M2の通常レイアウトを略鏡面対称とした鏡面レイアウトとなっている。M1、M2、M3層のTSV6は、基板1の垂直な方向に、略一直線上に配置される。
【0030】
M3には、鏡面レイアウトが比較的作製しやすい、論理回路に比べて回路構造が単純なI/O回路(入出力回路)が形成され、鏡面レイアウトの作製が複雑な論理回路は形成されない。このため、鏡面レイアウトの作製のための、マスク等の形成を含む製造工程が比較的簡単に行うことができる。
【0031】
特に、M1、M2層(論理回路)用とM3層(I/O回路)用の2組のマスクセットで、多層構造の半導体装置の作成が可能となり、製造コストの低減が可能となる。
【0032】
図2Aは、本発明の実施の形態1にかかる半導体装置の一部であり、(a)は平面図、(b)は(a)をX−X方向に見た場合の断面図である。図2A中、図1と同一符号は、同一または相当箇所を示す。また、GTはゲート電極、GXはゲート酸化膜、SRは半導体層、SBはSOI基板、PTは部分トレンチ分離絶縁層、FTは完全トレンチ分離絶縁層を示す。
【0033】
図2A(b)に示すように、SBは、半導体基板1、BOX層2、および半導体層14からなるSOI基板である。SOI基板SBの上には、MOSトランジスタのゲート酸化膜GX、ゲート電極GTが設けられている。ゲート電極GXおよび半導体層14は、それぞれバイアホール5を介して配線層8に接続されている。
【0034】
MOSトランジスタは、半導体層14内に選択的に形成されたソース領域SR及びドレイン領域DR、ゲート酸化膜GX、および電極GTを含む。ソース領域SR及びドレイン領域DRの間の半導体層14はボディ領域となり、部分分離領域の分離絶縁層PTの下の半導体層(分離絶縁膜下半導体領域)を介してボディ電位設定領域BCに接続される。
【0035】
かかる半導体装置の分離構造は、完全分離領域(構造)と部分分離領域(構造)を併用したハイブリッドトレンチ分離構造(ハイブリッドSTI:HTI)となっている。完全分離領域では、例えばSiO2からなる分離絶縁層FTがBOX層2に達するように形成され、完全な絶縁構造となっている。一方、部分分離領域では、分離絶縁層PTがBOX層2に達しない程度の深さに形成され、導電性の半導体層14が、BOX層2と分離絶縁層PTとの間に残って部分的に絶縁された構造となっている。分離絶縁層FT、PTは、例えばLOCOS法により作製される。
【0036】
図2Bは、全体が101で表される、本実施の形態1にかかる半導体装置の変形例である。図2B中、図1と同一符号は同一または相当箇所を示し、Aは部分分離領域、Bは完全分離領域を示す。半導体装置101は、完全分離と部分分離とを併用したハイブリッドトレンチ分離構造(HTI)となっている。即ち、半導体素子3の間は、部分分離領域Aと完全分離領域得Bとを併用した構造となっている。一方、TSV6は完全分離領域Bで周囲を囲まれた構造となっている。
【0037】
ハイブリッドトレンチ分離構造は、基板浮遊効果抑制、寄生容量低減等の効果がある。TSVでも寄生容量の低減が必要であり、TSVに近接する部分を予め完全分離構造とすることにより、TSVの周りは絶縁層となり、寄生容量の低減が図れる。
【0038】
図2Cは、半導体装置100の多層配線構造を示す図であり、図2C(a)は積層されたM1、M2、M3の接続状態の概略図、図2C(b)は半導体装置100の断面図である。M1、M2には、それぞれ4ブロックのFPGAが形成され、M3にはI/O回路が形成されている。M1とM2のFPGAの間、M2のFPGAとM3のI/O回路の間は、それぞれTSVにより接続されている。
【0039】
このような多層構造(3次元構造)を用いることで、配線距離が短くなり、2次元構造で生じていた遠距離配線による遅延を防止でき、高速、低消費電力化が可能となる。
【0040】
図3は、FPGA1ブロック中の、TSVと要素回路ブロックの配置を示す。例えば1つのFPGAは16のサブブロックからなり、サブブロック毎にTSV(ここでは4つずつ)が設けられている。図3のようにTSVを配置することにより、配線のレイアウトの自由度が向上する。
【0041】
実施の形態2.
図4は、本発明の実施の形態2にかかる半導体装置の製造工程の断面図であり、図4中、図1と同一符号は、同一又は相当箇所を示す。かかる製造方法は以下の工程1〜6を含む。
【0042】
工程1:図4(a)に示すように、例えばSiからなる基板1上にBOX層(埋込み酸化層)2を堆積させ、I/O回路(入出力回路)を構成する半導体素子3を形成し、第1層10(通常レイアウト)を形成する。半導体素子3は、SOIトランジスタや容量等からなる。
【0043】
工程2:図4(b)に示すように、第1層10の上面に、例えばSiからなる基板11を貼り合わせる。
【0044】
工程3:図4(c)に示すように、第1層10の下面の基板1を、例えばCMP法を用いて除去する。
【0045】
工程4:図4(d)に示すように、基板1の上に、例えばFPGA等の論理回路からなる半導体素子13、バイアホール5、配線層8等を含む第2層20(通常レイアウト)を形成し、これを第1層10の上に貼り合わせる。半導体素子13は、SOIトランジスタや容量等からなる。
【0046】
工程5:図4(e)に示すように、例えばCMP法を用いて、第2層20の基板1を除去する。
【0047】
工程6:図4(f)に示すように、例えばFPGA等の論理回路を構成し、SOIトランジスタや容量等からなる半導体素子13、バイアホール5、配線層8等を含む第3層30(通常レイアウト)を形成し、これを第2層20の上に貼り合わせる。
【0048】
最後に、第1層10の上の基板11をCMP等により除去する。以上の工程で、基板1の上にM1、M2、M3の3つの層が積層された半導体装置(3次元デバイス)200が完成する。
【0049】
本実施の形態2にかかる製造方法では、工程2(図4(b))の貼り合わせ工程が増えるものの、通常レイアウトの第1層10、第2層20、第3層30から半導体装置200を作製することができ、鏡面レイアウトを作製することによる製造工程の複雑化を防止できる。
【0050】
実施の形態3.
図5は、本発明の実施の形態3にかかる半導体装置の製造工程の断面図であり、図5中、図1と同一符号は、同一又は相当箇所を示す。かかる製造方法は以下の工程1〜5を含む。
【0051】
工程1:図5(a)に示すように、例えばSiからなる基板1を準備し、その上に、I/O回路(入出力回路)等のトランジスタ3や、TSV6を形成する。ここでは、BOX層を形成せずに、基板1上に、バルクトランジスタや容量等からなる半導体素子3を形成する。
【0052】
工程2〜4:図5(b)〜(d)に示すように、工程2〜4は、実施の形態1の工程2〜4と略同じである。
【0053】
工程5:図5(e)に示すように、第1層10の基板1を、例えばCMP法を用いて除去する。以上の工程で、基板1の上にM1、M2、M3の3つの層が積層された半導体装置(3次元デバイス)300が完成する。
【0054】
本実施の形態3にかかる半導体装置300は、基板1の上に形成されたM1、M2が、通常レイアウトであり、M3のみが鏡面レイアウトとなっている。M3には、鏡面レイアウトが比較的作製しやすいI/O回路(入出力回路)が形成されており、マスク等の形成を含む製造工程が比較的簡単に行うことができる。
【0055】
実施の形態4.
図6は、本実施の形態4にかかる半導体装置の製造工程であり、図1と同一符号は、同一または相当箇所を示す。
【0056】
かかる製造工程では、第1層10と第2層20が貼り合わされ、第1層10が最上層となる。本実施の形態4にかかる貼り付け工程は、以下の工程1〜10を含む。
【0057】
工程1:図6(a)に示すように、第1層10を作製する。TSV6は、基板1に埋め込むように形成する。BOX層2の上には、SOIトランジスタや容量からなる半導体素子3が形成されている。
【0058】
工程2:図6(b)に示すように、第1層10の上面にサポート基板11を貼り合わせる。
【0059】
工程3:図6(c)に示すように、例えばCMP法を用いて基板1を下面から研磨(エッチング)する。この時、TSV6がエッチングストッパとして働く。
【0060】
工程4:図6(d)に示すように、第1層10の下面に、例えばスパッタ法でシード層41を形成する。シード層41は、例えばTi/TiN層からなる。
【0061】
工程5:図6(e)に示すように、シード層41の上にレジストマスク42を形成する。レジストマスク42は、TSV6の上に開口部を有する。
【0062】
工程6:図6(f)に示すように、例えばめっき法を用いて、開口部内のシード層41の上に、選択的にバンプ43を形成する。バンプ43は、例えば、Sn、In、Ni、Au、Cuや、Cu/Ni/Inからなる。
【0063】
工程7:図6(g)に示すように、レジストマスク42を除去する。
【0064】
工程8:図6(h)に示すように、バンプ43をエッチングマスクに用いてシード層41をエッチングで除去する。この結果、TSV6の上に選択的にバンプ43が形成される。
【0065】
工程9:図6(i)に示すように、第2層20の配線層と第1層10のTSV6を接続するように、バンプ43を用いて第2層20の上に第1層10を貼り合わせる。
【0066】
工程10:図6(j)に示すように、基板11を除去する。以上の工程で、図7に示すような、第2層20の上に最上層の第1層10が積層された半導体装置が完成する。
【0067】
本実施の形態4にかかる製造方法では、工程3における第1層10の基板1のエッチングを、TSV6をエッチングストッパに用いて行うため、エッチング後の基板1の膜厚を正確に制御できる。特に、基板1へのTSV6の埋め込みは、例えば200μm程度にできるため、基板1が薄くなりすぎて、製造工程中に基板1が割れることを防止できる。この結果、製造歩留まりを向上させることができる。
【0068】
また、第1層10と第2層20の接合を、半田系材料のバンプ43を用いて行うため、200℃以下のような低温での接合が可能となる。
【0069】
図8は、本実施の形態4にかかる他の半導体装置の製造工程であり、図6と同一符号は、同一または相当箇所を示す。図8では、半導体素子3として、SOI構造のSOIトランジスタに代えて、バルクトランジスタが用いられているが、他は図6と同じである。
【0070】
このように、SOIトランジスタ、バルクトランジスタいずれのトランジスタにも、本実施の形態4にかかる製造工程は適用できる。
【0071】
実施の形態5.
図9は、本実施の形態5にかかる半導体装置の製造工程であり、図1と同一符号は、同一または相当箇所を示す。
【0072】
かかる製造工程は、以下の工程1〜10を含むが、第1層10の基板1が全て除去される以外は、実施の形態4の製造工程と同じである。
【0073】
工程1:図9(a)に示すように、第1層10を作製する。TSV6は、基板1に埋め込むように形成する。BOX層2の上には、SOIトランジスタや容量等からなる半導体素子3が形成されている。
【0074】
工程2:図9(b)に示すように、第1層10の上面にサポート基板11を貼り合わせる。
【0075】
工程3:図9(c)に示すように、例えばCMP法を用いて基板1を下面から研磨(エッチング)して、基板1を全て除去してBOX層2を露出させる。この時、TSV6がエッチングストッパとして働く。
【0076】
工程4〜10:図9(d)〜(j)に示すように、実施の形態4の工程4〜10と同様の工程を行い、図10に示すような半導体装置が完成する。
【0077】
本実施の形態5にかかる製造方法では、工程3における第1層10の基板1のエッチング除去を、TSV6をエッチングストッパに用いて行うため、正確なエッチングが可能となる。
【0078】
また、第1層10と第2層20の貼り合わせを、半田系材料のバンプ43を用いて行うため、200℃以下のような低温での接合が可能となる。このため、熱履歴によるデバイス特性の劣化を防止でき、多層構造の作製に有利である。
【0079】
実施の形態6.
図11は、本実施の形態6にかかる半導体装置の製造工程であり、図1と同一符号は、同一または相当箇所を示す。
【0080】
かかる製造工程は、第1層のTSV6を、半導体素子3の作製後に下面から形成するものであり、以下の工程1〜11を含む。
【0081】
工程1:図11(a)に示すように、第1層10を作製する。BOX層2の上には、SOIトランジスタや容量等からなる半導体素子3が形成されている。
【0082】
工程2:図11(b)に示すように、第1層10の上面にサポート基板11を貼り合わせる。
【0083】
工程3:図11(c)に示すように、例えばCMP法を用いて基板1を下面から研磨(エッチング)して膜厚を減じる。
【0084】
工程4:図11(d)に示すように、第1層10の下面に、レジストマスク42を形成する。
【0085】
工程5:図11(e)に示すように、レジストマスク42をエッチングマスクに用いて、基板1、BOX層2等をエッチングし、配線層8を露出させる。
【0086】
工程6:図11(f)に示すように、開口部内にシード層41を形成する。シード層41は、例えばTi/TiNからなる。
【0087】
工程7:図11(g)に示すように、シード層41の上にレジストマスク44を形成する。
【0088】
工程8:図11(h)に示すように、例えばめっき法を用いて、開口部内のシード層41の上に、選択的にバンプ43を形成する。バンプ43は、例えば、Sn、In、Ni、Au、Cuや、Cu/Ni/Inからなる。
【0089】
工程9:図11(i)に示すように、レジストマスク44を除去する。
【0090】
工程10:図11(j)に示すように、バンプ43をエッチングマスクに用いてシード層41をエッチングで除去する。この結果、シード層41とバンプ43からなるTSV6が形成される。
【0091】
工程11:図11(k)に示すように、第2層20の配線層と第1層10のTSV6を接続するように、バンプ43を用いて第2層20の上に第1層10を貼り合わせる。
【0092】
工程12:図11(l)に示すように、基板11を除去する。以上の工程で、図12に示すような、第2層20の上に最上層の第1層10が積層された半導体装置が完成する。
【0093】
本実施の形態6にかかる半導体装置の製造工程では、半導体素子3の作製後にTSV6を下面から形成するため、TSV6形成工程での、SOIトランジスタ等の半導体素子3の損傷を防止し、歩留まりの向上を図ることができる。
【0094】
なお、本実施の形態6にかかる製造工程は、SOI構造のSOIトランジスタのみならず、バルクトランジスタを用いる場合にも適用可能である。
【0095】
実施の形態7.
図13は、本実施の形態7にかかる半導体装置の製造工程の断面図である。本実施の形態7は3層構造の半導体装置を例に説明するが、2層または4層以上の構造にも適用することができる。
【0096】
図13(1a)に示すように、第1層10を作製する。第1層10の作製は、Si基板上にBOX層、SOI層を順次積層し、その上にCMOS等のトランジスタを形成する(FEOL:Front End of Line)。
【0097】
FEOLに続いて、絶縁層を形成して、これをエッチングして開口部を設け、その中にTSVを形成する。最後に配線を形成する(BEOL:Back End of Line)。
【0098】
図13(2a)に示すように、第1層10と同様の工程で第2層20を作製する。
【0099】
図13(2b)に示すように、第2層20の上面にサポート基板を貼り合わせ、下面からSi基板を研磨して除去する。第2層20の下面には、TSVが露出する。
【0100】
図13(1b)に示すように、第1層10の上に第2層10を貼り合わせる。これにより、第1層10のTSVと第2層のTSVが電気的に接続される。
【0101】
図13(1c)に示すように、第2層20の上にサポート基板を研磨等で除去する。
【0102】
図13(3a)に示すように、第1層10と同様の工程で第3層30を作製する。
【0103】
図13(3b)に示すように、第3層の上面にサポート基板を貼り合わせ、下面からSi基板を研磨して除去する。第3層30の下面には、TSVが露出する。
【0104】
図13(1d)に示すように、第1層10、第2層20の積層構造の上面に、第3層30を貼り合わせる。これにより、第1層10、第2層20、第3層30のTSVが電気的に接続される。続いて、上面のサポート基板をエッチングで除去し、必要な配線等を形成して積層構造の半導体装置が完成する。
【0105】
本実施の形態7にかかる製造方法では、各層ごとに、トランジスタの形成工程(FEOL)と配線の形成工程(BEOL)の間でTSVを形成する。このため、例えば、第2層の配線レイアウトの制約を受けずに、第1層のTSVの形成が可能となる。
【0106】
また、例えばダマシンプロセスのような配線工程を用いてTSVを作製できるため、通常のLSI製造ラインでTSVの作製が可能となる。
【0107】
また、Si基板等の研磨が各層ごとに行われるため、研磨のダメージが小さくなり半導体装置の歩留まりが向上する。
【0108】
なお、本実施の形態7のかかる製造工程は、本発明の他の実施の形態や、従来の製造方法にも適用することができる。
【0109】
実施の形態8.
図14は、半導体素子(トランジスタ)とCuからなるTSV(幅5μm、深さ15μm)を形成した半導体装置の概略図であり、かかる半導体装置で問題となる課題1〜4を示したものである。
【0110】
課題1は、層間絶縁層の膜厚のばらつきに起因して、トランジスタ特性のばらつきが発生することである。即ち、トランジスタと配線層との間の層間絶縁層の膜厚がばらつくことにより、トランジスタと配線層とを接続するバイアホール(縦方向の配線)の長さがばらつく。
【0111】
課題2は、Cuが埋め込まれたTSVを形成した後に、Wを堆積、研磨してWで埋め込まれたバイアホールを形成する工程で、研磨したWの残渣により電気的な短絡(ショート)が発生することである。即ち、図15に示すように、半導体素子(トランジスタ)のバイアホールを作製するために堆積したWが、研磨後も層間絶縁層上に残り、バイアホールとTSVの間のショートの原因となる。
【0112】
課題3は、図16に示すように、TSVを形成するためのCuの研磨(CMP)により、開口部近傍の層間絶縁層が削られたディシングが形成される。即ち、TSV埋め込み部は研磨工程で削れやすく(例えば、深さ方向に0.1〜0.2μm)、特にTSVの占有率が高いほど(TSVが形成される面積が大きいほど)ディシングの形成が顕著になる。このディシングにより、層間絶縁層の上にレジストマスクを形成する工程でレジスト層が平坦とならず、微細なレジストのパターニングが困難となることである。
【0113】
課題4は、TSVを形成するためのCuを埋め込むことにより、ウエハが反ることである。即ち、TSVのCuと、基板のSiとの熱膨張係数の違いによりウエハが反る。
【0114】
本実施の形態8では、これらの課題1〜4を、半導体素子とTSVの距離を大きく設定して、TSVの近傍にはトランジスタ等の半導体素子を形成しないレイアウト制限を行うことで解決している。
【0115】
特に、課題4(ウエハの反り)に対しては、TSVを埋め込む材料としてCuより熱膨張係数がSiに近い(熱膨張係数が小さい)Wを用いることにより、ウエハの反りを防止している。例えばTSV材料にWを用いた場合、TSVと半導体素子の間隔は20μm以上、TSVとTSVの間隔は数μm以上とすることが好ましい。
【0116】
また、課題1(リソグラフィの不具合)、課題3(ディシング)に対しては、TSV材料にWを用いた場合、TSVと半導体素子の間隔は数10μm以上、TSVとTSVの間隔は10μm以上とすることが好ましい。
【0117】
図17に示すように、Cuを埋め込んだTSV(幅5μm)に代えて、Wを埋め込んだ2つのTSV(幅2μm、間隔1μm)を用いてもよい。トランジスタや容量等の半導体素子間の領域Cは、部分分離構造Aで分離され、TSVを形成する領域Dは、完全分離構造Bで分離されている。尚、領域Cは、完全分離構造Bやハイブリッド分離構造で分離されてもよい。
【0118】
図17(b)は、図17(a)の半導体素子の周辺の拡大断面図である。領域Cでは、分離絶縁膜15がBOX層2に到達せず、導電性の半導体層14が残った部分分離構造となっている。一方、領域Dでは、分離絶縁膜15がBOX層2に到達し、完全な絶縁構造となっている。尚、領域Cは、完全分離構造やハイブリッド分離構造で分離されてもよい。
【0119】
実施の形態9.
図18〜21に、本実施の形態9にかかる半導体装置の製造工程の断面図を示す。かかる製造工程は、TSVのバリア膜をSiN/SiO2の積層膜として、ディシングを防止するものである。
【0120】
図18に示すように、半導体素子上の絶縁層に開口部を形成し、その上面にSiO2膜、SiN膜を、例えばCVD法を用いて順に形成する。
【0121】
図19に示すように、めっき法等で全面にCuを堆積した後、例えばCMP法を用いてCuを研磨し、開口部内にCuを残してTSVを形成する。CMP工程において、SiN膜はエッチングストッパとして働く。かかる工程で、開口部周辺のSiN膜もディシングされるが、SiO2膜を用いた場合よりディシング量を大幅に減らすことができる。
【0122】
図20に示すように、開口部内以外のSiN膜を、例えばリン酸を用いて除去する。ディシングされたSiN膜を除去することにより、ディシングの影響を無くすことができる。
【0123】
図21(a)に示すように、絶縁層を形成した後、トランジスタ部に例えばWからなるコンタクトを形成し、TSV上にはM1のCuを形成する。トランジスタや容量等の半導体素子間の領域Cは、部分分離構造Aで分離され、TSVを形成する領域Dは、完全分離構造Bで分離されている。尚、領域Cは、完全分離構造Bやハイブリッド分離構造で分離されてもよい。
【0124】
図21(b)は、図21(a)の半導体素子の周辺の拡大断面図である。領域Cでは、分離絶縁膜15がBOX層2に到達せず、導電性の半導体層14が残った部分分離構造となっている。一方、領域Dでは、分離絶縁膜15がBOX層2に到達し、完全な絶縁構造となっている。尚、領域Cは、完全分離構造やハイブリッド分離構造で分離されてもよい。
【0125】
このように、バリア膜をSiN/SiO2の積層膜とすることで、開口部周辺のディシングの影響を無くすことができる。この結果、例えば半導体素子とTSVとの間隔を小さくでき、半導体装置の小型化が可能となる。
【0126】
実施の形態10.
図22〜24に、本実施の形態10にかかる半導体装置の製造工程の断面図を示す。かかる製造工程は、TSVの開口前にSiN膜を形成する。
【0127】
図22に示すように、基板上の絶縁層の上面にSiN膜を形成した後に、レジストマスクを用いて絶縁層中に開口部を形成する。続いて、例えばCVD法を用いて開口部の内部をSiO2膜で覆う。
【0128】
図23に示すように、めっき法等で全面にCuを堆積した後、例えばCMP法を用いてCuを研磨し、開口部内にCuを残してTSVを形成する。CMP工程において、SiN膜はエッチングストッパとして働く。かかる工程で、開口部周辺のSiN膜もディシングされる。
【0129】
図24(a)に示すように、開口部内以外のSiN膜を、例えばリン酸を用いて除去する。ディシングされたSiN膜を除去することにより、ディシングの影響を無くすことができる。更に、絶縁層を形成した後、半導体素子部に例えばWからなるコンタクトを形成し、TSV上にはM1のCuを形成する。トランジスタや容量等の半導体素子間の領域Cは、部分分離構造Aで分離され、TSVを形成する領域Dは、完全分離構造Bで分離されている。尚、領域Cは、完全分離構造Bやハイブリッド分離構造で分離されてもよい。
【0130】
図24(b)は、図24(a)の半導体素子の周辺の拡大断面図である。領域Cでは、分離絶縁膜15がBOX層2に到達せず、導電性の半導体層14が残った部分分離構造となっている。一方、領域Dでは、分離絶縁膜15がBOX層2に到達し、完全な絶縁構造となっている。尚、領域Cは、完全分離構造やハイブリッド分離構造で分離されてもよい。
【0131】
このように、絶縁層の上面にSiN膜を形成することで、開口部周辺のディシングの影響を無くすことができる。この結果、例えば半導体素子とTSVとの間隔を小さくでき、半導体装置の小型化が可能となる。
【0132】
なお、以上の実施の形態1〜10では、2層構造または3層構造の半導体装置を例に説明したが、本発明は、4層以上のような他の多層構造にも適用することができる。
【符号の説明】
【0133】
1 基板
2 BOX層
3 半導体素子
4 絶縁層
5 バイアホール
6 TSV
8 配線層
10 第1層
13 半導体素子
14 半導体(SOI)層
15 分離絶縁層
20 第2層
30 第3層
100、101 半導体装置
【特許請求の範囲】
【請求項1】
第1層と第2層とを、それぞれのTSVが略一直線上になるように積層する半導体装置の製造方法であって、
基板を準備し、基板の上面に入出力回路を構成するトランジスタを形成し、トランジスタを覆うように絶縁層を形成し、絶縁層中にTSVを形成する工程を含む第1層の製造工程と、
基板を準備し、基板の上面に論理回路を構成するトランジスタを形成し、トランジスタを覆うように絶縁層を形成し、絶縁層中にTSVを形成する工程を含む第2層の製造工程と、
第1層のTSVと第2層のTSVとが略一直線上になるように、第1層と第2層の、基板の反対側面を接続する接続工程と、
第1層の基板を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項2】
上記接続工程は、
TSVとトランジスタを有する第3層を、それぞれの層のTSVが略一直線上になるように上記第2層に接続する工程であることを特徴とする請求項1に記載の製造方法。
【請求項3】
上記第1層の製造工程が、更に、
上記第1層の上面側に支持基板を接続した後に、上記基板を除去する工程を含むことを特徴とする請求項1に記載の製造方法。
【請求項4】
上記トランジスタは、SOIトランジスタまたはバルクトランジスタであることを特徴とする請求項1に記載の製造方法。
【請求項5】
上記第1層および/または上記第2層の製造工程は、
半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板を準備する工程と、
該半導体層の主面内に、該絶縁層に到達するように第1分離絶縁膜を形成する工程と、
該半導体層内において、該第1分離絶縁膜によって規定される素子形成領域内にMOSトランジスタを形成する工程と、
該MOSトランジスタ及び該第1分離絶縁膜の上に層間絶縁層を形成する工程と、
該半導体層の該主面から該絶縁層の上面に到達しないように第2分離絶縁膜を形成する工程と、
該第1分離絶縁膜にTSVを形成する工程とを含むことを特徴とする請求項1に記載の製造方法。
【請求項6】
上記MOSトランジスタは、
上記半導体層内に選択的に形成された第1導電型のソース領域及びドレイン領域と、
該ソース領域及びドレイン領域の間の該半導体層の領域上に、ゲート酸化膜を介して形成されたゲート電極と、
該ソース領域及びドレイン領域の間の該半導体層の第2導電型の領域であるボディ領域と、
上記第2分離絶縁膜と上記絶縁層の間に存在する該半導体層の一部である第2導電型の第2分離絶縁膜下半導体領域とを含み、
更に、該第2分離絶縁膜下半導体領域を介して該ボディ領域に接続された第2導電型の第1ボディ電位設定領域を含むことを特徴とする請求項5に記載の製造方法。
【請求項7】
上記TSVを形成する工程は、
絶縁層に開口部を形成し、開口部および絶縁層の表面を覆うようにシリコン酸化膜とシリコン窒化膜を順次形成し、開口部を埋め込むように絶縁層上に金属層を形成し、シリコン窒化膜をエッチングストッパに用いて金属層をエッチングして開口部内に金属層を残す工程であることを特徴とする請求項1に記載の製造方法。
【請求項8】
上記TSVを形成する工程は、
絶縁層上にシリコン窒化膜を形成した後に絶縁層に開口部を形成し、開口部の表面を覆うようにシリコン酸化膜を形成し、開口部を埋め込むように絶縁層上に金属層を形成し、シリコン窒化膜をエッチングストッパに用いて金属層をエッチングして開口部内に金属層を残す工程であることを特徴とする請求項1に記載の製造方法。
【請求項9】
基板と、基板の上面に形成された入出力回路を構成する第1トランジスタと、該第1トランジスタを覆うように形成された第1層間絶縁層と、該第1層間絶縁層中に形成された第1TSVとを含む第1層と、
該第1層の上に形成された論理回路を構成する第2トランジスタと、該第2トランジスタを覆うように形成された第2層間絶縁層と、該第2層間絶縁層中に形成された第2TSVとを含む第2層との少なくとも2層構造を有する半導体装置であって、
該第1層の該第1TSVと、該第2層の該第2TSVとが、略一直線上になるように配置され、
該第1層の該第1トランジスタのゲート電極側が該第2層に向いて配置され、該第2層の該第2トランジスタのゲート電極側が該第1層に向いて配置されたことを特徴とする半導体装置。
【請求項10】
上記トランジスタは、SOIトランジスタまたはバルクトランジスタであることを特徴とする請求項9に記載の半導体装置。
【請求項11】
上記第1層および/または上記第2層は、
半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板と、
該半導体層の主面内に、該絶縁層に到達するように形成された第1分離絶縁膜と、
該半導体層内において、該第1分離絶縁膜によって規定された素子形成領域内に形成されたMOSトランジスタと、
該MOSトランジスタ及び該第1分離絶縁膜の上に形成された層間絶縁層と、
該半導体層の該主面から該絶縁層の上面に到達しないように形成された第2分離絶縁膜と、
該第1分離絶縁膜に形成されたTSVとを含むことを特徴とする請求項9に記載の半導体装置。
【請求項12】
上記MOSトランジスタは、
上記半導体層内に選択的に形成された第1導電型のソース領域及びドレイン領域と、
該ソース領域及びドレイン領域の間の該半導体層の領域上にゲート酸化膜を介して形成されたゲート電極と、
該ソース領域及びドレイン領域の間の該半導体層からなる第2導電型のボディ領域と、
該第2分離絶縁膜と該絶縁層の間に存在する該半導体層の一部からなる第2導電型の第2分離絶縁膜下半導体領域とを含み、
更に、該第2分離絶縁膜下半導体領域を介して該ボディ領域に接続された第2導電型の第1ボディ電位設定領域を含むことを特徴とする請求項11に記載の半導体装置。
【請求項1】
第1層と第2層とを、それぞれのTSVが略一直線上になるように積層する半導体装置の製造方法であって、
基板を準備し、基板の上面に入出力回路を構成するトランジスタを形成し、トランジスタを覆うように絶縁層を形成し、絶縁層中にTSVを形成する工程を含む第1層の製造工程と、
基板を準備し、基板の上面に論理回路を構成するトランジスタを形成し、トランジスタを覆うように絶縁層を形成し、絶縁層中にTSVを形成する工程を含む第2層の製造工程と、
第1層のTSVと第2層のTSVとが略一直線上になるように、第1層と第2層の、基板の反対側面を接続する接続工程と、
第1層の基板を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項2】
上記接続工程は、
TSVとトランジスタを有する第3層を、それぞれの層のTSVが略一直線上になるように上記第2層に接続する工程であることを特徴とする請求項1に記載の製造方法。
【請求項3】
上記第1層の製造工程が、更に、
上記第1層の上面側に支持基板を接続した後に、上記基板を除去する工程を含むことを特徴とする請求項1に記載の製造方法。
【請求項4】
上記トランジスタは、SOIトランジスタまたはバルクトランジスタであることを特徴とする請求項1に記載の製造方法。
【請求項5】
上記第1層および/または上記第2層の製造工程は、
半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板を準備する工程と、
該半導体層の主面内に、該絶縁層に到達するように第1分離絶縁膜を形成する工程と、
該半導体層内において、該第1分離絶縁膜によって規定される素子形成領域内にMOSトランジスタを形成する工程と、
該MOSトランジスタ及び該第1分離絶縁膜の上に層間絶縁層を形成する工程と、
該半導体層の該主面から該絶縁層の上面に到達しないように第2分離絶縁膜を形成する工程と、
該第1分離絶縁膜にTSVを形成する工程とを含むことを特徴とする請求項1に記載の製造方法。
【請求項6】
上記MOSトランジスタは、
上記半導体層内に選択的に形成された第1導電型のソース領域及びドレイン領域と、
該ソース領域及びドレイン領域の間の該半導体層の領域上に、ゲート酸化膜を介して形成されたゲート電極と、
該ソース領域及びドレイン領域の間の該半導体層の第2導電型の領域であるボディ領域と、
上記第2分離絶縁膜と上記絶縁層の間に存在する該半導体層の一部である第2導電型の第2分離絶縁膜下半導体領域とを含み、
更に、該第2分離絶縁膜下半導体領域を介して該ボディ領域に接続された第2導電型の第1ボディ電位設定領域を含むことを特徴とする請求項5に記載の製造方法。
【請求項7】
上記TSVを形成する工程は、
絶縁層に開口部を形成し、開口部および絶縁層の表面を覆うようにシリコン酸化膜とシリコン窒化膜を順次形成し、開口部を埋め込むように絶縁層上に金属層を形成し、シリコン窒化膜をエッチングストッパに用いて金属層をエッチングして開口部内に金属層を残す工程であることを特徴とする請求項1に記載の製造方法。
【請求項8】
上記TSVを形成する工程は、
絶縁層上にシリコン窒化膜を形成した後に絶縁層に開口部を形成し、開口部の表面を覆うようにシリコン酸化膜を形成し、開口部を埋め込むように絶縁層上に金属層を形成し、シリコン窒化膜をエッチングストッパに用いて金属層をエッチングして開口部内に金属層を残す工程であることを特徴とする請求項1に記載の製造方法。
【請求項9】
基板と、基板の上面に形成された入出力回路を構成する第1トランジスタと、該第1トランジスタを覆うように形成された第1層間絶縁層と、該第1層間絶縁層中に形成された第1TSVとを含む第1層と、
該第1層の上に形成された論理回路を構成する第2トランジスタと、該第2トランジスタを覆うように形成された第2層間絶縁層と、該第2層間絶縁層中に形成された第2TSVとを含む第2層との少なくとも2層構造を有する半導体装置であって、
該第1層の該第1TSVと、該第2層の該第2TSVとが、略一直線上になるように配置され、
該第1層の該第1トランジスタのゲート電極側が該第2層に向いて配置され、該第2層の該第2トランジスタのゲート電極側が該第1層に向いて配置されたことを特徴とする半導体装置。
【請求項10】
上記トランジスタは、SOIトランジスタまたはバルクトランジスタであることを特徴とする請求項9に記載の半導体装置。
【請求項11】
上記第1層および/または上記第2層は、
半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板と、
該半導体層の主面内に、該絶縁層に到達するように形成された第1分離絶縁膜と、
該半導体層内において、該第1分離絶縁膜によって規定された素子形成領域内に形成されたMOSトランジスタと、
該MOSトランジスタ及び該第1分離絶縁膜の上に形成された層間絶縁層と、
該半導体層の該主面から該絶縁層の上面に到達しないように形成された第2分離絶縁膜と、
該第1分離絶縁膜に形成されたTSVとを含むことを特徴とする請求項9に記載の半導体装置。
【請求項12】
上記MOSトランジスタは、
上記半導体層内に選択的に形成された第1導電型のソース領域及びドレイン領域と、
該ソース領域及びドレイン領域の間の該半導体層の領域上にゲート酸化膜を介して形成されたゲート電極と、
該ソース領域及びドレイン領域の間の該半導体層からなる第2導電型のボディ領域と、
該第2分離絶縁膜と該絶縁層の間に存在する該半導体層の一部からなる第2導電型の第2分離絶縁膜下半導体領域とを含み、
更に、該第2分離絶縁膜下半導体領域を介して該ボディ領域に接続された第2導電型の第1ボディ電位設定領域を含むことを特徴とする請求項11に記載の半導体装置。
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【公開番号】特開2011−159889(P2011−159889A)
【公開日】平成23年8月18日(2011.8.18)
【国際特許分類】
【出願番号】特願2010−21933(P2010−21933)
【出願日】平成22年2月3日(2010.2.3)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成20年度 独立行政法人新エネルギー・産業技術総合開発機構からの委託研究「立体構造新機能集積回路(ドリームチップ)/三次元回路再構成可デバイス技術/三次元集積化プロセスフロー構築に関する研究開発」、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年8月18日(2011.8.18)
【国際特許分類】
【出願日】平成22年2月3日(2010.2.3)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成20年度 独立行政法人新エネルギー・産業技術総合開発機構からの委託研究「立体構造新機能集積回路(ドリームチップ)/三次元回路再構成可デバイス技術/三次元集積化プロセスフロー構築に関する研究開発」、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
[ Back to top ]