半導体装置およびその製造方法
【課題】 デュアルダマシン法による配線構造の製造において、接続プラグ用のホールを通じて下層配線の表面に凹部をエッチング形成するとき、上層配線用の溝の底部が過剰エッチングされないようにする。
【解決手段】 ＴａＮなどからなり、接続プラグに対応する開口を有する導電性膜パターン１１２をＳｉＯＣなどからなる層間絶縁膜１１１と１１３との間に設けた後、配線溝１１４、ホール１１５を形成する。次にＴａＮ、Ｔａなどからなる積層導電性膜１１６を堆積し、ホール１１５の底部の積層導電性膜１１６を除去し、さらに下層配線を構成するＣｕ膜１０９を掘り込むエッチングを行う。このとき、導電性膜パターン１１２があるために配線溝１１４の底部の下にある層間絶縁膜１１１のエッチングを防止できる。その後、配線溝１１４およびホール１１５内にＣｕなどの導電性膜１１７を埋め込む。
【解決手段】 ＴａＮなどからなり、接続プラグに対応する開口を有する導電性膜パターン１１２をＳｉＯＣなどからなる層間絶縁膜１１１と１１３との間に設けた後、配線溝１１４、ホール１１５を形成する。次にＴａＮ、Ｔａなどからなる積層導電性膜１１６を堆積し、ホール１１５の底部の積層導電性膜１１６を除去し、さらに下層配線を構成するＣｕ膜１０９を掘り込むエッチングを行う。このとき、導電性膜パターン１１２があるために配線溝１１４の底部の下にある層間絶縁膜１１１のエッチングを防止できる。その後、配線溝１１４およびホール１１５内にＣｕなどの導電性膜１１７を埋め込む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に信頼性が高い配線を安定して製造することができる配線構造およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置における動作速度の高速化、回路を構成する各種素子パターンの微細化にともなって、集積回路用低抵抗配線の形成技術が必要とされ、その主要な手段としてＣｕ（銅）を主材料とした配線材料を用い、ダマシン法（シングルダマシン法またはデュアルダマシン法）で配線を形成する技術の開発・改善が続けられている。しかし、パターンの微細化が進展することにより、ダマシン法を用いて形成された多層配線構造においては、配線層間を接続するプラグと配線とが接触する領域で特にエレクトロマイグレーションやストレスマイグレーションなどの配線信頼性が劣化することが懸念されている。この配線信頼性を向上させる一方法として、前記プラグを埋め込むための接続孔を層間絶縁膜から下層配線表面より深い部分まで掘り込んで形成し、半導体集積回路の動作中、接続孔の部分に集中する電流を分散させるようにする技術（一般にパンチスループロセスと呼ばれる）が提案されている。
【０００３】
特許文献１にはデュアルダマシン法を用いると共に上記パンチスループロセスを適用して銅配線を形成する工程例が記載されている。図１６は、特許文献１に記載された、埋め込み銅配線を形成するための主要な工程を説明する工程断面図である。図１６（ａ）に示すように、窒化タンタル膜などからなるバリア導電性膜と銅膜からなる埋め込み配線１５上にエッチングストッパ膜１６および層間絶縁膜１９が形成されている。そして層間絶縁膜１９に配線溝２８を形成し、配線溝２８の底面部の層間絶縁膜１９とエッチングストッパ膜１６に接続孔２５Ａを形成する。その後、配線溝２８と接続孔２５Ａの内面にバリア導電性膜３１Ａを堆積する。
【０００４】
次に図１６（ｂ）に示すように、スパッタエッチング法により接続孔２５Ａの底部のバリア導電性膜３１Ａを完全に除去し、さらに接続孔２５Ａにおけるバリア導電性膜３１Ａ下の埋め込み配線１５の一部を掘り込む。それと同時に配線溝２８の底面にはバリア導電性膜３１Ａが薄く残留するようにする。この工程は、スパッタエッチング法では深い位置ほどエッチングが進むという性質を利用している。次いで図１６（ｃ）に示すように、スパッタリング法にて配線溝２８および接続孔２５Ａ内を含む層間絶縁膜１９上にタンタル膜を堆積し、バリア導電性膜３１Ａを厚くすると共に掘り込み部分を覆う。この後、図面は省略するが配線溝２８および接続孔２５Ａを銅膜で埋め込み、プラグと上層の埋め込み配線を形成する。
【０００５】
このように下層の埋め込み配線１５の一部を掘り込んでから配線溝２８および接続孔２５Ａ内に埋め込み配線およびプラグを一体に形成することにより、プラグと下層の埋め込み配線１５との接触面積を増加させることができる。この構造によりプラグを含む上層の埋め込み配線と下層の埋め込み配線１５との間では、エレクトロマイグレーションおよびストレスマイグレーションなどに関し、接続特性の信頼性を向上することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２２７７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１が開示するようなデュアルダマシン法による従来の配線構造の製法には次のような課題があった。すなわち従来の製造方法は特に図１６（ｂ）に示すように、スパッタエッチングを用い、接続孔２５Ａの底面においてはバリア導電性膜３１Ａを除去しさらにその下の埋め込み配線１５を掘り込むという処理を行う一方で、配線溝２８の底面においては、同一スパッタエッチングを受けてもバリア導電性膜３１Ａが残るように処理しようとするものである。
【０００８】
しかしながらこのような方法では、スパッタエッチング条件によっては配線溝２８の底面のバリア導電性膜３１Ａがすべて除去され、さらにその下の層間絶縁膜１９までエッチングされて配線溝２８自体の深さが変化したり、あるいはスパッタエッチングの不均一性によって、半導体基板面内で配線溝２８の底面にバリア導電性膜３１Ａが残留する部分と残留しない部分が生じたりすることが予想される。
【０００９】
さらに最近の微細化された半導体集積回路では、配線同士が極めて微小な間隔で配列されることによる配線間寄生容量の増大、層間絶縁膜厚の低減による異なる配線層間の寄生容量の増大などに起因して配線遅延が顕著に現れるようになってきており、対策として層間絶縁膜にシリコン酸化膜（ＳｉＯ2）より比誘電率が小さい材料（低誘電率材料またはＬｏｗ−ｋ材料）が採用されている。低誘電率材料からなる膜（低誘電率膜）を用いると誘電率が小さいほど配線遅延を解消させることができるが、膜の密度がより小さくなる。このことは低誘電率膜のスパッタエッチング速度が大きくなることを意味する。
【００１０】
従来の配線構造の製造方法において上記の低誘電率膜を層間絶縁膜１９として用いたと仮定すると、スパッタエッチングにより配線溝２８底面のバリア導電性膜３１Ａが除去されて層間絶縁膜１９が露出すると、層間絶縁膜１９が大きくエッチングされて薄くなる。また層間絶縁膜は、それほどのエッチングを受けなくともスパッタエッチングに用いるイオンの衝撃やイオンが膜自体に打ち込まれることによってダメージを少なからず受ける。こうしたダメージもまた比誘電率が小さいほど大きいといえる。これらが原因で上下埋め込み配線間のショート不良や埋め込み配線層間耐圧の劣化が発生し、配線構造としての製造歩留りや信頼性を悪化させる。
【００１１】
また、接続孔の高さが、配線の高さ以下であることが、電気抵抗を下げる点では好ましいが、接続孔の高さを配線の高さよりも小さくすると、配線底がエッチングされやすくなり、上記課題がさらに顕在化するという課題がある。
【００１２】
前記に鑑み本発明は、上記の課題を解決するものであって、プラグと配線層との接続領域におけるエレクトロマイグレーション、ストレスマイグレーションなどに対する高信頼性を維持しながら、微細化された配線構造を、特にデュアルダマシン法を用いて安定且つ歩留まりよく製造することができる半導体装置およびその半導体装置の製造方法を提供することを目的とする。
【００１３】
なお、本発明においては、上記全ての課題を解決しなくてもよいし、全ての目的を達成しなくてもよいものとする。少なくとも一つの課題を解決し、少なくとも一つの目的を達成できれば良いものとする。
【課題を解決するための手段】
【００１４】
上記課題を解決することができる、本発明に係る第１の半導体装置は、半導体基板上に形成された下層配線と、前記下層配線の上層に形成された上層配線と、前記下層配線と前記上層配線を電気的に接続するプラグと、前記上層配線の底面に接して前記上層配線の下に形成された膜からなるパターンと、前記上層配線の側壁および前記プラグの側壁に形成された導電性膜と、を備え、前記プラグの直下に位置する前記下層配線の上面には凹部が形成されているものである。
【００１５】
本発明に係る第１の半導体装置によれば、上層配線の底面に膜のパターンが形成された構成を有しているため、上層配線とプラグを形成する前に、プラグの直下に位置する下層配線に凹部を形成するための全面エッチングを行っても、パターンの下の層間絶縁膜が過剰にエッチングされたりダメージを受けることが防止でき、配線構造を安定に製造することができる。
【００１６】
第１の半導体装置では、前記プラグと前記下層配線とが直接接するようにできる。また、前記上層配線は前記パターンの内側の領域に形成されることが望ましい。
【００１７】
また前記上層配線および前記プラグは層間絶縁膜に埋め込まれて形成され、前記層間絶縁膜の比誘電率を３．５以下とすることができる。特に前記層間絶縁膜が第１の層間絶縁膜と第２の層間絶縁膜からなる場合は、前記プラグが前記第１の層間絶縁膜に埋め込まれ、前記上層配線が前記第２の層間絶縁膜に埋め込まれ、前記第１の層間絶縁膜の比誘電率を３．５以下とすることができる。
【００１８】
また、前記パターンを構成する前記膜は導電性の膜または絶縁膜とすることができる。
【００１９】
次に、本発明に係る第２の半導体装置は、半導体基板上に形成された下層配線と、前記下層配線の上層に形成された上層配線と、前記下層配線と前記上層配線を電気的に接続するプラグと、前記上層配線の側壁および底面に形成された被覆膜と、前記上層配線の側壁に形成された前記被覆膜上、および前記プラグの側壁に形成された第２の導電性膜と、を備え、前記プラグの直下に位置する前記下層配線の上面には凹部が形成されているものである。
【００２０】
本発明に係る第２の半導体装置によれば、上層配線の側壁および底面に被覆膜が形成された構成を有しているため、上層配線とプラグを形成する前に、プラグの直下に位置する下層配線に凹部を形成するための全面エッチングを行っても、上層配線の底面の下にある層間絶縁膜が過剰にエッチングされたりダメージを受けることが防止でき、配線構造を安定に製造することができる。
【００２１】
第２の半導体装置では、前記プラグと前記下層配線とが直接接するようにすることができる。また、前記上層配線および前記プラグは前記層間絶縁膜に埋め込まれて形成され、前記層間絶縁膜の比誘電率を３．５以下とすることができる。さらに前記被覆膜は導電性膜または絶縁膜とすることができる。また上記第１および第２の半導体装置では、前記上層配線の高さを前記プラグの高さ以上になっていることが望ましい。
【００２２】
次に、上記課題を解決するための本発明に係る第１の半導体装置の製造方法は、半導体基板上に形成された下層配線上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上の上層配線を形成すべき位置に、開口を有する膜からなるパターンを形成する工程と、前記パターン上および前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記パターン上に位置する前記第２の層間絶縁膜を選択的にエッチングして前記パターンを露出させ、溝を形成する工程と、前記パターンをマスクとして前記第１の層間絶縁膜を選択的にエッチングし、前記下層配線に達するホールを形成する工程と、前記溝および前記ホールの内面に第１の導電性膜を形成する工程と、前記ホールの底面に形成された前記第１の導電性膜を除去し、前記下層配線の表面を露出させる工程と、前記露出した前記下層配線の表面をエッチングして凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に第２の導電性膜を埋め込み、前記溝内に前記上層配線を形成する工程とを含む。
【００２３】
本発明に係る第１の半導体装置の製造方法によると、第１の層間絶縁膜上の上層配線を形成すべき位置に、開口を有する膜からなるパターンを予め形成しておくので、ホールの底面に形成された第１の導電性膜を除去し、さらにその下の下層配線の表面をエッチングして凹部を形成する工程において、溝の底面の下にある第１の層間絶縁膜が過剰にエッチングされたりダメージを受けることが防止でき、配線構造を安定に製造することができる。
【００２４】
本発明に係る第１の半導体装置の製造方法では、前記凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に前記第２の導電性膜を埋め込む工程との間に、前記溝および前記ホールの内部に第３の導電性膜を形成する工程を行うようにすることができる。
【００２５】
また、前記パターンを構成する膜は導電性膜または絶縁膜からなるものとすることができ、前記絶縁膜を選択した場合には第１の層間絶縁膜に対する前記パターンを構成する前記絶縁膜のエッチング速度が２以上であることが望ましい。また、前記第１の層間絶縁膜の比誘電率を３．５以下とすることができる。
【００２６】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に形成された下層配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的にエッチングし、溝を形成する工程と、前記溝の内面に被覆膜を形成する工程と、前記被覆膜および前記層間絶縁膜の、前記溝の底面に位置する部分を順次選択的にエッチングし、前記下層配線に達するホールを形成する工程と、前記溝および前記ホールの内面に第１の導電性膜を形成する工程と、前記ホールの底面に形成された前記第１の導電性膜を除去し、前記下層配線の表面を露出させる工程と、前記露出した前記下層配線の表面をエッチングして凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に第２の導電性膜を埋め込み、前記溝内に上層配線を形成する工程とを含む。
【００２７】
本発明に係る第２の半導体装置の製造方法によると、前記溝の内面、特に底面に被覆膜を予め形成しておくので、ホールの底面に形成された第１の導電性膜を除去し、さらにその下の下層配線の表面をエッチングして凹部を形成する工程において、溝の底面の下にある層間絶縁膜が過剰にエッチングされたりダメージを受けることが防止でき、配線構造を安定に製造することができる。
【００２８】
第２の半導体装置の製造方法では、前記凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に前記第２の導電性膜を埋め込む工程との間に、前記溝および前記ホールの内部に第３の導電性膜を形成する工程を行うようにすることができる。また、前記被覆膜を導電性膜または絶縁膜からなるものとすることができる。
【００２９】
さらに、本発明に係る第３の半導体装置の製造方法は、半導体基板上に形成された下層配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に第１の被覆膜を形成する工程と、前記第１の被覆膜および前記層間絶縁膜を選択的にエッチングし、溝を形成する工程と、前記溝の内面に第２の被覆膜を形成する工程と、前記第２の被覆膜および前記層間絶縁膜の、前記溝の底面に位置する部分を順次選択的にエッチングし、前記下層配線に達するホールを形成する工程と、前記溝および前記ホールの内面に第１の導電性膜を形成する工程と、前記ホールの底面に形成された前記第１の導電性膜を除去し、前記下層配線の表面を露出させる工程と、前記露出した前記下層配線の表面をエッチングして凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に第２の導電性膜を埋め込み、前記溝内に上層配線を形成する工程とを含む。
【００３０】
この第３の半導体装置の製造方法によると、前記溝の内面、特に底面に第２の被覆膜を予め形成しておくので、ホールの底面に形成された第１の導電性膜を除去し、さらにその下の下層配線の表面をエッチングして凹部を形成する工程において、溝の底面の下にある層間絶縁膜が過剰にエッチングされたりダメージを受けることが防止でき、配線構造を安定に製造することができる。本製造方法においては、第１の被覆膜をマスクに用いて層間絶縁膜を選択的にエッチングできるので、一般のフォトレジスト膜をマスクとするよりも前記溝の幅の広がりが小さく、上層配線の所定の間隔を確保できるという利点も有する。
【００３１】
第３の半導体装置の製造方法においては、前記凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に前記第２の導電性膜を埋め込む工程との間に、前記溝および前記ホールの内部に第３の導電性膜を形成する工程を行うようにすることができる。また、前記第１の被覆膜を導電性膜または絶縁膜からなるものにすることができ、さらに前記第２の被覆膜も導電性膜または絶縁膜からなるものにすることができる。
【００３２】
そして本発明による第１〜第３の半導体装置の製造方法では、前記層間絶縁膜の比誘電率を３．５以下とすることができる。
【発明の効果】
【００３３】
以上に述べたように、本発明に係る半導体装置およびその製造方法は、上層配線の下の層間絶縁膜が過剰にエッチングされたり、ダメージを受けたりすることを抑制し、これによって上層および下層配線間のショート不良や配線層間耐圧の劣化を防止して配線構造の安定な製造を可能とする。そしてプラグと配線層との接続部におけるエレクトロマイグレーション、ストレスマイグレーションなどに対する高信頼性を有する配線構造を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】本発明の第１実施形態に係る、変形された半導体装置の製造方法で製造された半導体装置の断面図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図８】本発明の第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１０】本発明の第２実施形態に係る、変形された半導体装置の製造方法で製造された半導体装置の断面図。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１２】本発明の第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１４】本発明の第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１５】本発明の第３実施形態に係る、変形された半導体装置の製造方法で製造された半導体装置の断面図。
【図１６】従来の半導体装置の製造方法の主要部を示す工程断面図。
【発明を実施するための形態】
【００３５】
以下、本発明の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。尚、各実施形態で使用している材料及び数値等は例示であって、それらに本発明が限定されることはない。また、本発明の技術的思想の範囲を逸脱しない範囲で、各実施形態を適宜変更することは可能であり、さらに、実施形態同士の組み合わせなども可能である。
【００３６】
（実施形態１）
図１〜図４は本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図であり、特にデュアルダマシン法を用いて少なくとも銅を主成分とする材料からなる埋め込み配線層と配線層間を接続するプラグとを一度に形成する製造方法を例示している。図１（ａ）に示すように、半導体基板（シリコン基板）１０１にソース・ドレイン領域１０３が形成されている。またソース・ドレイン領域１０３に挟まれた半導体基板１０１上の領域には、ゲート絶縁膜と、ゲート電極と、ゲート電極の左右に形成された絶縁材料からなるサイドウォールとで構成されるゲート１０２が設けられ、ソース・ドレイン領域１０３とゲート１０２とでＭＯＳ型トランジスタを構成している。
【００３７】
また半導体基板１０１上の層間絶縁膜１０４はシリコン酸化膜、シリコン窒化膜などを含み、ソース・ドレイン領域１０３に達するコンタクトホールにタングステンなどの高融点金属が埋め込まれたプラグ１０５が形成されている。層間絶縁膜１０４およびプラグ１０５上には層間絶縁膜１０６が形成されている。この層間絶縁膜１０６は、例えばプラズマＣＶＤ法を用いて酸化シリコン（ＳｉＯｘ）にＣ（炭素） が添加されたＳｉＯＣからなる酸化シリコン系の膜（ＳｉＯＣ膜）を約２００ｎｍの厚さに堆積して得ることができる。ここでＳｉＯＣは厳密にはＳｉＯｘＣｙであり、堆積方法、堆積条件によってさまざまな組成のＳｉ、Ｏ、Ｃを有する膜が形成できるが、以下の説明ではこれらを総称してＳｉＯＣ膜と表記する。ＳｉＯＣ膜は後にも述べるが低比誘電率膜である。
【００３８】
以上の構造を有する基板において、図１（ｂ）に示すように、層間絶縁膜１０６を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、プラグ１０５の上面が露出する位置に配線溝１０７を形成する。図１（ｂ）では配線溝１０７は幅１００ｎｍ、深さ２００ｎｍであり、紙面に垂直な方向に線状に伸びている。続いて図１（ｃ）に示すように、層間絶縁膜１０６および配線溝１０７の全面に、例えばタンタル（Ｔａ）をターゲットとし、アルゴン（Ａｒ）／ 窒素（Ｎ2）混合ガスをスパッタリングガスとする反応性スパッタリングを用いて窒化タンタル（ＴａＮ）からなる導電性膜１０８を約１０ｎｍの膜厚に堆積する。次に導電性膜１０８上に、銅メッキのシード膜となる、例えばＣｕ膜またはＣｕ合金膜をスパッタリング法で堆積する。その膜厚は配線溝１０７の内部以外の層間絶縁膜１０６の平坦面上において１０ｎｍ〜５０ｎｍ程度、好ましくは３０ｎｍ程度となるように設定する。
【００３９】
続いて配線溝１０７内部を埋め込むようにシード膜上全面にＣｕメッキ膜を堆積する。このＣｕメッキ膜と上記シード膜とを合わせて導電性膜１０９とする。これに従い、図１（ｃ）ではシード膜とＣｕメッキ膜とを区別して記載せず、両者の積層膜を導電性膜１０９として表示している。この点は以下の説明においても同様とする。配線溝１０７を埋め込むＣｕメッキ膜は、例えば電解メッキ法にてシード膜を成長下地として形成することができる。このためのメッキ液としては、例えばＨ2ＳＯ4（硫酸） に１０％のＣｕＳＯ4（硫酸銅） および配線溝１０７の段差部におけるＣｕメッキ膜のカバレージを向上させる添加剤を加えた混合液を用いることができる。続いて良質なＣｕ膜を得るために所定の温度でアニール処理を行い、Ｃｕメッキ膜の内部歪みを緩和させる。ここで導電性膜１０９の形成に先立って堆積した導電性膜１０８としてのＴａＮ膜はＣｕ膜の密着性を向上させ、またＣｕ原子が配線溝１０７の周辺に存在する層間絶縁膜１０４、１０６や半導体基板１０１中に拡散するのを防止するバリアとして働く。
【００４０】
次に図２（ａ）に示すように、層間絶縁膜１０７の上面に堆積している配線溝１０７内部以外の余分な導電性膜１０８および導電性膜１０９を、ＣＭＰ法（化学機械的研磨法）を用いて研磨除去して配線溝１０７内部に導電性膜１０９からなる下層埋め込み配線を形成する。次に図２（ｂ）に示すように、下層埋め込み配線および層間絶縁膜１０６上の全面に渡って炭化シリコン膜（以下ＳｉＣ膜と表記する）または窒化炭化シリコン膜（以下ＳｉＣＮ膜と表記する）を例えばプラズマＣＶＤ法を用いて約５０ｎｍの厚さに堆積してエッチングストッパ膜１１０を形成する。
【００４１】
続いてエッチングストッパ膜１１０の表面上に低比誘電率を有するＳｉＯＣ膜などからなる層間絶縁膜１１１を、例えばプラズマＣＶＤ法を用いて約１００ｎｍの厚さに堆積する。次に図２（ｃ）に示すように、層間絶縁膜１１１上に例えばＴａＮからなる薄い導電性膜を反応性スパッタリング法を用いて約１５ｎｍの厚さに堆積した後、フォトリソグラフィ技術によるレジストパターンおよびドライエッチング技術を用いて当該導電性膜のパターニングを行い、導電性膜パターン１１２を形成する。この導電性膜パターン１１２は後の工程で形成される上層埋め込み配線とほぼ等しい形状および寸法を有しており、しかも導電性膜１０９からなる下層配線の直上に位置する所定の部分にホール状の開口が形成されている。導電性パターン１１２を形成するためのドライエッチング、およびドライエッチング後のレジストパターンのプラズマアッシング等によって層間絶縁膜１１１の表層部にダメージ層が形成されるが、例えばＨＦ：Ｈ2Ｏ＝１：１００程度の希フッ酸洗浄などによりダメージ層を除去することが望ましい。
【００４２】
この導電性膜パターン１１２は導電性膜の代わりに絶縁膜を使用しても良い。この場合、絶縁膜材料としてエッチングによる膜のパターニングの際に下地の層間絶縁膜１１１がエッチングされ難い材料を選択する必要があり、層間絶縁膜１１１に対するエッチング速度比は２以上であることが望ましい。
【００４３】
次に層間絶縁膜１１１および導電性膜パターン１１２上に例えばＳｉＯＣ膜からなる層間絶縁膜１１３をプラズマＣＶＤ法で約３００ｎｍの厚さに堆積する。このとき層間絶縁膜１１３は層間絶縁膜１１１と同一の物性を有する材料からなるものとすることが望ましい。次に図３（ａ）に示すように、図示していないが層間絶縁膜１１３上に、上層埋め込み配線と同形状のパターンを有する開口が形成されたレジスト膜パターンを形成し、これをマスクとして層間絶縁膜１１３、１１１、エッチングストッパ膜１１０を順次選択的にエッチングする。このエッチングおいては、最初層間絶縁膜１１３に上層埋め込み配線に対応する深さ３００ｎｍの配線溝１１４が形成され、当該配線溝の底部に導電性パターン１１２が露出した時点で層間絶縁膜１１３より導電性膜パターン１１２のエッチング速度が小さいためにエッチングがほぼ停止する。導電性膜パターン１１２が露出した後この導電性膜パターン１１２をマスクとして導電性膜パターン１１２に設けられたホール状開口から層間絶縁膜１１１のエッチングが進行し、エッチングストッパ膜１１０が露出した時点でエッチングがほとんど進まなくなるのでエッチングを停止する。
【００４４】
この後、さらにエッチング条件を変更し、導電性膜パターン１１２および層間絶縁膜１１１をマスクとしてエッチングストッパ膜１１０をエッチングし導電性膜（Ｃｕメッキ膜）１０９を露出させる。こうして層間絶縁膜１１１、エッチングストッパ膜１１０を貫通して導電性膜１０９に達するホール１１５が形成される。層間絶縁膜１１３、１１１は導電性膜パターン１１２に対するエッチング速度の選択比が高い条件で行うことが必要であり、例えばＣＦ4＋Ｃ4Ｆ8＋ＡｒのようなＣＦ系の混合ガスを用いることができる。図３（ａ）では、便宜上下層埋め込み配線の幅より広い配線溝１１４が形成される部分を示しているが、図に示されない部分には下層配線幅と同一の幅１００ｎｍを有する配線溝１１４も形成される。
【００４５】
次に図３（ｂ）に示すように配線溝１１４およびホール１１５の側壁および底面、層間絶縁膜１１３上に例えばＴａＮ、Ｔａ膜を順次下層から積層した積層導電性膜１１６を約１５ｎｍ程度の厚さに堆積する。この積層導電性膜１１６はイオン・メタル・プラズマスパッタリング法（ＩＭＰ法）を用いて堆積することが望ましい。ＩＭＰ法は、ステージに被処理基板を設置し、堆積すべき膜材料からなるターゲットを被処理基板に対向させ、スパッタリングガス雰囲気中において上記のターゲットにＤＣ電圧または高周波電圧を印加し、同時にステージから被処理基板へ高周波バイアスを印加しながら材料膜を被処理基板上へスパッタリング堆積する方法である。非処理基板に高周波バイアスが印加されると、非処理基板付近にスパッタリングガスプラズマによる負電位が生じ、ターゲットからの正の材料イオンを被処理基板方向へ引きつけることができる。このこととスパッタリングガス圧の調整などによってアスペクト比の高い配線溝１１４、ホール１１５内面に段差被覆性よく膜堆積を実施することができる。この方法は図１（ｃ）の工程における導電性膜１０８（ＴａＮ）の堆積や、ＣｕまたはＣｕ合金からなるシード膜の堆積にも採用することができる。
【００４６】
次に図４（ａ）に示すように、スパッタエッチング法によりホール１１５の底部に堆積していた積層導電性膜１１６をすべて除去し、さらにその下の下層埋め込み配線の露出部（導電性膜１０９）を約１５ｎｍ程度掘り込み凹部を形成する。このとき配線溝１１４とホール１１５のアスペクト比の違いなどから配線溝１１４底部の積層導電性膜１１６のエッチング速度はホール１１５の底部の積層導電性膜１１６より大きく、ホール１１５の底部におけるよりも速くエッチングされるため除去されてなくなり、その下の導電性膜パターン１１２までスパッタエッチングされる。しかしこの導電性膜パターン１１２は、約１５ｎｍの掘り込みを行う場合は約７ｎｍエッチングされたところでエッチングが終了し、導電性膜パターン１１２のすべてが除去されることがない。
【００４７】
このスパッタエッチング処理はイオン・メタル・プラズマスパッタリング装置のチャンバ内で、積層導電性膜１１６の堆積に連続して行うことができる。スパッタリング装置には例えば上に述べたターゲットとステージ間の空間を取り囲むように高周波コイルおよびＤＣコイルが設けられており、スパッタエッチングはチャンバ内にＡｒなどの希ガスまたは不活性ガスを導入した後、ターゲットにＤＣ電圧を印加し、ステージに高周波電圧を印加し、さらに高周波コイルに高周波電圧を、ＤＣコイルにＤＣ電圧をそれぞれ印加して行う。このようにして高周波放電によって発生させたＡｒなどのスパッタエッチングガスプラズマで積層導電性膜１１６をイオン衝撃しエッチングを進行させる。上記各ＤＣ電圧、各高周波電圧の値はそれぞれ独立に設定することが可能であり、プラズマが積層導電性膜１１６に対してエッチングモードとなるように設定すればよい。
【００４８】
次に図４（ｂ）に示すように、配線溝１１４、ホール１１５内の積層導電性膜１１６上、導電性膜パターン１１２上、およびホール１１５底面の導電性膜１０９上を含む全面にＣｕまたはＣｕ合金からなるシード膜をＩＭＰ法を用いて堆積し、続いてＣｕメッキ膜を電解メッキ法で堆積する。こうしてシード膜およびＣｕメッキ膜からなる導電性膜１１７を配線溝１１４、ホール１１５に埋め込む。次に配線溝１１４、ホール１１５内部以外の部分に堆積している導電性膜１１７および積層導電性膜１１６をＣＭＰ法により研磨し除去することで導電性膜１１７で構成される上層埋め込み配線構造を形成する。ここで導電性膜１１７の配線溝１１４内に埋め込まれた部分が上層埋め込み配線となり、ホール１１５内に埋め込まれた部分が接続用プラグとなる。また図４（ａ）の工程で下層埋め込み配線の導電性膜１０９の掘り込みエッチングを行ったことによって下層埋め込み配線とプラグとの接触面積が増大しており、この部分でのエレクトロマイグレーションおよびストレスマイグレーション等接続特性の信頼性を向上させることができる。
【００４９】
本実施形態において、導電性膜パターン１１２の幅を配線溝１１４と同一幅にしても良いが、図３（ａ）の工程において配線溝１１４をエッチング形成するときに導電性膜パターン１１２をエッチング停止膜としなければならないので、例えばその寸法を配線溝１１４の幅より片側約１０ｎｍ大きくし、配線溝１１４または上層埋め込み配線の全体が導電性膜パターン１１２の領域より内側に形成されるようにすることが望ましい。このようにすればフォトリソグラフィ工程において配線溝１１４のレジストパターンに、導電性膜パターン１１２に対する位置合わせずれが生じても、配線溝１１４の一部が導電性膜１１２上からはずれ、層間絶縁膜１１１の不必要な部分がエッチングされることがなくなる。また本実施形態において採用したエッチングストッパ膜１１０としてのＳｉＣ膜またはＳｉＣＮ膜は下層埋め込み配線の導電性膜１０９を構成するＣｕが層間絶縁膜１１１および１１３へ拡散するのを防止することを通じてそれらの絶縁性を保持する役目を果たしている。また本実施形態による半導体装置において、層間絶縁膜１１３の厚さは層間絶縁膜１１１より厚いので上層埋め込み配線の高さはプラグの高さより高いが、両者の高さを同一にしてもよい。このようにして、プラグの高さを配線の高さ以下にすることにより、電気抵抗をより小さくすることができると共に、本発明の効果がより発揮されることとなる。
【００５０】
本発明の第１実施形態に係る製造方法は次のように変形しても良い。図５は当該変形された製造方法で形成した半導体装置の断面図である。この半導体装置の製造方法においては図１（ａ）〜図４（ａ）までの工程を終了した後、ＩＭＰ法を用いて例えばＴａ膜からなる導電性膜１１８を約８ｎｍ堆積した点が異なる。導電性膜１１８の堆積後は図４（ｂ）と同様にＣｕまたはＣｕ合金からなるシード膜、Ｃｕメッキ膜を堆積し、配線溝１１４およびホール１１５内部に導電性膜１１６、１１７、１１８を埋め込み、上層埋め込み配線を形成する。
【００５１】
この方法で製造される構造により、特に上層埋め込み配線のプラグ部と下層埋め込み配線との接続部でのエレクトロマイグレーションおよびストレスマイグレーション等の銅配線に関する接続特性の信頼性をさらに向上させることが可能となる。また、最初に述べた本実施形態による方法では、配線溝１１４底面の導電性膜パターン１１２の膜厚はスパッタエッチング（図４（ａ））によって薄くなるが、変形された方法では導電性膜１１８を追加形成するので、薄くなった導電性膜１１２に対するバリア性をより確実に確保することができるという利点を有する。
【００５２】
本発明の第１実施形態に係る製造方法では、図２（ｃ）の工程において上層埋め込み配線と本質的に同形状の導電性膜パターン１１２を予め形成しておき、この後図４（ａ）の工程で下層埋め込み配線の導電性膜１０９を掘り込むエッチングを行う。このため、掘り込みエッチングが過剰になったり、エッチング速度が半導体基板内でばらつき、配線溝１１４の底面の積層導電性膜１１６の少なくとも一部が完全に除去されたとしても導電性膜パターン１１２があることによりその下の層間絶縁膜１１１がエッチングされること、および層間絶縁膜１１１がダメージを受けることが防止でき、デュアルダマシン法によって配線構造を安定且つ歩留まりよく製造することができる。導電性膜パターン１１２の膜厚はホール１１５の底部の積層導電性膜１１６を除去し、さらに下層埋め込み配線の導電性膜１０９の掘り込みエッチングが終了した時点で、導電性膜パターン１１２自体が残るような膜厚に設定すればよい。
【００５３】
以上のことから第１実施形態に係る製造方法によれば、エレクトロマイグレーションおよびストレスマイグレーション等の埋め込み配線層間の信頼性を確保できると共に上下埋め込み配線層間のショート不良や埋め込み配線層間耐圧劣化が抑制された信頼性の良好な半導体装置が得られる。
【００５４】
（実施形態２）
図６〜図９は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図であり、半導体基板にＭＯＳ型トランジスタが形成された半導体装置の一部分を示すものである。この実施形態ではまず、図１（ａ）〜（ｃ）、図２（ａ）に示す第１実施形態と同一の工程を行う。したがってこの工程部分については詳細な説明を省略する。また図６〜図９についても第１の実施形態の半導体装置と同一の部分には同一の符号を付与し、説明を省略する。図２（ｃ）の工程を実施した後、図６（ａ）に示すように、導電性膜１０９からなる下層埋め込み配線および層間絶縁膜１０６上に例えばプラズマＣＶＤ法を用いてＳｉＣ膜またはＳｉＣＮ膜からなるエッチングストッパ膜１１０を約５０ｎｍの厚さに堆積し、続いてエッチングストッパ膜１１０の表面上に例えばプラズマＣＶＤ法を用いてＳｉＯＣからなる層間絶縁膜１２０を約４００ｎｍの厚さに堆積する。
【００５５】
次に図６（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用い、層間絶縁膜１２０の下層配線とオーバーラップする領域を選択的にエッチングして深さ３００ｎｍの配線溝１２１を形成する。図６（ｂ）では下層配線の幅より大きい幅を有する配線溝１２１を表示しているが、図面が表示しない他の領域には下層配線と同様幅１００ｎｍの配線溝も形成される。次に配線溝１２１を含む層間絶縁膜１２０上の全面を被覆するように、例えばＩＭＰ法を用い、第１の実施形態と同様の条件でＴａＮからなる導電性膜１２２を約１０ｎｍの厚さに堆積する。
【００５６】
次に図７（ａ）に示すように、配線溝１２１を覆うようにフォトレジスト膜１２３を形成する。このフォトレジスト膜１２３は下層埋め込み配線上に直径１００ｎｍの開孔パターンを有している。フォトレジスト膜１２３をパターンニングするにあたって、配線溝１２１の段差（深さ）が原因でフォトレジスト膜厚が不均一となりパターンニング不良が生じる場合は、１回目のフォトレジスト膜塗布後、ドライエッチングまたはＣＭＰ法を用いて層間絶縁膜１２０上の余剰なフォトレジスト膜１２３を除去し、配線溝１２１内のみにフォトレジスト膜を残して全表面を平坦にし、その上から再度フォトレジスト膜を塗布した後パターニングを実施する。このようにするとパターニングすべき箇所のフォトレジスト膜厚が均一となり開孔パターンを正確に形成することができる。
【００５７】
次に図７（ｂ）に示すように、フォトレジスト膜１２３をマスクとして導電性膜１２２および層間絶縁膜１２０を選択的にドライエッチングし、エッチングストッパ膜１１０の表面が露出するとエッチングがほとんど進行しなくなるのでエッチングを停止する。膜１２２として導電性膜を使用しているが絶縁膜を使用しても良い。この場合、本エッチングにおいて下地の層間絶縁膜１２０に対して選択的にエッチングできる方がよいので、膜１２２の層間絶縁膜１２０に対するエッチング速度比は２以上であることが望ましい。次にエッチング条件を変更して層間絶縁膜１２０をマスクとしてエッチングストッパ膜を選択的にエッチングしホール１２４を形成して下層埋め込み配線のＣｕからなる導電性膜１０９の表面を露出させる。
【００５８】
次に図８（ａ）に示すように、配線溝１２１およびホール１２４の側壁および底面を含む層間絶縁膜１２０上に、例えばＴａＮ膜およびＴａ膜を順次下層から積層した積層導電性膜１２５をＩＭＰ法を用いて第１の実施形態と同様の条件で約１５ｎｍの厚さに堆積する。次に図８（ｂ）に示すように、Ａｒなどの希ガスまたは不活性ガスをスパッタエッチングガスとし、スパッタエッチング法によりホール１２４の底部に堆積した積層導電性膜１２５を除去し、さらにホール１２４の下に露出する下層埋め込み配線を構成する導電性膜１０９の一部を約１５ｎｍ程度掘り込む。このとき配線溝１２１とホール１２４の断面のアスペクト比の違いにより配線溝１２１底部の積層導電性膜１２５は、ホール１２４底部の積層導電性膜１２５よりエッチング速度が大きく速く除去されるため、積層導電性膜１２５が完全に除去された後さらに下の導電性膜１２２の一部もスパッタエッチングされる。しかしすべてがエッチングされることがなく、掘り込みスパッタエッチング終了時に配線溝１２１底部の導電性膜１２２は約７ｎｍエッチングされるに留まる。このスパッタエッチング処理はイオン・メタル・プラズマスパッタリング装置のチャンバ内で、積層導電性膜１２５の堆積に連続して、第１実施形態と同様の条件で行うことができる。
【００５９】
次に図９に示すように配線溝１２１内の導電性膜１２２および積層導電性膜１２５上、ホール１２４内の積層導電性膜１２５上およびホール１２４底面の導電性膜１０９上を含む全面にＣｕまたはＣｕ合金からなるシード膜をＩＭＰ法を用いて堆積し、続いてＣｕメッキ膜を電解メッキ法で堆積する。こうしてシード膜およびＣｕメッキ膜からなる導電性膜１２６を配線溝１２１、ホール１２４内に埋め込む。次に配線溝１２１、ホール１２４内部以外の部分に堆積している導電性膜１２２、１２６および積層導電性膜１２５をＣＭＰ法により研磨し除去することで導電性膜１２６で構成される上層埋め込み配線構造を形成する。導電性膜１２６の配線溝１２１内に埋め込まれた部分が上層埋め込み配線を構成し、ホール１１５内に埋め込まれた部分が接続用プラグを構成する。また図８（ｂ）の工程で下層埋め込み配線の導電性膜１０９に掘り込みエッチングを行ったことによって下層配線とプラグとの接触面積が増大し、この部分でのエレクトロマイグレーションおよびストレスマイグレーション等接続特性の信頼性を向上させることができる。
【００６０】
なお、配線溝１２１の深さはホール１２４の深さより深く形成し、上層埋め込み配線の高さがプラグの高さより高くなるようにしたが、両者の高さを同一にしてもよい。このようにして、プラグの高さを配線の高さ以下にすることにより、電気抵抗をより小さくすることができると共に、本発明の効果がより発揮されることとなる。
【００６１】
本発明の第２実施形態に係る製造方法は次のように変形しても良い。図１０は当該変形された製造方法で形成した半導体装置の断面図である。この半導体装置の製造方法においては本実施形態による製造方法に従って図８（ｂ）までの工程を終了した後、ＩＭＰ法を用いて例えばＴａ膜からなる導電性膜１２７を約８ｎｍ堆積した点が異なる。導電性膜１２７の堆積後は図９と同様に配線溝１２１およびホール１２４内部にＣｕまたはＣｕ合金からなるシード膜、Ｃｕメッキ膜を堆積することによってこの両者の膜からなる導電性膜１２６を形成し、配線溝１２１およびホール１２４内部に導電性膜１２２、１２６、１２７、積層導電性膜１２５を埋め込み、上層埋め込み配線を形成する。
【００６２】
この方法で製造される構造により、特に上層の埋め込み配線のプラグ部と下層の埋め込み配線との接続部でのエレクトロマイグレーションおよびストレスマイグレーション等の銅配線に関する接続特性の信頼性をさらに向上させることが可能となる。また、最初に述べた第２実施形態による方法では、配線溝１２１底面の導電性膜１２２の膜厚はスパッタエッチング（図８（ｂ））によって薄くなるが、変形された方法では導電性膜１２７を追加形成するので、薄くなった導電性膜１２２に対するバリア性をより確実に確保することができるという利点を有する。
【００６３】
本発明の第２実施形態に係る製造方法では、図６（ｂ）の工程において導電性膜１２２を予め形成しておき、この後図８（ｂ）の工程で下層埋め込み配線の導電性膜１０９を掘り込むエッチングを行う。このため、掘り込みエッチングが過剰になったり、エッチング速度が半導体基板内でばらつき、配線溝１２１の底面の積層導電性膜１２５の少なくとも一部が完全に除去されたとしても下に導電性膜１２２があることによりその下の層間絶縁膜１２０がエッチングされること、および層間絶縁膜１２０がダメージを受けることが防止でき、デュアルダマシン法によって配線構造を安定且つ歩留まりよく製造することができる。導電性膜１２２の膜厚はホール１２４の底部の積層導電性膜１２５を除去し、さらに下層埋め込み配線の導電性膜１０９の掘り込みエッチングが終了した時点で、配線溝１２１の底面に導電性膜１２２自体が残るような膜厚に設定すればよい。
【００６４】
（実施形態３）
図１１〜図１４は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図であり、半導体基板にＭＯＳ型トランジスタが形成された半導体装置の一部分を示すものである。この実施形態ではまず、図１（ａ）〜（ｃ）、図２（ａ）に示す第１実施形態と同一の工程を行う。したがってこれらの工程部分については詳細な説明を省略する。また図１１〜図１４についても第１実施形態の半導体装置と同一部分には同一符号を付与し、説明は省略する。図２（ａ）の工程を実施した後、図１１（ａ）に示すように、導電性膜１０９からなる下層埋め込み配線および層間絶縁膜１０６上に例えばプラズマＣＶＤ法を用いてＳｉＣ膜またはＳｉＣＮ膜からなるエッチングストッパ膜１１０を約５０ｎｍの厚さに堆積し、続いてエッチングストッパ膜１１０の表面上に例えばプラズマＣＶＤ法を用いてＳｉＯＣからなる層間絶縁膜１２０を約４００ｎｍの厚さに堆積する。さらに層間絶縁膜１２０上を被覆して例えばＴａＮなどからなる導電性膜１３０をＩＭＰ法を用いて約３０ｎｍの厚さに堆積する。
【００６５】
次に図１１（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、まず導電性膜１３０のみを選択的にエッチングし、続いて導電性膜１３０をマスクとして層間絶縁膜１２０を選択的にドライエッチングし、深さ３００ｎｍの配線溝１３１を下層埋め込み配線上に形成する。なお、膜１３０は導電性膜としたが絶縁膜としても良い。この場合は層間絶縁膜１２０に対して膜１３０を選択的にエッチングできる材料とする必要があり、膜１３０の、層間絶縁膜１２０に対するエッチング速度比は２以上とすることが望ましい。図１１（ｂ）では下層配線の幅より大きい幅を有する配線溝１３１を表示しているが、図面が表示しない他の領域には下層配線と同様幅１００ｎｍの配線溝も形成される。次に例えばＴａＮからなる導電性膜１３２をＩＭＰ法を用いて第１の実施形態と同様の条件で配線溝１３１の内部および導電性膜１３０上を被覆するように約１０ｎｍの厚さに堆積する。
【００６６】
次に図１２（ａ）に示すように、配線溝１３１を覆うようにフォトレジスト膜１３３を形成する。このフォトレジスト膜１３３は下層埋め込み配線上に開孔パターンを有している。フォトレジスト膜１３３をパターンニングするにあたって、配線溝１３１の段差（深さ）が原因でフォトレジスト膜厚が不均一となりパターンニング不良が生じる場合、第２実施形態と同様に１回目のフォトレジスト膜塗布後、ドライエッチングまたはＣＭＰ法を用いて配線溝１３１内部以外に形成されている余剰なフォトレジスト膜１３３を除去し、配線溝１３１内のみにフォトレジストが残るようにして全表面を平坦化し、再度フォトレジスト膜を塗布して開孔のパターニングを実施する。
【００６７】
次に図１２（ｂ）に示すように、フォトレジスト膜１３３をマスクとして導電性膜１３２および層間絶縁膜１２０を選択的にドライエッチングし、エッチングストッパ膜１１０の表面が露出するとエッチングがほとんど進行しなくなるのでエッチングを停止する。本実施形態では膜１３２は導電性膜としているが絶縁膜を使用しても良い。この場合、本工程のエッチングにおいて下地の層間絶縁膜１２０と選択的にエッチングできる方がよいので、層間絶縁膜１２０に対する膜１３２のエッチング速度比は２以上であることが望ましい。次にエッチング条件を変更して層間絶縁膜１２０をマスクとしてエッチングストッパ膜１１０を選択的にエッチングしホール１３４を形成して下層埋め込み配線のＣｕからなる導電性膜１０９の表面を露出させる。
【００６８】
次に図１３（ａ）に示すように、配線溝１３１およびホール１３４の側壁および底面を含む層間絶縁膜１２０上に、例えばＴａＮ膜およびＴａ膜を順次下層から積層した積層導電性膜１３５をＩＭＰ法を用いて第１の実施形態と同様の条件で約１５ｎｍの厚さに堆積する。次に図１３（ｂ）に示すように、スパッタエッチング法によりホール１３４の底部の積層導電性膜１３５を除去し、さらにホール１３４の下に露出する下層埋め込み配線を構成する導電性膜１０９の一部を約１５ｎｍ程度掘り込む。このとき配線溝１３１とホール１３４の断面のアスペクト比の違いにより配線溝１３１底部の積層導電性膜１３５は、ホール１３４底部の積層導電性膜１３５よりエッチング速度が大きく速くエッチングされるため、この部分の積層導電性膜１３５が完全に除去された後さらにその下の導電性膜１３２の一部もスパッタエッチングされる。しかしすべてがエッチングされることがなく、掘り込みスパッタエッチング終了時点では配線溝１３１底部の導電性膜１３２は約７ｎｍエッチングされるに留まる。このスパッタエッチング処理はイオン・メタル・プラズマスパッタリング装置のチャンバ内で、積層導電性膜１３５の堆積に連続して、第１実施形態と同様の条件で行うことができる。
【００６９】
続いて図１４に示すように配線溝１３１内の導電性膜１３２および積層導電性膜１３５上、ホール１３４内の積層導電性膜１３５上およびホール１３５底面の導電性膜１０９上を含む全面にＣｕまたはＣｕ合金からなるシード膜をＩＭＰ法を用いて堆積し、続いてＣｕメッキ膜を電解メッキ法で堆積する。こうしてシード膜およびＣｕメッキ膜からなる導電性膜１３６を配線溝１３１、ホール１３４内に埋め込む。次に配線溝１３１、ホール１３４内部以外の部分に堆積している導電性膜１３２、１３６および積層導電性膜１３５をＣＭＰ法により研磨し除去することで導電性膜１３６で構成される上層埋め込み配線構造を形成する。導電性膜１３６の配線溝１３１内に埋め込まれた部分が上層埋め込み配線を構成し、ホール１３４内に埋め込まれた部分が接続用プラグを構成する。また図１３（ｂ）の工程で導電性膜１０９の掘り込みエッチングを行ったことによって下層配線とプラグとの接触面積が増大し、この部分でのエレクトロマイグレーションおよびストレスマイグレーション等接続特性の信頼性を向上させることができる。
【００７０】
なお、配線溝１３１の深さはホール１３４の深さより深く形成し、上層埋め込み配線の高さがプラグの高さより高くなるようにしたが、両者の高さを同一にしてもよい。このようにして、プラグの高さを配線の高さ以下にすることにより、電気抵抗をより小さくすることができると共に、本発明の効果がより発揮されることとなる。
【００７１】
本発明の第３実施形態に係る製造方法は次のように変形しても良い。図１５は当該変形された製造方法で形成した半導体装置の断面図である。この半導体装置の製造方法においては本実施形態による製造方法に従って図１３（ｂ）までの工程を終了した後、ＩＭＰ法を用いて例えばＴａ膜からなる導電性膜１３７を約８ｎｍ堆積した点が異なる。導電性膜１３７の堆積後は図１４の工程と同様に配線溝１３１およびホール１３４の内部にＣｕまたはＣｕ合金からなるシード膜、Ｃｕメッキ膜を堆積し、配線溝１３１およびホール１３４内部に導電性膜１３２、１３７、シード膜とＣｕメッキ膜からなる導電性膜１３６、積層導電性膜１３５を埋め込み、上層埋め込み配線を形成する。
【００７２】
この方法で製造される構造により、特に上層の埋め込み配線のプラグ部と下層の埋め込み配線との接続部でのエレクトロマイグレーションおよびストレスマイグレーション等の銅配線に関する接続特性の信頼性をさらに向上させることが可能となる。また、最初に述べた第３実施形態による方法では、配線溝１３１底面の導電性膜１３２の膜厚はスパッタエッチング（図１３（ｂ））によって薄くなるが、変形された方法では導電性膜１３７を追加形成するので、薄くなった導電性膜１３２に対するバリア性をより確実に確保することができるという利点を有する。
【００７３】
本発明の第３実施形態に係る製造方法では、図１１（ｂ）の工程において導電性膜１３２を予め形成しておき、この後図１３（ｂ）の工程で下層埋め込み配線の導電性膜１０９を掘り込むエッチングを行う。このため第２実施形態と同様に導電性膜１３２によりその下の層間絶縁膜１２０がエッチングされること、および層間絶縁膜１２０がダメージを受けることが防止でき、デュアルダマシン法によって配線構造を安定且つ歩留まりよく製造することができる。導電性膜１３２の膜厚はホール１３４の底部の積層導電性膜１３５を除去し、さらに下層埋め込み配線の導電性膜１０９の掘り込みエッチングが終了した時点で、配線溝１３１の底面に導電性膜１３２自体が残るような膜厚に設定すればよい。
【００７４】
また、本実施形態による製造方法では導電性膜１３０が、図１１（ｂ）の工程における層間絶縁膜１２０のエッチングに際してエッチングされ難い（エッチング速度選択比が大きい）材料からなるのでドライエッチングのハードマスクとして作用する。配線溝１３１を形成する場合（図１１（ｂ）の工程）、フォトレジスト膜のみをドライエッチングマスクとしたときはフォトレジスト膜もエッチングされて配線溝１３１の幅が広がり上層埋め込み配線相互の間隔が狭くなる問題がある。しかし本実施形態のように導電性膜１３０をハードマスクとして用いることで、上層埋め込み配線間の距離を正確に確保することができ、配線間の耐圧劣化や配線間ショート不良を防止することができる。
【００７５】
以上の第１〜第３の実施形態では、導電性膜パターン１１２、導電性膜１２２、１３０、１３２の材料としてＴａＮ膜を例示したが、これに限られたものではない。タンタル(Ｔａ)、チタン(Ｔｉ)、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、窒化ルテニウム（ＲｕＮ）、コバルト(Ｃｏ)、コバルトタングステンリン(ＣｏＷＰ) などの高融点金属、高融点金属の化合物または合金、あるいはアルミニウム（Ａｌ）系金属を用いても良い。あるいはまた材料として層間絶縁膜１１１、１２０とスパッタエッチング速度の選択比がとれ、スパッタエッチングされにくい絶縁膜を使用してもよい。この絶縁膜としてはＳｉＮ、ＳｉＣＮ、ＳｉＣ、比誘電率が３．９〜４．０のＳｉＯ2膜などを挙げることができる。
【００７６】
また層間絶縁膜１１１、１２０の材料としては半導体集積回路の素子寸法が微小になり、また回路の動作速度が高くなるにしたがって低比誘電率材料が使用される。その主要材料は上記各実施形態で示したＳｉＯＣであるがこれ以外にＳｉＯＣＨなどが可能である。このような層間絶縁膜はシリコンの有機化合物を原材料として低温プラズマＣＶＤ法やスピンコート法で作製することができる。比誘電率は用途に応じて３．５〜２．０が使用可能であり、望ましくは３．０〜２．０とできるが比誘電率が低くなるほど密度が低くエッチング速度が大きくなるという性質を有する。特に内部に微細な空隙を多数有するポーラスＳｉＯＣなどの絶縁材料は低い比誘電率を有する。
【産業上の利用可能性】
【００７７】
本発明はデュアルダマシン法を用いて特に配線層間接続部におけるエレクトロマイグレーション、ストレスマイグレーションなどに対する信頼性の高い多層配線を安定して歩留まりよく形成するために有用である。
【符号の説明】
【００７８】
１０１ 半導体基板
１０２ ゲート
１０３ ソース・ドレイン領域
１０４、１０６、１１１、１１３、１２０ 層間絶縁膜
１０５ プラグ
１０７、１１４、１２１、１３１ 配線溝
１０８、１０９、１１７、１１８、１２２、１２６、１２７、１３０、１３２、１３６、１３７ 導電性膜
１１０ エッチングストッパ膜
１１２ 導電性膜パターン
１１５、１２４、１３４ ホール
１１６、１２５、１３５ 積層導電性膜
１２３、１３３ フォトレジスト膜
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に信頼性が高い配線を安定して製造することができる配線構造およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置における動作速度の高速化、回路を構成する各種素子パターンの微細化にともなって、集積回路用低抵抗配線の形成技術が必要とされ、その主要な手段としてＣｕ（銅）を主材料とした配線材料を用い、ダマシン法（シングルダマシン法またはデュアルダマシン法）で配線を形成する技術の開発・改善が続けられている。しかし、パターンの微細化が進展することにより、ダマシン法を用いて形成された多層配線構造においては、配線層間を接続するプラグと配線とが接触する領域で特にエレクトロマイグレーションやストレスマイグレーションなどの配線信頼性が劣化することが懸念されている。この配線信頼性を向上させる一方法として、前記プラグを埋め込むための接続孔を層間絶縁膜から下層配線表面より深い部分まで掘り込んで形成し、半導体集積回路の動作中、接続孔の部分に集中する電流を分散させるようにする技術（一般にパンチスループロセスと呼ばれる）が提案されている。
【０００３】
特許文献１にはデュアルダマシン法を用いると共に上記パンチスループロセスを適用して銅配線を形成する工程例が記載されている。図１６は、特許文献１に記載された、埋め込み銅配線を形成するための主要な工程を説明する工程断面図である。図１６（ａ）に示すように、窒化タンタル膜などからなるバリア導電性膜と銅膜からなる埋め込み配線１５上にエッチングストッパ膜１６および層間絶縁膜１９が形成されている。そして層間絶縁膜１９に配線溝２８を形成し、配線溝２８の底面部の層間絶縁膜１９とエッチングストッパ膜１６に接続孔２５Ａを形成する。その後、配線溝２８と接続孔２５Ａの内面にバリア導電性膜３１Ａを堆積する。
【０００４】
次に図１６（ｂ）に示すように、スパッタエッチング法により接続孔２５Ａの底部のバリア導電性膜３１Ａを完全に除去し、さらに接続孔２５Ａにおけるバリア導電性膜３１Ａ下の埋め込み配線１５の一部を掘り込む。それと同時に配線溝２８の底面にはバリア導電性膜３１Ａが薄く残留するようにする。この工程は、スパッタエッチング法では深い位置ほどエッチングが進むという性質を利用している。次いで図１６（ｃ）に示すように、スパッタリング法にて配線溝２８および接続孔２５Ａ内を含む層間絶縁膜１９上にタンタル膜を堆積し、バリア導電性膜３１Ａを厚くすると共に掘り込み部分を覆う。この後、図面は省略するが配線溝２８および接続孔２５Ａを銅膜で埋め込み、プラグと上層の埋め込み配線を形成する。
【０００５】
このように下層の埋め込み配線１５の一部を掘り込んでから配線溝２８および接続孔２５Ａ内に埋め込み配線およびプラグを一体に形成することにより、プラグと下層の埋め込み配線１５との接触面積を増加させることができる。この構造によりプラグを含む上層の埋め込み配線と下層の埋め込み配線１５との間では、エレクトロマイグレーションおよびストレスマイグレーションなどに関し、接続特性の信頼性を向上することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２２７７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１が開示するようなデュアルダマシン法による従来の配線構造の製法には次のような課題があった。すなわち従来の製造方法は特に図１６（ｂ）に示すように、スパッタエッチングを用い、接続孔２５Ａの底面においてはバリア導電性膜３１Ａを除去しさらにその下の埋め込み配線１５を掘り込むという処理を行う一方で、配線溝２８の底面においては、同一スパッタエッチングを受けてもバリア導電性膜３１Ａが残るように処理しようとするものである。
【０００８】
しかしながらこのような方法では、スパッタエッチング条件によっては配線溝２８の底面のバリア導電性膜３１Ａがすべて除去され、さらにその下の層間絶縁膜１９までエッチングされて配線溝２８自体の深さが変化したり、あるいはスパッタエッチングの不均一性によって、半導体基板面内で配線溝２８の底面にバリア導電性膜３１Ａが残留する部分と残留しない部分が生じたりすることが予想される。
【０００９】
さらに最近の微細化された半導体集積回路では、配線同士が極めて微小な間隔で配列されることによる配線間寄生容量の増大、層間絶縁膜厚の低減による異なる配線層間の寄生容量の増大などに起因して配線遅延が顕著に現れるようになってきており、対策として層間絶縁膜にシリコン酸化膜（ＳｉＯ2）より比誘電率が小さい材料（低誘電率材料またはＬｏｗ−ｋ材料）が採用されている。低誘電率材料からなる膜（低誘電率膜）を用いると誘電率が小さいほど配線遅延を解消させることができるが、膜の密度がより小さくなる。このことは低誘電率膜のスパッタエッチング速度が大きくなることを意味する。
【００１０】
従来の配線構造の製造方法において上記の低誘電率膜を層間絶縁膜１９として用いたと仮定すると、スパッタエッチングにより配線溝２８底面のバリア導電性膜３１Ａが除去されて層間絶縁膜１９が露出すると、層間絶縁膜１９が大きくエッチングされて薄くなる。また層間絶縁膜は、それほどのエッチングを受けなくともスパッタエッチングに用いるイオンの衝撃やイオンが膜自体に打ち込まれることによってダメージを少なからず受ける。こうしたダメージもまた比誘電率が小さいほど大きいといえる。これらが原因で上下埋め込み配線間のショート不良や埋め込み配線層間耐圧の劣化が発生し、配線構造としての製造歩留りや信頼性を悪化させる。
【００１１】
また、接続孔の高さが、配線の高さ以下であることが、電気抵抗を下げる点では好ましいが、接続孔の高さを配線の高さよりも小さくすると、配線底がエッチングされやすくなり、上記課題がさらに顕在化するという課題がある。
【００１２】
前記に鑑み本発明は、上記の課題を解決するものであって、プラグと配線層との接続領域におけるエレクトロマイグレーション、ストレスマイグレーションなどに対する高信頼性を維持しながら、微細化された配線構造を、特にデュアルダマシン法を用いて安定且つ歩留まりよく製造することができる半導体装置およびその半導体装置の製造方法を提供することを目的とする。
【００１３】
なお、本発明においては、上記全ての課題を解決しなくてもよいし、全ての目的を達成しなくてもよいものとする。少なくとも一つの課題を解決し、少なくとも一つの目的を達成できれば良いものとする。
【課題を解決するための手段】
【００１４】
上記課題を解決することができる、本発明に係る第１の半導体装置は、半導体基板上に形成された下層配線と、前記下層配線の上層に形成された上層配線と、前記下層配線と前記上層配線を電気的に接続するプラグと、前記上層配線の底面に接して前記上層配線の下に形成された膜からなるパターンと、前記上層配線の側壁および前記プラグの側壁に形成された導電性膜と、を備え、前記プラグの直下に位置する前記下層配線の上面には凹部が形成されているものである。
【００１５】
本発明に係る第１の半導体装置によれば、上層配線の底面に膜のパターンが形成された構成を有しているため、上層配線とプラグを形成する前に、プラグの直下に位置する下層配線に凹部を形成するための全面エッチングを行っても、パターンの下の層間絶縁膜が過剰にエッチングされたりダメージを受けることが防止でき、配線構造を安定に製造することができる。
【００１６】
第１の半導体装置では、前記プラグと前記下層配線とが直接接するようにできる。また、前記上層配線は前記パターンの内側の領域に形成されることが望ましい。
【００１７】
また前記上層配線および前記プラグは層間絶縁膜に埋め込まれて形成され、前記層間絶縁膜の比誘電率を３．５以下とすることができる。特に前記層間絶縁膜が第１の層間絶縁膜と第２の層間絶縁膜からなる場合は、前記プラグが前記第１の層間絶縁膜に埋め込まれ、前記上層配線が前記第２の層間絶縁膜に埋め込まれ、前記第１の層間絶縁膜の比誘電率を３．５以下とすることができる。
【００１８】
また、前記パターンを構成する前記膜は導電性の膜または絶縁膜とすることができる。
【００１９】
次に、本発明に係る第２の半導体装置は、半導体基板上に形成された下層配線と、前記下層配線の上層に形成された上層配線と、前記下層配線と前記上層配線を電気的に接続するプラグと、前記上層配線の側壁および底面に形成された被覆膜と、前記上層配線の側壁に形成された前記被覆膜上、および前記プラグの側壁に形成された第２の導電性膜と、を備え、前記プラグの直下に位置する前記下層配線の上面には凹部が形成されているものである。
【００２０】
本発明に係る第２の半導体装置によれば、上層配線の側壁および底面に被覆膜が形成された構成を有しているため、上層配線とプラグを形成する前に、プラグの直下に位置する下層配線に凹部を形成するための全面エッチングを行っても、上層配線の底面の下にある層間絶縁膜が過剰にエッチングされたりダメージを受けることが防止でき、配線構造を安定に製造することができる。
【００２１】
第２の半導体装置では、前記プラグと前記下層配線とが直接接するようにすることができる。また、前記上層配線および前記プラグは前記層間絶縁膜に埋め込まれて形成され、前記層間絶縁膜の比誘電率を３．５以下とすることができる。さらに前記被覆膜は導電性膜または絶縁膜とすることができる。また上記第１および第２の半導体装置では、前記上層配線の高さを前記プラグの高さ以上になっていることが望ましい。
【００２２】
次に、上記課題を解決するための本発明に係る第１の半導体装置の製造方法は、半導体基板上に形成された下層配線上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上の上層配線を形成すべき位置に、開口を有する膜からなるパターンを形成する工程と、前記パターン上および前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記パターン上に位置する前記第２の層間絶縁膜を選択的にエッチングして前記パターンを露出させ、溝を形成する工程と、前記パターンをマスクとして前記第１の層間絶縁膜を選択的にエッチングし、前記下層配線に達するホールを形成する工程と、前記溝および前記ホールの内面に第１の導電性膜を形成する工程と、前記ホールの底面に形成された前記第１の導電性膜を除去し、前記下層配線の表面を露出させる工程と、前記露出した前記下層配線の表面をエッチングして凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に第２の導電性膜を埋め込み、前記溝内に前記上層配線を形成する工程とを含む。
【００２３】
本発明に係る第１の半導体装置の製造方法によると、第１の層間絶縁膜上の上層配線を形成すべき位置に、開口を有する膜からなるパターンを予め形成しておくので、ホールの底面に形成された第１の導電性膜を除去し、さらにその下の下層配線の表面をエッチングして凹部を形成する工程において、溝の底面の下にある第１の層間絶縁膜が過剰にエッチングされたりダメージを受けることが防止でき、配線構造を安定に製造することができる。
【００２４】
本発明に係る第１の半導体装置の製造方法では、前記凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に前記第２の導電性膜を埋め込む工程との間に、前記溝および前記ホールの内部に第３の導電性膜を形成する工程を行うようにすることができる。
【００２５】
また、前記パターンを構成する膜は導電性膜または絶縁膜からなるものとすることができ、前記絶縁膜を選択した場合には第１の層間絶縁膜に対する前記パターンを構成する前記絶縁膜のエッチング速度が２以上であることが望ましい。また、前記第１の層間絶縁膜の比誘電率を３．５以下とすることができる。
【００２６】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に形成された下層配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的にエッチングし、溝を形成する工程と、前記溝の内面に被覆膜を形成する工程と、前記被覆膜および前記層間絶縁膜の、前記溝の底面に位置する部分を順次選択的にエッチングし、前記下層配線に達するホールを形成する工程と、前記溝および前記ホールの内面に第１の導電性膜を形成する工程と、前記ホールの底面に形成された前記第１の導電性膜を除去し、前記下層配線の表面を露出させる工程と、前記露出した前記下層配線の表面をエッチングして凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に第２の導電性膜を埋め込み、前記溝内に上層配線を形成する工程とを含む。
【００２７】
本発明に係る第２の半導体装置の製造方法によると、前記溝の内面、特に底面に被覆膜を予め形成しておくので、ホールの底面に形成された第１の導電性膜を除去し、さらにその下の下層配線の表面をエッチングして凹部を形成する工程において、溝の底面の下にある層間絶縁膜が過剰にエッチングされたりダメージを受けることが防止でき、配線構造を安定に製造することができる。
【００２８】
第２の半導体装置の製造方法では、前記凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に前記第２の導電性膜を埋め込む工程との間に、前記溝および前記ホールの内部に第３の導電性膜を形成する工程を行うようにすることができる。また、前記被覆膜を導電性膜または絶縁膜からなるものとすることができる。
【００２９】
さらに、本発明に係る第３の半導体装置の製造方法は、半導体基板上に形成された下層配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に第１の被覆膜を形成する工程と、前記第１の被覆膜および前記層間絶縁膜を選択的にエッチングし、溝を形成する工程と、前記溝の内面に第２の被覆膜を形成する工程と、前記第２の被覆膜および前記層間絶縁膜の、前記溝の底面に位置する部分を順次選択的にエッチングし、前記下層配線に達するホールを形成する工程と、前記溝および前記ホールの内面に第１の導電性膜を形成する工程と、前記ホールの底面に形成された前記第１の導電性膜を除去し、前記下層配線の表面を露出させる工程と、前記露出した前記下層配線の表面をエッチングして凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に第２の導電性膜を埋め込み、前記溝内に上層配線を形成する工程とを含む。
【００３０】
この第３の半導体装置の製造方法によると、前記溝の内面、特に底面に第２の被覆膜を予め形成しておくので、ホールの底面に形成された第１の導電性膜を除去し、さらにその下の下層配線の表面をエッチングして凹部を形成する工程において、溝の底面の下にある層間絶縁膜が過剰にエッチングされたりダメージを受けることが防止でき、配線構造を安定に製造することができる。本製造方法においては、第１の被覆膜をマスクに用いて層間絶縁膜を選択的にエッチングできるので、一般のフォトレジスト膜をマスクとするよりも前記溝の幅の広がりが小さく、上層配線の所定の間隔を確保できるという利点も有する。
【００３１】
第３の半導体装置の製造方法においては、前記凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に前記第２の導電性膜を埋め込む工程との間に、前記溝および前記ホールの内部に第３の導電性膜を形成する工程を行うようにすることができる。また、前記第１の被覆膜を導電性膜または絶縁膜からなるものにすることができ、さらに前記第２の被覆膜も導電性膜または絶縁膜からなるものにすることができる。
【００３２】
そして本発明による第１〜第３の半導体装置の製造方法では、前記層間絶縁膜の比誘電率を３．５以下とすることができる。
【発明の効果】
【００３３】
以上に述べたように、本発明に係る半導体装置およびその製造方法は、上層配線の下の層間絶縁膜が過剰にエッチングされたり、ダメージを受けたりすることを抑制し、これによって上層および下層配線間のショート不良や配線層間耐圧の劣化を防止して配線構造の安定な製造を可能とする。そしてプラグと配線層との接続部におけるエレクトロマイグレーション、ストレスマイグレーションなどに対する高信頼性を有する配線構造を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】本発明の第１実施形態に係る、変形された半導体装置の製造方法で製造された半導体装置の断面図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図８】本発明の第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１０】本発明の第２実施形態に係る、変形された半導体装置の製造方法で製造された半導体装置の断面図。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１２】本発明の第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１４】本発明の第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１５】本発明の第３実施形態に係る、変形された半導体装置の製造方法で製造された半導体装置の断面図。
【図１６】従来の半導体装置の製造方法の主要部を示す工程断面図。
【発明を実施するための形態】
【００３５】
以下、本発明の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。尚、各実施形態で使用している材料及び数値等は例示であって、それらに本発明が限定されることはない。また、本発明の技術的思想の範囲を逸脱しない範囲で、各実施形態を適宜変更することは可能であり、さらに、実施形態同士の組み合わせなども可能である。
【００３６】
（実施形態１）
図１〜図４は本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図であり、特にデュアルダマシン法を用いて少なくとも銅を主成分とする材料からなる埋め込み配線層と配線層間を接続するプラグとを一度に形成する製造方法を例示している。図１（ａ）に示すように、半導体基板（シリコン基板）１０１にソース・ドレイン領域１０３が形成されている。またソース・ドレイン領域１０３に挟まれた半導体基板１０１上の領域には、ゲート絶縁膜と、ゲート電極と、ゲート電極の左右に形成された絶縁材料からなるサイドウォールとで構成されるゲート１０２が設けられ、ソース・ドレイン領域１０３とゲート１０２とでＭＯＳ型トランジスタを構成している。
【００３７】
また半導体基板１０１上の層間絶縁膜１０４はシリコン酸化膜、シリコン窒化膜などを含み、ソース・ドレイン領域１０３に達するコンタクトホールにタングステンなどの高融点金属が埋め込まれたプラグ１０５が形成されている。層間絶縁膜１０４およびプラグ１０５上には層間絶縁膜１０６が形成されている。この層間絶縁膜１０６は、例えばプラズマＣＶＤ法を用いて酸化シリコン（ＳｉＯｘ）にＣ（炭素） が添加されたＳｉＯＣからなる酸化シリコン系の膜（ＳｉＯＣ膜）を約２００ｎｍの厚さに堆積して得ることができる。ここでＳｉＯＣは厳密にはＳｉＯｘＣｙであり、堆積方法、堆積条件によってさまざまな組成のＳｉ、Ｏ、Ｃを有する膜が形成できるが、以下の説明ではこれらを総称してＳｉＯＣ膜と表記する。ＳｉＯＣ膜は後にも述べるが低比誘電率膜である。
【００３８】
以上の構造を有する基板において、図１（ｂ）に示すように、層間絶縁膜１０６を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、プラグ１０５の上面が露出する位置に配線溝１０７を形成する。図１（ｂ）では配線溝１０７は幅１００ｎｍ、深さ２００ｎｍであり、紙面に垂直な方向に線状に伸びている。続いて図１（ｃ）に示すように、層間絶縁膜１０６および配線溝１０７の全面に、例えばタンタル（Ｔａ）をターゲットとし、アルゴン（Ａｒ）／ 窒素（Ｎ2）混合ガスをスパッタリングガスとする反応性スパッタリングを用いて窒化タンタル（ＴａＮ）からなる導電性膜１０８を約１０ｎｍの膜厚に堆積する。次に導電性膜１０８上に、銅メッキのシード膜となる、例えばＣｕ膜またはＣｕ合金膜をスパッタリング法で堆積する。その膜厚は配線溝１０７の内部以外の層間絶縁膜１０６の平坦面上において１０ｎｍ〜５０ｎｍ程度、好ましくは３０ｎｍ程度となるように設定する。
【００３９】
続いて配線溝１０７内部を埋め込むようにシード膜上全面にＣｕメッキ膜を堆積する。このＣｕメッキ膜と上記シード膜とを合わせて導電性膜１０９とする。これに従い、図１（ｃ）ではシード膜とＣｕメッキ膜とを区別して記載せず、両者の積層膜を導電性膜１０９として表示している。この点は以下の説明においても同様とする。配線溝１０７を埋め込むＣｕメッキ膜は、例えば電解メッキ法にてシード膜を成長下地として形成することができる。このためのメッキ液としては、例えばＨ2ＳＯ4（硫酸） に１０％のＣｕＳＯ4（硫酸銅） および配線溝１０７の段差部におけるＣｕメッキ膜のカバレージを向上させる添加剤を加えた混合液を用いることができる。続いて良質なＣｕ膜を得るために所定の温度でアニール処理を行い、Ｃｕメッキ膜の内部歪みを緩和させる。ここで導電性膜１０９の形成に先立って堆積した導電性膜１０８としてのＴａＮ膜はＣｕ膜の密着性を向上させ、またＣｕ原子が配線溝１０７の周辺に存在する層間絶縁膜１０４、１０６や半導体基板１０１中に拡散するのを防止するバリアとして働く。
【００４０】
次に図２（ａ）に示すように、層間絶縁膜１０７の上面に堆積している配線溝１０７内部以外の余分な導電性膜１０８および導電性膜１０９を、ＣＭＰ法（化学機械的研磨法）を用いて研磨除去して配線溝１０７内部に導電性膜１０９からなる下層埋め込み配線を形成する。次に図２（ｂ）に示すように、下層埋め込み配線および層間絶縁膜１０６上の全面に渡って炭化シリコン膜（以下ＳｉＣ膜と表記する）または窒化炭化シリコン膜（以下ＳｉＣＮ膜と表記する）を例えばプラズマＣＶＤ法を用いて約５０ｎｍの厚さに堆積してエッチングストッパ膜１１０を形成する。
【００４１】
続いてエッチングストッパ膜１１０の表面上に低比誘電率を有するＳｉＯＣ膜などからなる層間絶縁膜１１１を、例えばプラズマＣＶＤ法を用いて約１００ｎｍの厚さに堆積する。次に図２（ｃ）に示すように、層間絶縁膜１１１上に例えばＴａＮからなる薄い導電性膜を反応性スパッタリング法を用いて約１５ｎｍの厚さに堆積した後、フォトリソグラフィ技術によるレジストパターンおよびドライエッチング技術を用いて当該導電性膜のパターニングを行い、導電性膜パターン１１２を形成する。この導電性膜パターン１１２は後の工程で形成される上層埋め込み配線とほぼ等しい形状および寸法を有しており、しかも導電性膜１０９からなる下層配線の直上に位置する所定の部分にホール状の開口が形成されている。導電性パターン１１２を形成するためのドライエッチング、およびドライエッチング後のレジストパターンのプラズマアッシング等によって層間絶縁膜１１１の表層部にダメージ層が形成されるが、例えばＨＦ：Ｈ2Ｏ＝１：１００程度の希フッ酸洗浄などによりダメージ層を除去することが望ましい。
【００４２】
この導電性膜パターン１１２は導電性膜の代わりに絶縁膜を使用しても良い。この場合、絶縁膜材料としてエッチングによる膜のパターニングの際に下地の層間絶縁膜１１１がエッチングされ難い材料を選択する必要があり、層間絶縁膜１１１に対するエッチング速度比は２以上であることが望ましい。
【００４３】
次に層間絶縁膜１１１および導電性膜パターン１１２上に例えばＳｉＯＣ膜からなる層間絶縁膜１１３をプラズマＣＶＤ法で約３００ｎｍの厚さに堆積する。このとき層間絶縁膜１１３は層間絶縁膜１１１と同一の物性を有する材料からなるものとすることが望ましい。次に図３（ａ）に示すように、図示していないが層間絶縁膜１１３上に、上層埋め込み配線と同形状のパターンを有する開口が形成されたレジスト膜パターンを形成し、これをマスクとして層間絶縁膜１１３、１１１、エッチングストッパ膜１１０を順次選択的にエッチングする。このエッチングおいては、最初層間絶縁膜１１３に上層埋め込み配線に対応する深さ３００ｎｍの配線溝１１４が形成され、当該配線溝の底部に導電性パターン１１２が露出した時点で層間絶縁膜１１３より導電性膜パターン１１２のエッチング速度が小さいためにエッチングがほぼ停止する。導電性膜パターン１１２が露出した後この導電性膜パターン１１２をマスクとして導電性膜パターン１１２に設けられたホール状開口から層間絶縁膜１１１のエッチングが進行し、エッチングストッパ膜１１０が露出した時点でエッチングがほとんど進まなくなるのでエッチングを停止する。
【００４４】
この後、さらにエッチング条件を変更し、導電性膜パターン１１２および層間絶縁膜１１１をマスクとしてエッチングストッパ膜１１０をエッチングし導電性膜（Ｃｕメッキ膜）１０９を露出させる。こうして層間絶縁膜１１１、エッチングストッパ膜１１０を貫通して導電性膜１０９に達するホール１１５が形成される。層間絶縁膜１１３、１１１は導電性膜パターン１１２に対するエッチング速度の選択比が高い条件で行うことが必要であり、例えばＣＦ4＋Ｃ4Ｆ8＋ＡｒのようなＣＦ系の混合ガスを用いることができる。図３（ａ）では、便宜上下層埋め込み配線の幅より広い配線溝１１４が形成される部分を示しているが、図に示されない部分には下層配線幅と同一の幅１００ｎｍを有する配線溝１１４も形成される。
【００４５】
次に図３（ｂ）に示すように配線溝１１４およびホール１１５の側壁および底面、層間絶縁膜１１３上に例えばＴａＮ、Ｔａ膜を順次下層から積層した積層導電性膜１１６を約１５ｎｍ程度の厚さに堆積する。この積層導電性膜１１６はイオン・メタル・プラズマスパッタリング法（ＩＭＰ法）を用いて堆積することが望ましい。ＩＭＰ法は、ステージに被処理基板を設置し、堆積すべき膜材料からなるターゲットを被処理基板に対向させ、スパッタリングガス雰囲気中において上記のターゲットにＤＣ電圧または高周波電圧を印加し、同時にステージから被処理基板へ高周波バイアスを印加しながら材料膜を被処理基板上へスパッタリング堆積する方法である。非処理基板に高周波バイアスが印加されると、非処理基板付近にスパッタリングガスプラズマによる負電位が生じ、ターゲットからの正の材料イオンを被処理基板方向へ引きつけることができる。このこととスパッタリングガス圧の調整などによってアスペクト比の高い配線溝１１４、ホール１１５内面に段差被覆性よく膜堆積を実施することができる。この方法は図１（ｃ）の工程における導電性膜１０８（ＴａＮ）の堆積や、ＣｕまたはＣｕ合金からなるシード膜の堆積にも採用することができる。
【００４６】
次に図４（ａ）に示すように、スパッタエッチング法によりホール１１５の底部に堆積していた積層導電性膜１１６をすべて除去し、さらにその下の下層埋め込み配線の露出部（導電性膜１０９）を約１５ｎｍ程度掘り込み凹部を形成する。このとき配線溝１１４とホール１１５のアスペクト比の違いなどから配線溝１１４底部の積層導電性膜１１６のエッチング速度はホール１１５の底部の積層導電性膜１１６より大きく、ホール１１５の底部におけるよりも速くエッチングされるため除去されてなくなり、その下の導電性膜パターン１１２までスパッタエッチングされる。しかしこの導電性膜パターン１１２は、約１５ｎｍの掘り込みを行う場合は約７ｎｍエッチングされたところでエッチングが終了し、導電性膜パターン１１２のすべてが除去されることがない。
【００４７】
このスパッタエッチング処理はイオン・メタル・プラズマスパッタリング装置のチャンバ内で、積層導電性膜１１６の堆積に連続して行うことができる。スパッタリング装置には例えば上に述べたターゲットとステージ間の空間を取り囲むように高周波コイルおよびＤＣコイルが設けられており、スパッタエッチングはチャンバ内にＡｒなどの希ガスまたは不活性ガスを導入した後、ターゲットにＤＣ電圧を印加し、ステージに高周波電圧を印加し、さらに高周波コイルに高周波電圧を、ＤＣコイルにＤＣ電圧をそれぞれ印加して行う。このようにして高周波放電によって発生させたＡｒなどのスパッタエッチングガスプラズマで積層導電性膜１１６をイオン衝撃しエッチングを進行させる。上記各ＤＣ電圧、各高周波電圧の値はそれぞれ独立に設定することが可能であり、プラズマが積層導電性膜１１６に対してエッチングモードとなるように設定すればよい。
【００４８】
次に図４（ｂ）に示すように、配線溝１１４、ホール１１５内の積層導電性膜１１６上、導電性膜パターン１１２上、およびホール１１５底面の導電性膜１０９上を含む全面にＣｕまたはＣｕ合金からなるシード膜をＩＭＰ法を用いて堆積し、続いてＣｕメッキ膜を電解メッキ法で堆積する。こうしてシード膜およびＣｕメッキ膜からなる導電性膜１１７を配線溝１１４、ホール１１５に埋め込む。次に配線溝１１４、ホール１１５内部以外の部分に堆積している導電性膜１１７および積層導電性膜１１６をＣＭＰ法により研磨し除去することで導電性膜１１７で構成される上層埋め込み配線構造を形成する。ここで導電性膜１１７の配線溝１１４内に埋め込まれた部分が上層埋め込み配線となり、ホール１１５内に埋め込まれた部分が接続用プラグとなる。また図４（ａ）の工程で下層埋め込み配線の導電性膜１０９の掘り込みエッチングを行ったことによって下層埋め込み配線とプラグとの接触面積が増大しており、この部分でのエレクトロマイグレーションおよびストレスマイグレーション等接続特性の信頼性を向上させることができる。
【００４９】
本実施形態において、導電性膜パターン１１２の幅を配線溝１１４と同一幅にしても良いが、図３（ａ）の工程において配線溝１１４をエッチング形成するときに導電性膜パターン１１２をエッチング停止膜としなければならないので、例えばその寸法を配線溝１１４の幅より片側約１０ｎｍ大きくし、配線溝１１４または上層埋め込み配線の全体が導電性膜パターン１１２の領域より内側に形成されるようにすることが望ましい。このようにすればフォトリソグラフィ工程において配線溝１１４のレジストパターンに、導電性膜パターン１１２に対する位置合わせずれが生じても、配線溝１１４の一部が導電性膜１１２上からはずれ、層間絶縁膜１１１の不必要な部分がエッチングされることがなくなる。また本実施形態において採用したエッチングストッパ膜１１０としてのＳｉＣ膜またはＳｉＣＮ膜は下層埋め込み配線の導電性膜１０９を構成するＣｕが層間絶縁膜１１１および１１３へ拡散するのを防止することを通じてそれらの絶縁性を保持する役目を果たしている。また本実施形態による半導体装置において、層間絶縁膜１１３の厚さは層間絶縁膜１１１より厚いので上層埋め込み配線の高さはプラグの高さより高いが、両者の高さを同一にしてもよい。このようにして、プラグの高さを配線の高さ以下にすることにより、電気抵抗をより小さくすることができると共に、本発明の効果がより発揮されることとなる。
【００５０】
本発明の第１実施形態に係る製造方法は次のように変形しても良い。図５は当該変形された製造方法で形成した半導体装置の断面図である。この半導体装置の製造方法においては図１（ａ）〜図４（ａ）までの工程を終了した後、ＩＭＰ法を用いて例えばＴａ膜からなる導電性膜１１８を約８ｎｍ堆積した点が異なる。導電性膜１１８の堆積後は図４（ｂ）と同様にＣｕまたはＣｕ合金からなるシード膜、Ｃｕメッキ膜を堆積し、配線溝１１４およびホール１１５内部に導電性膜１１６、１１７、１１８を埋め込み、上層埋め込み配線を形成する。
【００５１】
この方法で製造される構造により、特に上層埋め込み配線のプラグ部と下層埋め込み配線との接続部でのエレクトロマイグレーションおよびストレスマイグレーション等の銅配線に関する接続特性の信頼性をさらに向上させることが可能となる。また、最初に述べた本実施形態による方法では、配線溝１１４底面の導電性膜パターン１１２の膜厚はスパッタエッチング（図４（ａ））によって薄くなるが、変形された方法では導電性膜１１８を追加形成するので、薄くなった導電性膜１１２に対するバリア性をより確実に確保することができるという利点を有する。
【００５２】
本発明の第１実施形態に係る製造方法では、図２（ｃ）の工程において上層埋め込み配線と本質的に同形状の導電性膜パターン１１２を予め形成しておき、この後図４（ａ）の工程で下層埋め込み配線の導電性膜１０９を掘り込むエッチングを行う。このため、掘り込みエッチングが過剰になったり、エッチング速度が半導体基板内でばらつき、配線溝１１４の底面の積層導電性膜１１６の少なくとも一部が完全に除去されたとしても導電性膜パターン１１２があることによりその下の層間絶縁膜１１１がエッチングされること、および層間絶縁膜１１１がダメージを受けることが防止でき、デュアルダマシン法によって配線構造を安定且つ歩留まりよく製造することができる。導電性膜パターン１１２の膜厚はホール１１５の底部の積層導電性膜１１６を除去し、さらに下層埋め込み配線の導電性膜１０９の掘り込みエッチングが終了した時点で、導電性膜パターン１１２自体が残るような膜厚に設定すればよい。
【００５３】
以上のことから第１実施形態に係る製造方法によれば、エレクトロマイグレーションおよびストレスマイグレーション等の埋め込み配線層間の信頼性を確保できると共に上下埋め込み配線層間のショート不良や埋め込み配線層間耐圧劣化が抑制された信頼性の良好な半導体装置が得られる。
【００５４】
（実施形態２）
図６〜図９は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図であり、半導体基板にＭＯＳ型トランジスタが形成された半導体装置の一部分を示すものである。この実施形態ではまず、図１（ａ）〜（ｃ）、図２（ａ）に示す第１実施形態と同一の工程を行う。したがってこの工程部分については詳細な説明を省略する。また図６〜図９についても第１の実施形態の半導体装置と同一の部分には同一の符号を付与し、説明を省略する。図２（ｃ）の工程を実施した後、図６（ａ）に示すように、導電性膜１０９からなる下層埋め込み配線および層間絶縁膜１０６上に例えばプラズマＣＶＤ法を用いてＳｉＣ膜またはＳｉＣＮ膜からなるエッチングストッパ膜１１０を約５０ｎｍの厚さに堆積し、続いてエッチングストッパ膜１１０の表面上に例えばプラズマＣＶＤ法を用いてＳｉＯＣからなる層間絶縁膜１２０を約４００ｎｍの厚さに堆積する。
【００５５】
次に図６（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用い、層間絶縁膜１２０の下層配線とオーバーラップする領域を選択的にエッチングして深さ３００ｎｍの配線溝１２１を形成する。図６（ｂ）では下層配線の幅より大きい幅を有する配線溝１２１を表示しているが、図面が表示しない他の領域には下層配線と同様幅１００ｎｍの配線溝も形成される。次に配線溝１２１を含む層間絶縁膜１２０上の全面を被覆するように、例えばＩＭＰ法を用い、第１の実施形態と同様の条件でＴａＮからなる導電性膜１２２を約１０ｎｍの厚さに堆積する。
【００５６】
次に図７（ａ）に示すように、配線溝１２１を覆うようにフォトレジスト膜１２３を形成する。このフォトレジスト膜１２３は下層埋め込み配線上に直径１００ｎｍの開孔パターンを有している。フォトレジスト膜１２３をパターンニングするにあたって、配線溝１２１の段差（深さ）が原因でフォトレジスト膜厚が不均一となりパターンニング不良が生じる場合は、１回目のフォトレジスト膜塗布後、ドライエッチングまたはＣＭＰ法を用いて層間絶縁膜１２０上の余剰なフォトレジスト膜１２３を除去し、配線溝１２１内のみにフォトレジスト膜を残して全表面を平坦にし、その上から再度フォトレジスト膜を塗布した後パターニングを実施する。このようにするとパターニングすべき箇所のフォトレジスト膜厚が均一となり開孔パターンを正確に形成することができる。
【００５７】
次に図７（ｂ）に示すように、フォトレジスト膜１２３をマスクとして導電性膜１２２および層間絶縁膜１２０を選択的にドライエッチングし、エッチングストッパ膜１１０の表面が露出するとエッチングがほとんど進行しなくなるのでエッチングを停止する。膜１２２として導電性膜を使用しているが絶縁膜を使用しても良い。この場合、本エッチングにおいて下地の層間絶縁膜１２０に対して選択的にエッチングできる方がよいので、膜１２２の層間絶縁膜１２０に対するエッチング速度比は２以上であることが望ましい。次にエッチング条件を変更して層間絶縁膜１２０をマスクとしてエッチングストッパ膜を選択的にエッチングしホール１２４を形成して下層埋め込み配線のＣｕからなる導電性膜１０９の表面を露出させる。
【００５８】
次に図８（ａ）に示すように、配線溝１２１およびホール１２４の側壁および底面を含む層間絶縁膜１２０上に、例えばＴａＮ膜およびＴａ膜を順次下層から積層した積層導電性膜１２５をＩＭＰ法を用いて第１の実施形態と同様の条件で約１５ｎｍの厚さに堆積する。次に図８（ｂ）に示すように、Ａｒなどの希ガスまたは不活性ガスをスパッタエッチングガスとし、スパッタエッチング法によりホール１２４の底部に堆積した積層導電性膜１２５を除去し、さらにホール１２４の下に露出する下層埋め込み配線を構成する導電性膜１０９の一部を約１５ｎｍ程度掘り込む。このとき配線溝１２１とホール１２４の断面のアスペクト比の違いにより配線溝１２１底部の積層導電性膜１２５は、ホール１２４底部の積層導電性膜１２５よりエッチング速度が大きく速く除去されるため、積層導電性膜１２５が完全に除去された後さらに下の導電性膜１２２の一部もスパッタエッチングされる。しかしすべてがエッチングされることがなく、掘り込みスパッタエッチング終了時に配線溝１２１底部の導電性膜１２２は約７ｎｍエッチングされるに留まる。このスパッタエッチング処理はイオン・メタル・プラズマスパッタリング装置のチャンバ内で、積層導電性膜１２５の堆積に連続して、第１実施形態と同様の条件で行うことができる。
【００５９】
次に図９に示すように配線溝１２１内の導電性膜１２２および積層導電性膜１２５上、ホール１２４内の積層導電性膜１２５上およびホール１２４底面の導電性膜１０９上を含む全面にＣｕまたはＣｕ合金からなるシード膜をＩＭＰ法を用いて堆積し、続いてＣｕメッキ膜を電解メッキ法で堆積する。こうしてシード膜およびＣｕメッキ膜からなる導電性膜１２６を配線溝１２１、ホール１２４内に埋め込む。次に配線溝１２１、ホール１２４内部以外の部分に堆積している導電性膜１２２、１２６および積層導電性膜１２５をＣＭＰ法により研磨し除去することで導電性膜１２６で構成される上層埋め込み配線構造を形成する。導電性膜１２６の配線溝１２１内に埋め込まれた部分が上層埋め込み配線を構成し、ホール１１５内に埋め込まれた部分が接続用プラグを構成する。また図８（ｂ）の工程で下層埋め込み配線の導電性膜１０９に掘り込みエッチングを行ったことによって下層配線とプラグとの接触面積が増大し、この部分でのエレクトロマイグレーションおよびストレスマイグレーション等接続特性の信頼性を向上させることができる。
【００６０】
なお、配線溝１２１の深さはホール１２４の深さより深く形成し、上層埋め込み配線の高さがプラグの高さより高くなるようにしたが、両者の高さを同一にしてもよい。このようにして、プラグの高さを配線の高さ以下にすることにより、電気抵抗をより小さくすることができると共に、本発明の効果がより発揮されることとなる。
【００６１】
本発明の第２実施形態に係る製造方法は次のように変形しても良い。図１０は当該変形された製造方法で形成した半導体装置の断面図である。この半導体装置の製造方法においては本実施形態による製造方法に従って図８（ｂ）までの工程を終了した後、ＩＭＰ法を用いて例えばＴａ膜からなる導電性膜１２７を約８ｎｍ堆積した点が異なる。導電性膜１２７の堆積後は図９と同様に配線溝１２１およびホール１２４内部にＣｕまたはＣｕ合金からなるシード膜、Ｃｕメッキ膜を堆積することによってこの両者の膜からなる導電性膜１２６を形成し、配線溝１２１およびホール１２４内部に導電性膜１２２、１２６、１２７、積層導電性膜１２５を埋め込み、上層埋め込み配線を形成する。
【００６２】
この方法で製造される構造により、特に上層の埋め込み配線のプラグ部と下層の埋め込み配線との接続部でのエレクトロマイグレーションおよびストレスマイグレーション等の銅配線に関する接続特性の信頼性をさらに向上させることが可能となる。また、最初に述べた第２実施形態による方法では、配線溝１２１底面の導電性膜１２２の膜厚はスパッタエッチング（図８（ｂ））によって薄くなるが、変形された方法では導電性膜１２７を追加形成するので、薄くなった導電性膜１２２に対するバリア性をより確実に確保することができるという利点を有する。
【００６３】
本発明の第２実施形態に係る製造方法では、図６（ｂ）の工程において導電性膜１２２を予め形成しておき、この後図８（ｂ）の工程で下層埋め込み配線の導電性膜１０９を掘り込むエッチングを行う。このため、掘り込みエッチングが過剰になったり、エッチング速度が半導体基板内でばらつき、配線溝１２１の底面の積層導電性膜１２５の少なくとも一部が完全に除去されたとしても下に導電性膜１２２があることによりその下の層間絶縁膜１２０がエッチングされること、および層間絶縁膜１２０がダメージを受けることが防止でき、デュアルダマシン法によって配線構造を安定且つ歩留まりよく製造することができる。導電性膜１２２の膜厚はホール１２４の底部の積層導電性膜１２５を除去し、さらに下層埋め込み配線の導電性膜１０９の掘り込みエッチングが終了した時点で、配線溝１２１の底面に導電性膜１２２自体が残るような膜厚に設定すればよい。
【００６４】
（実施形態３）
図１１〜図１４は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図であり、半導体基板にＭＯＳ型トランジスタが形成された半導体装置の一部分を示すものである。この実施形態ではまず、図１（ａ）〜（ｃ）、図２（ａ）に示す第１実施形態と同一の工程を行う。したがってこれらの工程部分については詳細な説明を省略する。また図１１〜図１４についても第１実施形態の半導体装置と同一部分には同一符号を付与し、説明は省略する。図２（ａ）の工程を実施した後、図１１（ａ）に示すように、導電性膜１０９からなる下層埋め込み配線および層間絶縁膜１０６上に例えばプラズマＣＶＤ法を用いてＳｉＣ膜またはＳｉＣＮ膜からなるエッチングストッパ膜１１０を約５０ｎｍの厚さに堆積し、続いてエッチングストッパ膜１１０の表面上に例えばプラズマＣＶＤ法を用いてＳｉＯＣからなる層間絶縁膜１２０を約４００ｎｍの厚さに堆積する。さらに層間絶縁膜１２０上を被覆して例えばＴａＮなどからなる導電性膜１３０をＩＭＰ法を用いて約３０ｎｍの厚さに堆積する。
【００６５】
次に図１１（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、まず導電性膜１３０のみを選択的にエッチングし、続いて導電性膜１３０をマスクとして層間絶縁膜１２０を選択的にドライエッチングし、深さ３００ｎｍの配線溝１３１を下層埋め込み配線上に形成する。なお、膜１３０は導電性膜としたが絶縁膜としても良い。この場合は層間絶縁膜１２０に対して膜１３０を選択的にエッチングできる材料とする必要があり、膜１３０の、層間絶縁膜１２０に対するエッチング速度比は２以上とすることが望ましい。図１１（ｂ）では下層配線の幅より大きい幅を有する配線溝１３１を表示しているが、図面が表示しない他の領域には下層配線と同様幅１００ｎｍの配線溝も形成される。次に例えばＴａＮからなる導電性膜１３２をＩＭＰ法を用いて第１の実施形態と同様の条件で配線溝１３１の内部および導電性膜１３０上を被覆するように約１０ｎｍの厚さに堆積する。
【００６６】
次に図１２（ａ）に示すように、配線溝１３１を覆うようにフォトレジスト膜１３３を形成する。このフォトレジスト膜１３３は下層埋め込み配線上に開孔パターンを有している。フォトレジスト膜１３３をパターンニングするにあたって、配線溝１３１の段差（深さ）が原因でフォトレジスト膜厚が不均一となりパターンニング不良が生じる場合、第２実施形態と同様に１回目のフォトレジスト膜塗布後、ドライエッチングまたはＣＭＰ法を用いて配線溝１３１内部以外に形成されている余剰なフォトレジスト膜１３３を除去し、配線溝１３１内のみにフォトレジストが残るようにして全表面を平坦化し、再度フォトレジスト膜を塗布して開孔のパターニングを実施する。
【００６７】
次に図１２（ｂ）に示すように、フォトレジスト膜１３３をマスクとして導電性膜１３２および層間絶縁膜１２０を選択的にドライエッチングし、エッチングストッパ膜１１０の表面が露出するとエッチングがほとんど進行しなくなるのでエッチングを停止する。本実施形態では膜１３２は導電性膜としているが絶縁膜を使用しても良い。この場合、本工程のエッチングにおいて下地の層間絶縁膜１２０と選択的にエッチングできる方がよいので、層間絶縁膜１２０に対する膜１３２のエッチング速度比は２以上であることが望ましい。次にエッチング条件を変更して層間絶縁膜１２０をマスクとしてエッチングストッパ膜１１０を選択的にエッチングしホール１３４を形成して下層埋め込み配線のＣｕからなる導電性膜１０９の表面を露出させる。
【００６８】
次に図１３（ａ）に示すように、配線溝１３１およびホール１３４の側壁および底面を含む層間絶縁膜１２０上に、例えばＴａＮ膜およびＴａ膜を順次下層から積層した積層導電性膜１３５をＩＭＰ法を用いて第１の実施形態と同様の条件で約１５ｎｍの厚さに堆積する。次に図１３（ｂ）に示すように、スパッタエッチング法によりホール１３４の底部の積層導電性膜１３５を除去し、さらにホール１３４の下に露出する下層埋め込み配線を構成する導電性膜１０９の一部を約１５ｎｍ程度掘り込む。このとき配線溝１３１とホール１３４の断面のアスペクト比の違いにより配線溝１３１底部の積層導電性膜１３５は、ホール１３４底部の積層導電性膜１３５よりエッチング速度が大きく速くエッチングされるため、この部分の積層導電性膜１３５が完全に除去された後さらにその下の導電性膜１３２の一部もスパッタエッチングされる。しかしすべてがエッチングされることがなく、掘り込みスパッタエッチング終了時点では配線溝１３１底部の導電性膜１３２は約７ｎｍエッチングされるに留まる。このスパッタエッチング処理はイオン・メタル・プラズマスパッタリング装置のチャンバ内で、積層導電性膜１３５の堆積に連続して、第１実施形態と同様の条件で行うことができる。
【００６９】
続いて図１４に示すように配線溝１３１内の導電性膜１３２および積層導電性膜１３５上、ホール１３４内の積層導電性膜１３５上およびホール１３５底面の導電性膜１０９上を含む全面にＣｕまたはＣｕ合金からなるシード膜をＩＭＰ法を用いて堆積し、続いてＣｕメッキ膜を電解メッキ法で堆積する。こうしてシード膜およびＣｕメッキ膜からなる導電性膜１３６を配線溝１３１、ホール１３４内に埋め込む。次に配線溝１３１、ホール１３４内部以外の部分に堆積している導電性膜１３２、１３６および積層導電性膜１３５をＣＭＰ法により研磨し除去することで導電性膜１３６で構成される上層埋め込み配線構造を形成する。導電性膜１３６の配線溝１３１内に埋め込まれた部分が上層埋め込み配線を構成し、ホール１３４内に埋め込まれた部分が接続用プラグを構成する。また図１３（ｂ）の工程で導電性膜１０９の掘り込みエッチングを行ったことによって下層配線とプラグとの接触面積が増大し、この部分でのエレクトロマイグレーションおよびストレスマイグレーション等接続特性の信頼性を向上させることができる。
【００７０】
なお、配線溝１３１の深さはホール１３４の深さより深く形成し、上層埋め込み配線の高さがプラグの高さより高くなるようにしたが、両者の高さを同一にしてもよい。このようにして、プラグの高さを配線の高さ以下にすることにより、電気抵抗をより小さくすることができると共に、本発明の効果がより発揮されることとなる。
【００７１】
本発明の第３実施形態に係る製造方法は次のように変形しても良い。図１５は当該変形された製造方法で形成した半導体装置の断面図である。この半導体装置の製造方法においては本実施形態による製造方法に従って図１３（ｂ）までの工程を終了した後、ＩＭＰ法を用いて例えばＴａ膜からなる導電性膜１３７を約８ｎｍ堆積した点が異なる。導電性膜１３７の堆積後は図１４の工程と同様に配線溝１３１およびホール１３４の内部にＣｕまたはＣｕ合金からなるシード膜、Ｃｕメッキ膜を堆積し、配線溝１３１およびホール１３４内部に導電性膜１３２、１３７、シード膜とＣｕメッキ膜からなる導電性膜１３６、積層導電性膜１３５を埋め込み、上層埋め込み配線を形成する。
【００７２】
この方法で製造される構造により、特に上層の埋め込み配線のプラグ部と下層の埋め込み配線との接続部でのエレクトロマイグレーションおよびストレスマイグレーション等の銅配線に関する接続特性の信頼性をさらに向上させることが可能となる。また、最初に述べた第３実施形態による方法では、配線溝１３１底面の導電性膜１３２の膜厚はスパッタエッチング（図１３（ｂ））によって薄くなるが、変形された方法では導電性膜１３７を追加形成するので、薄くなった導電性膜１３２に対するバリア性をより確実に確保することができるという利点を有する。
【００７３】
本発明の第３実施形態に係る製造方法では、図１１（ｂ）の工程において導電性膜１３２を予め形成しておき、この後図１３（ｂ）の工程で下層埋め込み配線の導電性膜１０９を掘り込むエッチングを行う。このため第２実施形態と同様に導電性膜１３２によりその下の層間絶縁膜１２０がエッチングされること、および層間絶縁膜１２０がダメージを受けることが防止でき、デュアルダマシン法によって配線構造を安定且つ歩留まりよく製造することができる。導電性膜１３２の膜厚はホール１３４の底部の積層導電性膜１３５を除去し、さらに下層埋め込み配線の導電性膜１０９の掘り込みエッチングが終了した時点で、配線溝１３１の底面に導電性膜１３２自体が残るような膜厚に設定すればよい。
【００７４】
また、本実施形態による製造方法では導電性膜１３０が、図１１（ｂ）の工程における層間絶縁膜１２０のエッチングに際してエッチングされ難い（エッチング速度選択比が大きい）材料からなるのでドライエッチングのハードマスクとして作用する。配線溝１３１を形成する場合（図１１（ｂ）の工程）、フォトレジスト膜のみをドライエッチングマスクとしたときはフォトレジスト膜もエッチングされて配線溝１３１の幅が広がり上層埋め込み配線相互の間隔が狭くなる問題がある。しかし本実施形態のように導電性膜１３０をハードマスクとして用いることで、上層埋め込み配線間の距離を正確に確保することができ、配線間の耐圧劣化や配線間ショート不良を防止することができる。
【００７５】
以上の第１〜第３の実施形態では、導電性膜パターン１１２、導電性膜１２２、１３０、１３２の材料としてＴａＮ膜を例示したが、これに限られたものではない。タンタル(Ｔａ)、チタン(Ｔｉ)、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、窒化ルテニウム（ＲｕＮ）、コバルト(Ｃｏ)、コバルトタングステンリン(ＣｏＷＰ) などの高融点金属、高融点金属の化合物または合金、あるいはアルミニウム（Ａｌ）系金属を用いても良い。あるいはまた材料として層間絶縁膜１１１、１２０とスパッタエッチング速度の選択比がとれ、スパッタエッチングされにくい絶縁膜を使用してもよい。この絶縁膜としてはＳｉＮ、ＳｉＣＮ、ＳｉＣ、比誘電率が３．９〜４．０のＳｉＯ2膜などを挙げることができる。
【００７６】
また層間絶縁膜１１１、１２０の材料としては半導体集積回路の素子寸法が微小になり、また回路の動作速度が高くなるにしたがって低比誘電率材料が使用される。その主要材料は上記各実施形態で示したＳｉＯＣであるがこれ以外にＳｉＯＣＨなどが可能である。このような層間絶縁膜はシリコンの有機化合物を原材料として低温プラズマＣＶＤ法やスピンコート法で作製することができる。比誘電率は用途に応じて３．５〜２．０が使用可能であり、望ましくは３．０〜２．０とできるが比誘電率が低くなるほど密度が低くエッチング速度が大きくなるという性質を有する。特に内部に微細な空隙を多数有するポーラスＳｉＯＣなどの絶縁材料は低い比誘電率を有する。
【産業上の利用可能性】
【００７７】
本発明はデュアルダマシン法を用いて特に配線層間接続部におけるエレクトロマイグレーション、ストレスマイグレーションなどに対する信頼性の高い多層配線を安定して歩留まりよく形成するために有用である。
【符号の説明】
【００７８】
１０１ 半導体基板
１０２ ゲート
１０３ ソース・ドレイン領域
１０４、１０６、１１１、１１３、１２０ 層間絶縁膜
１０５ プラグ
１０７、１１４、１２１、１３１ 配線溝
１０８、１０９、１１７、１１８、１２２、１２６、１２７、１３０、１３２、１３６、１３７ 導電性膜
１１０ エッチングストッパ膜
１１２ 導電性膜パターン
１１５、１２４、１３４ ホール
１１６、１２５、１３５ 積層導電性膜
１２３、１３３ フォトレジスト膜
【特許請求の範囲】
【請求項１】
半導体基板上に形成された下層配線上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上の上層配線を形成すべき位置に、開口を有する膜からなるパターンを形成する工程と、
前記パターン上および前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記パターン上に位置する前記第２の層間絶縁膜を選択的にエッチングして前記パターンを露出させ、溝を形成する工程と、
前記パターンをマスクとして前記第１の層間絶縁膜を選択的にエッチングし、前記下層配線に達するホールを形成する工程と、
前記溝および前記ホールの内面に第１の導電性膜を形成する工程と、
前記ホールの底面に形成された前記第１の導電性膜を除去し、前記下層配線の表面を露出させる工程と、
前記露出した前記下層配線の表面をエッチングして凹部を形成する工程と、
前記溝、前記ホールおよび前記凹部に第２の導電性膜を埋め込み、前記溝内に前記上層配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に前記第２の導電性膜を埋め込む工程との間に、前記溝および前記ホールの内部に第３の導電性膜を形成する工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記パターンを構成する膜は導電性膜または絶縁膜からなることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の層間絶縁膜の比誘電率は３．５以下であることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
第１の層間絶縁膜に対する前記パターンを構成する前記絶縁膜のエッチング速度比は２以上であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に形成された下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的にエッチングし、溝を形成する工程と、
前記溝の内面に被覆膜を形成する工程と、
前記被覆膜および前記層間絶縁膜の、前記溝の底面に位置する部分を順次選択的にエッチングし、前記下層配線に達するホールを形成する工程と、
前記溝および前記ホールの内面に第１の導電性膜を形成する工程と、
前記ホールの底面に形成された前記第１の導電性膜を除去し、前記下層配線の表面を露出させる工程と、
前記露出した前記下層配線の表面をエッチングして凹部を形成する工程と、
前記溝、前記ホールおよび前記凹部に第２の導電性膜を埋め込み、前記溝内に上層配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に前記第２の導電性膜を埋め込む工程との間に、前記溝および前記ホールの内部に第３の導電性膜を形成する工程を行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記被覆膜は導電性膜または絶縁膜からなることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に形成された下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第１の被覆膜を形成する工程と、
前記第１の被覆膜および前記層間絶縁膜を選択的にエッチングし、溝を形成する工程と、
前記溝の内面に第２の被覆膜を形成する工程と、
前記第２の被覆膜および前記層間絶縁膜の、前記溝の底面に位置する部分を順次選択的にエッチングし、前記下層配線に達するホールを形成する工程と、
前記溝および前記ホールの内面に第１の導電性膜を形成する工程と、
前記ホールの底面に形成された前記第１の導電性膜を除去し、前記下層配線の表面を露出させる工程と、
前記露出した前記下層配線の表面をエッチングして凹部を形成する工程と、
前記溝、前記ホールおよび前記凹部に第２の導電性膜を埋め込み、前記溝内に上層配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に前記第２の導電性膜を埋め込む工程との間に、前記溝および前記ホールの内部に第３の導電性膜を形成する工程を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の被覆膜は導電性膜または絶縁膜からなることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の被覆膜は導電性膜または絶縁膜からなることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１３】
前記層間絶縁膜の比誘電率は３．５以下であることを特徴とする請求項６〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
半導体基板上に形成された下層配線と、
前記下層配線の上層に形成された上層配線と、
前記下層配線と前記上層配線を電気的に接続するプラグと、
前記上層配線の底面に接して前記上層配線の下に形成された膜からなるパターンと、
前記上層配線の側壁および前記プラグの側壁に形成された導電性膜と、を備え、
前記プラグの直下に位置する前記下層配線の上面には凹部が形成されていることを特徴とする半導体装置。
【請求項１５】
前記プラグと前記下層配線とが直接接していることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記上層配線は前記パターンの内側の領域に形成されていることを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記上層配線および前記プラグは層間絶縁膜に埋め込まれて形成され、前記層間層間絶縁膜の比誘電率は３．５以下であることを特徴とする請求項１４に記載の半導体装置。
【請求項１８】
前記層間絶縁膜は第１の層間絶縁膜と第２の層間絶縁膜からなり、前記プラグは前記第１の層間絶縁膜に埋め込まれ、前記上層配線は前記第２の層間絶縁膜に埋め込まれ、前記第１の層間絶縁膜の比誘電率は３．５以下であることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記パターンを構成する前記膜は導電性膜または絶縁膜であることを特徴とする請求項１４〜１８のいずれかに記載の半導体装置。
【請求項２０】
半導体基板上に形成された下層配線と、
前記下層配線の上層に形成された上層配線と、
前記下層配線と前記上層配線を電気的に接続するプラグと、
前記上層配線の側壁および底面に形成された被覆膜と、
前記上層配線の側壁に形成された前記被覆膜上、および前記プラグの側壁に形成された第２の導電性膜と、を備え、
前記プラグの直下に位置する前記下層配線の上面には凹部が形成されていることを特徴とする半導体装置。
【請求項２１】
前記プラグと前記下層配線とが直接接していることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記上層配線および前記プラグは層間絶縁膜に埋め込まれて形成され、前記層間絶縁膜の比誘電率は３．５以下であることを特徴とする請求項２０に記載の半導体装置。
【請求項２３】
前記被覆膜は導電性膜または絶縁膜であることを特徴とする請求項２０に記載の半導体装置。
【請求項２４】
前記上層配線の高さは前記プラグの高さ以上であることを特徴とする請求項１４〜２３のいずれかに記載の半導体装置。
【請求項１】
半導体基板上に形成された下層配線上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上の上層配線を形成すべき位置に、開口を有する膜からなるパターンを形成する工程と、
前記パターン上および前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記パターン上に位置する前記第２の層間絶縁膜を選択的にエッチングして前記パターンを露出させ、溝を形成する工程と、
前記パターンをマスクとして前記第１の層間絶縁膜を選択的にエッチングし、前記下層配線に達するホールを形成する工程と、
前記溝および前記ホールの内面に第１の導電性膜を形成する工程と、
前記ホールの底面に形成された前記第１の導電性膜を除去し、前記下層配線の表面を露出させる工程と、
前記露出した前記下層配線の表面をエッチングして凹部を形成する工程と、
前記溝、前記ホールおよび前記凹部に第２の導電性膜を埋め込み、前記溝内に前記上層配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に前記第２の導電性膜を埋め込む工程との間に、前記溝および前記ホールの内部に第３の導電性膜を形成する工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記パターンを構成する膜は導電性膜または絶縁膜からなることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の層間絶縁膜の比誘電率は３．５以下であることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
第１の層間絶縁膜に対する前記パターンを構成する前記絶縁膜のエッチング速度比は２以上であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に形成された下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的にエッチングし、溝を形成する工程と、
前記溝の内面に被覆膜を形成する工程と、
前記被覆膜および前記層間絶縁膜の、前記溝の底面に位置する部分を順次選択的にエッチングし、前記下層配線に達するホールを形成する工程と、
前記溝および前記ホールの内面に第１の導電性膜を形成する工程と、
前記ホールの底面に形成された前記第１の導電性膜を除去し、前記下層配線の表面を露出させる工程と、
前記露出した前記下層配線の表面をエッチングして凹部を形成する工程と、
前記溝、前記ホールおよび前記凹部に第２の導電性膜を埋め込み、前記溝内に上層配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に前記第２の導電性膜を埋め込む工程との間に、前記溝および前記ホールの内部に第３の導電性膜を形成する工程を行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記被覆膜は導電性膜または絶縁膜からなることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に形成された下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第１の被覆膜を形成する工程と、
前記第１の被覆膜および前記層間絶縁膜を選択的にエッチングし、溝を形成する工程と、
前記溝の内面に第２の被覆膜を形成する工程と、
前記第２の被覆膜および前記層間絶縁膜の、前記溝の底面に位置する部分を順次選択的にエッチングし、前記下層配線に達するホールを形成する工程と、
前記溝および前記ホールの内面に第１の導電性膜を形成する工程と、
前記ホールの底面に形成された前記第１の導電性膜を除去し、前記下層配線の表面を露出させる工程と、
前記露出した前記下層配線の表面をエッチングして凹部を形成する工程と、
前記溝、前記ホールおよび前記凹部に第２の導電性膜を埋め込み、前記溝内に上層配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記凹部を形成する工程と、前記溝、前記ホールおよび前記凹部に前記第２の導電性膜を埋め込む工程との間に、前記溝および前記ホールの内部に第３の導電性膜を形成する工程を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の被覆膜は導電性膜または絶縁膜からなることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の被覆膜は導電性膜または絶縁膜からなることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１３】
前記層間絶縁膜の比誘電率は３．５以下であることを特徴とする請求項６〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
半導体基板上に形成された下層配線と、
前記下層配線の上層に形成された上層配線と、
前記下層配線と前記上層配線を電気的に接続するプラグと、
前記上層配線の底面に接して前記上層配線の下に形成された膜からなるパターンと、
前記上層配線の側壁および前記プラグの側壁に形成された導電性膜と、を備え、
前記プラグの直下に位置する前記下層配線の上面には凹部が形成されていることを特徴とする半導体装置。
【請求項１５】
前記プラグと前記下層配線とが直接接していることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記上層配線は前記パターンの内側の領域に形成されていることを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記上層配線および前記プラグは層間絶縁膜に埋め込まれて形成され、前記層間層間絶縁膜の比誘電率は３．５以下であることを特徴とする請求項１４に記載の半導体装置。
【請求項１８】
前記層間絶縁膜は第１の層間絶縁膜と第２の層間絶縁膜からなり、前記プラグは前記第１の層間絶縁膜に埋め込まれ、前記上層配線は前記第２の層間絶縁膜に埋め込まれ、前記第１の層間絶縁膜の比誘電率は３．５以下であることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記パターンを構成する前記膜は導電性膜または絶縁膜であることを特徴とする請求項１４〜１８のいずれかに記載の半導体装置。
【請求項２０】
半導体基板上に形成された下層配線と、
前記下層配線の上層に形成された上層配線と、
前記下層配線と前記上層配線を電気的に接続するプラグと、
前記上層配線の側壁および底面に形成された被覆膜と、
前記上層配線の側壁に形成された前記被覆膜上、および前記プラグの側壁に形成された第２の導電性膜と、を備え、
前記プラグの直下に位置する前記下層配線の上面には凹部が形成されていることを特徴とする半導体装置。
【請求項２１】
前記プラグと前記下層配線とが直接接していることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記上層配線および前記プラグは層間絶縁膜に埋め込まれて形成され、前記層間絶縁膜の比誘電率は３．５以下であることを特徴とする請求項２０に記載の半導体装置。
【請求項２３】
前記被覆膜は導電性膜または絶縁膜であることを特徴とする請求項２０に記載の半導体装置。
【請求項２４】
前記上層配線の高さは前記プラグの高さ以上であることを特徴とする請求項１４〜２３のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１７１４３２（Ｐ２０１１−１７１４３２Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３２４１１（Ｐ２０１０−３２４１１）
【出願日】平成２２年２月１７日（２０１０．２．１７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１７日（２０１０．２．１７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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