半導体装置及びその製造方法
【課題】低抵抗な電極部を有し、且つパターニング工程数の削減可能な半導体装置及びその製造方法を提供する。
【解決手段】拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、前記絶縁層を除去する工程と、前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆する工程と、前記第３の金属層をマスクとして前記第１の金属層を除去することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【解決手段】拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、前記絶縁層を除去する工程と、前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆する工程と、前記第３の金属層をマスクとして前記第１の金属層を除去することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に厚膜電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の大電流化、高速化にともない、電極の厚膜化が行われている。このような半導体装置の電極部は、スパッタ方式による積層構造で形成される。電極部の厚膜化を行う場合は、チップ形成後に再配線技術を用い電極部を形成している（例えば、特許文献１を参照）。
【０００３】
そのため、半導体チップ製造工程終了後に、再配線形成工程が必要となり、製造工程の増加を招いている。また、このような再配線技術では、半導体上に設けた絶縁膜をパターニングして開口部を形成し、その開口部に連続的に配線を形成する。その後、同絶縁膜を除去するため再配線部分の側壁部には、不安定（反応しやすい活性）な金属が露出し、外気中の湿気等により腐蝕が起こりやすく、信頼性低下が懸念される。さらに、この状態で下地の加工を行った場合、側面の不安定（反応しやすい活性）な金属が腐蝕する。
そこで、銅（Ｃｕ）の厚膜を形成し、その銅（Ｃｕ）の周囲に金（Ａｕ）で表面めっき被膜を形成する提案もある（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２３２３６号公報
【特許文献２】特開２０００−１５０５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、低抵抗な電極部を有し、且つパターニング工程数の削減可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、前記絶縁層を除去する工程と、前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆する工程と、前記第３の金属層をマスクとして前記第１の金属層を除去することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００７】
また、本発明の他の一態様によれば、拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、前記絶縁層を除去する工程と、前記絶縁層を除去した前記第１の金属層の上に酸化膜を形成する工程と、前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆する工程と、前記第３の金属層をマスクとして前記第１の金属層を除去することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００８】
また、本発明の他の一態様によれば、拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、前記第２の金属層を残して前記絶縁層を除去する工程と、前記第２の金属層をマスクとして前記第１の金属層を除去する工程と、前記第２の金属層の上面及び側面を第４の金属層で被覆する工程と、前記第１の金属層と前記第２の金属層とを保護する開口部を有する保護層を形成する工程と、前記保護層の開口部から前記第４の金属層を除去して前記第２の金属層と前記保護層との間に空間を形成する工程と、前記空間の前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本発明の他の一態様によれば、拡散層が形成された半導体基板と、前記半導体基板の上に形成された第１の金属層と、前記第１の金属層の上に形成された第２の金属層と、前記第２の金属層を覆う第３の金属層と、を備え、前記第１の金属層と前記第２の金属層及び前記第３の金属層とが実質同一形状のパターニングで形成されていることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、低抵抗な電極部を有し、且つパターニング工程数の削減可能な半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の新たな課題を例示する模式的断面図である。
【図５】本発明の第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】本発明の第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】本発明の第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】本発明の第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】本発明の第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】本発明の第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】本発明の第７の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】本発明の第８の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の形状と幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１３】
（第１の実施の形態 製造方法５１）
図１〜２は、本発明の第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図１〜２においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。
なお、例示した半導体素子は、縦型ＭＯＳＦＥＴであり、半導体基板１０の上に２つの絶縁膜１１、１２、図示しない拡散層が形成されている。また、ドレイン電極（図示せず）は、半導体素子が形成された半導体基板１０の上の２つの絶縁膜１１、１２と反対側の面に形成される。
【００１４】
本実施例の半導体装置６１の製造方法５１は、以下の工程を有する。
図１（ａ）に表したように、拡散層が形成された半導体基板１０の上に、バリア層１３が形成される。例えば、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）が、膜厚３００〜５００ｎｍに、スパッタリングで形成される。なお、バリア層１３は、半導体基板１０の上、及び半導体基板１０の上に形成された絶縁膜１１、１２の上に形成される。
【００１５】
ここで、絶縁膜１１、１２は、前工程において形成された、シリコン酸化膜ＳｉＯ２ 、プラズマ励起ＣＶＤによるシリコン窒化膜ＳｉＮ、シリコン酸化膜ＳｉＯ（以下、Ｐ−ＳｉＮ、Ｐ−ＳｉＯ）からなる単層または積層膜であり、例えば、膜厚５００〜１０００ｎｍに形成されている。図１（ａ）においては、絶縁膜１１、１２は、それぞれゲート絶縁膜、素子分離絶縁膜を表している。
【００１６】
バリア層１３の上に第１の金属層１４が形成される。
例えば、アルミニウム（Ａｌ）、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕが、膜厚１〜２μｍに形成される。バリア層１３は、第１の金属層１４を半導体基板１０から隔離し、第１の金属層１４が半導体基板１０に拡散すること、及び第１の金属層１４と半導体基板１０との反応を回避する。第１の金属層１４の種類によっては、バリア層１３は形成しなくてもよい。
【００１７】
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、この第１の金属層１４は、パターニングして形成した後にソース電極及びゲート電極の一部となる。すなわち、半導体基板１０の上に絶縁膜１１を介さずに形成されたバリア層１３と、その上に形成された第１の金属層１４とは、パターニングして形成した後にソース電極の下層を構成する。また、絶縁膜１１の上に形成されたバリア層１３と、その上に形成された第１の金属層１４とは、パターニングして形成した後にゲート電極の下層を構成する。
【００１８】
さらに、第１の金属層１４の上にバリア層１５が形成される。例えば、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）が、膜厚１００〜３００ｎｍに形成される。バリア層１５の上に、例えば、銅（Ｃｕ）からなるシード層１６が、スパッタリングにより形成される。
【００１９】
シード層１６は、第２の金属層１８を電気めっきする際に必要とされるもので、無電解めっき等により第２の金属層１８の形成が可能であれば、なくてもよい。また、第２の金属層１８を電気めっきにより形成する場合であっても、第１の金属層１４及びバリア層１３、１５等が電気めっきに必要な電流・電圧を表層に供給可能であって、めっきにより形成される層と下地との密着性が確保される場合はなくてもよい。
【００２０】
バリア層１５、第１の金属層１４及びバリア層１３は、後に形成する第２の金属層１８を半導体基板１０から隔離し、第２の金属層１８が半導体基板１０へ拡散すること、及び第２の金属層１８と半導体基板１０との反応を回避するために形成される。第１の金属層１４が、第２の金属層１８の半導体基板１０への拡散を回避できれば、バリア層１３、１５は、なくてもよい。
【００２１】
次に、図１（ｂ）に表したように、レジスト等の絶縁層１７が形成される。また、絶縁層１７をリソグラフィ工程等によりパターニングして開口部が形成される。
パターニングして形成された絶縁層１７の開口部が、電極パターンとなる。
【００２２】
図１（ｃ）に表したように、第２の金属層１８が、めっきにより形成される。
例えば、銅（Ｃｕ)が膜厚５〜１０μｍに形成される。
なお、めっきには、シード層１６、または第１の金属層１４を陰極として、電気めっきが用いられる。また、無電解めっきでもよい。
【００２３】
図１（ｄ）に表したように、絶縁層１７が除去される。
バリア層１５が露出するまで、絶縁層１７及びシード層１６がエッチングなどにより除去される。なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００２４】
次に、図２（ａ）に表したように、第２の金属層１８及びシード層１６の露出面（上面と側面）が、第３の金属層１９でコート（被覆）される。
第２の金属層１８を形成する金属とバリア層１５で使用された金属との電位差を利用して、無電解めっきによりコート（被覆）される。
【００２５】
第３の金属層１９は、イオン化傾向の小さい金属、つまり第２の金属層１８を構成する金属（例えば、銅（Ｃｕ））より電位的に貴（安定）な金属が用いられる。例えば、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等が膜厚０．０５μｍに形成される。また、第２の金属層１８の上に、まずニッケル（Ｎｉ）、Ｎｉ／Ｐｄ、スズ（Ｓｎ）が膜厚１〜２μｍに形成され、その上に金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等の第２の金属層１８より電位的に貴（安定）な（イオン化傾向の小さい）金属が、膜厚０．０５μｍに形成されてもよい。
【００２６】
この状態で、第２の金属層１８の露出面すなわち上面と側面とを全面コート（被覆）する第３の金属層１９をマスクとして、下地の第１の金属層１４を加工することが可能となる（図２（ｂ））。
絶縁膜１１、１２が露出するまで、バリア層１５、第１の金属層１４、バリア層１３がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００２７】
これにより、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３１は、セルフアラインで所望の配線パターンに形成される。
なお、縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３１は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３１は、ゲートパッド、ゲート引き出し配線の部分となる。
【００２８】
さらに、必要により、前工程で加工した溝を絶縁層２０（保護層）で埋める（図２（ｃ））。
絶縁層２０（保護層）は、例えば、ＰＩ（ポリイミド）、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜が膜厚１〜２０μｍに形成される。
以上の工程により、厚膜化した電極配線３１を有する半導体装置６１が製造される。
【００２９】
本実施例においては、パターニング工程は、絶縁層１７をリソグラフィ工程等によりパターニングして開口部を形成する際に必要となる１回だけである。また、第１の金属層１４をエッチングする際は、第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で上面と側面が全面コート（被覆）されているため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
【００３０】
なお、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【００３１】
（比較例 製造方法）
ここで、比較例の製造方法について説明する。
比較例の製造方法は、素子形成が終了した後の、電極を厚膜化する製造方法である。
【００３２】
素子形成する半導体基板の上に、電極部がパターニングして形成され、全体が保護膜で覆われる。そして、保護膜に開口部が形成されて素子形成が終了する。
この状態から、電極部の厚膜化が行われる。
まず、チップ全面にバリア層、銅（Ｃｕ)のシード層が形成される。
【００３３】
レジスト等の絶縁膜が形成され、電極部との接続のためその絶縁膜をパターニングして開口部が形成される。
次に、銅（Ｃｕ)からなる厚膜が、その開口部に形成される。厚膜の上に保護膜が形成され、次に、レジスト等の絶縁膜が除去される。最後に、シード層及びバリア層が除去される。
以上の工程により、電極が厚膜化される。
【００３４】
このように、比較例の電極を厚膜化する製造方法は、素子形成完了前の電極部形成と、素子形成後に行う厚膜電極形成とで、絶縁膜でのパターニングが２回必要であり、製造工程の増加を招いている。
【００３５】
また、レジスト除去後の再配線部分である厚膜の側壁部は、不安定（反応しやすい活性）な金属が露出し、外気中の湿気等により腐蝕が起こりやすく、信頼性低下が懸念される。この状態で下地の加工を行った場合、側面の不安定（反応しやすい活性）な金属が腐蝕する。
さらに、厚膜と下層の電極部との接触面積が小さくなり、電気抵抗が大きくなる。
【００３６】
これに対して、上記した本発明の製造方法５１においては、半導体チップ形成途中の全面形成された第１の金属層１４の上へ直接フォトレジストや感光性ポリイミド等にてパターニングして形成される。電気めっきまたは無電解めっきにて選択的に第２の金属層１８が形成された後、絶縁層１７が除去され、第２の金属層１８の露出面すなわち上面と側面は、無電解めっきにて電位的に貴（安定）な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）される。
【００３７】
また、第２の金属層１８の上面及び側面を全面コート（被覆）する第３の金属層１９をマスクにセルフアラインで電極配線３１が形成される。
【００３８】
これにより、第２の金属層１８の加工を行うためのパターニング工程数を１回に減らすことができる。
また、第２の金属層１８を電位的に貴（安定）な（イオン化傾向の小さい）金属を含む第３の金属層１９で覆うことにより、拡散、腐蝕を防止することが可能となる。
【００３９】
さらに、電極配線３１は、第２の金属層１８の露出面すなわち上面と側面とを全面コート（被覆）する第３の金属層１９をマスクとして、セルフアラインで形成される。従って、電極配線３１の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【００４０】
ところで、図２（ａ）に表したように、この工程において、第２の金属層１８及びシード層１６の露出面が、第３の金属層１９で全面コート（被覆）される。その際、第２の金属層１８を形成する金属（例えば、銅（Ｃｕ））とバリア層１５で使用された金属との電位差を利用して、無電解めっきが行われる。
【００４１】
しかし、第２の金属層１８及びシード層１６の露出面が第３の金属層１９により全面コート（被覆）されるだけでなく、バリア層１５もコート（被覆）される可能性がある。
これを解決した、他の実施形態について説明する。
【００４２】
（第２の実施形態 製造方法５２）
図３は、本発明の第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施例の半導体装置６２の製造方法５２は、以下の工程を有する。
図３においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【００４３】
また、本実施例の製造方法５２においては、図１（ｄ）に表した、絶縁層１７を除去する工程まで、上記した製造方法５１の工程と同様なので説明を省略する。
次工程から説明する。
【００４４】
図３（ａ）に表したように、バリア層１５の表面に酸化膜２１が、シード層１６及び第２の金属層１８の表面に酸化膜２２が、それぞれ形成される。
酸化膜２１、２２は、例えば、酸素（Ｏ２）、水蒸気（Ｈ２Ｏ）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）、二酸化窒素（ＮＯ２）、一酸化炭素（ＣＯ）及び二酸化炭素（ＣＯ２）のいずれかの単体ガス、または２種以上の混合ガス、または前記単体ガス若しくは前記混合ガスとアルゴン（Ａｒ）、窒素（Ｎ２）及び水素（Ｈ２）の少なくとも１種以上のガスとの混合ガス雰囲気中で熱処理により形成される。また、自然酸化膜が形成される場合は、熱処理を実施しなくても良い。
【００４５】
次に、図３（ｂ）に表したように、シード層１６及び第２の金属層１８の上の酸化膜２２のみが除去される。
【００４６】
その後、図３（ｃ）に表したように、第２の金属層１８及びシード層１６の露出面（上面及び側面）が第３の金属層１９で全面コート（被覆）される。
第２の金属層１８を形成する金属とバリア層１５で使用された金属との電位差を利用して、無電解めっきにより第３の金属層１９で全面コート（被覆）される。
【００４７】
第３の金属層１９については、上記した製造方法５１と同様であるので、説明を省略する。
この状態で、第２の金属層１８の露出面、すなわち上面と側面とを全面コート（被覆）する第３の金属層１９をマスクにして、下地の第１の金属層１４を加工することが可能となる（図３（ｄ））。
絶縁膜１１、１２が露出するまで、バリア層１５、第１の金属層１４、バリア層１３がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００４８】
これにより、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３２は、セルフアラインで所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３２は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３２は、ゲートパッド、ゲート引き出し配線の部分となる。
【００４９】
さらに、必要により、前工程で加工した溝が絶縁層２０（保護層）で埋められる（図示せず）。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で、膜厚１〜２０μｍに形成される。
【００５０】
以上の工程により、厚膜化した電極配線３２を有する半導体装置６２が製造される。
製造方法５２においては、工程は、製造方法５１と比べて複雑化するが、第２の金属層１８及びシード層１６のみの露出面が第３の金属層１９で全面コート（被覆）される。そのため、第１の金属層１４がエッチングされる際は、第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されているため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
【００５１】
さらに、電極配線３２は、第２の金属層１８の露出面すなわち上面と側面とを全面コート（被覆）する第３の金属層１９をマスクとして、セルフアラインで形成される。従って、電極配線３２の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【００５２】
なお、本実施例においては、縦型ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができるのは、製造方法５１と同様である。
【００５３】
ところで、再び図１〜２に戻ると、図２（ｂ）に表した状態において、バリア層１５、第１の金属層１４及びバリア層１３がエッチングされる場合に、バリア層１５が侵食されて、シード層１６または第２の金属層１８を構成する金属（例えば、銅（Ｃｕ)）が露出する可能性がある。
【００５４】
図４（ａ）に表したように、バリア層１５とシード層１６と第３の金属層１９との接点付近（破線で囲んだ部分）で、バリア層１５が侵食されて、シード層１６の底面が露出する可能性がある。
図４（ｂ）は、図４（ａ）において、破線で囲んだ部分の拡大図である。
特に、ウェットエッチングにより、絶縁膜１１、１２が露出するまで、オーバーエッチングする際に生じ、この部分から、腐蝕する可能性がある。
【００５５】
これを解決した、他の実施形態について説明する。
（第３の実施形態 製造方法５３）
図５は、本発明の第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００５６】
本実施例の半導体装置６３の製造方法５３は、以下の工程を有する。
図５においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【００５７】
また、本実施例の製造方法５３は、図１（ｃ）に表したように、第２の金属層１８（例えば、銅（Ｃｕ）））がめっきにより形成される工程までは、上記した製造方法５１と同様なので説明を省略する。
次工程から説明する。
【００５８】
図５（ａ）に表したように、絶縁層１７が除去される際に、シード層１６及びバリア層１５も除去される点が、図３に表した製造方法５２と異なる。
絶縁層１７を除去した後に、第２の金属層１８をマスクとしてセルフアラインにより、第１の金属層１４が露出するまで、シード層１６及びバリア層１５がエッチングなどにより除去される。なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００５９】
図５（ｂ）に表したように、シード層１６及び第２の金属層１８の露出面が、第３の金属層１９で全面コート（被覆）される。
第２の金属層１８を形成する金属とバリア層１５で使用された金属との電位差を利用して、無電解めっきが行われる。
【００６０】
このように、バリア層１５をエッチングした後に、第３の金属層を無電解めっきにより選択的にめっきすることで、バリア層１５のオーバーエッチング部にもめっきすることが可能である。
第２の金属層１８及びシード層１６の上面及び側面だけでなく、バリア層１５のオーバーエッチングにより露出したシード層１６の底面まで、完全に被覆することが可能であり、信頼性の変動を払拭できる。
【００６１】
第３の金属層１９については、上記した製造方法５１と同様であるので、説明を省略する。
この状態で、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクに、下地の第１の金属層１４を加工することが可能となる（図５（ｃ））。
絶縁膜１１、１２が露出するまで、第１の金属層１４、バリア層１３がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００６２】
これにより、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３３は、セルフアラインで所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３３は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３３は、ゲートパッド、ゲート引き出し配線の部分となる。
【００６３】
さらに、必要により前工程で加工した溝が絶縁層２０（保護層）で埋められる（図示せず）。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で膜厚１〜２０μｍに形成される。
【００６４】
以上の工程により、厚膜化した電極配線３３を有する半導体装置６３が製造される。
製造方法５３においては、製造方法５１と同様に、パターニング工程は、絶縁層１７をパターニングして開口部を形成する際に必要となる１回だけである。また、第１の金属層１４がエッチングされる際は、第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されているため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
【００６５】
さらに、バリア層１５が侵食されて、シード層１６が露出することによる信頼性変動の可能性はない。
また、電極配線３３は、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクとして、セルフアラインで形成される。従って、電極配線３３の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【００６６】
なお、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【００６７】
上記のバリア層１５が侵食されて、シード層１６が露出する可能性は、次に説明する実施形態によっても解決できる。
（第４の実施形態 製造方法５４）
図６は、本発明の第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００６８】
本実施例の半導体装置６４の製造方法５４は、以下の工程を有する。
図６においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【００６９】
また、本実施例の製造方法５４は、図１（ｃ）に表したように、第２の金属層１８（例えば、銅（Ｃｕ））がめっきにより形成される工程までは、上記した製造方法５１と同様なので説明を省略する。
次工程から説明する。
【００７０】
図６（ａ）に表したように、絶縁層１７が除去される際に、シード層１６及びバリア層１５も除去される。
第１の金属層１４が露出するまで、絶縁層１７、シード層１６及びバリア層１５がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００７１】
次に、図６（ｂ）に表したように、第１の金属層１４の表面に酸化膜２１が形成される。
酸化膜２１は、例えば、酸素（Ｏ２）、水蒸気（Ｈ２Ｏ）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）、二酸化窒素（ＮＯ２）、一酸化炭素（ＣＯ）及び二酸化炭素（ＣＯ２）のいずれかの単体ガス、または２種以上の混合ガス、または前記単体ガス若しくは前記混合ガスとアルゴン（Ａｒ）、窒素（Ｎ２）及び水素（Ｈ２）の少なくとも１種以上のガスとの混合ガス雰囲気中で熱処理により形成される。その際、第１の金属層１４は酸化され、第２の金属層１８は還元されるように、分圧、温度が調整される。
なお、第１の金属層１４が、アルミニウム（Ａｌ）の場合のように、特別に酸化処理を行わなくても自然酸化膜が形成される場合は、熱処理は不要であり、製造工程が簡単化される。
【００７２】
次に、図６（ｃ）に表したように、シード層１６及び第２の金属層１８の露出面が第３の金属層１９で全面コート（被覆）される。
第２の金属層１８を形成する金属とバリア層１５で使用された金属との電位差を利用して、無電解めっきが行われる。
【００７３】
第３の金属層１９については、上記した製造方法５１と同様であるので、説明を省略する。
この状態で、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクに下地の第１の金属層１４を加工することが可能となる（図６（ｄ））。
絶縁膜１１、１２が露出するまで、酸化膜２１、第１の金属層１４、バリア層１３がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００７４】
これにより、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３４は、セルフアラインで所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３４は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３４は、ゲートパッド、ゲート引き出し配線の部分となる。
【００７５】
さらに、必要により前工程で加工した溝が絶縁層２０（保護層）で埋められる（図示せず）。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で膜厚１〜２０μｍに形成される。
【００７６】
以上の工程により、厚膜化した電極配線３４を有する半導体装置６４が製造される。
製造方法５４においては、製造方法５１と同様に、パターニング工程は、絶縁層１７をパターニングして開口部を形成する際に必要となる１回だけである。また、第１の金属層１４がエッチングされる際は、第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されているため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
【００７７】
さらに、上記のような、バリア層１５も第３の金属層１９でコート（被覆）される可能性と、バリア層１５が侵食されて、シード層１６が露出するという可能性はない。
また、電極配線３４は、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクとして、セルフアラインで形成される。従って、電極配線３４の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【００７８】
なお、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【００７９】
（第５の実施形態 製造方法５５）
図７〜８は、本発明の第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施例の半導体装置６５の製造方法５５は、以下の工程を有する。
図７〜８においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【００８０】
図７（ａ）に表したように、拡散層が形成された半導体基板１０の上に、バリア層１３、第１の金属層１４、バリア層１５が順に形成される。
これについては、製造方法５１と同様であるので説明を省略する。この後、シード層１６が形成されないことが製造方法５１と異なる。
【００８１】
次に、図７（ｂ）に表したように、レジスト等の絶縁層１７が形成される。また、絶縁層１７をパターニングして開口部が形成される。
パターニングして形成された絶縁層１７の開口部が、電極パターンとなる。
【００８２】
図７（ｃ）に表したように、第２の金属層１８が、無電解めっきにより形成される。
例えば、銅（Ｃｕ)を膜厚５〜１０μｍに形成する。
なお、本実施例においは、シード層１６は形成されていない。第２の金属層１８を、電気めっきにより形成する場合であっても、第１の金属層１４及びバリア層１３、１５等が電気めっきに必要な電流・電圧を表層に供給可能であって、めっき膜と下地の密着性が確保される場合は、シード層１６はなくてもよい。
【００８３】
図７（ｄ）に表したように、絶縁層１７が除去される。
第１の金属層１４が露出するまで、エッチングなどにより、絶縁層１７及びバリア層１５が除去される。
【００８４】
次に、図８（ａ）に表したように、第１の金属層１４の表面に酸化膜２１が形成される。
この工程以降は、製造方法５３と同様であるので、概略を説明する。
【００８５】
図８（ｂ）に表したように、第２の金属層１８の露出面が第３の金属層１９で全面コート（被覆）される。
この状態で、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクに、下地の第１の金属層１４を加工することが可能となる（図８（ｃ））。
【００８６】
絶縁膜１１、１２が露出するまで、酸化膜２１、第１の金属層１４、バリア層１３がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００８７】
これにより、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３５は、セルフアラインで所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３５は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３５は、ゲートパッド、ゲート引き出し配線の部分となる。
【００８８】
さらに、必要により前工程で加工した溝が絶縁層２０（保護層）で埋められる（図８（ｄ））。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で膜厚１〜２０μｍに形成される。
【００８９】
以上の工程により、厚膜化した電極配線３５を有する半導体装置６５が製造される。
製造方法５５においては、シード層１６の形成が不要で、製造方法５１と同様に、パターニング工程の回数も少ない。また、第１の金属層１４がエッチングされる際は、第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されているため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
【００９０】
さらに、上記のような、バリア層１５も第３の金属層１９でコート（被覆）されるという可能性と、バリア層１５が侵食されて、シード層１６が露出するという可能性はない。
また、電極配線３５は、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクとして、セルフアラインで形成される。従って、電極配線３５の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【００９１】
なお、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【００９２】
（第６の実施形態 製造方法５６）
図９〜１０は、本発明の第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施例の半導体装置６６の製造方法５６は、以下の工程を有する。
図９〜１０においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【００９３】
図９（ａ）に表したように、拡散層が形成された半導体基板１０の上に、バリア層１５、シード層１６が順に形成される。
つまり、製造方法５１について、図１（ａ）に表した、バリア層１３、第１の金属層１４は形成されない点が、製造方法５１と異なる。
【００９４】
次に、図９（ｂ）に表したように、レジスト等の絶縁層１７が形成される。また、絶縁層１７をパターニングして開口部が形成される。
パターニングして形成された絶縁層１７の開口部が、電極パターンとなる。
【００９５】
図９（ｃ）に表したように、第２の金属層１８がめっきにより形成される。
例えば、銅（Ｃｕ)が膜厚５〜１０μｍに形成される。
めっきは、バリア層１５またはシード層１６を陰極として、電気めっきが用いられる。また、無電解めっきでもよい。この場合は、シード層１６は、なくてもよい。
また、第２の金属層１８を電気めっきにより形成する場合であっても、バリア層１５が電気めっきに必要な電流・電圧を表層に供給可能であって、めっき層と下地との密着性が確保される場合は、シード層１６は、なくてもよい。
【００９６】
図９（ｄ）に表したように、絶縁層１７が除去される。
バリア層１５が露出するまで、エッチングなどにより、絶縁層１７及びシード層１６が除去される。
【００９７】
次に、図１０（ａ）に表したように、第２の金属層１８の露出面が、第３の金属層１９で全面コート（被覆）される。
この状態で、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクに、下地のバリア層１５を加工することが可能となる（図１０（ｂ））。
【００９８】
絶縁膜１１、１２が露出するまで、バリア層１３がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００９９】
これにより、第２の金属層１８及び第３の金属層１９を有する積層体３６が、所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された積層体３６は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された積層体３６は、ゲートパッド、ゲート引き出し配線の部分となる。
【０１００】
さらに、必要により前工程で加工した溝が絶縁層２０（保護層）で埋められる（図１０（ｃ））。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜が膜厚１〜２０μｍに形成される。
以上の工程により、厚膜化した積層体３６の電極を有する半導体装置６６が製造される。
【０１０１】
製造方法５６においては、第１の金属層１４の形成が不要で、製造方法５１と同様に、パターニング工程の回数も少ない。また、バリア層１５がエッチングされる際は、第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されているため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
【０１０２】
また、電極となる積層体３６は、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクとして、セルフアラインで形成される。従って、積層体３６の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がなく、第２の金属層１８の断面積が（比較例より）大きくなる。すなわち半導体基板１０または絶縁膜１１と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【０１０３】
ただし、本実施例は、製造方法５１と同様に、上記のバリア層１５も第３の金属層１９でコート（被覆）される可能性と、バリア層１５が侵食されて、シード層１６が露出する可能性はある。上記した製造方法５２と同様に、バリア層１５に酸化膜２１が形成され、第２の金属層１８の酸化膜２２は除去される工程を追加することにより、バリア層１５も第３の金属層１９でコート（被覆）される可能性はなくなる。
【０１０４】
なお、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【０１０５】
ところで、上記の製造方法５１〜５６における最終工程、すなわち、前工程で加工した溝を絶縁層２０（保護層）で埋め電極保護を行う工程においては、例えば、ＰＩ（ポリイミド）などを熱硬化させる（図２（ｃ）、図８（ｄ）、図１０（ｃ））。その工程において、第３の金属層１９にクラックが発生したり、第３の金属層１９と第２の金属層１８との合金化、相互拡散が発生する可能性がある。
【０１０６】
これを解決した、他の実施形態について説明する。
（第７の実施形態 製造方法５７）
図１１は、本発明の第７の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施例の半導体装置６７の製造方法５７は、以下の工程を有する。
図１１においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【０１０７】
また、本実施例の製造方法５７においては、図７（ｃ）に表した、第２の金属層１８がめっきにより形成される工程まで、上記した製造方法５５と同様なので説明を省略する。
次の工程から説明する。
【０１０８】
図１１（ａ）に表したように、絶縁層１７がエッチングなどにより除去される。
さらに、第２の金属層１８をマスクとしてセルフアラインにより、絶縁膜１１、１２が露出するまで、第１の金属層１４及びバリア層１３、１５がエッチングなどにより除去される。なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【０１０９】
図１１（ｂ）に表したように、前工程で加工した電極配線部が絶縁層２０（保護層）で覆われる。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で膜厚１〜２０μｍに形成される。
また、絶縁層２０（保護層）には、パターニングして第２の金属層１８の上部が露出する開口部が形成される。
【０１１０】
次に、図１１（ｃ）に表したように、第２の金属層１８をエッチングして、絶縁層２０（保護層）と第２の金属層１８との間に、第３の金属層１９によるコート（被覆）を行うための空間９０を形成する。第３の金属層１９を、例えば、膜厚０．０５μｍに形成する場合、空間９０の厚さをそれに合わせて形成する。
なお、エッチングは、絶縁層２０（保護層）をマスクとして第２の金属層１８を等方性エッチングする。
【０１１１】
そして、図１１（ｄ）に表したように、第２の金属層１８の露出面、すなわち第２の金属層１８の上面及び側面を第３の金属層１９でコート（被覆）する。第３の金属層１９は、イオン化傾向の小さい金属、つまり第２の金属層１８を構成する金属（例えば、銅（Ｃｕ））より電位的に貴（安定）な金属が用いられる。例えば、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等が、無電解めっきに空間９０に形成される。
また、第２の金属層１８の上に、まずニッケル（Ｎｉ）、Ｎｉ／Ｐｄ、スズ（Ｓｎ）が膜厚１〜２μｍに形成され、その上に金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等の第２の金属層１８より電位的に貴（安定）な（イオン化傾向の小さい）金属が、膜厚０．０５μｍに形成されてもよい。
【０１１２】
本実施例の半導体装置の製造方法５７においては、例えば、ＰＩを熱硬化させる場合、第２の金属層１８はまだ第３の金属層１９でコート（被覆）されていないため、第３の金属層１９のクラック、第２の金属層１８と第３の金属層１９との合金化、相互拡散の可能性はない。
このように、本実施例の半導体装置の製造方法５７によれば、新たに低温ＰＩプロセスを確立する必要はなく、従来のＰＩプロセスが適用できる。
【０１１３】
また、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３７は、セルフアラインで所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３７は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３７は、ゲートパッド、ゲート引き出し配線の部分となる。
【０１１４】
以上の工程により、厚膜化した電極配線３７を有する半導体装置６７が製造される。
製造方法５７においては、製造方法５１と同様に、パターニング工程は、絶縁層１７、２０をそれぞれパターニングして開口部を形成する際に必要となる２回である。また、最終工程において第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されるため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
さらに、バリア層１５が侵食されて、シード層１６が露出することによる信頼性変動の可能性はない。
【０１１５】
また、電極配線３７は、第２の金属層１８をマスクとして、セルフアラインで形成される。従って、電極配線３７の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【０１１６】
なお、本実施例においては、絶縁層１７を除去する工程まで、シード層１６を形成しない製造方法５５と同じ場合について説明した。しかし、本発明はこれに限定されるものではなく、他の製造方法５１〜５４のようにバリア層１５の上にシード層１６を形成した場合についても同様に適用できる。また、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【０１１７】
上記のＰＩなどを熱硬化させる工程において、第３の金属層１９にクラックが発生したり、第３の金属層１９と第２の金属層１８との合金化、相互拡散が発生する可能性は、次に説明する実施形態によっても解決できる。
【０１１８】
（第８の実施形態 製造方法５８）
図１２は、本発明の第８の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施例の半導体装置６８の製造方法５８は、以下の工程を有する。
図１２においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【０１１９】
また、本実施例の製造方法５８においては、図１１（ａ）に表した、絶縁層１７を除去した後に、第２の金属層１８をマスクとしてセルフアラインにより、絶縁膜１１、１２が露出するまで、第１の金属層１４及びバリア層１３、１５がエッチングされる工程まで、上記した製造方法５７の工程と同様なので説明を省略する。
次工程から説明する。
【０１２０】
図１２（ａ）に表したように、第１の金属層１４及びバリア層１３、１５がパターニングして形成された後に、第２の金属層１８の上面及び側面をコート（被覆）する第４の金属層２６を無電解めっきにより形成する。
第４の金属層２６は犠牲層であり、絶縁層２０（保護層）として、例えば、ＰＩを用いた場合に、熱硬化によって第２の金属層１８と合金化せず、無電解めっきによって第２の金属層１８の表面に形成可能であればよい。例えば、ニッケル（Ｎｉ）、Ｎｉ／Ｐｄを、膜厚０．０５μｍに形成する。この第４の金属層２６の膜厚が、後に形成される第３の金属層１９の膜厚となる。
【０１２１】
なお、本実施例においては、第４の金属層２６を無電解めっきにより形成する工程を例示したが、第４の金属層２６は、第２の金属層１８の上に形成された酸化膜でもよい。
酸化膜は、例えば、酸素（Ｏ２）、水蒸気（Ｈ２Ｏ）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）、二酸化窒素（ＮＯ２）、一酸化炭素（ＣＯ）及び二酸化炭素（ＣＯ２）のいずれかの単体ガス、または２種以上の混合ガス、または前記単体ガス若しくは前記混合ガスとアルゴン（Ａｒ）、窒素（Ｎ２）及び水素（Ｈ２）の少なくとも１種以上のガスとの混合ガス雰囲気中で熱処理により形成される。
【０１２２】
また、第２の金属層１８が、銅（Ｃｕ）の場合のように、特別に酸化処理を行わなくても自然酸化膜が形成される場合は、熱処理は不要であり、製造工程が簡単化される。
また、無電解めっきにより第４の金属層２６を形成する場合に、厳密に第２の金属層１８のみをコート（被覆）する必要はなく、シード層１５、１３、第１の金属層１４の一部をコート（被覆）してもよい。
【０１２３】
図１２（ｂ）に表したように、前の工程のエッチングにより形成された電極配線部が絶縁層２０（保護層）で覆われる。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で膜厚１〜２０μｍに形成される。
また、絶縁層２０（保護層）には、パターニングして第４の金属層２６の上部が露出する開口部が形成される。
【０１２４】
次に、図１２（ｃ）に表したように、第４の金属層２６をエッチングして、絶縁層２０（保護層）と第２の金属層１８との間に第３の金属層１９のコート（被覆）を行うための空間９０を形成する。
なお、エッチングは、絶縁層２０（保護層）をマスクとして第４の金属層２６を等方性エッチングする。エッチングされる対象は第４の金属層２６のみに限定されず、第２の金属層１８の一部がエッチングされてもよい。
【０１２５】
そして、図１２（ｄ）に表したように、第２の金属層１８の露出面、すなわち上面及び側面を第３の金属層１９でコート（被覆）する。第３の金属層１９は、イオン化傾向の小さい金属、つまり第２の金属層１８を構成する金属（例えば、銅（Ｃｕ））より電位的に貴（安定）な金属が用いられる。例えば、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等が、無電解めっきにより空間９０の部分に形成される。
また、第２の金属層１８の上に、まずニッケル（Ｎｉ）、Ｎｉ／Ｐｄ、スズ（Ｓｎ）が膜厚１〜２μｍに形成され、その上に金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等の第２の金属層１８より電位的に貴（安定）な（イオン化傾向の小さい）金属が、膜厚０．０５μｍに形成されてもよい。
【０１２６】
本実施例の半導体装置の製造方法５８においては、例えば、ＰＩを熱硬化させる場合、第２の金属層１８は第４の金属層２６でコート（被覆）されている。第４の金属層２６のクラックが生する可能性はあるが、後に除去され、第３の金属層１９がコート（被覆）されるため問題はない。また、第４の金属層２６は、第２の金属層１８と合金化、相互拡散の可能性のない金属を選択することができる。
【０１２７】
これにより、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３８は、セルフアラインで所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３８は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３８は、ゲートパッド、ゲート引き出し配線の部分となる。
【０１２８】
以上の工程により、厚膜化した電極配線３８を有する半導体装置６８が製造される。
製造方法５８においては、製造方法５１と同様に、パターニング工程は、絶縁層１７をパターニングして開口部を形成する際に必要となる１回だけである。また、最終工程において第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されるため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
さらに、バリア層１５が侵食されて、シード層１６が露出することによる信頼性変動の可能性はない。
【０１２９】
また、電極配線３８は、第２の金属層１８をマスクとして、セルフアラインで形成される。従って、電極配線３８の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【０１３０】
なお、本実施例においては、絶縁層１７を除去する工程まで、シード層１６を形成しない製造方法５５と同じ場合について説明した。しかし、本発明はこれに限定されるものではなく、他の製造方法５１〜５４のようにバリア層１５の上にシード層１６を形成した場合についても同様に適用できる。また、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【０１３１】
ところで、銅（Ｃｕ）とＰＩとが隣接している際に、熱工程を行うと、ＰＩ膜中に銅（Ｃｕ）が侵入し、イミドの変色や機械的性質等の膜特性の低下を起こす可能性がある（例えば、電子情報通信学会論文誌−Ｃ Ｖｏｌ.Ｊ７１−Ｃ Ｎｏ．１１ ｐｐ.１５１６〜１５２１参照）。これはＰＩに含まれているポリアミック酸に銅（Ｃｕ）が溶解することに起因している。
【０１３２】
従って、第２の金属層１８、絶縁層２０（保護層）が、例えば、それぞれ銅（Ｃｕ）、ＰＩの場合、熱硬化によるイミドの変色や機械的性質等の膜特性の低下を起こす可能性がある。
そこで、半導体装置の製造方法５１〜５８において、絶縁層２０（保護層）として、ＰＩではなく、ＰＢＯ（ポリベンゾオキサゾール）を用いることにより、絶縁層２０（保護層）を形成することができる。
【０１３３】
（第９の実施形態）
図２（ｂ）、図３（ｄ）、図５（ｃ）、図６（ｄ）、図８（ｃ）、図１０（ｂ）、図１１（ｄ）、図１２（ｄ）は、それぞれ本発明の製造方法５１〜５８により製造された半導体装置６１〜６８の模式的断面図である。
【０１３４】
図２（ｂ）に表したように、半導体装置６１においては、拡散層が形成された半導体基板１０の上に、絶縁膜１１、１２が形成されている。絶縁膜１１、１２は、ＳｉＯ２ 、Ｐ−ＳｉＮ、Ｐ−ＳｉＯからなる単層または積層膜であり、例えば、膜厚５００〜１０００ｎｍに形成されている。
なお、絶縁膜１１、１２は、本実施例のＭＯＳＦＥＴに必要とされるもので、場合に応じて形成される。
【０１３５】
また、絶縁膜１１と１２との間の半導体素子が形成された半導体基板１０の上及び絶縁膜１１、１２の上にバリア層１３が形成されている。バリア層１３は、例えば、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）で、膜厚３００〜５００ｎｍに形成されている。
バリア層１３の上に第１の金属層１４が、例えば、アルミニウム（Ａｌ）、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕで、膜厚１〜２μｍに形成されている。
【０１３６】
第１の金属層１４の上にバリア層１５が、例えば、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）で、膜厚１００〜３００ｎｍに形成されている。
さらに、バリア層１５の上にシード層１６及び第２の金属層１８が、例えば、銅（Ｃｕ）で、膜厚５〜１０μｍに形成されている。なお、シード層１６は、第２の金属層１８と同一金属からなる。
【０１３７】
なお、シード層１６は、第２の金属層１８を電気めっきする際に必要とされるもので、無電解めっき等により第２の金属層１８の形成が可能であれば、なくてもよい。また、第２の金属層１８を電気めっきにより形成する場合であっても、第１の金属層１４及びバリア層１３、１５等が電気めっきに必要な電流・電圧を表層に供給可能であって、めっきにより形成される層と下地との密着性が確保される場合は、なくてもよい。
【０１３８】
また、バリア層１３、第１の金属層１４及びバリア層１５は、第２の金属層１８を半導体基板１０から隔離し、第２の金属層１８が半導体基板１０へ拡散すること、及び第２の金属層１８と半導体基板１０との反応を回避するために形成される。第１の金属層１４が、第２の金属層１８の半導体基板１０への拡散を回避できれば、バリア層１３、１５は、なくてもよい。
【０１３９】
シード層１６及び第２の金属層１８の露出面は、第３の金属層１９で全面コート（被覆）されている。この第３の金属層１９は、第２の金属層１８よりも電位的に貴（安定）な（イオン化傾向の小さい）金属、例えば、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等が、膜厚０．０５μｍに形成されている。または、第２の金属層１８の上に、まずニッケル（Ｎｉ）、Ｎｉ／Ｐｄ、スズ（Ｓｎ）が、膜厚１〜２μｍに形成され、その上に金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等の第２の金属層１８より電位的に貴（安定）な（イオン化傾向の小さい）金属が、膜厚０．０５μｍに形成されている。
【０１４０】
また、必要により、第１の金属層１４と第２の金属層１８と第３の金属層１９からなる電極配線３１の空隙が、絶縁層２０（保護層）で覆われている。絶縁層２０（保護層）は、例えば、ＰＢＯ、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で膜厚１〜２０μｍに形成されている。
【０１４１】
本実施例の半導体装置６１は、例えば、銅（Ｃｕ）からなる第２の金属層１８が、電位的に貴（安定）な（イオン化傾向の小さい）金属を含む第３の金属層１９、例えば、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等で覆われていることにより、拡散、腐蝕を防止することができる。
【０１４２】
また、本実施例の半導体装置６１は、半導体素子が形成された半導体基板１０の主面に対して垂直な方向からみたとき、半導体基板１０の上に、第１の金属層１４と、第２の金属層１８と第３の金属層１９とが、実質同一形状のパターニングで形成された電極配線３１を有する。
【０１４３】
従って、電極配線３１の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【０１４４】
なお、図３（ｄ）、図５（ｃ）に表したように、半導体装置６２、６３は、半導体装置６１と実質同一構造となる。
また、図６（ｄ）に表したように、半導体装置６４は、バリア層１５、シード層１６及び第２の金属層１８の露出面が、第３の金属層１９で全面コート（被覆）されている。図８（ｃ）に表したように、半導体装置６５は、バリア層１５及び第２の金属層１８の露出面が、第３の金属層１９で覆われている。
【０１４５】
さらに、半導体装置６６〜６８も、バリア層１５及び第２の金属層１８の露出面、すなわち第２の金属層１８の上面、側面及びバリア層１５の側面が、第３の金属層１９で覆われており、半導体装置６５と同様の構造を備える。
【０１４６】
シード層１６は、第２の金属層１８と同一金属（例えば、銅（Ｃｕ））からなるため、半導体装置６４と半導体装置６５とは、実質同一構造を有するといえる。これらは、半導体装置６１と同様に、第２の金属層１８が、電位的に貴（安定）な（イオン化傾向の小さい）金属を含む第３の金属層１９で覆われていることにより、拡散、腐蝕を防止することができる。また、半導体素子が形成された半導体基板１０の主面に対して垂直な方向からみたとき、半導体基板１０の上に、第１の金属層１４と第２の金属層１８と第３の金属層１９とが、実質同一形状のパターニングで形成された電極配線３２〜３５、３７〜３８を有する。
【０１４７】
従って、電極配線３２〜３５、３７〜３８の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【０１４８】
また、図１０（ｂ）に表したように、半導体装置６６は、バリア層１３及び第１の金属層１４がないこと以外は、半導体装置６１と同様である。ただし、バリア層１３及び第１の金属層１４がないため、バリア層１５は必要である。バリア層１５は、第２の金属層１８を半導体基板１０から隔離し、第２の金属層１８が半導体基板１０へ拡散すること、及び第２の金属層１８と半導体基板１０との反応を回避する。
【０１４９】
半導体装置６６は、第２の金属層１８が、電位的に貴（安定）な（イオン化傾向の小さい）金属を含む第３の金属層１９で覆われていることにより、拡散、腐蝕を防止することができる。また、半導体素子が形成された半導体基板１０の主面に対して垂直な方向からみたとき、半導体基板１０の上に、バリア層１５と第２の金属層１８と第３の金属層１９とが、実質同一形状のパターニングで形成された積層体３６を有する。
【０１５０】
従って、積層体３６の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。バリア層１５と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、バリア層１５の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、バリア層１５と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【０１５１】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１５２】
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【０１５３】
１０ 半導体基板
１１、１２ 絶縁膜
１３、１５ バリア層
１４ 第１の金属層
１６ シード層
１７ 絶縁層
１８ 第２の金属層
１９ 第３の金属層
２０ 絶縁層（保護層）
２１、２２ 酸化膜
２６ 第４の金属層
３１〜３５、３７、３８ 電極配線
３６ 積層体
６１〜６８ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に厚膜電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の大電流化、高速化にともない、電極の厚膜化が行われている。このような半導体装置の電極部は、スパッタ方式による積層構造で形成される。電極部の厚膜化を行う場合は、チップ形成後に再配線技術を用い電極部を形成している（例えば、特許文献１を参照）。
【０００３】
そのため、半導体チップ製造工程終了後に、再配線形成工程が必要となり、製造工程の増加を招いている。また、このような再配線技術では、半導体上に設けた絶縁膜をパターニングして開口部を形成し、その開口部に連続的に配線を形成する。その後、同絶縁膜を除去するため再配線部分の側壁部には、不安定（反応しやすい活性）な金属が露出し、外気中の湿気等により腐蝕が起こりやすく、信頼性低下が懸念される。さらに、この状態で下地の加工を行った場合、側面の不安定（反応しやすい活性）な金属が腐蝕する。
そこで、銅（Ｃｕ）の厚膜を形成し、その銅（Ｃｕ）の周囲に金（Ａｕ）で表面めっき被膜を形成する提案もある（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２３２３６号公報
【特許文献２】特開２０００−１５０５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、低抵抗な電極部を有し、且つパターニング工程数の削減可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、前記絶縁層を除去する工程と、前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆する工程と、前記第３の金属層をマスクとして前記第１の金属層を除去することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００７】
また、本発明の他の一態様によれば、拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、前記絶縁層を除去する工程と、前記絶縁層を除去した前記第１の金属層の上に酸化膜を形成する工程と、前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆する工程と、前記第３の金属層をマスクとして前記第１の金属層を除去することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００８】
また、本発明の他の一態様によれば、拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、前記第２の金属層を残して前記絶縁層を除去する工程と、前記第２の金属層をマスクとして前記第１の金属層を除去する工程と、前記第２の金属層の上面及び側面を第４の金属層で被覆する工程と、前記第１の金属層と前記第２の金属層とを保護する開口部を有する保護層を形成する工程と、前記保護層の開口部から前記第４の金属層を除去して前記第２の金属層と前記保護層との間に空間を形成する工程と、前記空間の前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本発明の他の一態様によれば、拡散層が形成された半導体基板と、前記半導体基板の上に形成された第１の金属層と、前記第１の金属層の上に形成された第２の金属層と、前記第２の金属層を覆う第３の金属層と、を備え、前記第１の金属層と前記第２の金属層及び前記第３の金属層とが実質同一形状のパターニングで形成されていることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、低抵抗な電極部を有し、且つパターニング工程数の削減可能な半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の新たな課題を例示する模式的断面図である。
【図５】本発明の第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】本発明の第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】本発明の第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】本発明の第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】本発明の第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】本発明の第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】本発明の第７の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】本発明の第８の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の形状と幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１３】
（第１の実施の形態 製造方法５１）
図１〜２は、本発明の第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図１〜２においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。
なお、例示した半導体素子は、縦型ＭＯＳＦＥＴであり、半導体基板１０の上に２つの絶縁膜１１、１２、図示しない拡散層が形成されている。また、ドレイン電極（図示せず）は、半導体素子が形成された半導体基板１０の上の２つの絶縁膜１１、１２と反対側の面に形成される。
【００１４】
本実施例の半導体装置６１の製造方法５１は、以下の工程を有する。
図１（ａ）に表したように、拡散層が形成された半導体基板１０の上に、バリア層１３が形成される。例えば、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）が、膜厚３００〜５００ｎｍに、スパッタリングで形成される。なお、バリア層１３は、半導体基板１０の上、及び半導体基板１０の上に形成された絶縁膜１１、１２の上に形成される。
【００１５】
ここで、絶縁膜１１、１２は、前工程において形成された、シリコン酸化膜ＳｉＯ２ 、プラズマ励起ＣＶＤによるシリコン窒化膜ＳｉＮ、シリコン酸化膜ＳｉＯ（以下、Ｐ−ＳｉＮ、Ｐ−ＳｉＯ）からなる単層または積層膜であり、例えば、膜厚５００〜１０００ｎｍに形成されている。図１（ａ）においては、絶縁膜１１、１２は、それぞれゲート絶縁膜、素子分離絶縁膜を表している。
【００１６】
バリア層１３の上に第１の金属層１４が形成される。
例えば、アルミニウム（Ａｌ）、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕが、膜厚１〜２μｍに形成される。バリア層１３は、第１の金属層１４を半導体基板１０から隔離し、第１の金属層１４が半導体基板１０に拡散すること、及び第１の金属層１４と半導体基板１０との反応を回避する。第１の金属層１４の種類によっては、バリア層１３は形成しなくてもよい。
【００１７】
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、この第１の金属層１４は、パターニングして形成した後にソース電極及びゲート電極の一部となる。すなわち、半導体基板１０の上に絶縁膜１１を介さずに形成されたバリア層１３と、その上に形成された第１の金属層１４とは、パターニングして形成した後にソース電極の下層を構成する。また、絶縁膜１１の上に形成されたバリア層１３と、その上に形成された第１の金属層１４とは、パターニングして形成した後にゲート電極の下層を構成する。
【００１８】
さらに、第１の金属層１４の上にバリア層１５が形成される。例えば、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）が、膜厚１００〜３００ｎｍに形成される。バリア層１５の上に、例えば、銅（Ｃｕ）からなるシード層１６が、スパッタリングにより形成される。
【００１９】
シード層１６は、第２の金属層１８を電気めっきする際に必要とされるもので、無電解めっき等により第２の金属層１８の形成が可能であれば、なくてもよい。また、第２の金属層１８を電気めっきにより形成する場合であっても、第１の金属層１４及びバリア層１３、１５等が電気めっきに必要な電流・電圧を表層に供給可能であって、めっきにより形成される層と下地との密着性が確保される場合はなくてもよい。
【００２０】
バリア層１５、第１の金属層１４及びバリア層１３は、後に形成する第２の金属層１８を半導体基板１０から隔離し、第２の金属層１８が半導体基板１０へ拡散すること、及び第２の金属層１８と半導体基板１０との反応を回避するために形成される。第１の金属層１４が、第２の金属層１８の半導体基板１０への拡散を回避できれば、バリア層１３、１５は、なくてもよい。
【００２１】
次に、図１（ｂ）に表したように、レジスト等の絶縁層１７が形成される。また、絶縁層１７をリソグラフィ工程等によりパターニングして開口部が形成される。
パターニングして形成された絶縁層１７の開口部が、電極パターンとなる。
【００２２】
図１（ｃ）に表したように、第２の金属層１８が、めっきにより形成される。
例えば、銅（Ｃｕ)が膜厚５〜１０μｍに形成される。
なお、めっきには、シード層１６、または第１の金属層１４を陰極として、電気めっきが用いられる。また、無電解めっきでもよい。
【００２３】
図１（ｄ）に表したように、絶縁層１７が除去される。
バリア層１５が露出するまで、絶縁層１７及びシード層１６がエッチングなどにより除去される。なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００２４】
次に、図２（ａ）に表したように、第２の金属層１８及びシード層１６の露出面（上面と側面）が、第３の金属層１９でコート（被覆）される。
第２の金属層１８を形成する金属とバリア層１５で使用された金属との電位差を利用して、無電解めっきによりコート（被覆）される。
【００２５】
第３の金属層１９は、イオン化傾向の小さい金属、つまり第２の金属層１８を構成する金属（例えば、銅（Ｃｕ））より電位的に貴（安定）な金属が用いられる。例えば、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等が膜厚０．０５μｍに形成される。また、第２の金属層１８の上に、まずニッケル（Ｎｉ）、Ｎｉ／Ｐｄ、スズ（Ｓｎ）が膜厚１〜２μｍに形成され、その上に金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等の第２の金属層１８より電位的に貴（安定）な（イオン化傾向の小さい）金属が、膜厚０．０５μｍに形成されてもよい。
【００２６】
この状態で、第２の金属層１８の露出面すなわち上面と側面とを全面コート（被覆）する第３の金属層１９をマスクとして、下地の第１の金属層１４を加工することが可能となる（図２（ｂ））。
絶縁膜１１、１２が露出するまで、バリア層１５、第１の金属層１４、バリア層１３がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００２７】
これにより、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３１は、セルフアラインで所望の配線パターンに形成される。
なお、縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３１は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３１は、ゲートパッド、ゲート引き出し配線の部分となる。
【００２８】
さらに、必要により、前工程で加工した溝を絶縁層２０（保護層）で埋める（図２（ｃ））。
絶縁層２０（保護層）は、例えば、ＰＩ（ポリイミド）、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜が膜厚１〜２０μｍに形成される。
以上の工程により、厚膜化した電極配線３１を有する半導体装置６１が製造される。
【００２９】
本実施例においては、パターニング工程は、絶縁層１７をリソグラフィ工程等によりパターニングして開口部を形成する際に必要となる１回だけである。また、第１の金属層１４をエッチングする際は、第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で上面と側面が全面コート（被覆）されているため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
【００３０】
なお、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【００３１】
（比較例 製造方法）
ここで、比較例の製造方法について説明する。
比較例の製造方法は、素子形成が終了した後の、電極を厚膜化する製造方法である。
【００３２】
素子形成する半導体基板の上に、電極部がパターニングして形成され、全体が保護膜で覆われる。そして、保護膜に開口部が形成されて素子形成が終了する。
この状態から、電極部の厚膜化が行われる。
まず、チップ全面にバリア層、銅（Ｃｕ)のシード層が形成される。
【００３３】
レジスト等の絶縁膜が形成され、電極部との接続のためその絶縁膜をパターニングして開口部が形成される。
次に、銅（Ｃｕ)からなる厚膜が、その開口部に形成される。厚膜の上に保護膜が形成され、次に、レジスト等の絶縁膜が除去される。最後に、シード層及びバリア層が除去される。
以上の工程により、電極が厚膜化される。
【００３４】
このように、比較例の電極を厚膜化する製造方法は、素子形成完了前の電極部形成と、素子形成後に行う厚膜電極形成とで、絶縁膜でのパターニングが２回必要であり、製造工程の増加を招いている。
【００３５】
また、レジスト除去後の再配線部分である厚膜の側壁部は、不安定（反応しやすい活性）な金属が露出し、外気中の湿気等により腐蝕が起こりやすく、信頼性低下が懸念される。この状態で下地の加工を行った場合、側面の不安定（反応しやすい活性）な金属が腐蝕する。
さらに、厚膜と下層の電極部との接触面積が小さくなり、電気抵抗が大きくなる。
【００３６】
これに対して、上記した本発明の製造方法５１においては、半導体チップ形成途中の全面形成された第１の金属層１４の上へ直接フォトレジストや感光性ポリイミド等にてパターニングして形成される。電気めっきまたは無電解めっきにて選択的に第２の金属層１８が形成された後、絶縁層１７が除去され、第２の金属層１８の露出面すなわち上面と側面は、無電解めっきにて電位的に貴（安定）な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）される。
【００３７】
また、第２の金属層１８の上面及び側面を全面コート（被覆）する第３の金属層１９をマスクにセルフアラインで電極配線３１が形成される。
【００３８】
これにより、第２の金属層１８の加工を行うためのパターニング工程数を１回に減らすことができる。
また、第２の金属層１８を電位的に貴（安定）な（イオン化傾向の小さい）金属を含む第３の金属層１９で覆うことにより、拡散、腐蝕を防止することが可能となる。
【００３９】
さらに、電極配線３１は、第２の金属層１８の露出面すなわち上面と側面とを全面コート（被覆）する第３の金属層１９をマスクとして、セルフアラインで形成される。従って、電極配線３１の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【００４０】
ところで、図２（ａ）に表したように、この工程において、第２の金属層１８及びシード層１６の露出面が、第３の金属層１９で全面コート（被覆）される。その際、第２の金属層１８を形成する金属（例えば、銅（Ｃｕ））とバリア層１５で使用された金属との電位差を利用して、無電解めっきが行われる。
【００４１】
しかし、第２の金属層１８及びシード層１６の露出面が第３の金属層１９により全面コート（被覆）されるだけでなく、バリア層１５もコート（被覆）される可能性がある。
これを解決した、他の実施形態について説明する。
【００４２】
（第２の実施形態 製造方法５２）
図３は、本発明の第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施例の半導体装置６２の製造方法５２は、以下の工程を有する。
図３においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【００４３】
また、本実施例の製造方法５２においては、図１（ｄ）に表した、絶縁層１７を除去する工程まで、上記した製造方法５１の工程と同様なので説明を省略する。
次工程から説明する。
【００４４】
図３（ａ）に表したように、バリア層１５の表面に酸化膜２１が、シード層１６及び第２の金属層１８の表面に酸化膜２２が、それぞれ形成される。
酸化膜２１、２２は、例えば、酸素（Ｏ２）、水蒸気（Ｈ２Ｏ）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）、二酸化窒素（ＮＯ２）、一酸化炭素（ＣＯ）及び二酸化炭素（ＣＯ２）のいずれかの単体ガス、または２種以上の混合ガス、または前記単体ガス若しくは前記混合ガスとアルゴン（Ａｒ）、窒素（Ｎ２）及び水素（Ｈ２）の少なくとも１種以上のガスとの混合ガス雰囲気中で熱処理により形成される。また、自然酸化膜が形成される場合は、熱処理を実施しなくても良い。
【００４５】
次に、図３（ｂ）に表したように、シード層１６及び第２の金属層１８の上の酸化膜２２のみが除去される。
【００４６】
その後、図３（ｃ）に表したように、第２の金属層１８及びシード層１６の露出面（上面及び側面）が第３の金属層１９で全面コート（被覆）される。
第２の金属層１８を形成する金属とバリア層１５で使用された金属との電位差を利用して、無電解めっきにより第３の金属層１９で全面コート（被覆）される。
【００４７】
第３の金属層１９については、上記した製造方法５１と同様であるので、説明を省略する。
この状態で、第２の金属層１８の露出面、すなわち上面と側面とを全面コート（被覆）する第３の金属層１９をマスクにして、下地の第１の金属層１４を加工することが可能となる（図３（ｄ））。
絶縁膜１１、１２が露出するまで、バリア層１５、第１の金属層１４、バリア層１３がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００４８】
これにより、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３２は、セルフアラインで所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３２は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３２は、ゲートパッド、ゲート引き出し配線の部分となる。
【００４９】
さらに、必要により、前工程で加工した溝が絶縁層２０（保護層）で埋められる（図示せず）。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で、膜厚１〜２０μｍに形成される。
【００５０】
以上の工程により、厚膜化した電極配線３２を有する半導体装置６２が製造される。
製造方法５２においては、工程は、製造方法５１と比べて複雑化するが、第２の金属層１８及びシード層１６のみの露出面が第３の金属層１９で全面コート（被覆）される。そのため、第１の金属層１４がエッチングされる際は、第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されているため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
【００５１】
さらに、電極配線３２は、第２の金属層１８の露出面すなわち上面と側面とを全面コート（被覆）する第３の金属層１９をマスクとして、セルフアラインで形成される。従って、電極配線３２の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【００５２】
なお、本実施例においては、縦型ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができるのは、製造方法５１と同様である。
【００５３】
ところで、再び図１〜２に戻ると、図２（ｂ）に表した状態において、バリア層１５、第１の金属層１４及びバリア層１３がエッチングされる場合に、バリア層１５が侵食されて、シード層１６または第２の金属層１８を構成する金属（例えば、銅（Ｃｕ)）が露出する可能性がある。
【００５４】
図４（ａ）に表したように、バリア層１５とシード層１６と第３の金属層１９との接点付近（破線で囲んだ部分）で、バリア層１５が侵食されて、シード層１６の底面が露出する可能性がある。
図４（ｂ）は、図４（ａ）において、破線で囲んだ部分の拡大図である。
特に、ウェットエッチングにより、絶縁膜１１、１２が露出するまで、オーバーエッチングする際に生じ、この部分から、腐蝕する可能性がある。
【００５５】
これを解決した、他の実施形態について説明する。
（第３の実施形態 製造方法５３）
図５は、本発明の第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００５６】
本実施例の半導体装置６３の製造方法５３は、以下の工程を有する。
図５においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【００５７】
また、本実施例の製造方法５３は、図１（ｃ）に表したように、第２の金属層１８（例えば、銅（Ｃｕ）））がめっきにより形成される工程までは、上記した製造方法５１と同様なので説明を省略する。
次工程から説明する。
【００５８】
図５（ａ）に表したように、絶縁層１７が除去される際に、シード層１６及びバリア層１５も除去される点が、図３に表した製造方法５２と異なる。
絶縁層１７を除去した後に、第２の金属層１８をマスクとしてセルフアラインにより、第１の金属層１４が露出するまで、シード層１６及びバリア層１５がエッチングなどにより除去される。なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００５９】
図５（ｂ）に表したように、シード層１６及び第２の金属層１８の露出面が、第３の金属層１９で全面コート（被覆）される。
第２の金属層１８を形成する金属とバリア層１５で使用された金属との電位差を利用して、無電解めっきが行われる。
【００６０】
このように、バリア層１５をエッチングした後に、第３の金属層を無電解めっきにより選択的にめっきすることで、バリア層１５のオーバーエッチング部にもめっきすることが可能である。
第２の金属層１８及びシード層１６の上面及び側面だけでなく、バリア層１５のオーバーエッチングにより露出したシード層１６の底面まで、完全に被覆することが可能であり、信頼性の変動を払拭できる。
【００６１】
第３の金属層１９については、上記した製造方法５１と同様であるので、説明を省略する。
この状態で、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクに、下地の第１の金属層１４を加工することが可能となる（図５（ｃ））。
絶縁膜１１、１２が露出するまで、第１の金属層１４、バリア層１３がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００６２】
これにより、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３３は、セルフアラインで所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３３は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３３は、ゲートパッド、ゲート引き出し配線の部分となる。
【００６３】
さらに、必要により前工程で加工した溝が絶縁層２０（保護層）で埋められる（図示せず）。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で膜厚１〜２０μｍに形成される。
【００６４】
以上の工程により、厚膜化した電極配線３３を有する半導体装置６３が製造される。
製造方法５３においては、製造方法５１と同様に、パターニング工程は、絶縁層１７をパターニングして開口部を形成する際に必要となる１回だけである。また、第１の金属層１４がエッチングされる際は、第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されているため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
【００６５】
さらに、バリア層１５が侵食されて、シード層１６が露出することによる信頼性変動の可能性はない。
また、電極配線３３は、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクとして、セルフアラインで形成される。従って、電極配線３３の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【００６６】
なお、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【００６７】
上記のバリア層１５が侵食されて、シード層１６が露出する可能性は、次に説明する実施形態によっても解決できる。
（第４の実施形態 製造方法５４）
図６は、本発明の第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００６８】
本実施例の半導体装置６４の製造方法５４は、以下の工程を有する。
図６においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【００６９】
また、本実施例の製造方法５４は、図１（ｃ）に表したように、第２の金属層１８（例えば、銅（Ｃｕ））がめっきにより形成される工程までは、上記した製造方法５１と同様なので説明を省略する。
次工程から説明する。
【００７０】
図６（ａ）に表したように、絶縁層１７が除去される際に、シード層１６及びバリア層１５も除去される。
第１の金属層１４が露出するまで、絶縁層１７、シード層１６及びバリア層１５がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００７１】
次に、図６（ｂ）に表したように、第１の金属層１４の表面に酸化膜２１が形成される。
酸化膜２１は、例えば、酸素（Ｏ２）、水蒸気（Ｈ２Ｏ）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）、二酸化窒素（ＮＯ２）、一酸化炭素（ＣＯ）及び二酸化炭素（ＣＯ２）のいずれかの単体ガス、または２種以上の混合ガス、または前記単体ガス若しくは前記混合ガスとアルゴン（Ａｒ）、窒素（Ｎ２）及び水素（Ｈ２）の少なくとも１種以上のガスとの混合ガス雰囲気中で熱処理により形成される。その際、第１の金属層１４は酸化され、第２の金属層１８は還元されるように、分圧、温度が調整される。
なお、第１の金属層１４が、アルミニウム（Ａｌ）の場合のように、特別に酸化処理を行わなくても自然酸化膜が形成される場合は、熱処理は不要であり、製造工程が簡単化される。
【００７２】
次に、図６（ｃ）に表したように、シード層１６及び第２の金属層１８の露出面が第３の金属層１９で全面コート（被覆）される。
第２の金属層１８を形成する金属とバリア層１５で使用された金属との電位差を利用して、無電解めっきが行われる。
【００７３】
第３の金属層１９については、上記した製造方法５１と同様であるので、説明を省略する。
この状態で、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクに下地の第１の金属層１４を加工することが可能となる（図６（ｄ））。
絶縁膜１１、１２が露出するまで、酸化膜２１、第１の金属層１４、バリア層１３がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００７４】
これにより、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３４は、セルフアラインで所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３４は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３４は、ゲートパッド、ゲート引き出し配線の部分となる。
【００７５】
さらに、必要により前工程で加工した溝が絶縁層２０（保護層）で埋められる（図示せず）。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で膜厚１〜２０μｍに形成される。
【００７６】
以上の工程により、厚膜化した電極配線３４を有する半導体装置６４が製造される。
製造方法５４においては、製造方法５１と同様に、パターニング工程は、絶縁層１７をパターニングして開口部を形成する際に必要となる１回だけである。また、第１の金属層１４がエッチングされる際は、第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されているため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
【００７７】
さらに、上記のような、バリア層１５も第３の金属層１９でコート（被覆）される可能性と、バリア層１５が侵食されて、シード層１６が露出するという可能性はない。
また、電極配線３４は、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクとして、セルフアラインで形成される。従って、電極配線３４の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【００７８】
なお、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【００７９】
（第５の実施形態 製造方法５５）
図７〜８は、本発明の第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施例の半導体装置６５の製造方法５５は、以下の工程を有する。
図７〜８においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【００８０】
図７（ａ）に表したように、拡散層が形成された半導体基板１０の上に、バリア層１３、第１の金属層１４、バリア層１５が順に形成される。
これについては、製造方法５１と同様であるので説明を省略する。この後、シード層１６が形成されないことが製造方法５１と異なる。
【００８１】
次に、図７（ｂ）に表したように、レジスト等の絶縁層１７が形成される。また、絶縁層１７をパターニングして開口部が形成される。
パターニングして形成された絶縁層１７の開口部が、電極パターンとなる。
【００８２】
図７（ｃ）に表したように、第２の金属層１８が、無電解めっきにより形成される。
例えば、銅（Ｃｕ)を膜厚５〜１０μｍに形成する。
なお、本実施例においは、シード層１６は形成されていない。第２の金属層１８を、電気めっきにより形成する場合であっても、第１の金属層１４及びバリア層１３、１５等が電気めっきに必要な電流・電圧を表層に供給可能であって、めっき膜と下地の密着性が確保される場合は、シード層１６はなくてもよい。
【００８３】
図７（ｄ）に表したように、絶縁層１７が除去される。
第１の金属層１４が露出するまで、エッチングなどにより、絶縁層１７及びバリア層１５が除去される。
【００８４】
次に、図８（ａ）に表したように、第１の金属層１４の表面に酸化膜２１が形成される。
この工程以降は、製造方法５３と同様であるので、概略を説明する。
【００８５】
図８（ｂ）に表したように、第２の金属層１８の露出面が第３の金属層１９で全面コート（被覆）される。
この状態で、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクに、下地の第１の金属層１４を加工することが可能となる（図８（ｃ））。
【００８６】
絶縁膜１１、１２が露出するまで、酸化膜２１、第１の金属層１４、バリア層１３がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００８７】
これにより、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３５は、セルフアラインで所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３５は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３５は、ゲートパッド、ゲート引き出し配線の部分となる。
【００８８】
さらに、必要により前工程で加工した溝が絶縁層２０（保護層）で埋められる（図８（ｄ））。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で膜厚１〜２０μｍに形成される。
【００８９】
以上の工程により、厚膜化した電極配線３５を有する半導体装置６５が製造される。
製造方法５５においては、シード層１６の形成が不要で、製造方法５１と同様に、パターニング工程の回数も少ない。また、第１の金属層１４がエッチングされる際は、第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されているため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
【００９０】
さらに、上記のような、バリア層１５も第３の金属層１９でコート（被覆）されるという可能性と、バリア層１５が侵食されて、シード層１６が露出するという可能性はない。
また、電極配線３５は、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクとして、セルフアラインで形成される。従って、電極配線３５の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【００９１】
なお、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【００９２】
（第６の実施形態 製造方法５６）
図９〜１０は、本発明の第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施例の半導体装置６６の製造方法５６は、以下の工程を有する。
図９〜１０においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【００９３】
図９（ａ）に表したように、拡散層が形成された半導体基板１０の上に、バリア層１５、シード層１６が順に形成される。
つまり、製造方法５１について、図１（ａ）に表した、バリア層１３、第１の金属層１４は形成されない点が、製造方法５１と異なる。
【００９４】
次に、図９（ｂ）に表したように、レジスト等の絶縁層１７が形成される。また、絶縁層１７をパターニングして開口部が形成される。
パターニングして形成された絶縁層１７の開口部が、電極パターンとなる。
【００９５】
図９（ｃ）に表したように、第２の金属層１８がめっきにより形成される。
例えば、銅（Ｃｕ)が膜厚５〜１０μｍに形成される。
めっきは、バリア層１５またはシード層１６を陰極として、電気めっきが用いられる。また、無電解めっきでもよい。この場合は、シード層１６は、なくてもよい。
また、第２の金属層１８を電気めっきにより形成する場合であっても、バリア層１５が電気めっきに必要な電流・電圧を表層に供給可能であって、めっき層と下地との密着性が確保される場合は、シード層１６は、なくてもよい。
【００９６】
図９（ｄ）に表したように、絶縁層１７が除去される。
バリア層１５が露出するまで、エッチングなどにより、絶縁層１７及びシード層１６が除去される。
【００９７】
次に、図１０（ａ）に表したように、第２の金属層１８の露出面が、第３の金属層１９で全面コート（被覆）される。
この状態で、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクに、下地のバリア層１５を加工することが可能となる（図１０（ｂ））。
【００９８】
絶縁膜１１、１２が露出するまで、バリア層１３がエッチングなどにより除去される。
なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【００９９】
これにより、第２の金属層１８及び第３の金属層１９を有する積層体３６が、所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された積層体３６は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された積層体３６は、ゲートパッド、ゲート引き出し配線の部分となる。
【０１００】
さらに、必要により前工程で加工した溝が絶縁層２０（保護層）で埋められる（図１０（ｃ））。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜が膜厚１〜２０μｍに形成される。
以上の工程により、厚膜化した積層体３６の電極を有する半導体装置６６が製造される。
【０１０１】
製造方法５６においては、第１の金属層１４の形成が不要で、製造方法５１と同様に、パターニング工程の回数も少ない。また、バリア層１５がエッチングされる際は、第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されているため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
【０１０２】
また、電極となる積層体３６は、第２の金属層１８の露出面を全面コート（被覆）する第３の金属層１９をマスクとして、セルフアラインで形成される。従って、積層体３６の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がなく、第２の金属層１８の断面積が（比較例より）大きくなる。すなわち半導体基板１０または絶縁膜１１と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【０１０３】
ただし、本実施例は、製造方法５１と同様に、上記のバリア層１５も第３の金属層１９でコート（被覆）される可能性と、バリア層１５が侵食されて、シード層１６が露出する可能性はある。上記した製造方法５２と同様に、バリア層１５に酸化膜２１が形成され、第２の金属層１８の酸化膜２２は除去される工程を追加することにより、バリア層１５も第３の金属層１９でコート（被覆）される可能性はなくなる。
【０１０４】
なお、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【０１０５】
ところで、上記の製造方法５１〜５６における最終工程、すなわち、前工程で加工した溝を絶縁層２０（保護層）で埋め電極保護を行う工程においては、例えば、ＰＩ（ポリイミド）などを熱硬化させる（図２（ｃ）、図８（ｄ）、図１０（ｃ））。その工程において、第３の金属層１９にクラックが発生したり、第３の金属層１９と第２の金属層１８との合金化、相互拡散が発生する可能性がある。
【０１０６】
これを解決した、他の実施形態について説明する。
（第７の実施形態 製造方法５７）
図１１は、本発明の第７の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施例の半導体装置６７の製造方法５７は、以下の工程を有する。
図１１においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【０１０７】
また、本実施例の製造方法５７においては、図７（ｃ）に表した、第２の金属層１８がめっきにより形成される工程まで、上記した製造方法５５と同様なので説明を省略する。
次の工程から説明する。
【０１０８】
図１１（ａ）に表したように、絶縁層１７がエッチングなどにより除去される。
さらに、第２の金属層１８をマスクとしてセルフアラインにより、絶縁膜１１、１２が露出するまで、第１の金属層１４及びバリア層１３、１５がエッチングなどにより除去される。なお、エッチングは、ウェットエッチング、ドライエッチングのどちらでもよい。
【０１０９】
図１１（ｂ）に表したように、前工程で加工した電極配線部が絶縁層２０（保護層）で覆われる。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で膜厚１〜２０μｍに形成される。
また、絶縁層２０（保護層）には、パターニングして第２の金属層１８の上部が露出する開口部が形成される。
【０１１０】
次に、図１１（ｃ）に表したように、第２の金属層１８をエッチングして、絶縁層２０（保護層）と第２の金属層１８との間に、第３の金属層１９によるコート（被覆）を行うための空間９０を形成する。第３の金属層１９を、例えば、膜厚０．０５μｍに形成する場合、空間９０の厚さをそれに合わせて形成する。
なお、エッチングは、絶縁層２０（保護層）をマスクとして第２の金属層１８を等方性エッチングする。
【０１１１】
そして、図１１（ｄ）に表したように、第２の金属層１８の露出面、すなわち第２の金属層１８の上面及び側面を第３の金属層１９でコート（被覆）する。第３の金属層１９は、イオン化傾向の小さい金属、つまり第２の金属層１８を構成する金属（例えば、銅（Ｃｕ））より電位的に貴（安定）な金属が用いられる。例えば、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等が、無電解めっきに空間９０に形成される。
また、第２の金属層１８の上に、まずニッケル（Ｎｉ）、Ｎｉ／Ｐｄ、スズ（Ｓｎ）が膜厚１〜２μｍに形成され、その上に金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等の第２の金属層１８より電位的に貴（安定）な（イオン化傾向の小さい）金属が、膜厚０．０５μｍに形成されてもよい。
【０１１２】
本実施例の半導体装置の製造方法５７においては、例えば、ＰＩを熱硬化させる場合、第２の金属層１８はまだ第３の金属層１９でコート（被覆）されていないため、第３の金属層１９のクラック、第２の金属層１８と第３の金属層１９との合金化、相互拡散の可能性はない。
このように、本実施例の半導体装置の製造方法５７によれば、新たに低温ＰＩプロセスを確立する必要はなく、従来のＰＩプロセスが適用できる。
【０１１３】
また、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３７は、セルフアラインで所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３７は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３７は、ゲートパッド、ゲート引き出し配線の部分となる。
【０１１４】
以上の工程により、厚膜化した電極配線３７を有する半導体装置６７が製造される。
製造方法５７においては、製造方法５１と同様に、パターニング工程は、絶縁層１７、２０をそれぞれパターニングして開口部を形成する際に必要となる２回である。また、最終工程において第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されるため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
さらに、バリア層１５が侵食されて、シード層１６が露出することによる信頼性変動の可能性はない。
【０１１５】
また、電極配線３７は、第２の金属層１８をマスクとして、セルフアラインで形成される。従って、電極配線３７の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【０１１６】
なお、本実施例においては、絶縁層１７を除去する工程まで、シード層１６を形成しない製造方法５５と同じ場合について説明した。しかし、本発明はこれに限定されるものではなく、他の製造方法５１〜５４のようにバリア層１５の上にシード層１６を形成した場合についても同様に適用できる。また、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【０１１７】
上記のＰＩなどを熱硬化させる工程において、第３の金属層１９にクラックが発生したり、第３の金属層１９と第２の金属層１８との合金化、相互拡散が発生する可能性は、次に説明する実施形態によっても解決できる。
【０１１８】
（第８の実施形態 製造方法５８）
図１２は、本発明の第８の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施例の半導体装置６８の製造方法５８は、以下の工程を有する。
図１２においては、半導体装置の製造工程中の、電極形成工程における半導体装置の模式的断面図が表されている。なお、例示した素子は、縦型ＭＯＳＦＥＴであり、図１〜２に表した実施例と同様なので説明を省略する。
【０１１９】
また、本実施例の製造方法５８においては、図１１（ａ）に表した、絶縁層１７を除去した後に、第２の金属層１８をマスクとしてセルフアラインにより、絶縁膜１１、１２が露出するまで、第１の金属層１４及びバリア層１３、１５がエッチングされる工程まで、上記した製造方法５７の工程と同様なので説明を省略する。
次工程から説明する。
【０１２０】
図１２（ａ）に表したように、第１の金属層１４及びバリア層１３、１５がパターニングして形成された後に、第２の金属層１８の上面及び側面をコート（被覆）する第４の金属層２６を無電解めっきにより形成する。
第４の金属層２６は犠牲層であり、絶縁層２０（保護層）として、例えば、ＰＩを用いた場合に、熱硬化によって第２の金属層１８と合金化せず、無電解めっきによって第２の金属層１８の表面に形成可能であればよい。例えば、ニッケル（Ｎｉ）、Ｎｉ／Ｐｄを、膜厚０．０５μｍに形成する。この第４の金属層２６の膜厚が、後に形成される第３の金属層１９の膜厚となる。
【０１２１】
なお、本実施例においては、第４の金属層２６を無電解めっきにより形成する工程を例示したが、第４の金属層２６は、第２の金属層１８の上に形成された酸化膜でもよい。
酸化膜は、例えば、酸素（Ｏ２）、水蒸気（Ｈ２Ｏ）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）、二酸化窒素（ＮＯ２）、一酸化炭素（ＣＯ）及び二酸化炭素（ＣＯ２）のいずれかの単体ガス、または２種以上の混合ガス、または前記単体ガス若しくは前記混合ガスとアルゴン（Ａｒ）、窒素（Ｎ２）及び水素（Ｈ２）の少なくとも１種以上のガスとの混合ガス雰囲気中で熱処理により形成される。
【０１２２】
また、第２の金属層１８が、銅（Ｃｕ）の場合のように、特別に酸化処理を行わなくても自然酸化膜が形成される場合は、熱処理は不要であり、製造工程が簡単化される。
また、無電解めっきにより第４の金属層２６を形成する場合に、厳密に第２の金属層１８のみをコート（被覆）する必要はなく、シード層１５、１３、第１の金属層１４の一部をコート（被覆）してもよい。
【０１２３】
図１２（ｂ）に表したように、前の工程のエッチングにより形成された電極配線部が絶縁層２０（保護層）で覆われる。
絶縁層２０（保護層）は、例えば、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で膜厚１〜２０μｍに形成される。
また、絶縁層２０（保護層）には、パターニングして第４の金属層２６の上部が露出する開口部が形成される。
【０１２４】
次に、図１２（ｃ）に表したように、第４の金属層２６をエッチングして、絶縁層２０（保護層）と第２の金属層１８との間に第３の金属層１９のコート（被覆）を行うための空間９０を形成する。
なお、エッチングは、絶縁層２０（保護層）をマスクとして第４の金属層２６を等方性エッチングする。エッチングされる対象は第４の金属層２６のみに限定されず、第２の金属層１８の一部がエッチングされてもよい。
【０１２５】
そして、図１２（ｄ）に表したように、第２の金属層１８の露出面、すなわち上面及び側面を第３の金属層１９でコート（被覆）する。第３の金属層１９は、イオン化傾向の小さい金属、つまり第２の金属層１８を構成する金属（例えば、銅（Ｃｕ））より電位的に貴（安定）な金属が用いられる。例えば、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等が、無電解めっきにより空間９０の部分に形成される。
また、第２の金属層１８の上に、まずニッケル（Ｎｉ）、Ｎｉ／Ｐｄ、スズ（Ｓｎ）が膜厚１〜２μｍに形成され、その上に金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等の第２の金属層１８より電位的に貴（安定）な（イオン化傾向の小さい）金属が、膜厚０．０５μｍに形成されてもよい。
【０１２６】
本実施例の半導体装置の製造方法５８においては、例えば、ＰＩを熱硬化させる場合、第２の金属層１８は第４の金属層２６でコート（被覆）されている。第４の金属層２６のクラックが生する可能性はあるが、後に除去され、第３の金属層１９がコート（被覆）されるため問題はない。また、第４の金属層２６は、第２の金属層１８と合金化、相互拡散の可能性のない金属を選択することができる。
【０１２７】
これにより、第１の金属層１４、第２の金属層１８及び第３の金属層１９を有する電極配線３８は、セルフアラインで所望の配線パターンに形成される。
縦型ＭＯＳＦＥＴの製造方法を例示する本実施例においては、半導体基板１０の上に絶縁膜１１を介さずに形成された電極配線３８は、ソースパッドの部分となる。また、絶縁膜１１の上に形成された電極配線３８は、ゲートパッド、ゲート引き出し配線の部分となる。
【０１２８】
以上の工程により、厚膜化した電極配線３８を有する半導体装置６８が製造される。
製造方法５８においては、製造方法５１と同様に、パターニング工程は、絶縁層１７をパターニングして開口部を形成する際に必要となる１回だけである。また、最終工程において第２の金属層１８は、電位的に安定な（イオン化傾向の小さい）金属を含む第３の金属層１９で全面コート（被覆）されるため、第２の金属層１８で使用される金属の拡散及び腐蝕が抑制される。
さらに、バリア層１５が侵食されて、シード層１６が露出することによる信頼性変動の可能性はない。
【０１２９】
また、電極配線３８は、第２の金属層１８をマスクとして、セルフアラインで形成される。従って、電極配線３８の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【０１３０】
なお、本実施例においては、絶縁層１７を除去する工程まで、シード層１６を形成しない製造方法５５と同じ場合について説明した。しかし、本発明はこれに限定されるものではなく、他の製造方法５１〜５４のようにバリア層１５の上にシード層１６を形成した場合についても同様に適用できる。また、本実施例においては、ＭＯＳＦＥＴの厚膜化した電極を形成する例について説明したが、本発明は、これに限定されるものではなく、厚膜化した電極を有する半導体装置の製造に用いることができる。
【０１３１】
ところで、銅（Ｃｕ）とＰＩとが隣接している際に、熱工程を行うと、ＰＩ膜中に銅（Ｃｕ）が侵入し、イミドの変色や機械的性質等の膜特性の低下を起こす可能性がある（例えば、電子情報通信学会論文誌−Ｃ Ｖｏｌ.Ｊ７１−Ｃ Ｎｏ．１１ ｐｐ.１５１６〜１５２１参照）。これはＰＩに含まれているポリアミック酸に銅（Ｃｕ）が溶解することに起因している。
【０１３２】
従って、第２の金属層１８、絶縁層２０（保護層）が、例えば、それぞれ銅（Ｃｕ）、ＰＩの場合、熱硬化によるイミドの変色や機械的性質等の膜特性の低下を起こす可能性がある。
そこで、半導体装置の製造方法５１〜５８において、絶縁層２０（保護層）として、ＰＩではなく、ＰＢＯ（ポリベンゾオキサゾール）を用いることにより、絶縁層２０（保護層）を形成することができる。
【０１３３】
（第９の実施形態）
図２（ｂ）、図３（ｄ）、図５（ｃ）、図６（ｄ）、図８（ｃ）、図１０（ｂ）、図１１（ｄ）、図１２（ｄ）は、それぞれ本発明の製造方法５１〜５８により製造された半導体装置６１〜６８の模式的断面図である。
【０１３４】
図２（ｂ）に表したように、半導体装置６１においては、拡散層が形成された半導体基板１０の上に、絶縁膜１１、１２が形成されている。絶縁膜１１、１２は、ＳｉＯ２ 、Ｐ−ＳｉＮ、Ｐ−ＳｉＯからなる単層または積層膜であり、例えば、膜厚５００〜１０００ｎｍに形成されている。
なお、絶縁膜１１、１２は、本実施例のＭＯＳＦＥＴに必要とされるもので、場合に応じて形成される。
【０１３５】
また、絶縁膜１１と１２との間の半導体素子が形成された半導体基板１０の上及び絶縁膜１１、１２の上にバリア層１３が形成されている。バリア層１３は、例えば、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）で、膜厚３００〜５００ｎｍに形成されている。
バリア層１３の上に第１の金属層１４が、例えば、アルミニウム（Ａｌ）、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕで、膜厚１〜２μｍに形成されている。
【０１３６】
第１の金属層１４の上にバリア層１５が、例えば、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）で、膜厚１００〜３００ｎｍに形成されている。
さらに、バリア層１５の上にシード層１６及び第２の金属層１８が、例えば、銅（Ｃｕ）で、膜厚５〜１０μｍに形成されている。なお、シード層１６は、第２の金属層１８と同一金属からなる。
【０１３７】
なお、シード層１６は、第２の金属層１８を電気めっきする際に必要とされるもので、無電解めっき等により第２の金属層１８の形成が可能であれば、なくてもよい。また、第２の金属層１８を電気めっきにより形成する場合であっても、第１の金属層１４及びバリア層１３、１５等が電気めっきに必要な電流・電圧を表層に供給可能であって、めっきにより形成される層と下地との密着性が確保される場合は、なくてもよい。
【０１３８】
また、バリア層１３、第１の金属層１４及びバリア層１５は、第２の金属層１８を半導体基板１０から隔離し、第２の金属層１８が半導体基板１０へ拡散すること、及び第２の金属層１８と半導体基板１０との反応を回避するために形成される。第１の金属層１４が、第２の金属層１８の半導体基板１０への拡散を回避できれば、バリア層１３、１５は、なくてもよい。
【０１３９】
シード層１６及び第２の金属層１８の露出面は、第３の金属層１９で全面コート（被覆）されている。この第３の金属層１９は、第２の金属層１８よりも電位的に貴（安定）な（イオン化傾向の小さい）金属、例えば、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等が、膜厚０．０５μｍに形成されている。または、第２の金属層１８の上に、まずニッケル（Ｎｉ）、Ｎｉ／Ｐｄ、スズ（Ｓｎ）が、膜厚１〜２μｍに形成され、その上に金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等の第２の金属層１８より電位的に貴（安定）な（イオン化傾向の小さい）金属が、膜厚０．０５μｍに形成されている。
【０１４０】
また、必要により、第１の金属層１４と第２の金属層１８と第３の金属層１９からなる電極配線３１の空隙が、絶縁層２０（保護層）で覆われている。絶縁層２０（保護層）は、例えば、ＰＢＯ、ＰＩ、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯの単膜または積層膜で膜厚１〜２０μｍに形成されている。
【０１４１】
本実施例の半導体装置６１は、例えば、銅（Ｃｕ）からなる第２の金属層１８が、電位的に貴（安定）な（イオン化傾向の小さい）金属を含む第３の金属層１９、例えば、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等で覆われていることにより、拡散、腐蝕を防止することができる。
【０１４２】
また、本実施例の半導体装置６１は、半導体素子が形成された半導体基板１０の主面に対して垂直な方向からみたとき、半導体基板１０の上に、第１の金属層１４と、第２の金属層１８と第３の金属層１９とが、実質同一形状のパターニングで形成された電極配線３１を有する。
【０１４３】
従って、電極配線３１の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【０１４４】
なお、図３（ｄ）、図５（ｃ）に表したように、半導体装置６２、６３は、半導体装置６１と実質同一構造となる。
また、図６（ｄ）に表したように、半導体装置６４は、バリア層１５、シード層１６及び第２の金属層１８の露出面が、第３の金属層１９で全面コート（被覆）されている。図８（ｃ）に表したように、半導体装置６５は、バリア層１５及び第２の金属層１８の露出面が、第３の金属層１９で覆われている。
【０１４５】
さらに、半導体装置６６〜６８も、バリア層１５及び第２の金属層１８の露出面、すなわち第２の金属層１８の上面、側面及びバリア層１５の側面が、第３の金属層１９で覆われており、半導体装置６５と同様の構造を備える。
【０１４６】
シード層１６は、第２の金属層１８と同一金属（例えば、銅（Ｃｕ））からなるため、半導体装置６４と半導体装置６５とは、実質同一構造を有するといえる。これらは、半導体装置６１と同様に、第２の金属層１８が、電位的に貴（安定）な（イオン化傾向の小さい）金属を含む第３の金属層１９で覆われていることにより、拡散、腐蝕を防止することができる。また、半導体素子が形成された半導体基板１０の主面に対して垂直な方向からみたとき、半導体基板１０の上に、第１の金属層１４と第２の金属層１８と第３の金属層１９とが、実質同一形状のパターニングで形成された電極配線３２〜３５、３７〜３８を有する。
【０１４７】
従って、電極配線３２〜３５、３７〜３８の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。第１の金属層１４と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、第１の金属層１４の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、第１の金属層１４と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【０１４８】
また、図１０（ｂ）に表したように、半導体装置６６は、バリア層１３及び第１の金属層１４がないこと以外は、半導体装置６１と同様である。ただし、バリア層１３及び第１の金属層１４がないため、バリア層１５は必要である。バリア層１５は、第２の金属層１８を半導体基板１０から隔離し、第２の金属層１８が半導体基板１０へ拡散すること、及び第２の金属層１８と半導体基板１０との反応を回避する。
【０１４９】
半導体装置６６は、第２の金属層１８が、電位的に貴（安定）な（イオン化傾向の小さい）金属を含む第３の金属層１９で覆われていることにより、拡散、腐蝕を防止することができる。また、半導体素子が形成された半導体基板１０の主面に対して垂直な方向からみたとき、半導体基板１０の上に、バリア層１５と第２の金属層１８と第３の金属層１９とが、実質同一形状のパターニングで形成された積層体３６を有する。
【０１５０】
従って、積層体３６の半導体基板１０の主面と平行な任意の面の断面積は一定であり、小さくなっている部分がない。バリア層１５と第２の金属層１８との、半導体基板１０の主面と平行な任意の方向の長さは等しく、バリア層１５の上面面積と第２の金属層１８の下面面積とが等しくなっている。このため、バリア層１５と第２の金属層１８との接触面積を（比較例より）大きくとることができ、低抵抗化することができる。
【０１５１】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１５２】
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【０１５３】
１０ 半導体基板
１１、１２ 絶縁膜
１３、１５ バリア層
１４ 第１の金属層
１６ シード層
１７ 絶縁層
１８ 第２の金属層
１９ 第３の金属層
２０ 絶縁層（保護層）
２１、２２ 酸化膜
２６ 第４の金属層
３１〜３５、３７、３８ 電極配線
３６ 積層体
６１〜６８ 半導体装置
【特許請求の範囲】
【請求項１】
拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、
前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、
前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、
前記絶縁層を除去する工程と、
前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆する工程と、
前記第３の金属層をマスクとして前記第１の金属層を除去することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、
前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、
前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、
前記絶縁層を除去する工程と、
前記絶縁層を除去した前記第１の金属層の上に酸化膜を形成する工程と、
前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆する工程と、
前記第３の金属層をマスクとして前記第１の金属層を除去することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、
前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、
前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、
前記第２の金属層を残して前記絶縁層を除去する工程と、
前記第２の金属層をマスクとして前記第１の金属層を除去する工程と、
前記第２の金属層の上面及び側面を第４の金属層で被覆する工程と、
前記第１の金属層と前記第２の金属層とを保護する開口部を有する保護層を形成する工程と、
前記保護層の開口部から前記第４の金属層を除去して前記第２の金属層と前記保護層との間に空間を形成する工程と、
前記空間の前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層で被覆することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
拡散層が形成された半導体基板と、
前記半導体基板の上に形成された第１の金属層と、
前記第１の金属層の上に形成された第２の金属層と、
前記第２の金属層を覆う第３の金属層と、
を備え、
前記第１の金属層と前記第２の金属層及び前記第３の金属層とが実質同一形状のパターニングで形成されていることを特徴とする半導体装置。
【請求項５】
前記第３の金属層は、前記第２の金属層よりもイオン化傾向の小さい金属を含むことを特徴とする請求項４記載の半導体装置。
【請求項１】
拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、
前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、
前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、
前記絶縁層を除去する工程と、
前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆する工程と、
前記第３の金属層をマスクとして前記第１の金属層を除去することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、
前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、
前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、
前記絶縁層を除去する工程と、
前記絶縁層を除去した前記第１の金属層の上に酸化膜を形成する工程と、
前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆する工程と、
前記第３の金属層をマスクとして前記第１の金属層を除去することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、
前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、
前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、
前記第２の金属層を残して前記絶縁層を除去する工程と、
前記第２の金属層をマスクとして前記第１の金属層を除去する工程と、
前記第２の金属層の上面及び側面を第４の金属層で被覆する工程と、
前記第１の金属層と前記第２の金属層とを保護する開口部を有する保護層を形成する工程と、
前記保護層の開口部から前記第４の金属層を除去して前記第２の金属層と前記保護層との間に空間を形成する工程と、
前記空間の前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層で被覆することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
拡散層が形成された半導体基板と、
前記半導体基板の上に形成された第１の金属層と、
前記第１の金属層の上に形成された第２の金属層と、
前記第２の金属層を覆う第３の金属層と、
を備え、
前記第１の金属層と前記第２の金属層及び前記第３の金属層とが実質同一形状のパターニングで形成されていることを特徴とする半導体装置。
【請求項５】
前記第３の金属層は、前記第２の金属層よりもイオン化傾向の小さい金属を含むことを特徴とする請求項４記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−１７１３６５（Ｐ２０１０−１７１３６５Ａ）
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願番号】特願２００９−１０７７２８（Ｐ２００９−１０７７２８）
【出願日】平成２１年４月２７日（２００９．４．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願日】平成２１年４月２７日（２００９．４．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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