半導体素子及びそのパターン形成方法
【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程、及びその工程を容易に適用しうる構造を有する半導体素子を提供する。
【解決手段】半導体素子であって、基板上で第１方向に延長される第１ライン部分と該第１ライン部分の一端から前記第１方向とは異なる第２方向に延長される第２ライン部分とを含む複数の導電ラインと、前記複数の導電ラインの各々の前記第２ライン部分の一端と一体に接続されている複数のコンタクトパッドと、前記複数のコンタクトパッドのうち、選択された一部のコンタクトパッドから前記第２方向に沿って前記第２ライン部分と平行に延長される第１ダミー部分を各々有する複数のダミー導電ラインとを有する。
【解決手段】半導体素子であって、基板上で第１方向に延長される第１ライン部分と該第１ライン部分の一端から前記第１方向とは異なる第２方向に延長される第２ライン部分とを含む複数の導電ラインと、前記複数の導電ラインの各々の前記第２ライン部分の一端と一体に接続されている複数のコンタクトパッドと、前記複数のコンタクトパッドのうち、選択された一部のコンタクトパッドから前記第２方向に沿って前記第２ライン部分と平行に延長される第１ダミー部分を各々有する複数のダミー導電ラインとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びそのパターン形成方法に関し、特に高密度パターン形成用狭幅ラインパターンとそれに接続されている低密度パターン形成用広幅パターンとを備える半導体素子と、狭幅ラインパターン及び低密度パターン形成用広幅パターンを含む多様な幅を有するパターンを同時に形成するための半導体素子のパターン形成方法とに関する。
【背景技術】
【０００２】
高度にスケーリングされた高集積半導体素子を製造するに当たって、フォトリソグラフィー工程の解像限界を超える微小幅を有する微細パターンとフォトリソグラフィー工程により具現可能な比較的広幅のパターンを同時に形成するために、フォトリソグラフィー工程の適用回数を減らしつつ、多様な幅を有するパターンを同時に形成しうる技術が必要になってきているという問題がある。
また、このような技術を適用しうる新たな配置構造を有する半導体素子が必要になってきているという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
そこで、本発明は上記従来の半導体素子における問題点に鑑みてなされたものであって、本発明の目的は、互に異なる幅を有し、相互接続されているパターンを同時に形成するに当たって、パターンの幅差によるフォトリソグラフィー工程を追加せずとも具現しうる構造を有する半導体素子を提供することにある。
また、多様な幅を有するパターンを同時に形成するに当たって、パターンの幅差によるフォトリソグラフィー工程の追加が不要な半導体素子のパターン形成方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされた本発明による半導体素子は、半導体素子であって、基板上で第１方向に延長される第１ライン部分と該第１ライン部分の一端から前記第１方向とは異なる第２方向に延長される第２ライン部分とを含む複数の導電ラインと、前記複数の導電ラインの各々の前記第２ライン部分の一端と一体に接続されている複数のコンタクトパッドと、前記複数のコンタクトパッドのうち、選択された一部のコンタクトパッドから前記第２方向に沿って前記第２ライン部分と平行に延長される第１ダミー部分を各々有する複数のダミー導電ラインとを有することを特徴とする。
【０００５】
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、前記第１コンタクトパッドには、前記複数のダミー導電ラインの内から選択される第１ダミー導電ラインが接続され、前記第２コンタクトパッドには、前記複数のダミー導電ラインの内から選択される第２ダミー導電ラインが接続されることが好ましい。
前記第１ダミー導電ライン及び第２ダミー導電ラインは、互に異なる形状を有することが好ましい。
前記第１ダミー導電ライン及び第２ダミーラインのうち、いずれか１つのダミー導電ラインだけに前記第１ダミー部分の一端から前記第１ダミー部分と一体に接続された状態で、前記第２方向とは異なる第３方向に延長される第２ダミー部分をさらに含むことが好ましい。
前記第１ダミー導電ライン及び第２ダミー導電ラインは、各々前記第１ダミー部分の一端から前記第１ダミー部分と一体に接続された状態で、前記第２方向とは異なる第３方向に延長される第２ダミー部分をさらに含むことが好ましい。
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、前記第１コンタクトパッド及び第２コンタクトパッドの内のいずれか１つのコンタクトパッドだけに前記ダミー導電ラインが接続されていることが好ましい。
前記ダミー導電ラインは、前記第１ダミー部分の一端から前記第１ダミー部分と一体に接続された状態で、前記第２方向とは異なる第３方向に延びる第２ダミー部分をさらに含むことが好ましい。
前記複数のコンタクトパッドは各々前記第２方向に延長される線形エッジ部を含み、前記複数の導電ラインの内から選択された一部の導電ラインで、前記第２ライン部分は前記線形エッジ部と一直線をなすように延長される直線側壁を有することが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていることが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていないことが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドは、前記導電ラインの第２ライン部分と近接する位置に形成される非線形（ｎｏｎ−ｌｉｎｅａｒ）エッジ部を含むことが好ましい。
前記線形エッジ部と非線形エッジ部は、前記導電ラインの第２ライン部分を挟んで互に離隔されていることが好ましい。
【０００６】
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、前記第１コンタクトパッド及び第２コンタクトパッドは、各々前記第２方向に延びるエッジ部を含み、前記第１導電ライン及び第２導電ラインの内から選択されるいずれか１つの導電ラインだけの前記第２ライン部分に、前記エッジ部と一直線をなすように延長される直線側壁を有することが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていることが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていないことが好ましい。
前記複数のコンタクトパッドは、前記導電ラインの第２ライン部分と近接する位置に形成される非線形エッジ部を含むことが好ましい。
前記選択された一部のコンタクトパッドの前記非線形エッジ部は、前記導電ラインの第２ライン部分と前記ダミー導電ラインの第１ダミー部分との間に形成されることが好ましい。
前記複数の導電ラインの複数の第１ライン部分は、各々第１間隔を挟んで相互に平行して延長され、選択された一部のコンタクトパッドに接続された前記導電ラインの第２ライン部分と前記ダミー導電ラインの第１ダミー部分との間の間隔は、前記第１間隔より大きいことが好ましい。
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、前記第１コンタクトパッドに接続された前記第１導電ラインの第２ライン部分の長さと前記第２コンタクトパッドに接続された前記第２導電ラインの第２ライン部分の長さとは、互に異なることが好ましい。
前記複数の導電ラインは、前記半導体素子において複数のメモリセルを構成する複数のワードラインであることが好ましい。
前記複数の導電ラインは、前記半導体素子において複数のメモリセルを構成する複数のビットラインであることが好ましい。
【０００７】
上記目的を達成するためになされた本発明による半導体素子のパターン形成方法は、第１領域と、第２領域と、前記第１領域と第２領域とを接続させる第３領域とを含む基板上に導電層を形成する段階と、前記第１領域、第２領域、及び第３領域にわたって前記導電層上をカバーするデュアルマスク層を形成する段階と、前記デュアルマスク層をパターニングして、前記第１領域、第２領域及び第３領域上に各々位置する第１マスクパターン、第２マスクパターン及び第３マスクパターンを、相互接続した状態で、前記第２マスクパターンの幅が前記第１マスクパターンの幅よりさらに大きくなるように形成する段階と、前記第１マスクパターンの側壁を覆う第１スペーサと、前記第２マスクパターンの側壁を覆う第２スペーサと、前記第３マスクパターンの側壁を覆う第３スペーサとを含むスペーサを形成する段階と、前記第２マスクパターンは残しつつ、前記第１マスクパターン及び第３マスクパターンは除去する段階と、前記第１領域では前記第１スペーサをエッチングマスクとして利用し、前記第２領域では前記第２マスクパターン及び前記第２スペーサをエッチングマスクとして利用し、前記第３領域では前記第３スペーサをエッチングマスクとして利用して、前記第１領域、第２領域及び第３領域において同時に前記導電層をエッチングして、前記第１領域、第２領域及び第３領域にわたって延長する導電パターンを形成する段階とを有することを特徴とする。
【０００８】
前記導電パターンは、前記第１領域で第１方向に延長される第１ライン部分と、前記第３領域に位置し前記第１ライン部分の一端から前記第１方向とは異なる第２方向に延長される第２ライン部分とを含む複数の導電ラインと、前記第２領域に位置し、前記第２ライン部分の一端から前記導電ラインと一体に接続される複数のコンタクトパッドと、前記第３領域に位置し、前記複数のコンタクトパッドの内から選択される一部のコンタクトパッドから前記第２方向に沿って前記第２ライン部分と平行に延長される第１ダミー部分を有する複数のダミー導電ラインとを含むことが好ましい。
前記第１乃至第３マスクパターンを形成する段階は、前記第１領域に位置する第１可変マスクパターンと、前記第２領域に位置する第２可変マスクパターンと、前記第３領域に位置する第３可変マスクパターンとを含む可変マスクパターンを前記デュアルマスク層上に形成する段階と、前記第１乃至第３可変マスクパターンをエッチングマスクとして前記第１可変マスクパターンの消耗（ａｂｒａｓｉｏｎ）量が前記第２可変マスクパターンの消耗量よりさらに大きいエッチング条件下で、前記デュアルマスク層をエッチングして、前記第１可変マスクパターンにより覆われる第１上面を有する前記第１マスクパターンと、前記第２可変マスクパターンにより覆われる第２上面を有する前記第２マスクパターンと、前記第３可変マスクパターンにより覆われる第３上面を有する前記第３マスクパターンとを同時に形成する段階とを含むことが好ましい。
前記第１乃至第３マスクパターンが形成された後、前記第１乃至第３スペーサを形成する前に、前記第１乃至第３可変マスクパターンの内の第１可変マスクパターンを除去して前記第１マスクパターンの第１上面を露出させる段階をさらに有することが好ましい。
前記第１乃至第３スペーサを形成する段階は、前記第１マスクパターンの側壁及び前記第１上面、前記第２マスクパターンの側壁及び前記第２可変マスクパターンの露出面、前記第３マスクパターンの露出面及び前記第３可変マスクパターンの露出面を各々覆うスペーサマスク層を形成する段階と、前記スペーサマスク層をエッチングして、前記スペーサマスク層の残留部分からなる前記第１乃至第３スペーサを形成する段階とを含むことが好ましい。
前記第１乃至第３スペーサを形成した後、前記第１マスクパターンを除去する前に、前記第１乃至第３可変マスクパターンの内の第１可変マスクパターンを除去して前記第１マスクパターンの第１上面を露出させる段階を含むことが好ましい。
【０００９】
前記第１マスクパターン及び第３マスクパターンを除去する段階は、前記第２可変マスクパターンが前記第２マスクパターンの第２上面を覆っている状態で行われることが好ましい。
前記第１乃至第３スペーサを形成する段階で、スペーサが前記第１スペーサ、第２スペーサ、及び第３スペーサを含むリング状のスペーサになるように、前記第１スペーサ、第２スペーサ、及び第３スペーサが互に連結する形で形成することが好ましい。
前記第１マスクパターン及び第３マスクパターンを除去した後、前記導電パターンを形成する前に、前記リング状のスペーサを２つに分離させるトリミング段階をさらに有することが好ましい。
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第１スペーサの一部からなる第１部分と、前記第３スペーサからなる第２部分とを除去することが好ましい。
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第１スペーサの一部からなる第１部分と、前記第２スペーサ及び第３スペーサからなる第２部分とを除去することが好ましい。
前記基板は、トリミングのための第４領域をさらに含み、前記第１乃至第３マスクパターンを形成する段階で、前記第１乃至第３マスクパターンは前記第４領域上に位置する第４マスクパターンをさらに含むように形成され、前記第１乃至第３スペーサを形成する段階で、前記第１乃至第３スペーサは前記第４マスクパターンの側壁を覆う第４スペーサをさらに含むように形成され、スペーサが前記第１スペーサ、第２スペーサ、第３スペーサ、及び第４スペーサを含むリング状のスペーサになるように、前記第１スペーサ、第２スペーサ、第３スペーサ、及び第４スペーサを互に連結する形で形成することが好ましい。
前記第１マスクパターン及び第３マスクパターンを除去した後、前記導電パターンを形成する前に、前記リング状に形成したスペーサを２つに分離させるトリミング段階をさらに有することが好ましい。
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第１スペーサの一部からなる第１部分と、前記第４スペーサからなる第２部分とを除去することが好ましい。
【発明の効果】
【００１０】
本発明に係る半導体素子及びそのパターン形成方法によれば、互に異なる幅を有し、相互接続されているパターンを同時に形成するに当たって、パターンの幅差によって要求されるフォトリソグラフィー工程を追加せずとも、パターンを容易に具現しうる構造を有するという効果がある。
また、多様な幅を有するパターンを同時に形成するに当たって、パターンの幅差による別途のフォトリソグラフィー工程を追加する必要がない。したがって、互に異なる幅及び互に異なるパターン密度で相互連結されているパターンを単純化された工程により容易に形成し、コストを低減することによって、生産性を高めうるという効果がある。
【図面の簡単な説明】
【００１１】
【図１】本発明による半導体素子から具現可能な例示的な半導体素子のメモリシステムを概略的に示すブロック図である。
【図２】本発明の第１の実施形態による半導体素子の一部構成のレイアウトである。
【図３】本発明の第２の実施形態による半導体素子の一部構成のレイアウトである。
【図４】本発明の第３の実施形態による半導体素子の一部構成のレイアウトである。
【図５】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図６】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図７】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図８】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図９】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１０】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１１】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１２】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１３】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１４】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１５】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１６】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１７】本発明の第２の実施形態による半導体素子のパターン形成方法を説明するための平面図である。
【図１８】本発明の第３の実施形態による半導体素子のパターン形成方法を説明するための平面図である。
【図１９】本発明の第３の実施形態による半導体素子のパターン形成方法を説明するための平面図である。
【図２０】本発明の第３の実施形態による半導体素子のパターン形成方法を説明するための平面図である。
【図２１】本発明の第３の実施形態による半導体素子のパターン形成方法を説明するための平面図である。
【図２２】本発明の第３の実施形態による半導体素子のパターン形成方法を説明するための平面図である。
【図２３】本発明の第４の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図２４】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【発明を実施するための形態】
【００１２】
次に、本発明に係る半導体素子及びそのパターン形成方法を実施するための形態の具体例を図面を参照しながら説明する。
【００１３】
本発明の実施形態は多様な形態に変形され、本発明の範囲が後述する実施形態に限定されると解釈されてはならない。本発明の実施形態は、本発明をさらに完全に説明するために提供されるものである。
添付図面において、層及び領域のそれぞれの厚さ及び幅は、明細書の明確性のために誇張されている。添付図面で、同じ符号は同じ要素を示す。また、図面での多様な要素と領域は、概略的に図示されたものである。したがって、本発明は添付した図面に示された相対的な大きさや間隔により制限されない。
【００１４】
図１は、本発明による半導体素子から具現可能な例示的な半導体素子のメモリシステム１００を概略的に示すブロック図である。
図１を参照すると、半導体素子のメモリシステム１００は、ホスト１０、メモリコントローラ２０、及びフラッシュメモリ３０を備える。
【００１５】
メモリコントローラ２０は、ホスト１０とフラッシュメモリ３０との間のインターフェースの役割を行い、バッファメモリ２２を含む。図示していないが、メモリコントローラ２０は、ＣＰＵ、ＲＯＭ、ＲＡＭ及びインターフェースブロックをさらに含みうる。
フラッシュメモリ３０は、セルアレイ３２、デコーダ３４、ページバッファ３６、ビットライン選択回路３８、データバッファ４２、及び制御ユニット４４をさらに含みうる。
【００１６】
ホスト１０からデータ及び書込み命令（ｗｒｉｔｅ ｃｏｍｍａｎｄ）がメモリコントローラ２０に入力され、メモリコントローラ２０では、入力された命令に応答してデータがセルアレイ３２に書き込まれるように、フラッシュメモリ３０を制御する。また、メモリコントローラ２０は、ホスト１０から入力される読出し命令（ｒｅａｄ ｃｏｍｍａｎｄ）に応答して、セルアレイ３２に保存されているデータが読み出されるように、フラッシュメモリ３０を制御する。バッファメモリ２２は、ホスト１０とフラッシュメモリ３０との間で伝送されるデータを一時保存する役割を行う。
【００１７】
フラッシュメモリ３０のセルアレイ３２は、複数のメモリセルで構成される。デコーダ３４は、ワードラインＷＬ０、ＷＬ１、．．．、ＷＬｎを通じてセルアレイ３２と接続されている。デコーダ３４は、メモリコントローラ２０からアドレスを入力され、１本のワードラインＷＬ０、ＷＬ１、．．．、ＷＬｎを選択するか、ビットラインＢＬ０、ＢＬ１、．．．、ＢＬｍを選択するように選択信号Ｙｉを発生させる。ページバッファ３６は、ビットラインＢＬ０、ＢＬ１、．．．、ＢＬｍを通じてセルアレイ３２と接続される。
【００１８】
図２は、本発明の第１の実施形態による半導体素子２００の構成の一部を示すレイアウト図である。
図２には、ＮＡＮＤフラッシュメモリ素子のメモリセル領域２００Ａの一部と、メモリセル領域２００Ａのセルアレイを構成する複数の導電ライン、例えば、ワードラインまたはビットラインを周辺回路領域（図示せず）にあるデコーダのような外部回路（図示せず）に接続させるためのコンタクトパッドが形成される接続領域２００Ｂのレイアウトの一部を例示する。メモリセル領域２００Ａは、図１のセルアレイ３２を構成しうる。
【００１９】
図２を参照すると、メモリセル領域２００Ａには、複数のメモリセルブロック２４０が形成されている。図２には、１つのメモリセルブロック２４０のみを図示した。メモリセルブロック２４０には、１つのセルストリングの構成に必要な複数の導電ライン２０１、２０２、．．．、２３２が第１方向（図２で“ｘ”方向）に相互平行に延びている。複数の導電ライン２０１、２０２、．．．、２３２は、各々メモリセル領域２００Ａ及び接続領域２００Ｂにわたって延びている。
【００２０】
複数の導電ライン２０１、２０２、．．．、２３２は、第１方向に延びている第１ライン部分２０１Ａ、２０２Ａ、．．．、２３２Ａと、第１ライン部分２０１Ａ、２０２Ａ、．．．、２３２Ａの一端から第１方向とは異なる第２方向（図２で“ｙ”方向）に延びている第２ライン部分２０１Ｂ、２０２Ｂ、．．．、２３２Ｂを含む。第１ライン部分２０１Ａ、２０２Ａ、．．．、２３２Ａは、メモリセル領域２００Ａ及び接続領域２００Ｂにわたって延びている。第２ライン部分２０１Ｂ、２０２Ｂ、．．．、２３２Ｂは、接続領域２００Ｂにのみ形成されている。図２には、第２方向が第１方向に直交する場合を例示したが、本発明はこれに限定されない。
【００２１】
接続領域２００Ｂには、第２ライン部分２０１Ｂ、２０２Ｂ、．．．、２３２Ｂの両端部のうち、第１ライン部分２０１Ａ、２０２Ａ、．．．、２３２Ａが接続された端部の反対側の端部で、導電ライン２０１、２０２、．．．、２３２と各々一体に接続されている複数のコンタクトパッド２５２、２５４が形成されている。
【００２２】
図２で、コンタクトパッド２５２に接続された導電ライン２０１、２０３、．．．、２３２の第２ライン部分２０１Ｂ、２０３Ｂ、．．．、２３２Ｂの長さと、コンタクトパッド２５４に接続された導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂの長さとが互に異なる例を図示した。しかし、本発明の範囲内で、第２ライン部分２０１Ｂ、２０３Ｂ、．．．、２３２Ｂの長さと第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂの長さとが互に同一に形成されることもある。
【００２３】
接続領域２００Ｂで、複数のコンタクトパッド２５２、２５４には、第２方向に沿って第２ライン部分２０１Ｂ、２０２Ｂ、．．．、２３２Ｂと平行に延びている第１ダミー部分２６２Ａ、２６４Ａを各々有する複数のダミー導電ライン２６２、２６４が接続されている。図２には、接続領域２００Ｂにあるあらゆるコンタクトパッド２５２、２５４にダミー導電ライン２６２、２６４が接続されている場合の例を示した。しかし、本発明の範囲内で、接続領域２００Ｂにある複数のコンタクトパッド２５２、２５４のうち、一部のコンタクトパッド２５２またはコンタクトパッド２５４にのみダミー導電ライン２６２、２６４が接続されている構造を有することもできる。これについての具体例は、図３を参照して後述する。
【００２４】
図２の接続領域２００Ｂで、複数の導電ライン２０１、２０２、．．．、２３２のうち、互に隣接している第１導電ライン及び第２導電ライン（例えば、２０１及び２０２）に各々一体に接続されているコンタクトパッド２５２、２５４にはいずれもダミー導電ライン２６２、２６４が接続されている。そして、コンタクトパッド２５２に接続されたダミー導電ライン２６２と、コンタクトパッド２５４に接続されたダミー導電ライン２６４は互に異なる形状を有する。
【００２５】
図２の例で、コンタクトパッド２５２に接続されたダミー導電ライン２６２は、第１ダミー部分２６２Ａと、第１ダミー部分２６２Ａの一端から第１ダミー部分２６２Ａと一体に接続された状態で、第２方向とは異なる第３方向に延びる第２ダミー部分２６２Ｂと、第２ダミー部分２６２Ｂと一体に接続された状態で、第３方向とは異なる第４方向に延びる第３ダミー部分２６２Ｃを含む。図２で、第２ダミー部分２６２Ｂが延びる第３方向が第１方向と同一であり、第３ダミー部分２６２Ｃが延びる第４方向が第２方向と同じ場合を例示した。しかし、本発明は、これに限定されるものではない。また、図２の例で、コンタクトパッド２５４に接続されたダミー導電ライン２６４は、第１ダミー部分２６４Ａのみを含む。
【００２６】
複数のコンタクトパッド２５２、２５４は、各々第２方向に延びる線形エッジ部２５２Ｌ、２５４Ｌ（図２、コンタクトパッドの右側辺部）を含む。そして、複数の導電ライン２０１、２０２、．．．、２３２の内から選択される一部の導電ライン２０２、２０４、．．．、２３１で、第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂはそれらに各々接続されているコンタクトパッド２５４の線形エッジ部２５４Ｌと一直線をなすように延びている直線側壁２０２Ｌ、２０４Ｌ、．．．、２３１Ｌを有する。
【００２７】
図２には、直線側壁２０２Ｌ、２０４Ｌ、．．．、２３１Ｌを有する導電ライン２０２、２０４、．．．、２３１が接続されているコンタクトパッド２５４にダミー導電ライン２６４が接続されて場合の例を示した。しかし、本発明の範囲内で、直線側壁２０２Ｌ、２０４Ｌ、．．．、２３１Ｌを有する導電ライン２０２、２０４、．．．、２３１が接続されているコンタクトパッド２５４には、ダミー導電ライン２６４が接続されていないこともある。これについてのさらに具体的な例を図３を参照して後述する。
【００２８】
また、コンタクトパッド２５２の線形エッジ部２５２Ｌは、ダミー導電ライン２６２の第１ダミー部分２６２Ａの一直線側壁２６２Ｌと一直線をなすように延びている。
複数のコンタクトパッド２５２、２５４は、各々導電ライン２０１、２０２、．．．、２３２の第２ライン部分２０１Ｂ、２０２Ｂ、．．．、２３２Ｂに近接した位置に形成された非線形（ｎｏｎ−ｌｉｎｅａｒ）エッジ部２５２ＮＬ、２５４ＮＬを含みうる。コンタクトパッド２５２で、非線形エッジ部２５２ＮＬは前記導電ライン２０１、２０３、．．．、２３１の第２ライン部分２０１Ｂ、２０３Ｂ、．．．、２３１Ｂとダミー導電ライン２６２の第１ダミー部分２６２Ａとの間に形成される。そして、コンタクトパッド２５２で、線形エッジ部２５２Ｌと非線形エッジ部２５２ＮＬは、ダミー導電ライン２６２の第１ダミー部分２６２Ａを挟んで互に離隔される。
【００２９】
コンタクトパッド２５４で、非線形エッジ部２５４ＮＬは、導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂとダミー導電ライン２６４の第１ダミー部分２６４Ａとの間に形成される。そして、コンタクトパッド２５４で、線形エッジ部２５４Ｌと非線形エッジ部２５４ＮＬは、導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂを挟んで互に離隔される。
【００３０】
図２で、非線形エッジ部２５２ＮＬ、２５４ＮＬは、各々コンタクトパッド２５２、２５４を中心にみる時、凸状を有するように図示しているが、本発明はこれに限定されない。場合によって、非線形エッジ部２５２ＮＬ、２５４ＮＬは、各々コンタクトパッド２５２、２５４を中心にみる時、凹状、または凸状及び凹状が組み合わされた形状を有することもできる。
【００３１】
複数の導電ライン２０１、２０２、．．．、２３２は、その全長にわたって第１幅Ｗ１を有することができる。また、ダミー導電ライン２６２、２６４は、各々第１幅Ｗ１と同じ幅Ｗ３、Ｗ４を有することができる。
また、メモリセル領域２００Ａ及び接続領域２００Ｂで、複数の導電ライン２０１、２０２、．．．、２３２の第１ライン部分２０１Ａ、２０２Ａ、．．．、２３２Ａは、各々一定の間隔、すなわち第１間隔Ｄ１を挟んで相互離隔される。
【００３２】
そして、接続領域２００Ｂで、コンタクトパッド２５２に接続されている第２ライン部分２０１Ｂ、２０３Ｂ、．．．、２３２Ｂと第１ダミー部分２６２Ａとの間の間隔、すなわち第２間隔Ｄ２は、第１間隔Ｄ１と同じか、さらに大きい。同様に、接続領域２００Ｂで、コンタクトパッド２５４に接続されている第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂと第１ダミー部分２６４Ａとの間の間隔、すなわち第３間隔Ｄ３は第１間隔Ｄ１と同じか、さらに大きい。そして、第２間隔Ｄ２及び第３間隔Ｄ３は、相互に同一か或いは、同一でなくてもよい。
【００３３】
図２に例示した構成で、複数の導電ライン２０１、２０２、．．．、２３２は、各々メモリセル領域２００Ａで複数のメモリセルを構成するワードラインまたはビットラインでありうる。
図２には、メモリセルブロック２４０に３２本の導電ライン２０１、２０２、．．．、２３２が含まれている例を図示した。しかし、本発明の範囲内で１つのメモリセルブロック２４０は、多様な数の導電ラインを含みうる。
【００３４】
図３は、本発明の第２の実施形態による半導体素子３００の構成の一部を示すレイアウト図である。
図３には、ＮＡＮＤフラッシュメモリ素子のメモリセル領域３００Ａの一部と、メモリセル領域３００Ａのセルアレイを構成する複数の導電ライン、例えば、ワードラインまたはビットラインを周辺回路領域（図示せず）にあるデコーダのような外部回路（図示せず）に接続させるためのコンタクトパッドが形成される接続領域３００Ｂのレイアウトの一部が例示する。メモリセル領域３００Ａは、図１のセルアレイ３２を構成しうる。
【００３５】
図３に示す第２の実施形態で、図２を参照して説明した第１の実施形態と異なる点は、接続領域３００Ｂでコンタクトパッド２５４にはダミー導電ライン２６４が形成されていないという点である。この相異を除ければ、図３に示す第２の実施形態の構成は、図２を参照して説明した第１の実施形態と近似している。図３において、図２と同じ参照符号は、同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明は省略する。
【００３６】
図３を参照すると、接続領域２００Ｂで、コンタクトパッド２５２には第２方向（図３で“ｙ”方向）に沿って第２ライン部分２０１Ｂ、２０２Ｂ、．．．、２３２Ｂと平行に延びている第１ダミー部分２６２Ａを有するダミー導電ライン２６２が接続されている。一方、コンタクトパッド２５４にはダミー導電ラインが接続されていない。
【００３７】
また、コンタクトパッド２５４には、複数の導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂに近接した位置にある非線形エッジ部３５４ＮＬ近傍で周囲の側壁よりさらに内部にリセス（陥凹）されているリセス側壁部３５４Ｒが形成されうる。
コンタクトパッド２５４で、非線形エッジ部３５４ＮＬは、導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂとリセス側壁部３５４Ｒとの間に形成される。
【００３８】
図４は、本発明の第３の実施形態による半導体素子４００の構成の一部を示すレイアウト図である。
図４には、ＮＡＮＤフラッシュメモリ素子のメモリセル領域４００Ａの一部と、メモリセル領域４００Ａのセルアレイを構成する複数の導電ライン、例えば、ワードラインまたはビットラインを周辺回路領域（図示せず）にあるデコーダのような外部回路（図示せず）に接続させるためのコンタクトパッドが形成される接続領域４００Ｂのレイアウトの一部を例示する。メモリセル領域４００Ａは、図１のセルアレイ３２を構成しうる。
【００３９】
図４に示す第３の実施形態で、図２を参照して説明した第１の実施形態と異なる点は、接続領域４００Ｂでコンタクトパッド２５４に接続されているダミー導電ライン４６４が第１ダミー部分４６４Ａと、第１ダミー部分４６４Ａの一端から第１ダミー部分４６４Ａと一体に接続された状態で、第２方向とは異なる第３方向に延びる第２ダミー部分４６４Ｂと、第２ダミー部分４６４Ｂと一体に接続された状態で、第３方向とは異なる第４方向に延びる第３ダミー部分４６４Ｃを含むという点である。
この相違を除けば、図４に示す第３の実施形態の構成は、図２を参照して説明した第１の実施形態と近似している。図３において、図２と同じ参照符号は同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明は省略する。
【００４０】
図４を参照すると、第１ダミー部分４６４Ａは、コンタクトパッド２５４から導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂと平行した方向に延びている。図４で、第２ダミー部分４６４Ｂが延びる第３方向が第１方向と同一であり、第３ダミー部分４６４Ｃが延びる第４方向が第２方向と同じ場合を例示した。しかし、本発明はこれに限定されるものではない。
【００４１】
コンタクトパッド２５２に接続されたダミー導電ライン２６２と、コンタクトパッド２５４に接続されたダミー導電ライン２６４は、互に異なる形状を有する。
コンタクトパッド２５４で、導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂとダミー導電ライン４６４の第１ダミー部分４６４Ａとの間に非線形エッジ部２５４ＮＬが形成される。
【００４２】
図５（ａ）、（ｂ）〜図１６（ａ）、（ｂ）は、本発明の第１の実施形態による半導体素子のパターン形成方法を説明するため本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
図５（ａ）、（ｂ）を参照すると、まず、メモリセル領域２００Ａ及び接続領域２００Ｂ（図２参照）を有する基板５００を準備する。
【００４３】
メモリセル領域２００Ａ及び接続領域２００Ｂで、基板５００上に導電ライン、例えば、複数の導電ライン２０１、２０２、．．．、２３２の形成に必要な導電層５１２を形成し、導電層５１２上にハードマスク層５１４及びバッファマスク層５１６を順次に形成する。そして、バッファマスク層５１６上にデュアルマスク層５２０及び可変マスク層５３０を順次に形成し、可変マスク層５３０上にマスクパターン５４０を形成する。
【００４４】
マスクパターン５４０は、第１マスク部分５４０Ａ、第２マスク部分５４０Ｂ、及びそれらの間の連結のための第３マスク部分５４０Ｃを含む。第１マスク部分５４０Ａは、メモリセル領域２００Ａ及び接続領域２００Ｂにわたって延びるように形成し、第１ピッチ２ＰＣで反復形成される複数のライン形状を有する。第２マスク部分５４０Ｂ及び第３マスク部分５４０Ｃは、接続領域２００Ｂに形成する。
【００４５】
メモリセル領域２００Ａ及び接続領域２００Ｂで、複数の第１マスク部分５４０Ａは、最終的に形成しようとする微細パターンのピッチＰＣより２倍大きい第１ピッチ２ＰＣを有するように形成する。また、メモリセル領域２００Ａ及び接続領域２００Ｂで狭幅パターンからなる複数の第１マスク部分５４０Ａそれぞれの微細幅ＷＤ１は基板５００上に形成しようとするパターン、例えば、図２の複数の導電ライン２０１、２０２、．．．、２３２間の間隔Ｄ１と同一に形成されうる。
【００４６】
接続領域２００Ｂに形成される比較的広幅パターンである第２マスク部分５４０Ｂは、最終的に形成しようとするパターンよりさらに狭幅を有するように形成する。例えば、図２のコンタクトパッド２５２を形成しようとする場合、図５（ｂ）のＢ３−Ｂ３’線に沿った断面図で例示したように、第２マスク部分５４０Ｂは最終的に形成しようとするコンタクトパッド２５２の幅Ｗ２（図２参照）より狭幅ＷＤ２を有するように形成する。
【００４７】
ここで、第２マスク部分５４０Ｂの幅ＷＤ２と第１マスク部分５４０Ａの幅ＷＤ１との差が大きいほど、図７（ａ）、（ｂ）を参照して後述するような本発明による方法での３次元エッチング効果によるエッチング量差による結果を得るのに有利である。第１マスク部分５４０Ａ及び第２マスク部分５４０Ｂは、１つのフォトマスクを利用する１回のフォトリソグラフィー工程を利用して同時に形成されうる。
【００４８】
基板５００は、シリコン基板のような通常の半導体基板からなりうる。
導電層５１２は、ドーピングされたポリシリコン、金属、金属窒化物、またはこれらの組み合わせからなりうる。例えば、導電層５１２からワードラインを形成する場合、導電層５１２は、ＴａＮ、ＴｉＮ、Ｗ、ＷＮ、ＨｆＮ及びタングステンシリサイドからなる群から選択されるいずれか１つ、またはこれらの組み合わせからなる導電物質を含みうる。または、導電層５１２からビットラインを形成する場合、導電層５１２は、ドーピングされたポリシリコンまたは金属からなりうる。
【００４９】
ハードマスク層５１４は、単一層からなりうる。または、ハードマスク層５１４は、所定のエッチング条件下で互に異なるエッチング特性を有する２層以上の複数のハードマスク層が積層された多重層構造を有することもできる。ハードマスク層５１４は、酸化膜、窒化膜、またはこれらの組み合わせからなりうる。例えば、ハードマスク層５１４は、酸化膜からなり、バッファマスク層５１６はポリシリコン膜または窒化膜からなりうる。しかし、本発明はこれに限定されるものではない。
【００５０】
ハードマスク層５１４及びバッファマスク層５１６は、所定のエッチング条件に対して互に異なるエッチング選択比を有する物質からなれば十分である。場合によって、バッファマスク層５１６は省略可能である。ハードマスク層５１４は、約１０００〜３０００Åの厚さで形成しうる。バッファマスク層５１６は、約３００〜１０００Åの厚さで形成しうる。
【００５１】
デュアルマスク層５２０のうち、その上部に第１マスク部分５４０Ａが形成される第１部分では、第１マスク部分５４０Ａのパターン密度を倍加させるための犠牲膜として利用しうる。デュアルマスク層３２０のうちからその上部に第２マスク部分５４０Ｂが形成される第２部分は第２部分が位置する領域で所望のパターンを形成するのに必要なエッチングマスクの一部を形成しうる。
【００５２】
デュアルマスク層５２０は、バッファマスク層５１６の種類によって多様な膜質からなりうる。例えば、デュアルマスク層５２０は、ＡＣＬ（ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ ｌａｙｅｒ）または炭素含有膜からなりうる。または、デュアルマスク層５２０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＣＮ、ポリシリコンのようなシリコン含有物質の内から選択されるいずれか１つの物質からなりうる。
【００５３】
デュアルマスク層５２０を形成するためにスピンコーティングまたはＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程を利用しうる。例えば、デュアルマスク層５２０を炭素含有膜で形成するための工程を例示すれば、次の通りである。
まず、バッファマスク層５１６上に約１０００〜５０００Åの厚さの有機化合物層を形成する。この際、必要によってスピンコーティング工程または他の蒸着工程を利用しうる。
【００５４】
有機化合物は、フェニル、ベンゼン、またはナフタレンのような芳香族環を含む炭化水素化合物またはその誘導体からなりうる。有機化合物は、その総重量を基準に約８５〜９９重量％の比較的高い炭素含有量を有する物質からなりうる。有機化合物層を約１５０〜３５０℃の温度下で１次ベークして炭素含有膜を形成する。１次ベークは約６０秒間行われる。その後、炭素含有膜を約３００〜５５０℃の温度下で２次ベークして硬化させる。２次ベークは、約３０〜３００秒間行われる。これと共に、炭素含有膜を２次ベーク工程により硬化させることによって、炭素含有膜上に他の膜質を形成する時、約４００℃以上の比較的高温下で蒸着工程を行っても蒸着工程中に炭素含有膜に悪影響を及ぼすことはない。
【００５５】
可変マスク層５３０は、その上に形成されるマスクパターン５４０の第１マスク部分５４０Ａ及び第２マスク部分５４０Ｂそれぞれの幅によってデュアルマスク層５２０に対して可変的にエッチングマスクの役割を行うために形成するものである。可変マスク層５３０の厚さは、可変マスク層５３０を構成する材料、図７（ａ）、（ｂ）を参照して後述する後続のデュアルマスク層５２０のエッチング工程時のエッチング条件、第１マスク部分５４０Ａの幅ＷＤ１、及び第２マスク部分５４０Ｂの幅ＷＤ２を考慮し、図７（ａ）、（ｂ）を参照して後述するような“３次元エッチング効果”による結果が得られる十分な条件に設定しうる。
【００５６】
可変マスク層５３０は、デュアルマスク層５２０に対してエッチングマスクとして利用するように、デュアルマスク層５２０とは異なるエッチング選択比を有する物質からなりうる。例えば、可変マスク層５３０は、ＳｉＯＮ、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＣＮ、ポリシリコンのようなシリコン含有物質の内から選択されるいずれか１つの物質からなりうる。または、可変マスク層５３０は、金属または有機物からなりうる。
【００５７】
マスクパターン５４０は、例えばフォトリソグラフィー工程を利用して形成されうる。マスクパターン５４０は、フォトレジスト膜からなりうる。または、マスクパターン５４０は、有機物または無機物からなる反射防止膜とフォトレジスト膜の積層構造からなりうる。
マスクパターン５４０で、第１マスク部分５４０Ａの幅ＷＤ１は、形成しようとする半導体素子の最小形状（ｆｅａｔｕｒｅ ｓｉｚｅ）に対応し、第２マスク部分５４０Ｂの幅ＷＤ２は最小形状より広幅でありうる。例えば、第１マスク部分５４０Ａの幅ＷＤ１は、数ｎｍ〜数十ｎｍの寸法を有することができる。
図５（ａ）に示したように、第１マスク部分５４０Ａと第２マスク部分５４０Ｂとの間にある第３マスク部分５４０Ｃの幅ＷＤ３は、第１マスク部分５４０Ａの幅ＷＤ１より大きい。
【００５８】
図６（ａ）、（ｂ）を参照すると、マスクパターン５４０をエッチングマスクとして利用して、可変マスク層５３０をエッチングしてメモリセル領域２００Ａ及び接続領域２００Ｂに可変マスクパターン（５３０Ａ、５３０Ｂ、５３０Ｃ）を形成する。
可変マスクパターン（５３０Ａ、５３０Ｂ、５３０Ｃ）は、第１マスク部分５４０Ａの下に位置する第１可変マスクパターン５３０Ａと、第２マスク部分５４０Ｂの下に位置する第２可変マスクパターン５３０Ｂと、第３マスク部分５４０Ｃの下に位置する第３可変マスクパターン５３０Ｃとを含む。
【００５９】
マスクパターン５４０の幅が可変マスク層５３０に転写され、第１可変マスクパターン５３０Ａは、第１マスク部分５４０Ａの幅ＷＤ１に対応する幅を有し、第２可変マスクパターン５３０Ｂは、第２マスク部分５４０Ｂの幅ＷＤ２に対応する幅を有することができる。そして、第３可変マスクパターン５３０Ｃは、第３マスク部分５４０Ｃの幅ＷＤ３に対応する幅を有することができる。
第１可変マスクパターン３３０Ａ、第２可変マスクパターン５３０Ｂ及び第３可変マスクパターン５３０Ｃの形成のための可変マスク層５３０のエッチングがなされる間、マスクパターン５４０の厚さが減少する。
【００６０】
図７（ａ）、（ｂ）を参照すると、マスクパターン５４０を除去した後、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃをエッチングマスクとして利用して、バッファマスク層５１６が露出されるまで、デュアルマスク層５２０をエッチングし、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃの下に各々位置する第１、第２及び第３マスクパターン５２０Ａ、５２０Ｂ、５２０Ｃを形成する。
【００６１】
第１可変マスクパターン５３０Ａ及び第２可変マスクパターン５３０Ｂは、デュアルマスク層５２０がエッチングされる間、図７（ｂ）の“ＮＡＲＲＯＷ”及び“ＷＩＤＥ”で各々表示した部分で矢印ａ１、ｂ１、ｃ１、ａ２、ｂ２、ｃ２で示したように、基板５００の主面（ｍａｉｎ ｓｕｒｆａｃｅ）の延長方向に対して垂直方向から水平方向まで多様な方向でエッチング雰囲気による影響を受ける。
【００６２】
その結果、第１可変マスクパターン５３０Ａ及び第２可変マスクパターン５３０Ｂでは、各々矢印ｃ１及びｃ２で示したような基板５００に対して垂直方向のみならず、矢印ａ１及びｂ１、ａ２及びｂ２で示したような傾斜方向でもエッチング雰囲気による影響を受け、第１可変マスクパターン５３０Ａ及び第２可変マスクパターン５３０Ｂそれぞれの側壁には、図７（ｂ）に示したように、傾斜したエッチング面Ｓ１、Ｓ２が形成される。
【００６３】
この際、第１可変マスクパターン５３０Ａは、その微細幅ＷＤ１が第２可変マスクパターン５３０Ｂの幅ＷＤ２より小さいために、傾斜したエッチング面Ｓ１が形成された後、傾斜したエッチング面Ｓ１で矢印ａ１及びｂ１方向またはそれに近接した傾斜方向への消耗（ａｂｒａｄｅ）が進行し続けることによって、第１可変マスクパターン５３０Ａの両側壁の傾斜したエッチング面Ｓ１が第１可変マスクパターン５３０Ａの上面で短時間内に互に合いつつ、第１可変マスクパターン５３０Ａの両側壁での消耗量が増加しつつ、上面で矢印ｃ１方向への消耗量増加が加速される効果（以下、“３次元エッチング効果”と称する）が得られる。
【００６４】
一方、第２可変マスクパターン５３０Ｂは、その幅ＷＤ２が第１可変マスクパターン５３０Ａの幅ＷＤ１より大きいために、傾斜したエッチング面Ｓ２が形成された後、傾斜したエッチング面Ｓ２で矢印ａ２及びｂ２方向またはそれに近接した傾斜方向への消耗が進んでいっても、デュアルマスク層５２０のエッチングが完了するまでの第２可変マスクパターン５３０Ｂの上面から矢印ｃ２方向への消耗量は、第１可変マスクパターン５３０Ａでの３次元エッチング効果によるｃ１方向への消耗量に比べてはるかに少ない。
【００６５】
したがって、第１マスクパターン５２０Ａ及び第２マスクパターン５２０Ｂが形成された後には、第１マスクパターン５２０Ａ上に残っている第１可変マスクパターン５３０Ａの厚さＴＡ１が第２マスクパターン５２０Ｂ上に残っている第２可変マスクパターン５３０Ｂの厚さＴＢ１に比べて小さくなる結果が得られる。幅ＷＤ２と幅ＷＤ１との差が大きいほど、第１可変マスクパターン５３０Ａの厚さＴＡ１と第２可変マスクパターン５３０Ｂの厚さＴＢ１との差はさらに大きくなる。
【００６６】
図７（ａ）、（ｂ）の工程で、デュアルマスク層５２０をエッチングするために、ドライエッチング工程を利用することができる。例えば、デュアルマスク層５２０が図５（ａ）、（ｂ）を参照して説明した炭素含有膜からなる場合、デュアルマスク層５２０をエッチングするためにＯ２及びＡｒの混合ガスを利用するプラズマエッチング工程を行うことができる。
【００６７】
図８（ａ）、（ｂ）を参照すると、第１マスクパターン５２０Ａ上には、第１可変マスクパターン５３０Ａが残っており、第２マスクパターン５２０Ｂ上には、第２可変マスクパターン５３０Ｂが残っている結果物全面の露出面を均一な厚さに覆うスペーサマスク層５５０を形成する。
【００６８】
スペーサマスク層５５０のうち、第１可変マスクパターン５３０Ａの両側の傾斜したエッチング面Ｓ１上に形成された部分の上方面（図８（ｂ）の“Ｃ１”で表示した部分）には、傾斜したエッチング面Ｓ１の傾斜度に対応する傾斜面５５０Ｓが形成される。スペーサマスク層５５０に形成された傾斜面５５０Ｓは、図９（ａ）、（ｂ）を参照して後述する第１スペーサ５５０Ａ形成のためのエッチング工程時に有利に用いられる。
【００６９】
スペーサマスク層５５０は、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃとバッファマスク層５１６に対して相異なるエッチング選択比を有する物質からなりうる。例えば、スペーサマスク層５５０は、酸化膜からなりうる。基板５００上で、スペーサマスク層５５０を均一な厚さに形成させるために、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工程等を利用することができる。
【００７０】
図９（ａ）、（ｂ）を参照すると、バッファマスク層５１６の上面が露出されるまでスペーサマスク層５５０をエッチングし、複数のスペーサ（５５０Ａ、５５０Ｂ、５５０Ｃ）を形成する。複数のスペーサ（５５０Ａ、５５０Ｂ、５５０Ｃ）は、第１マスクパターン５２０Ａの側壁を覆う第１スペーサ５５０Ａと、第２マスクパターン５２０Ｂの側壁を覆う第２スペーサ５５０Ｂと、第３マスクパターン５２０Ｃの側壁を覆う第３スペーサ５５０Ｃを含む。
【００７１】
第１スペーサ５５０Ａは、メモリセル領域２００Ａで、パターン密度を倍加させるためのエッチングマスクとして利用され、第２スペーサ５５０Ｂは、接続領域２００Ｂにメモリセル領域２００Ａでのパターンの幅より広幅である広幅パターンを形成するためのエッチングマスクの一部として使われうる。メモリセル領域２００Ａで、第１スペーサ５５０Ａの幅ＳＷ１は、図２での導電ライン２０１、２０２、．．．、２３２の幅Ｗ１と同一になりうる。
【００７２】
スペーサマスク層５５０をエッチバックする間、第１マスクパターン５２０Ａの上ではスペーサマスク層５５０の傾斜面５５０Ｓによりスペーサマスク層５５０のエッチング速度が加速されてスペーサマスク層５５０の第２マスクパターン５２０Ｂの上にあるスペーサマスク層５５０のエッチング率より大きくなる。
そして、第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃが形成された後、第１マスクパターン５２０Ａ上に残っている第１可変マスクパターン５３０Ａの厚さ減少率が第２マスクパターン５２０Ｂ上に残っている第２可変マスクパターン５３０Ｂの厚さ減少率より大きくなって、第２可変マスクパターン５３０Ｂの厚さＴＢ２と第１可変マスクパターン５３０Ａの厚さＴＡ２との差がさらに大きくなる。
【００７３】
また、第１スペーサ５５０Ａの高さＨ１は、第２スペーサ５５０Ｂの高さＨ２より低くなる。これにより、第１可変マスクパターン５３０Ａと第１スペーサ５５０Ａとの間に離隔距離ＤＡ１が存在し、離隔距離ＤＡ１を通じて第１可変マスクパターン５３０Ａと第１スペーサ５５０Ａとの間で、第１マスクパターン５２０Ａが露出される。
【００７４】
一方、第２マスクパターン５２０Ｂの上では、第２可変マスクパターン５３０Ａの側壁付近でのスペーサマスク層５５０のエッチング速度が第１マスクパターン５２０Ａ上にあるスペーサマスク層５５０の傾斜面５５０Ｓ部分に比べて遅いので、バッファマスク層５１６の上面から第２スペーサ５５０Ｂの高さＨ２は、バッファマスク層５１６の上面から第２可変マスクパターン５３０Ｂの底面までの距離ＤＭより大きくなり、図９（ｂ）の“Ｃ２”で示したように、第２スペーサ５５０Ｂと第２可変マスクパターン５３０Ｂが、互に接している部分が存在しうる。これにより、第２マスクパターン５２０Ｂが、第２スペーサ５５０Ｂと第２可変マスクパターン５３０Ｂとにより完全に覆われて、外部に露出されなくなる。
【００７５】
図９（ａ）、（ｂ）の工程で、スペーサマスク層５５０をエッチングするために、例えばメインエッチングガスとしてＣｘＦｙガス（ｘ及びｙは、各々１〜１０の整数）またはＣＨｘＦｙガス（ｘ及びｙは、各々１〜１０の整数）を使用しうる。または、メインエッチングガスにＯ２ガス及びＡｒのうちから選択される少なくとも１つのガスを混合して使用しうる。ＣｘＦｙガスとして、例えばＣ３Ｆ６、Ｃ４Ｆ６、Ｃ４Ｆ８、またはＣ５Ｆ８を使用しうる。ＣＨｘＦｙガスとして、例えば、ＣＨＦ３またはＣＨ２Ｆ２を使用しうる。ここで、エッチングガスに添加されるＯ２はエッチング工程中に発生するポリマー副産物を除去する役割と、ＣｘＦｙエッチングガスを分解させる役割とを行う。
【００７６】
また、エッチングガスに添加されるＡｒは、キャリアガスとして利用され、またイオン衝突（ｉｏｎ ｂｏｍｂａｒｄｉｎｇ）を起こす役割を行う。スペーサマスク層５５０をエッチングするに当たって、エッチングチャンバ内で例示したエッチングガスのうち、選択されるエッチングガスのプラズマを発生させてプラズマ雰囲気でエッチングを行える。
または、場合によってエッチングチャンバ内でプラズマを発生させず、イオンエネルギーのない状態で、選択されたエッチングガス雰囲気でエッチングすることもできる。例えば、スペーサマスク層５５０をエッチングするために、Ｃ４Ｆ６、ＣＨＦ３、Ｏ２、及びＡｒの混合ガスをエッチングガスとして使用しうる。この場合、Ｃ４Ｆ６：ＣＨＦ３：Ｏ２：Ａｒの体積比が約１：６：２：１４になるように、それぞれのガスを供給しつつ、約３０ｍＴの圧力下でプラズマ方式のドライエッチング工程を数秒〜数十秒間行う。
【００７７】
図９（ａ）、（ｂ）の工程で、スペーサマスク層５５０をポリマー副産物発生量が大きいエッチング条件下でエッチングするために、上記で例示した成分のうち、選択されたエッチングガスを利用するが、Ｏ２ガスの流量比を低め、エッチングガス内でのＯ２ガスの含有量を低めることによって、ポリマー副産物発生量を増加させうる。または、スペーサマスク層５５０をポリマー副産物発生量が大きいエッチング条件下でエッチングするために、上記で例示した成分のうち、選択されたエッチングガスを利用するが、エッチング温度を低めることによって、ポリマー副産物発生量をも増加させうる。
【００７８】
または、スペーサマスク層５５０をポリマー副産物発生量が大きいエッチング条件下でエッチングするために、上記で例示した成分のうち、選択されたエッチングガスを利用するが、エッチングガス内でのＯ２ガスの含有量を低め、エッチング温度も低めてポリマー副産物発生量を増加させうる。このように、スペーサマスク層５５０をポリマー副産物発生量が大きいエッチング条件下でエッチングすることによって、例えばＣｘＦｙ系のポリマー副産物が第２可変マスクパターン５３０Ｂと共に比較的広幅のパターン上に堆積されてポリマー副産物層（図示せず）を形成しても良い。
【００７９】
図１０（ａ）、（ｂ）を参照すると、第１マスクパターン５２０Ａの上面を外部に露出させるために、第１可変マスクパターン５３０Ａを選択的に除去する。
第１可変マスクパターン５３０Ａは、第２可変マスクパターン５３０Ｂに比べてそのパターンサイズがさらに小さく、厚さもさらに小さいので、第１可変マスクパターン５３０Ａ及び第２可変マスクパターン５３０Ｂが同じ物質からなっても、第１可変マスクパターン５３０Ａのエッチング率が第２可変マスクパターン５３０Ｂのエッチング率より大きい。したがって、メモリセル領域２００Ａ及び接続領域２００Ｂで、第１可変マスクパターン５３０Ａが完全に除去された時点で、接続領域２００Ｂにある第２可変マスクパターン５３０Ｂは大きな厚さ減少なしに第２マスクパターン５２０Ｂの上面上に残るようになる。
【００８０】
一方、第３マスクパターン５２０Ｃ上にある第３可変マスクパターン５３０Ｃの場合、その幅ＷＤ３が第１可変マスクパターン５３０Ａの幅ＷＤ１と大きい差がない時、図１０（ａ）に例示したように、第３可変マスクパターン５３０Ｃのエッジ部分が消耗されることもある。特に、第１可変マスクパターン５３０Ａ除去のための目標エッチング量を設定する時、第３可変マスクパターン５３０Ｃも除去できるほどの目標エッチング量を設定しうる。
【００８１】
この際、図１０（ａ）、（ｂ）に示したように、第２可変マスクパターン５３０Ｂ近傍で、第３可変マスクパターン５３０Ｃが完全に除去されず、少量残っていることがある。または、図示していないが、第１可変マスクパターン５３０Ａの除去時、第３可変マスクパターン５３０Ｃは完全に除去され、第２可変マスクパターン５３０Ｂのうち、第３可変マスクパターン５３０Ｃに隣接した部分まで一部除去され、第３スペーサ５５０Ｃ近傍で、第２可変マスクパターン５３０Ｂに凹部が形成されることもある。
第１可変マスクパターン５３０Ａ及び第３可変マスクパターン５３０Ｃが除去された後、これらそれぞれの除去された部分下にあった第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃが露出される。
【００８２】
第１可変マスクパターン５３０Ａを除去するために、ドライまたはウェットエッチング工程を利用しうる。例えば、第１可変マスクパターン５３０ＡがＳｉＯＮまたはＳｉ３Ｎ４からなる場合、第１可変マスクパターン５３０Ａを除去するためにＣＨｘＦｙガス（ｘ及びｙは、各々１〜１０の整数）をメインエッチングガスとして使用しうる。または、ＣｘＦｙガス（ｘ及びｙは、各々１〜１０の整数）とＣＨｘＦｙガス（ｘ及びｙは、各々１〜１０の整数）との混合ガスをメインエッチングガスとして使用する。必要によって、Ｏ２、Ａｒ、またはハロゲン族化合物をもさらに含みうる。
例えば、第１可変マスクパターン５３０Ａを除去するために、ＣＨ２Ｆ２、ＣＨＦ３、Ｏ２、及びＡｒの混合ガスをエッチングガスとして使用する。この場合、ＣＨ２Ｆ２：ＣＨＦ３：Ｏ２：Ａｒの体積比が約４：１：５：９になるように、それぞれのガスを供給しつつ、約４０ｍＴの圧力下でプラズマ方式のドライエッチング工程を数秒〜数十秒間行う。
【００８３】
第１可変マスクパターン５３０Ａを除去するために、図９（ａ）、（ｂ）を参照して説明したような第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃ形成のためのスペーサマスク層５５０のエッチング工程に続いて連続的に第１可変マスクパターン５３０Ａを除去する。この際、スペーサマスク層５５０のエッチング工程時のエッチング条件と同じエッチング条件下で同一チャンバ内でインシチュ（ｉｎ−ｓｉｔｕ）で第１可変マスクパターン５３０Ａをも除去しうる。この場合にも、図１０（ａ）、（ｂ）を参照して説明したような効果が得られる。
【００８４】
図１１（ａ）、（ｂ）を参照すると、メモリセル領域２００Ａ及び接続領域２００Ｂで露出している第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃを除去し、相互隣接した２つの第１スペーサ５５０Ａ間の空間及び相互隣接した２つの第３スペーサ５５０Ｃ間の空間を通じてバッファマスク層５１６を露出させる。
第１マスクパターン５２０Ａは、等方性エッチング工程により除去する。
【００８５】
図１１（ｂ）の“Ｃ３”で示すように、第２マスクパターン５２０Ｂの上では第２スペーサ５５０Ｂと第２可変マスクパターン５３０Ｂとが互に接している部分があるので、第２マスクパターン５２０Ｂが第２スペーサ５５０Ｂと第２可変マスクパターン５３０Ｂにより完全に覆われて外部に露出されない。したがって、第１マスクパターン５２０Ａが除去される間、第２マスクパターン５２０Ｂは、その上面及び側壁が各々第２可変マスクパターン５３０Ｂ及び第２スペーサ５５０Ｂにより保護される。
【００８６】
第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃを等方性エッチング条件下で除去した結果、第１、第２及び第３マスクパターン５２０Ａ、５２０Ｂ、５２０Ｃのうち、比較的広幅のパターンである第２マスクパターン５２０Ｂのみ残るようになる。
第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃの除去工程は、第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃと、第２及び第３可変マスクパターン５３０Ｂ、５３０Ｃと、バッファマスク層５１６のエッチングが抑制される条件下で行う。
【００８７】
第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃが図５（ａ）、（ｂ）を参照して説明した炭素含有膜からなる場合、第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃを除去するために、例えば、アッシング及びストリップ工程を利用しうる。または、第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃをドライまたはウェットエッチング工程で除去することもできる。
【００８８】
図１２（ａ）、（ｂ）を参照すると、メモリセル領域２００Ａ及び接続領域２００Ｂで複数の第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃ上にトリミングマスクパターン５７０を形成する。トリミングマスクパターン５７０は、メモリセル領域２００Ａで、第１スペーサ５５０Ａの一部を露出させる。また、トリミングマスクパターン５７０には、接続領域２００Ｂで、第３スペーサ５５０Ｃの一部を露出させる開口５７０Ｈが形成される。
トリミングマスクパターン５７０は、フォトレジストパターンからなりうる。
【００８９】
図１３（ａ）、（ｂ）を参照すると、トリミングマスクパターン５７０をエッチングマスクとしてメモリセル領域２００Ａ及び接続領域２００Ｂで各々第１スペーサ５５０Ａ及び第３スペーサ５５０Ｃの露出された部分をエッチングするトリミング工程を行う。その結果、基板５００のメモリセル領域２００Ａ及び接続領域２００Ｂで相互連結してループ形状をなす第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃが２つに分離される。
その後、トリミングマスクパターン５７０を除去する。
【００９０】
図１４（ａ）、（ｂ）を参照すると、メモリセル領域２００Ａ及び接続領域２００Ｂにある第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃと、接続領域２００Ｂにある第２可変マスクパターン５３０Ｂ及び第３可変マスクパターン５３０Ｃをエッチングマスクとして利用して、バッファマスク層５１６をエッチングし、メモリセル領域２００Ａ及び接続領域２００Ｂに複数のバッファマスクパターン５１６Ｐを形成する。複数のバッファマスクパターン５１６Ｐを通じてハードマスク層５１４が露出される。
図示していないが、複数のバッファマスクパターン５１６Ｐが形成された後、複数のバッファマスクパターン５１６Ｐの上には、複数の第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃの残留層と、第２可変マスクパターン５３０Ｂの残留層が残りうる。
【００９１】
図１５（ａ）、（ｂ）を参照すると、メモリセル領域２００Ａ及び接続領域２００Ｂにある複数のバッファマスクパターン５１６Ｐをエッチングマスクとして利用して、ハードマスク層５１４をエッチングし、メモリセル領域２００Ａ及び接続領域２００Ｂに複数のハードマスクパターン５１４Ｐを形成する。複数のハードマスクパターン５１４Ｐを通じて導電層５１２が露出される。
図示していないが、複数のハードマスクパターン５１４Ｐが形成された後、複数のハードマスクパターン５１４Ｐ上には、複数のバッファマスクパターン５１６Ｐの残留層が残りうる。
【００９２】
図１６（ａ）、（ｂ）を参照すると、メモリセル領域２００Ａ及び接続領域２００Ｂにある複数のハードマスクパターン５１４Ｐをエッチングマスクとして利用して、導電層５１２をエッチングし、メモリセル領域２００Ａ及び接続領域２００Ｂに複数の導電パターン５１２Ｐを形成する。複数の導電パターン５１２を通じて基板５００が露出される。
図示していないが、複数の導電パターン５１２Ｐが形成された後、導電パターン５１２Ｐ上には、複数のハードマスクパターン５１４Ｐの残留層が残りうる。
【００９３】
複数の導電パターン５１２Ｐは、図２に例示した半導体素子２００の複数の導電ライン２０１、２０２、．．．、２３２、コンタクトパッド２５２、２５４、及びダミー導電ライン２６２、２６４を構成する。メモリセル領域２００Ａで、導電パターン５１２Ｐは、第１ピッチ２ＰＣ（図５（ａ）、（ｂ）参照）の１／４である幅Ｗ１’を有することができる。導電パターン５１２Ｐは、第１ピッチ２ＰＣの１／２である微小ピッチＰＣで反復形成される構造を有することができる。
【００９４】
図５（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明した本発明の第１の実施形態によるパターン形成方法において、基板５００上のメモリセル領域２００Ａ及び接続領域２００Ｂで狭幅パターンが形成される領域では、第１マスクパターン５２０Ａの側壁に形成される第１スペーサ５５０Ａをエッチングマスクとして利用するダブルパターニング工程によりパターン密度が倍加された微小幅を有する複数の導電ライン２０１、２０２、．．．、２３２（図２参照）が形成されうる。
また、基板２００上の接続領域２００Ｂでは、複数の導電ライン２０１、２０２、．．．、２３２の形成と同時に導電ライン２０１、２０２、．．．、２３２に接続されつつ、比較的広幅のコンタクトパッド２５２、２５４が形成される。
【００９５】
互に異なる幅を有する複数の導電ライン２０１、２０２、．．．、２３２及びコンタクトパッド２５２、２５４を同時に形成するに当たって、狭幅パターンの複数の導電ライン２０１、２０２、．．．、２３２が形成される領域では、その狭幅により３次元エッチング効果の影響を受けやすく、広幅パターンのコンタクトパッド２５２、２５４が形成される領域では３次元エッチング効果の影響をほとんど受けないという差を利用する。したがって、基板５００上で相異なる幅を有する導電パターンを同時に形成するに当たって、別途のフォトリソグラフィー工程が追加されず、工程手順を単純化できてコストを低減しうる。
【００９６】
また、複数の導電ライン２０１、２０２、．．．、２３２が形成される領域で第１マスクパターン５２０Ａを等方性エッチング工程により除去する時、複数の導電ライン２０１、２０２、．．．、２３２領域とコンタクトパッド２５２、２５４領域との間にある第３マスクパターン５２０Ｃ部分も等方性エッチングの影響を受けて、第１マスクパターン５２０Ａと共に除去され、互に隣接する２つの導電ライン（例えば、符号２０１及び２０２）を分離させるトリミング工程及びコンタクトパッド２５２、２５４の形成工程を容易に行える。
【００９７】
本発明の第１の実施形態によるパターン形成方法に従い、基板５００上に複数の導電ライン２０１、２０２、．．．、２３２及びコンタクトパッド２５２、２５４を同時に形成することによって、メモリセル領域２００Ａでは、通常のフォトリソグラフィー工程で具現できるピッチの約１／２である微細ピッチで反復的に形成される微細な導電パターンを形成することができる。
【００９８】
特に、複数の導電ライン２０１、２０２、．．．、２３２が各々具現しようとする半導体素子の最小形状（ｆｅａｔｕｒｅ ｓｉｚｅ）である１Ｆの幅を有するように形成され、複数の導電ライン２０１、２０２、．．．、２３２それぞれの間の間隔も１Ｆの大きさを有する場合、接続領域で互に隣接する２つの導電ラインを分離させるためのトリミング工程を行う時、すなわち、図１２（ａ）、（ｂ）を参照して説明したようなトリミングマスクパターン５７０を形成するためのフォトリソグラフィー工程を行う時、十分なアラインマージン（ａｌｉｇｎ ｍａｒｇｉｎ）を確保しうる。したがって、微細パターン具現時に発生しやすいミスアラインによる問題を最小化しうる。
【００９９】
図１７は、本発明の第２の実施形態による半導体素子のパターン形成方法を説明するための平面図である。図１７は図３の半導体素子３００を形成するための工程を例示する。
図１７は、図３で“１７”と表示した長方形部分に対応する部分の平面図である。図１７を参照して説明する第２の実施形態は図５（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明した第１の実施形態と近似している。但し、第２の実施形態では図１２（ａ）を参照して説明したトリミングマスクパターン５７０とは異なる構造のトリミングマスクパターン６７０を形成するという点で第１の実施形態と異なる。
図１７において、図５（ａ）、（ｂ）〜図１６（ａ）、（ｂ）と同じ参照符号は同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明は省略する。
【０１００】
図１７を参照すると、図５（ａ）、（ｂ）〜図１１（ａ）、（ｂ）の工程を行った後、図１２（ａ）、（ｂ）の工程と同様に、トリミングマスクパターン６７０を形成する。トリミングマスクパターン６７０は、第１の実施形態でのトリミングマスクパターン５７０と同様に、メモリセル領域３００Ａで、第１スペーサ５５０Ａの一部を露出させる。一方、接続領域３００Ｂでは、トリミングマスクパターン６７０は第１の実施形態でのトリミングマスクパターン５７０とは異なる位置で、第３スペーサ５５０Ｃの一部を露出させる開口６７０Ｈを形成する。開口６７０Ｈを通じて第２可変マスクパターン５３０Ｂの一部と第２スペーサ５５０Ｂの一部とが露出される。
【０１０１】
トリミングマスクパターン６７０をエッチングマスクとして利用して、図１３（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明したような工程を行うことによって、図３に例示した半導体素子３００の複数の導電ライン２０１、２０２、．．．、２３２、コンタクトパッド２５２、２５４、及びダミー導電ライン２６２、２６４を形成しうる。
【０１０２】
図１８〜図２２は、本発明の第３の実施形態による半導体素子のパターン形成方法を説明するための平面図である。図１８〜図２２は図４の半導体素子４００を形成するための工程を例示する。
図１８〜図２２は、図４で“１８”と表示した長方形部分に対応する部分の平面図を示す。
【０１０３】
図１８〜図２２を参照して説明する第３の実施形態は、図５（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明した第１の実施形態と近似している。但し、第３の実施形態では、図５（ａ）を参照して説明したマスクパターン５４０と異なる構造を有するマスクパターン７４０を形成し、図１２（ａ）を参照して説明したトリミングマスクパターン５７０と異なる構造を有するトリミングマスクパターン７７０を形成するという点で第１の実施形態と異なる。これについてさらに詳細に説明すれば、次の通りである。
【０１０４】
図１８〜図２２において、図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）と同じ参照符号は、同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明は省略する。
図１８を参照すると、図５（ａ）、（ｂ）を参照して説明したような方法で基板５００のメモリセル領域４００Ａ及び接続領域４００Ｂに導電層５１２、ハードマスク層５１４、バッファマスク層５１６、デュアルマスク層５２０、及び可変マスク層５３０を順次に形成する。
その後、可変マスク層５３０上に図６（ａ）、（ｂ）のマスクパターン５４０の代わりにマスクパターン７４０を形成する。マスクパターン７４０は、第１マスク部分７４０Ａ、第２マスク部分７４０Ｂ、第１マスク部分７４０Ａと第２マスク部分７４０Ｂとの連結のための第３マスク部分７４０Ｃ、及びトリミングのための第４マスク部分７４０Ｄを含む。
【０１０５】
図１９を参照すると、図６（ａ）、（ｂ）〜図９（ａ）、（ｂ）の説明と類似する工程を利用して、バッファマスク層５１６上に第１、第２、第３及び第４可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃ、５３０Ｄと、その下部に各々位置する第１、第２、第３及び第４マスクパターン５２０Ａ、５２０Ｂ、５２０Ｃ、５２０Ｄを形成する。第４マスクパターンは、図１９で、第４可変マスクパターン５３０Ｄにより完全に覆われているので図１９には現れない。
【０１０６】
そして、第１、第２、第３及び第４マスクパターン５２０Ａ、５２０Ｂ、５２０Ｃ、５２０Ｄの各側壁に複数のスペーサ５５０Ａ、５５０Ｂ、５５０Ｃ、５５０Ｄを形成する。複数のスペーサ５５０Ａ、５５０Ｂ、５５０Ｃ、５５０Ｄは、第１マスクパターン５２０Ａの側壁を覆う第１スペーサ５５０Ａと、第２マスクパターン５２０Ｂの側壁を覆う第２スペーサ５５０Ｂと、第３マスクパターン５２０Ｃの側壁を覆う第３スペーサ５５０Ｃと、第４マスクパターン５２０Ｄの側壁を覆う第４スペーサ５５０Ｄとを含む。
【０１０７】
図２０を参照すると、図１０（ａ）、（ｂ）の説明と同様に、第１、第３及び第４マスクパターン５２０Ａ、５２０Ｃ、５２０Ｄの上面が外部に露出するように、第１、第３及び第４可変マスクパターン５３０Ａ、５３０Ｃ、５３０Ｄを選択的に除去する。
第１可変マスクパターン５３０Ａの除去のためのエッチング工程時、目標エッチング量を適切に設定することによって、第４マスクパターン５２０Ｄ上にあった第４可変マスクパターン５３０Ｄは第３マスクパターン５２０Ｃ上にある第３可変マスクパターン５３０Ｃと同様に、第１可変エッチングマスクパターン５３０Ａの除去時に共に除去される。
【０１０８】
図２１を参照すると、図１１（ａ）、（ｂ）の説明と同様に、メモリセル領域２００Ａ及び接続領域２００Ｂで露出される第１マスクパターン５２０Ａを等方性エッチング工程により除去し、相互隣接した２つの第１スペーサ５５０Ａ間の空間を通じてバッファマスク層５１６を露出させる。その結果、第４マスクパターン５２０Ｄも共に除去され、第１、第２、第３及び第４マスクパターン５２０Ａ、５２０Ｂ、５２０Ｃ、５２０Ｄのうち、比較的広幅のパターンである第２マスクパターン５２０Ｂのみ残る。
【０１０９】
図２２を参照すると、図１２（ａ）、（ｂ）の説明と類似した方法で、メモリセル領域２００Ａ及び接続領域２００Ｂで複数の第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃ上にトリミングマスクパターン７７０を形成する。
トリミングマスクパターン７７０は、図１２（ａ）に例示した第１の実施形態でのトリミングマスクパターン５７０と同様に、メモリセル領域４００Ａでは第１スペーサ５５０Ａの一部を露出させる。しかし、第１の実施形態でのトリミングマスクパターン５７０と異なる点は、トリミングマスクパターン７７０は接続領域４００Ｂに第４スペーサ５５０Ｄを露出させる開口７７０Ｈが形成されるという点である。
【０１１０】
トリミングマスクパターン７７０をエッチングマスクとして利用して、図１３（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明したような工程を行うことによって、図４に例示した半導体素子４００の複数の導電ライン２０１、２０２、．．．、２３２、コンタクトパッド２５２、２５４、及びダミー導電ライン２６２、４６４を形成することができる。
【０１１１】
図２３（ａ）、（ｂ）と図２４（ａ）、（ｂ）は、本発明の第４の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
図２３（ａ）、（ｂ）と図２４（ａ）、（ｂ）は、図２の半導体素子２００を製造するための工程を例示している。
【０１１２】
図２３（ａ）、（ｂ）と図２４（ａ）、（ｂ）を参照して説明する第４の実施形態は、図５（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明した第１の実施形態と近似している。但し、第４の実施形態では、図５（ａ）、（ｂ）の工程〜図７（ａ）、（ｂ）の工程を行った後、図８（ａ）、（ｂ）でのスペーサマスク層５５０の形成工程を行う前に、第１マスクパターン５２０Ａの上面を覆う第１可変マスクパターン５３０Ａを除去する工程を先に行う。これについてさらに詳細に説明すれば、次の通りである。
【０１１３】
図２３（ａ）、（ｂ）と図２４（ａ）、（ｂ）において、図１５（ａ）、（ｂ）と図１６（ａ）、（ｂ）と同じ参照符号は同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明は省略する。
図２３（ａ）、（ｂ）を参照すると、図５（ａ）、（ｂ）〜図７（ａ）、（ｂ）を参照して説明したような一連の工程を行う。その後、図７（ａ）、（ｂ）の結果物で、第２可変マスクパターン５３０Ｂは、第２マスクパターン５２０Ｂ上に残っており、第１マスクパターン５２０Ａの上面を覆う第１可変マスクパターン５３０Ａと、第３マスクパターン５２０Ｃの上面を覆う第２可変マスクパターン５３０Ｃのみ除去されるように、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃを等方性エッチングする。
【０１１４】
この際、等方性エッチングは、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃがそれらの周辺の他の膜に対して高いエッチング選択比を有し、選択的にエッチングしうる条件下で行う。等方性エッチングのためにウェットまたはドライエッチングを利用しうる。例えば、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０ＣがＳｉＯ２またはＳｉＯＮからなる場合、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃのみを等方性エッチングするためにＨＦ洗浄液を使用することができる。
【０１１５】
第１及び第２可変マスクパターン５３０Ａ、５３０Ｃが除去されるまで、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃを等方性エッチングした結果、図２３（ａ）、（ｂ）の“ＮＡＲＲＯＷ”及び“ＷＩＤＥ”で表した部分で点線及び矢印Ｒで示したように、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃの露出面から均一な厚さほどエッチングされる。
【０１１６】
したがって、第１及び第３可変マスクパターン５３０Ａ、５３０Ｃが完全に除去されて、その下部にあった第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃが露出された時点で、第２可変マスクパターン５３０Ｂはその露出面から一部厚さＲほど消耗され、これら周囲で第２マスクパターン５２０Ｂの上面エッジ部分が露出する。第１可変マスクパターン５３０Ａ及び第３可変マスクパターン５３０Ｃが完全に除去された後、第２可変マスクパターン５３０Ｂは、等方性エッチング前の厚さＴＢ１より小さな厚さＴＢ２を有する。
【０１１７】
図２４（ａ）、（ｂ）を参照すると、図８（ａ）、（ｂ）の説明と類似した方法で、第１マスクパターン５２０Ａの露出面と、第２及び第３マスクパターン５２０Ｂ、５２０Ｃの露出面と、第２可変マスクパターン５３０Ｂの露出面とを均一な厚さに覆うスペーサマスク層５５０を形成した後、図９（ａ）、（ｂ）の説明と類似した方法で、スペーサマスク層５５０をエッチングし、複数のスペーサ５５０Ａ、５５０Ｂ、５５０Ｃを形成する。
複数のスペーサ５５０Ａ、５５０Ｂ、５５０Ｃは、第１マスクパターン５２０Ａの側壁を覆う第１スペーサ５５０Ａと、第２マスクパターン５２０Ｂの側壁を覆う第２スペーサ５５０Ｂと、第３マスクパターン５２０Ｃの側壁を覆う第３スペーサ５５０Ｃとを含む。 第２スペーサ５５０Ｂは、第２マスクパターン５２０Ｂの側壁及び第２可変マスクパターン５３０Ｂの側壁を同時に覆うように形成する。
【０１１８】
その後、図１０（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明したような工程を行うことによって、基板５００上に複数の導電パターン５１２Ｐ（図１６（ａ）、（ｂ）参照）を形成しうる。複数の導電パターン５１２Ｐは、図２のレイアウトに例示した半導体素子２００の複数の導電ライン２０１、２０２、．．．、２３２、コンタクトパッド２５２、２５４、及びダミー導電ライン２６２、２６４を構成しうる。
【０１１９】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１２０】
２００、３００、４００ 半導体素子
２００Ａ、３００Ａ、４００Ａ メモリセル領域
２００Ｂ、３００Ｂ、４００Ｂ 接続領域
２０１、２０２、．．．、２３２ 導電ライン
２０１Ａ、２０２Ａ、．．．、２３２Ａ 第１ライン部分
２０１Ｂ、２０２Ｂ、．．．、２３２Ｂ 第２ライン部分
２０２Ｌ、２０４Ｌ、．．．、２３１Ｌ 直線側壁
２４０ メモリセルブロック
２５２、２５４ コンタクトパッド
２５２Ｌ、２５４Ｌ 線形エッジ部
２５２ＮＬ、２５４ＮＬ、３５４ＮＬ 非線形エッジ部
２６２、２６４ ダミー導電ライン
２６２Ａ 第１ダミー部分
２６２Ｂ 第２ダミー部分
２６２Ｃ 第３ダミー部分
３５４Ｒ リセス側壁部
４６４ ダミー導電ライン
４６４Ａ 第１ダミー部分
４６４Ｂ 第２ダミー部分
４６４Ｃ 第３ダミー部分
【技術分野】
【０００１】
本発明は、半導体素子及びそのパターン形成方法に関し、特に高密度パターン形成用狭幅ラインパターンとそれに接続されている低密度パターン形成用広幅パターンとを備える半導体素子と、狭幅ラインパターン及び低密度パターン形成用広幅パターンを含む多様な幅を有するパターンを同時に形成するための半導体素子のパターン形成方法とに関する。
【背景技術】
【０００２】
高度にスケーリングされた高集積半導体素子を製造するに当たって、フォトリソグラフィー工程の解像限界を超える微小幅を有する微細パターンとフォトリソグラフィー工程により具現可能な比較的広幅のパターンを同時に形成するために、フォトリソグラフィー工程の適用回数を減らしつつ、多様な幅を有するパターンを同時に形成しうる技術が必要になってきているという問題がある。
また、このような技術を適用しうる新たな配置構造を有する半導体素子が必要になってきているという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
そこで、本発明は上記従来の半導体素子における問題点に鑑みてなされたものであって、本発明の目的は、互に異なる幅を有し、相互接続されているパターンを同時に形成するに当たって、パターンの幅差によるフォトリソグラフィー工程を追加せずとも具現しうる構造を有する半導体素子を提供することにある。
また、多様な幅を有するパターンを同時に形成するに当たって、パターンの幅差によるフォトリソグラフィー工程の追加が不要な半導体素子のパターン形成方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされた本発明による半導体素子は、半導体素子であって、基板上で第１方向に延長される第１ライン部分と該第１ライン部分の一端から前記第１方向とは異なる第２方向に延長される第２ライン部分とを含む複数の導電ラインと、前記複数の導電ラインの各々の前記第２ライン部分の一端と一体に接続されている複数のコンタクトパッドと、前記複数のコンタクトパッドのうち、選択された一部のコンタクトパッドから前記第２方向に沿って前記第２ライン部分と平行に延長される第１ダミー部分を各々有する複数のダミー導電ラインとを有することを特徴とする。
【０００５】
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、前記第１コンタクトパッドには、前記複数のダミー導電ラインの内から選択される第１ダミー導電ラインが接続され、前記第２コンタクトパッドには、前記複数のダミー導電ラインの内から選択される第２ダミー導電ラインが接続されることが好ましい。
前記第１ダミー導電ライン及び第２ダミー導電ラインは、互に異なる形状を有することが好ましい。
前記第１ダミー導電ライン及び第２ダミーラインのうち、いずれか１つのダミー導電ラインだけに前記第１ダミー部分の一端から前記第１ダミー部分と一体に接続された状態で、前記第２方向とは異なる第３方向に延長される第２ダミー部分をさらに含むことが好ましい。
前記第１ダミー導電ライン及び第２ダミー導電ラインは、各々前記第１ダミー部分の一端から前記第１ダミー部分と一体に接続された状態で、前記第２方向とは異なる第３方向に延長される第２ダミー部分をさらに含むことが好ましい。
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、前記第１コンタクトパッド及び第２コンタクトパッドの内のいずれか１つのコンタクトパッドだけに前記ダミー導電ラインが接続されていることが好ましい。
前記ダミー導電ラインは、前記第１ダミー部分の一端から前記第１ダミー部分と一体に接続された状態で、前記第２方向とは異なる第３方向に延びる第２ダミー部分をさらに含むことが好ましい。
前記複数のコンタクトパッドは各々前記第２方向に延長される線形エッジ部を含み、前記複数の導電ラインの内から選択された一部の導電ラインで、前記第２ライン部分は前記線形エッジ部と一直線をなすように延長される直線側壁を有することが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていることが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていないことが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドは、前記導電ラインの第２ライン部分と近接する位置に形成される非線形（ｎｏｎ−ｌｉｎｅａｒ）エッジ部を含むことが好ましい。
前記線形エッジ部と非線形エッジ部は、前記導電ラインの第２ライン部分を挟んで互に離隔されていることが好ましい。
【０００６】
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、前記第１コンタクトパッド及び第２コンタクトパッドは、各々前記第２方向に延びるエッジ部を含み、前記第１導電ライン及び第２導電ラインの内から選択されるいずれか１つの導電ラインだけの前記第２ライン部分に、前記エッジ部と一直線をなすように延長される直線側壁を有することが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていることが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていないことが好ましい。
前記複数のコンタクトパッドは、前記導電ラインの第２ライン部分と近接する位置に形成される非線形エッジ部を含むことが好ましい。
前記選択された一部のコンタクトパッドの前記非線形エッジ部は、前記導電ラインの第２ライン部分と前記ダミー導電ラインの第１ダミー部分との間に形成されることが好ましい。
前記複数の導電ラインの複数の第１ライン部分は、各々第１間隔を挟んで相互に平行して延長され、選択された一部のコンタクトパッドに接続された前記導電ラインの第２ライン部分と前記ダミー導電ラインの第１ダミー部分との間の間隔は、前記第１間隔より大きいことが好ましい。
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、前記第１コンタクトパッドに接続された前記第１導電ラインの第２ライン部分の長さと前記第２コンタクトパッドに接続された前記第２導電ラインの第２ライン部分の長さとは、互に異なることが好ましい。
前記複数の導電ラインは、前記半導体素子において複数のメモリセルを構成する複数のワードラインであることが好ましい。
前記複数の導電ラインは、前記半導体素子において複数のメモリセルを構成する複数のビットラインであることが好ましい。
【０００７】
上記目的を達成するためになされた本発明による半導体素子のパターン形成方法は、第１領域と、第２領域と、前記第１領域と第２領域とを接続させる第３領域とを含む基板上に導電層を形成する段階と、前記第１領域、第２領域、及び第３領域にわたって前記導電層上をカバーするデュアルマスク層を形成する段階と、前記デュアルマスク層をパターニングして、前記第１領域、第２領域及び第３領域上に各々位置する第１マスクパターン、第２マスクパターン及び第３マスクパターンを、相互接続した状態で、前記第２マスクパターンの幅が前記第１マスクパターンの幅よりさらに大きくなるように形成する段階と、前記第１マスクパターンの側壁を覆う第１スペーサと、前記第２マスクパターンの側壁を覆う第２スペーサと、前記第３マスクパターンの側壁を覆う第３スペーサとを含むスペーサを形成する段階と、前記第２マスクパターンは残しつつ、前記第１マスクパターン及び第３マスクパターンは除去する段階と、前記第１領域では前記第１スペーサをエッチングマスクとして利用し、前記第２領域では前記第２マスクパターン及び前記第２スペーサをエッチングマスクとして利用し、前記第３領域では前記第３スペーサをエッチングマスクとして利用して、前記第１領域、第２領域及び第３領域において同時に前記導電層をエッチングして、前記第１領域、第２領域及び第３領域にわたって延長する導電パターンを形成する段階とを有することを特徴とする。
【０００８】
前記導電パターンは、前記第１領域で第１方向に延長される第１ライン部分と、前記第３領域に位置し前記第１ライン部分の一端から前記第１方向とは異なる第２方向に延長される第２ライン部分とを含む複数の導電ラインと、前記第２領域に位置し、前記第２ライン部分の一端から前記導電ラインと一体に接続される複数のコンタクトパッドと、前記第３領域に位置し、前記複数のコンタクトパッドの内から選択される一部のコンタクトパッドから前記第２方向に沿って前記第２ライン部分と平行に延長される第１ダミー部分を有する複数のダミー導電ラインとを含むことが好ましい。
前記第１乃至第３マスクパターンを形成する段階は、前記第１領域に位置する第１可変マスクパターンと、前記第２領域に位置する第２可変マスクパターンと、前記第３領域に位置する第３可変マスクパターンとを含む可変マスクパターンを前記デュアルマスク層上に形成する段階と、前記第１乃至第３可変マスクパターンをエッチングマスクとして前記第１可変マスクパターンの消耗（ａｂｒａｓｉｏｎ）量が前記第２可変マスクパターンの消耗量よりさらに大きいエッチング条件下で、前記デュアルマスク層をエッチングして、前記第１可変マスクパターンにより覆われる第１上面を有する前記第１マスクパターンと、前記第２可変マスクパターンにより覆われる第２上面を有する前記第２マスクパターンと、前記第３可変マスクパターンにより覆われる第３上面を有する前記第３マスクパターンとを同時に形成する段階とを含むことが好ましい。
前記第１乃至第３マスクパターンが形成された後、前記第１乃至第３スペーサを形成する前に、前記第１乃至第３可変マスクパターンの内の第１可変マスクパターンを除去して前記第１マスクパターンの第１上面を露出させる段階をさらに有することが好ましい。
前記第１乃至第３スペーサを形成する段階は、前記第１マスクパターンの側壁及び前記第１上面、前記第２マスクパターンの側壁及び前記第２可変マスクパターンの露出面、前記第３マスクパターンの露出面及び前記第３可変マスクパターンの露出面を各々覆うスペーサマスク層を形成する段階と、前記スペーサマスク層をエッチングして、前記スペーサマスク層の残留部分からなる前記第１乃至第３スペーサを形成する段階とを含むことが好ましい。
前記第１乃至第３スペーサを形成した後、前記第１マスクパターンを除去する前に、前記第１乃至第３可変マスクパターンの内の第１可変マスクパターンを除去して前記第１マスクパターンの第１上面を露出させる段階を含むことが好ましい。
【０００９】
前記第１マスクパターン及び第３マスクパターンを除去する段階は、前記第２可変マスクパターンが前記第２マスクパターンの第２上面を覆っている状態で行われることが好ましい。
前記第１乃至第３スペーサを形成する段階で、スペーサが前記第１スペーサ、第２スペーサ、及び第３スペーサを含むリング状のスペーサになるように、前記第１スペーサ、第２スペーサ、及び第３スペーサが互に連結する形で形成することが好ましい。
前記第１マスクパターン及び第３マスクパターンを除去した後、前記導電パターンを形成する前に、前記リング状のスペーサを２つに分離させるトリミング段階をさらに有することが好ましい。
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第１スペーサの一部からなる第１部分と、前記第３スペーサからなる第２部分とを除去することが好ましい。
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第１スペーサの一部からなる第１部分と、前記第２スペーサ及び第３スペーサからなる第２部分とを除去することが好ましい。
前記基板は、トリミングのための第４領域をさらに含み、前記第１乃至第３マスクパターンを形成する段階で、前記第１乃至第３マスクパターンは前記第４領域上に位置する第４マスクパターンをさらに含むように形成され、前記第１乃至第３スペーサを形成する段階で、前記第１乃至第３スペーサは前記第４マスクパターンの側壁を覆う第４スペーサをさらに含むように形成され、スペーサが前記第１スペーサ、第２スペーサ、第３スペーサ、及び第４スペーサを含むリング状のスペーサになるように、前記第１スペーサ、第２スペーサ、第３スペーサ、及び第４スペーサを互に連結する形で形成することが好ましい。
前記第１マスクパターン及び第３マスクパターンを除去した後、前記導電パターンを形成する前に、前記リング状に形成したスペーサを２つに分離させるトリミング段階をさらに有することが好ましい。
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第１スペーサの一部からなる第１部分と、前記第４スペーサからなる第２部分とを除去することが好ましい。
【発明の効果】
【００１０】
本発明に係る半導体素子及びそのパターン形成方法によれば、互に異なる幅を有し、相互接続されているパターンを同時に形成するに当たって、パターンの幅差によって要求されるフォトリソグラフィー工程を追加せずとも、パターンを容易に具現しうる構造を有するという効果がある。
また、多様な幅を有するパターンを同時に形成するに当たって、パターンの幅差による別途のフォトリソグラフィー工程を追加する必要がない。したがって、互に異なる幅及び互に異なるパターン密度で相互連結されているパターンを単純化された工程により容易に形成し、コストを低減することによって、生産性を高めうるという効果がある。
【図面の簡単な説明】
【００１１】
【図１】本発明による半導体素子から具現可能な例示的な半導体素子のメモリシステムを概略的に示すブロック図である。
【図２】本発明の第１の実施形態による半導体素子の一部構成のレイアウトである。
【図３】本発明の第２の実施形態による半導体素子の一部構成のレイアウトである。
【図４】本発明の第３の実施形態による半導体素子の一部構成のレイアウトである。
【図５】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図６】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図７】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図８】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図９】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１０】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１１】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１２】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１３】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１４】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１５】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１６】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図１７】本発明の第２の実施形態による半導体素子のパターン形成方法を説明するための平面図である。
【図１８】本発明の第３の実施形態による半導体素子のパターン形成方法を説明するための平面図である。
【図１９】本発明の第３の実施形態による半導体素子のパターン形成方法を説明するための平面図である。
【図２０】本発明の第３の実施形態による半導体素子のパターン形成方法を説明するための平面図である。
【図２１】本発明の第３の実施形態による半導体素子のパターン形成方法を説明するための平面図である。
【図２２】本発明の第３の実施形態による半導体素子のパターン形成方法を説明するための平面図である。
【図２３】本発明の第４の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【図２４】本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
【発明を実施するための形態】
【００１２】
次に、本発明に係る半導体素子及びそのパターン形成方法を実施するための形態の具体例を図面を参照しながら説明する。
【００１３】
本発明の実施形態は多様な形態に変形され、本発明の範囲が後述する実施形態に限定されると解釈されてはならない。本発明の実施形態は、本発明をさらに完全に説明するために提供されるものである。
添付図面において、層及び領域のそれぞれの厚さ及び幅は、明細書の明確性のために誇張されている。添付図面で、同じ符号は同じ要素を示す。また、図面での多様な要素と領域は、概略的に図示されたものである。したがって、本発明は添付した図面に示された相対的な大きさや間隔により制限されない。
【００１４】
図１は、本発明による半導体素子から具現可能な例示的な半導体素子のメモリシステム１００を概略的に示すブロック図である。
図１を参照すると、半導体素子のメモリシステム１００は、ホスト１０、メモリコントローラ２０、及びフラッシュメモリ３０を備える。
【００１５】
メモリコントローラ２０は、ホスト１０とフラッシュメモリ３０との間のインターフェースの役割を行い、バッファメモリ２２を含む。図示していないが、メモリコントローラ２０は、ＣＰＵ、ＲＯＭ、ＲＡＭ及びインターフェースブロックをさらに含みうる。
フラッシュメモリ３０は、セルアレイ３２、デコーダ３４、ページバッファ３６、ビットライン選択回路３８、データバッファ４２、及び制御ユニット４４をさらに含みうる。
【００１６】
ホスト１０からデータ及び書込み命令（ｗｒｉｔｅ ｃｏｍｍａｎｄ）がメモリコントローラ２０に入力され、メモリコントローラ２０では、入力された命令に応答してデータがセルアレイ３２に書き込まれるように、フラッシュメモリ３０を制御する。また、メモリコントローラ２０は、ホスト１０から入力される読出し命令（ｒｅａｄ ｃｏｍｍａｎｄ）に応答して、セルアレイ３２に保存されているデータが読み出されるように、フラッシュメモリ３０を制御する。バッファメモリ２２は、ホスト１０とフラッシュメモリ３０との間で伝送されるデータを一時保存する役割を行う。
【００１７】
フラッシュメモリ３０のセルアレイ３２は、複数のメモリセルで構成される。デコーダ３４は、ワードラインＷＬ０、ＷＬ１、．．．、ＷＬｎを通じてセルアレイ３２と接続されている。デコーダ３４は、メモリコントローラ２０からアドレスを入力され、１本のワードラインＷＬ０、ＷＬ１、．．．、ＷＬｎを選択するか、ビットラインＢＬ０、ＢＬ１、．．．、ＢＬｍを選択するように選択信号Ｙｉを発生させる。ページバッファ３６は、ビットラインＢＬ０、ＢＬ１、．．．、ＢＬｍを通じてセルアレイ３２と接続される。
【００１８】
図２は、本発明の第１の実施形態による半導体素子２００の構成の一部を示すレイアウト図である。
図２には、ＮＡＮＤフラッシュメモリ素子のメモリセル領域２００Ａの一部と、メモリセル領域２００Ａのセルアレイを構成する複数の導電ライン、例えば、ワードラインまたはビットラインを周辺回路領域（図示せず）にあるデコーダのような外部回路（図示せず）に接続させるためのコンタクトパッドが形成される接続領域２００Ｂのレイアウトの一部を例示する。メモリセル領域２００Ａは、図１のセルアレイ３２を構成しうる。
【００１９】
図２を参照すると、メモリセル領域２００Ａには、複数のメモリセルブロック２４０が形成されている。図２には、１つのメモリセルブロック２４０のみを図示した。メモリセルブロック２４０には、１つのセルストリングの構成に必要な複数の導電ライン２０１、２０２、．．．、２３２が第１方向（図２で“ｘ”方向）に相互平行に延びている。複数の導電ライン２０１、２０２、．．．、２３２は、各々メモリセル領域２００Ａ及び接続領域２００Ｂにわたって延びている。
【００２０】
複数の導電ライン２０１、２０２、．．．、２３２は、第１方向に延びている第１ライン部分２０１Ａ、２０２Ａ、．．．、２３２Ａと、第１ライン部分２０１Ａ、２０２Ａ、．．．、２３２Ａの一端から第１方向とは異なる第２方向（図２で“ｙ”方向）に延びている第２ライン部分２０１Ｂ、２０２Ｂ、．．．、２３２Ｂを含む。第１ライン部分２０１Ａ、２０２Ａ、．．．、２３２Ａは、メモリセル領域２００Ａ及び接続領域２００Ｂにわたって延びている。第２ライン部分２０１Ｂ、２０２Ｂ、．．．、２３２Ｂは、接続領域２００Ｂにのみ形成されている。図２には、第２方向が第１方向に直交する場合を例示したが、本発明はこれに限定されない。
【００２１】
接続領域２００Ｂには、第２ライン部分２０１Ｂ、２０２Ｂ、．．．、２３２Ｂの両端部のうち、第１ライン部分２０１Ａ、２０２Ａ、．．．、２３２Ａが接続された端部の反対側の端部で、導電ライン２０１、２０２、．．．、２３２と各々一体に接続されている複数のコンタクトパッド２５２、２５４が形成されている。
【００２２】
図２で、コンタクトパッド２５２に接続された導電ライン２０１、２０３、．．．、２３２の第２ライン部分２０１Ｂ、２０３Ｂ、．．．、２３２Ｂの長さと、コンタクトパッド２５４に接続された導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂの長さとが互に異なる例を図示した。しかし、本発明の範囲内で、第２ライン部分２０１Ｂ、２０３Ｂ、．．．、２３２Ｂの長さと第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂの長さとが互に同一に形成されることもある。
【００２３】
接続領域２００Ｂで、複数のコンタクトパッド２５２、２５４には、第２方向に沿って第２ライン部分２０１Ｂ、２０２Ｂ、．．．、２３２Ｂと平行に延びている第１ダミー部分２６２Ａ、２６４Ａを各々有する複数のダミー導電ライン２６２、２６４が接続されている。図２には、接続領域２００Ｂにあるあらゆるコンタクトパッド２５２、２５４にダミー導電ライン２６２、２６４が接続されている場合の例を示した。しかし、本発明の範囲内で、接続領域２００Ｂにある複数のコンタクトパッド２５２、２５４のうち、一部のコンタクトパッド２５２またはコンタクトパッド２５４にのみダミー導電ライン２６２、２６４が接続されている構造を有することもできる。これについての具体例は、図３を参照して後述する。
【００２４】
図２の接続領域２００Ｂで、複数の導電ライン２０１、２０２、．．．、２３２のうち、互に隣接している第１導電ライン及び第２導電ライン（例えば、２０１及び２０２）に各々一体に接続されているコンタクトパッド２５２、２５４にはいずれもダミー導電ライン２６２、２６４が接続されている。そして、コンタクトパッド２５２に接続されたダミー導電ライン２６２と、コンタクトパッド２５４に接続されたダミー導電ライン２６４は互に異なる形状を有する。
【００２５】
図２の例で、コンタクトパッド２５２に接続されたダミー導電ライン２６２は、第１ダミー部分２６２Ａと、第１ダミー部分２６２Ａの一端から第１ダミー部分２６２Ａと一体に接続された状態で、第２方向とは異なる第３方向に延びる第２ダミー部分２６２Ｂと、第２ダミー部分２６２Ｂと一体に接続された状態で、第３方向とは異なる第４方向に延びる第３ダミー部分２６２Ｃを含む。図２で、第２ダミー部分２６２Ｂが延びる第３方向が第１方向と同一であり、第３ダミー部分２６２Ｃが延びる第４方向が第２方向と同じ場合を例示した。しかし、本発明は、これに限定されるものではない。また、図２の例で、コンタクトパッド２５４に接続されたダミー導電ライン２６４は、第１ダミー部分２６４Ａのみを含む。
【００２６】
複数のコンタクトパッド２５２、２５４は、各々第２方向に延びる線形エッジ部２５２Ｌ、２５４Ｌ（図２、コンタクトパッドの右側辺部）を含む。そして、複数の導電ライン２０１、２０２、．．．、２３２の内から選択される一部の導電ライン２０２、２０４、．．．、２３１で、第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂはそれらに各々接続されているコンタクトパッド２５４の線形エッジ部２５４Ｌと一直線をなすように延びている直線側壁２０２Ｌ、２０４Ｌ、．．．、２３１Ｌを有する。
【００２７】
図２には、直線側壁２０２Ｌ、２０４Ｌ、．．．、２３１Ｌを有する導電ライン２０２、２０４、．．．、２３１が接続されているコンタクトパッド２５４にダミー導電ライン２６４が接続されて場合の例を示した。しかし、本発明の範囲内で、直線側壁２０２Ｌ、２０４Ｌ、．．．、２３１Ｌを有する導電ライン２０２、２０４、．．．、２３１が接続されているコンタクトパッド２５４には、ダミー導電ライン２６４が接続されていないこともある。これについてのさらに具体的な例を図３を参照して後述する。
【００２８】
また、コンタクトパッド２５２の線形エッジ部２５２Ｌは、ダミー導電ライン２６２の第１ダミー部分２６２Ａの一直線側壁２６２Ｌと一直線をなすように延びている。
複数のコンタクトパッド２５２、２５４は、各々導電ライン２０１、２０２、．．．、２３２の第２ライン部分２０１Ｂ、２０２Ｂ、．．．、２３２Ｂに近接した位置に形成された非線形（ｎｏｎ−ｌｉｎｅａｒ）エッジ部２５２ＮＬ、２５４ＮＬを含みうる。コンタクトパッド２５２で、非線形エッジ部２５２ＮＬは前記導電ライン２０１、２０３、．．．、２３１の第２ライン部分２０１Ｂ、２０３Ｂ、．．．、２３１Ｂとダミー導電ライン２６２の第１ダミー部分２６２Ａとの間に形成される。そして、コンタクトパッド２５２で、線形エッジ部２５２Ｌと非線形エッジ部２５２ＮＬは、ダミー導電ライン２６２の第１ダミー部分２６２Ａを挟んで互に離隔される。
【００２９】
コンタクトパッド２５４で、非線形エッジ部２５４ＮＬは、導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂとダミー導電ライン２６４の第１ダミー部分２６４Ａとの間に形成される。そして、コンタクトパッド２５４で、線形エッジ部２５４Ｌと非線形エッジ部２５４ＮＬは、導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂを挟んで互に離隔される。
【００３０】
図２で、非線形エッジ部２５２ＮＬ、２５４ＮＬは、各々コンタクトパッド２５２、２５４を中心にみる時、凸状を有するように図示しているが、本発明はこれに限定されない。場合によって、非線形エッジ部２５２ＮＬ、２５４ＮＬは、各々コンタクトパッド２５２、２５４を中心にみる時、凹状、または凸状及び凹状が組み合わされた形状を有することもできる。
【００３１】
複数の導電ライン２０１、２０２、．．．、２３２は、その全長にわたって第１幅Ｗ１を有することができる。また、ダミー導電ライン２６２、２６４は、各々第１幅Ｗ１と同じ幅Ｗ３、Ｗ４を有することができる。
また、メモリセル領域２００Ａ及び接続領域２００Ｂで、複数の導電ライン２０１、２０２、．．．、２３２の第１ライン部分２０１Ａ、２０２Ａ、．．．、２３２Ａは、各々一定の間隔、すなわち第１間隔Ｄ１を挟んで相互離隔される。
【００３２】
そして、接続領域２００Ｂで、コンタクトパッド２５２に接続されている第２ライン部分２０１Ｂ、２０３Ｂ、．．．、２３２Ｂと第１ダミー部分２６２Ａとの間の間隔、すなわち第２間隔Ｄ２は、第１間隔Ｄ１と同じか、さらに大きい。同様に、接続領域２００Ｂで、コンタクトパッド２５４に接続されている第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂと第１ダミー部分２６４Ａとの間の間隔、すなわち第３間隔Ｄ３は第１間隔Ｄ１と同じか、さらに大きい。そして、第２間隔Ｄ２及び第３間隔Ｄ３は、相互に同一か或いは、同一でなくてもよい。
【００３３】
図２に例示した構成で、複数の導電ライン２０１、２０２、．．．、２３２は、各々メモリセル領域２００Ａで複数のメモリセルを構成するワードラインまたはビットラインでありうる。
図２には、メモリセルブロック２４０に３２本の導電ライン２０１、２０２、．．．、２３２が含まれている例を図示した。しかし、本発明の範囲内で１つのメモリセルブロック２４０は、多様な数の導電ラインを含みうる。
【００３４】
図３は、本発明の第２の実施形態による半導体素子３００の構成の一部を示すレイアウト図である。
図３には、ＮＡＮＤフラッシュメモリ素子のメモリセル領域３００Ａの一部と、メモリセル領域３００Ａのセルアレイを構成する複数の導電ライン、例えば、ワードラインまたはビットラインを周辺回路領域（図示せず）にあるデコーダのような外部回路（図示せず）に接続させるためのコンタクトパッドが形成される接続領域３００Ｂのレイアウトの一部が例示する。メモリセル領域３００Ａは、図１のセルアレイ３２を構成しうる。
【００３５】
図３に示す第２の実施形態で、図２を参照して説明した第１の実施形態と異なる点は、接続領域３００Ｂでコンタクトパッド２５４にはダミー導電ライン２６４が形成されていないという点である。この相異を除ければ、図３に示す第２の実施形態の構成は、図２を参照して説明した第１の実施形態と近似している。図３において、図２と同じ参照符号は、同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明は省略する。
【００３６】
図３を参照すると、接続領域２００Ｂで、コンタクトパッド２５２には第２方向（図３で“ｙ”方向）に沿って第２ライン部分２０１Ｂ、２０２Ｂ、．．．、２３２Ｂと平行に延びている第１ダミー部分２６２Ａを有するダミー導電ライン２６２が接続されている。一方、コンタクトパッド２５４にはダミー導電ラインが接続されていない。
【００３７】
また、コンタクトパッド２５４には、複数の導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂに近接した位置にある非線形エッジ部３５４ＮＬ近傍で周囲の側壁よりさらに内部にリセス（陥凹）されているリセス側壁部３５４Ｒが形成されうる。
コンタクトパッド２５４で、非線形エッジ部３５４ＮＬは、導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂとリセス側壁部３５４Ｒとの間に形成される。
【００３８】
図４は、本発明の第３の実施形態による半導体素子４００の構成の一部を示すレイアウト図である。
図４には、ＮＡＮＤフラッシュメモリ素子のメモリセル領域４００Ａの一部と、メモリセル領域４００Ａのセルアレイを構成する複数の導電ライン、例えば、ワードラインまたはビットラインを周辺回路領域（図示せず）にあるデコーダのような外部回路（図示せず）に接続させるためのコンタクトパッドが形成される接続領域４００Ｂのレイアウトの一部を例示する。メモリセル領域４００Ａは、図１のセルアレイ３２を構成しうる。
【００３９】
図４に示す第３の実施形態で、図２を参照して説明した第１の実施形態と異なる点は、接続領域４００Ｂでコンタクトパッド２５４に接続されているダミー導電ライン４６４が第１ダミー部分４６４Ａと、第１ダミー部分４６４Ａの一端から第１ダミー部分４６４Ａと一体に接続された状態で、第２方向とは異なる第３方向に延びる第２ダミー部分４６４Ｂと、第２ダミー部分４６４Ｂと一体に接続された状態で、第３方向とは異なる第４方向に延びる第３ダミー部分４６４Ｃを含むという点である。
この相違を除けば、図４に示す第３の実施形態の構成は、図２を参照して説明した第１の実施形態と近似している。図３において、図２と同じ参照符号は同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明は省略する。
【００４０】
図４を参照すると、第１ダミー部分４６４Ａは、コンタクトパッド２５４から導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂと平行した方向に延びている。図４で、第２ダミー部分４６４Ｂが延びる第３方向が第１方向と同一であり、第３ダミー部分４６４Ｃが延びる第４方向が第２方向と同じ場合を例示した。しかし、本発明はこれに限定されるものではない。
【００４１】
コンタクトパッド２５２に接続されたダミー導電ライン２６２と、コンタクトパッド２５４に接続されたダミー導電ライン２６４は、互に異なる形状を有する。
コンタクトパッド２５４で、導電ライン２０２、２０４、．．．、２３１の第２ライン部分２０２Ｂ、２０４Ｂ、．．．、２３１Ｂとダミー導電ライン４６４の第１ダミー部分４６４Ａとの間に非線形エッジ部２５４ＮＬが形成される。
【００４２】
図５（ａ）、（ｂ）〜図１６（ａ）、（ｂ）は、本発明の第１の実施形態による半導体素子のパターン形成方法を説明するため本発明の第１の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
図５（ａ）、（ｂ）を参照すると、まず、メモリセル領域２００Ａ及び接続領域２００Ｂ（図２参照）を有する基板５００を準備する。
【００４３】
メモリセル領域２００Ａ及び接続領域２００Ｂで、基板５００上に導電ライン、例えば、複数の導電ライン２０１、２０２、．．．、２３２の形成に必要な導電層５１２を形成し、導電層５１２上にハードマスク層５１４及びバッファマスク層５１６を順次に形成する。そして、バッファマスク層５１６上にデュアルマスク層５２０及び可変マスク層５３０を順次に形成し、可変マスク層５３０上にマスクパターン５４０を形成する。
【００４４】
マスクパターン５４０は、第１マスク部分５４０Ａ、第２マスク部分５４０Ｂ、及びそれらの間の連結のための第３マスク部分５４０Ｃを含む。第１マスク部分５４０Ａは、メモリセル領域２００Ａ及び接続領域２００Ｂにわたって延びるように形成し、第１ピッチ２ＰＣで反復形成される複数のライン形状を有する。第２マスク部分５４０Ｂ及び第３マスク部分５４０Ｃは、接続領域２００Ｂに形成する。
【００４５】
メモリセル領域２００Ａ及び接続領域２００Ｂで、複数の第１マスク部分５４０Ａは、最終的に形成しようとする微細パターンのピッチＰＣより２倍大きい第１ピッチ２ＰＣを有するように形成する。また、メモリセル領域２００Ａ及び接続領域２００Ｂで狭幅パターンからなる複数の第１マスク部分５４０Ａそれぞれの微細幅ＷＤ１は基板５００上に形成しようとするパターン、例えば、図２の複数の導電ライン２０１、２０２、．．．、２３２間の間隔Ｄ１と同一に形成されうる。
【００４６】
接続領域２００Ｂに形成される比較的広幅パターンである第２マスク部分５４０Ｂは、最終的に形成しようとするパターンよりさらに狭幅を有するように形成する。例えば、図２のコンタクトパッド２５２を形成しようとする場合、図５（ｂ）のＢ３−Ｂ３’線に沿った断面図で例示したように、第２マスク部分５４０Ｂは最終的に形成しようとするコンタクトパッド２５２の幅Ｗ２（図２参照）より狭幅ＷＤ２を有するように形成する。
【００４７】
ここで、第２マスク部分５４０Ｂの幅ＷＤ２と第１マスク部分５４０Ａの幅ＷＤ１との差が大きいほど、図７（ａ）、（ｂ）を参照して後述するような本発明による方法での３次元エッチング効果によるエッチング量差による結果を得るのに有利である。第１マスク部分５４０Ａ及び第２マスク部分５４０Ｂは、１つのフォトマスクを利用する１回のフォトリソグラフィー工程を利用して同時に形成されうる。
【００４８】
基板５００は、シリコン基板のような通常の半導体基板からなりうる。
導電層５１２は、ドーピングされたポリシリコン、金属、金属窒化物、またはこれらの組み合わせからなりうる。例えば、導電層５１２からワードラインを形成する場合、導電層５１２は、ＴａＮ、ＴｉＮ、Ｗ、ＷＮ、ＨｆＮ及びタングステンシリサイドからなる群から選択されるいずれか１つ、またはこれらの組み合わせからなる導電物質を含みうる。または、導電層５１２からビットラインを形成する場合、導電層５１２は、ドーピングされたポリシリコンまたは金属からなりうる。
【００４９】
ハードマスク層５１４は、単一層からなりうる。または、ハードマスク層５１４は、所定のエッチング条件下で互に異なるエッチング特性を有する２層以上の複数のハードマスク層が積層された多重層構造を有することもできる。ハードマスク層５１４は、酸化膜、窒化膜、またはこれらの組み合わせからなりうる。例えば、ハードマスク層５１４は、酸化膜からなり、バッファマスク層５１６はポリシリコン膜または窒化膜からなりうる。しかし、本発明はこれに限定されるものではない。
【００５０】
ハードマスク層５１４及びバッファマスク層５１６は、所定のエッチング条件に対して互に異なるエッチング選択比を有する物質からなれば十分である。場合によって、バッファマスク層５１６は省略可能である。ハードマスク層５１４は、約１０００〜３０００Åの厚さで形成しうる。バッファマスク層５１６は、約３００〜１０００Åの厚さで形成しうる。
【００５１】
デュアルマスク層５２０のうち、その上部に第１マスク部分５４０Ａが形成される第１部分では、第１マスク部分５４０Ａのパターン密度を倍加させるための犠牲膜として利用しうる。デュアルマスク層３２０のうちからその上部に第２マスク部分５４０Ｂが形成される第２部分は第２部分が位置する領域で所望のパターンを形成するのに必要なエッチングマスクの一部を形成しうる。
【００５２】
デュアルマスク層５２０は、バッファマスク層５１６の種類によって多様な膜質からなりうる。例えば、デュアルマスク層５２０は、ＡＣＬ（ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ ｌａｙｅｒ）または炭素含有膜からなりうる。または、デュアルマスク層５２０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＣＮ、ポリシリコンのようなシリコン含有物質の内から選択されるいずれか１つの物質からなりうる。
【００５３】
デュアルマスク層５２０を形成するためにスピンコーティングまたはＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程を利用しうる。例えば、デュアルマスク層５２０を炭素含有膜で形成するための工程を例示すれば、次の通りである。
まず、バッファマスク層５１６上に約１０００〜５０００Åの厚さの有機化合物層を形成する。この際、必要によってスピンコーティング工程または他の蒸着工程を利用しうる。
【００５４】
有機化合物は、フェニル、ベンゼン、またはナフタレンのような芳香族環を含む炭化水素化合物またはその誘導体からなりうる。有機化合物は、その総重量を基準に約８５〜９９重量％の比較的高い炭素含有量を有する物質からなりうる。有機化合物層を約１５０〜３５０℃の温度下で１次ベークして炭素含有膜を形成する。１次ベークは約６０秒間行われる。その後、炭素含有膜を約３００〜５５０℃の温度下で２次ベークして硬化させる。２次ベークは、約３０〜３００秒間行われる。これと共に、炭素含有膜を２次ベーク工程により硬化させることによって、炭素含有膜上に他の膜質を形成する時、約４００℃以上の比較的高温下で蒸着工程を行っても蒸着工程中に炭素含有膜に悪影響を及ぼすことはない。
【００５５】
可変マスク層５３０は、その上に形成されるマスクパターン５４０の第１マスク部分５４０Ａ及び第２マスク部分５４０Ｂそれぞれの幅によってデュアルマスク層５２０に対して可変的にエッチングマスクの役割を行うために形成するものである。可変マスク層５３０の厚さは、可変マスク層５３０を構成する材料、図７（ａ）、（ｂ）を参照して後述する後続のデュアルマスク層５２０のエッチング工程時のエッチング条件、第１マスク部分５４０Ａの幅ＷＤ１、及び第２マスク部分５４０Ｂの幅ＷＤ２を考慮し、図７（ａ）、（ｂ）を参照して後述するような“３次元エッチング効果”による結果が得られる十分な条件に設定しうる。
【００５６】
可変マスク層５３０は、デュアルマスク層５２０に対してエッチングマスクとして利用するように、デュアルマスク層５２０とは異なるエッチング選択比を有する物質からなりうる。例えば、可変マスク層５３０は、ＳｉＯＮ、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＣＮ、ポリシリコンのようなシリコン含有物質の内から選択されるいずれか１つの物質からなりうる。または、可変マスク層５３０は、金属または有機物からなりうる。
【００５７】
マスクパターン５４０は、例えばフォトリソグラフィー工程を利用して形成されうる。マスクパターン５４０は、フォトレジスト膜からなりうる。または、マスクパターン５４０は、有機物または無機物からなる反射防止膜とフォトレジスト膜の積層構造からなりうる。
マスクパターン５４０で、第１マスク部分５４０Ａの幅ＷＤ１は、形成しようとする半導体素子の最小形状（ｆｅａｔｕｒｅ ｓｉｚｅ）に対応し、第２マスク部分５４０Ｂの幅ＷＤ２は最小形状より広幅でありうる。例えば、第１マスク部分５４０Ａの幅ＷＤ１は、数ｎｍ〜数十ｎｍの寸法を有することができる。
図５（ａ）に示したように、第１マスク部分５４０Ａと第２マスク部分５４０Ｂとの間にある第３マスク部分５４０Ｃの幅ＷＤ３は、第１マスク部分５４０Ａの幅ＷＤ１より大きい。
【００５８】
図６（ａ）、（ｂ）を参照すると、マスクパターン５４０をエッチングマスクとして利用して、可変マスク層５３０をエッチングしてメモリセル領域２００Ａ及び接続領域２００Ｂに可変マスクパターン（５３０Ａ、５３０Ｂ、５３０Ｃ）を形成する。
可変マスクパターン（５３０Ａ、５３０Ｂ、５３０Ｃ）は、第１マスク部分５４０Ａの下に位置する第１可変マスクパターン５３０Ａと、第２マスク部分５４０Ｂの下に位置する第２可変マスクパターン５３０Ｂと、第３マスク部分５４０Ｃの下に位置する第３可変マスクパターン５３０Ｃとを含む。
【００５９】
マスクパターン５４０の幅が可変マスク層５３０に転写され、第１可変マスクパターン５３０Ａは、第１マスク部分５４０Ａの幅ＷＤ１に対応する幅を有し、第２可変マスクパターン５３０Ｂは、第２マスク部分５４０Ｂの幅ＷＤ２に対応する幅を有することができる。そして、第３可変マスクパターン５３０Ｃは、第３マスク部分５４０Ｃの幅ＷＤ３に対応する幅を有することができる。
第１可変マスクパターン３３０Ａ、第２可変マスクパターン５３０Ｂ及び第３可変マスクパターン５３０Ｃの形成のための可変マスク層５３０のエッチングがなされる間、マスクパターン５４０の厚さが減少する。
【００６０】
図７（ａ）、（ｂ）を参照すると、マスクパターン５４０を除去した後、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃをエッチングマスクとして利用して、バッファマスク層５１６が露出されるまで、デュアルマスク層５２０をエッチングし、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃの下に各々位置する第１、第２及び第３マスクパターン５２０Ａ、５２０Ｂ、５２０Ｃを形成する。
【００６１】
第１可変マスクパターン５３０Ａ及び第２可変マスクパターン５３０Ｂは、デュアルマスク層５２０がエッチングされる間、図７（ｂ）の“ＮＡＲＲＯＷ”及び“ＷＩＤＥ”で各々表示した部分で矢印ａ１、ｂ１、ｃ１、ａ２、ｂ２、ｃ２で示したように、基板５００の主面（ｍａｉｎ ｓｕｒｆａｃｅ）の延長方向に対して垂直方向から水平方向まで多様な方向でエッチング雰囲気による影響を受ける。
【００６２】
その結果、第１可変マスクパターン５３０Ａ及び第２可変マスクパターン５３０Ｂでは、各々矢印ｃ１及びｃ２で示したような基板５００に対して垂直方向のみならず、矢印ａ１及びｂ１、ａ２及びｂ２で示したような傾斜方向でもエッチング雰囲気による影響を受け、第１可変マスクパターン５３０Ａ及び第２可変マスクパターン５３０Ｂそれぞれの側壁には、図７（ｂ）に示したように、傾斜したエッチング面Ｓ１、Ｓ２が形成される。
【００６３】
この際、第１可変マスクパターン５３０Ａは、その微細幅ＷＤ１が第２可変マスクパターン５３０Ｂの幅ＷＤ２より小さいために、傾斜したエッチング面Ｓ１が形成された後、傾斜したエッチング面Ｓ１で矢印ａ１及びｂ１方向またはそれに近接した傾斜方向への消耗（ａｂｒａｄｅ）が進行し続けることによって、第１可変マスクパターン５３０Ａの両側壁の傾斜したエッチング面Ｓ１が第１可変マスクパターン５３０Ａの上面で短時間内に互に合いつつ、第１可変マスクパターン５３０Ａの両側壁での消耗量が増加しつつ、上面で矢印ｃ１方向への消耗量増加が加速される効果（以下、“３次元エッチング効果”と称する）が得られる。
【００６４】
一方、第２可変マスクパターン５３０Ｂは、その幅ＷＤ２が第１可変マスクパターン５３０Ａの幅ＷＤ１より大きいために、傾斜したエッチング面Ｓ２が形成された後、傾斜したエッチング面Ｓ２で矢印ａ２及びｂ２方向またはそれに近接した傾斜方向への消耗が進んでいっても、デュアルマスク層５２０のエッチングが完了するまでの第２可変マスクパターン５３０Ｂの上面から矢印ｃ２方向への消耗量は、第１可変マスクパターン５３０Ａでの３次元エッチング効果によるｃ１方向への消耗量に比べてはるかに少ない。
【００６５】
したがって、第１マスクパターン５２０Ａ及び第２マスクパターン５２０Ｂが形成された後には、第１マスクパターン５２０Ａ上に残っている第１可変マスクパターン５３０Ａの厚さＴＡ１が第２マスクパターン５２０Ｂ上に残っている第２可変マスクパターン５３０Ｂの厚さＴＢ１に比べて小さくなる結果が得られる。幅ＷＤ２と幅ＷＤ１との差が大きいほど、第１可変マスクパターン５３０Ａの厚さＴＡ１と第２可変マスクパターン５３０Ｂの厚さＴＢ１との差はさらに大きくなる。
【００６６】
図７（ａ）、（ｂ）の工程で、デュアルマスク層５２０をエッチングするために、ドライエッチング工程を利用することができる。例えば、デュアルマスク層５２０が図５（ａ）、（ｂ）を参照して説明した炭素含有膜からなる場合、デュアルマスク層５２０をエッチングするためにＯ２及びＡｒの混合ガスを利用するプラズマエッチング工程を行うことができる。
【００６７】
図８（ａ）、（ｂ）を参照すると、第１マスクパターン５２０Ａ上には、第１可変マスクパターン５３０Ａが残っており、第２マスクパターン５２０Ｂ上には、第２可変マスクパターン５３０Ｂが残っている結果物全面の露出面を均一な厚さに覆うスペーサマスク層５５０を形成する。
【００６８】
スペーサマスク層５５０のうち、第１可変マスクパターン５３０Ａの両側の傾斜したエッチング面Ｓ１上に形成された部分の上方面（図８（ｂ）の“Ｃ１”で表示した部分）には、傾斜したエッチング面Ｓ１の傾斜度に対応する傾斜面５５０Ｓが形成される。スペーサマスク層５５０に形成された傾斜面５５０Ｓは、図９（ａ）、（ｂ）を参照して後述する第１スペーサ５５０Ａ形成のためのエッチング工程時に有利に用いられる。
【００６９】
スペーサマスク層５５０は、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃとバッファマスク層５１６に対して相異なるエッチング選択比を有する物質からなりうる。例えば、スペーサマスク層５５０は、酸化膜からなりうる。基板５００上で、スペーサマスク層５５０を均一な厚さに形成させるために、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工程等を利用することができる。
【００７０】
図９（ａ）、（ｂ）を参照すると、バッファマスク層５１６の上面が露出されるまでスペーサマスク層５５０をエッチングし、複数のスペーサ（５５０Ａ、５５０Ｂ、５５０Ｃ）を形成する。複数のスペーサ（５５０Ａ、５５０Ｂ、５５０Ｃ）は、第１マスクパターン５２０Ａの側壁を覆う第１スペーサ５５０Ａと、第２マスクパターン５２０Ｂの側壁を覆う第２スペーサ５５０Ｂと、第３マスクパターン５２０Ｃの側壁を覆う第３スペーサ５５０Ｃを含む。
【００７１】
第１スペーサ５５０Ａは、メモリセル領域２００Ａで、パターン密度を倍加させるためのエッチングマスクとして利用され、第２スペーサ５５０Ｂは、接続領域２００Ｂにメモリセル領域２００Ａでのパターンの幅より広幅である広幅パターンを形成するためのエッチングマスクの一部として使われうる。メモリセル領域２００Ａで、第１スペーサ５５０Ａの幅ＳＷ１は、図２での導電ライン２０１、２０２、．．．、２３２の幅Ｗ１と同一になりうる。
【００７２】
スペーサマスク層５５０をエッチバックする間、第１マスクパターン５２０Ａの上ではスペーサマスク層５５０の傾斜面５５０Ｓによりスペーサマスク層５５０のエッチング速度が加速されてスペーサマスク層５５０の第２マスクパターン５２０Ｂの上にあるスペーサマスク層５５０のエッチング率より大きくなる。
そして、第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃが形成された後、第１マスクパターン５２０Ａ上に残っている第１可変マスクパターン５３０Ａの厚さ減少率が第２マスクパターン５２０Ｂ上に残っている第２可変マスクパターン５３０Ｂの厚さ減少率より大きくなって、第２可変マスクパターン５３０Ｂの厚さＴＢ２と第１可変マスクパターン５３０Ａの厚さＴＡ２との差がさらに大きくなる。
【００７３】
また、第１スペーサ５５０Ａの高さＨ１は、第２スペーサ５５０Ｂの高さＨ２より低くなる。これにより、第１可変マスクパターン５３０Ａと第１スペーサ５５０Ａとの間に離隔距離ＤＡ１が存在し、離隔距離ＤＡ１を通じて第１可変マスクパターン５３０Ａと第１スペーサ５５０Ａとの間で、第１マスクパターン５２０Ａが露出される。
【００７４】
一方、第２マスクパターン５２０Ｂの上では、第２可変マスクパターン５３０Ａの側壁付近でのスペーサマスク層５５０のエッチング速度が第１マスクパターン５２０Ａ上にあるスペーサマスク層５５０の傾斜面５５０Ｓ部分に比べて遅いので、バッファマスク層５１６の上面から第２スペーサ５５０Ｂの高さＨ２は、バッファマスク層５１６の上面から第２可変マスクパターン５３０Ｂの底面までの距離ＤＭより大きくなり、図９（ｂ）の“Ｃ２”で示したように、第２スペーサ５５０Ｂと第２可変マスクパターン５３０Ｂが、互に接している部分が存在しうる。これにより、第２マスクパターン５２０Ｂが、第２スペーサ５５０Ｂと第２可変マスクパターン５３０Ｂとにより完全に覆われて、外部に露出されなくなる。
【００７５】
図９（ａ）、（ｂ）の工程で、スペーサマスク層５５０をエッチングするために、例えばメインエッチングガスとしてＣｘＦｙガス（ｘ及びｙは、各々１〜１０の整数）またはＣＨｘＦｙガス（ｘ及びｙは、各々１〜１０の整数）を使用しうる。または、メインエッチングガスにＯ２ガス及びＡｒのうちから選択される少なくとも１つのガスを混合して使用しうる。ＣｘＦｙガスとして、例えばＣ３Ｆ６、Ｃ４Ｆ６、Ｃ４Ｆ８、またはＣ５Ｆ８を使用しうる。ＣＨｘＦｙガスとして、例えば、ＣＨＦ３またはＣＨ２Ｆ２を使用しうる。ここで、エッチングガスに添加されるＯ２はエッチング工程中に発生するポリマー副産物を除去する役割と、ＣｘＦｙエッチングガスを分解させる役割とを行う。
【００７６】
また、エッチングガスに添加されるＡｒは、キャリアガスとして利用され、またイオン衝突（ｉｏｎ ｂｏｍｂａｒｄｉｎｇ）を起こす役割を行う。スペーサマスク層５５０をエッチングするに当たって、エッチングチャンバ内で例示したエッチングガスのうち、選択されるエッチングガスのプラズマを発生させてプラズマ雰囲気でエッチングを行える。
または、場合によってエッチングチャンバ内でプラズマを発生させず、イオンエネルギーのない状態で、選択されたエッチングガス雰囲気でエッチングすることもできる。例えば、スペーサマスク層５５０をエッチングするために、Ｃ４Ｆ６、ＣＨＦ３、Ｏ２、及びＡｒの混合ガスをエッチングガスとして使用しうる。この場合、Ｃ４Ｆ６：ＣＨＦ３：Ｏ２：Ａｒの体積比が約１：６：２：１４になるように、それぞれのガスを供給しつつ、約３０ｍＴの圧力下でプラズマ方式のドライエッチング工程を数秒〜数十秒間行う。
【００７７】
図９（ａ）、（ｂ）の工程で、スペーサマスク層５５０をポリマー副産物発生量が大きいエッチング条件下でエッチングするために、上記で例示した成分のうち、選択されたエッチングガスを利用するが、Ｏ２ガスの流量比を低め、エッチングガス内でのＯ２ガスの含有量を低めることによって、ポリマー副産物発生量を増加させうる。または、スペーサマスク層５５０をポリマー副産物発生量が大きいエッチング条件下でエッチングするために、上記で例示した成分のうち、選択されたエッチングガスを利用するが、エッチング温度を低めることによって、ポリマー副産物発生量をも増加させうる。
【００７８】
または、スペーサマスク層５５０をポリマー副産物発生量が大きいエッチング条件下でエッチングするために、上記で例示した成分のうち、選択されたエッチングガスを利用するが、エッチングガス内でのＯ２ガスの含有量を低め、エッチング温度も低めてポリマー副産物発生量を増加させうる。このように、スペーサマスク層５５０をポリマー副産物発生量が大きいエッチング条件下でエッチングすることによって、例えばＣｘＦｙ系のポリマー副産物が第２可変マスクパターン５３０Ｂと共に比較的広幅のパターン上に堆積されてポリマー副産物層（図示せず）を形成しても良い。
【００７９】
図１０（ａ）、（ｂ）を参照すると、第１マスクパターン５２０Ａの上面を外部に露出させるために、第１可変マスクパターン５３０Ａを選択的に除去する。
第１可変マスクパターン５３０Ａは、第２可変マスクパターン５３０Ｂに比べてそのパターンサイズがさらに小さく、厚さもさらに小さいので、第１可変マスクパターン５３０Ａ及び第２可変マスクパターン５３０Ｂが同じ物質からなっても、第１可変マスクパターン５３０Ａのエッチング率が第２可変マスクパターン５３０Ｂのエッチング率より大きい。したがって、メモリセル領域２００Ａ及び接続領域２００Ｂで、第１可変マスクパターン５３０Ａが完全に除去された時点で、接続領域２００Ｂにある第２可変マスクパターン５３０Ｂは大きな厚さ減少なしに第２マスクパターン５２０Ｂの上面上に残るようになる。
【００８０】
一方、第３マスクパターン５２０Ｃ上にある第３可変マスクパターン５３０Ｃの場合、その幅ＷＤ３が第１可変マスクパターン５３０Ａの幅ＷＤ１と大きい差がない時、図１０（ａ）に例示したように、第３可変マスクパターン５３０Ｃのエッジ部分が消耗されることもある。特に、第１可変マスクパターン５３０Ａ除去のための目標エッチング量を設定する時、第３可変マスクパターン５３０Ｃも除去できるほどの目標エッチング量を設定しうる。
【００８１】
この際、図１０（ａ）、（ｂ）に示したように、第２可変マスクパターン５３０Ｂ近傍で、第３可変マスクパターン５３０Ｃが完全に除去されず、少量残っていることがある。または、図示していないが、第１可変マスクパターン５３０Ａの除去時、第３可変マスクパターン５３０Ｃは完全に除去され、第２可変マスクパターン５３０Ｂのうち、第３可変マスクパターン５３０Ｃに隣接した部分まで一部除去され、第３スペーサ５５０Ｃ近傍で、第２可変マスクパターン５３０Ｂに凹部が形成されることもある。
第１可変マスクパターン５３０Ａ及び第３可変マスクパターン５３０Ｃが除去された後、これらそれぞれの除去された部分下にあった第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃが露出される。
【００８２】
第１可変マスクパターン５３０Ａを除去するために、ドライまたはウェットエッチング工程を利用しうる。例えば、第１可変マスクパターン５３０ＡがＳｉＯＮまたはＳｉ３Ｎ４からなる場合、第１可変マスクパターン５３０Ａを除去するためにＣＨｘＦｙガス（ｘ及びｙは、各々１〜１０の整数）をメインエッチングガスとして使用しうる。または、ＣｘＦｙガス（ｘ及びｙは、各々１〜１０の整数）とＣＨｘＦｙガス（ｘ及びｙは、各々１〜１０の整数）との混合ガスをメインエッチングガスとして使用する。必要によって、Ｏ２、Ａｒ、またはハロゲン族化合物をもさらに含みうる。
例えば、第１可変マスクパターン５３０Ａを除去するために、ＣＨ２Ｆ２、ＣＨＦ３、Ｏ２、及びＡｒの混合ガスをエッチングガスとして使用する。この場合、ＣＨ２Ｆ２：ＣＨＦ３：Ｏ２：Ａｒの体積比が約４：１：５：９になるように、それぞれのガスを供給しつつ、約４０ｍＴの圧力下でプラズマ方式のドライエッチング工程を数秒〜数十秒間行う。
【００８３】
第１可変マスクパターン５３０Ａを除去するために、図９（ａ）、（ｂ）を参照して説明したような第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃ形成のためのスペーサマスク層５５０のエッチング工程に続いて連続的に第１可変マスクパターン５３０Ａを除去する。この際、スペーサマスク層５５０のエッチング工程時のエッチング条件と同じエッチング条件下で同一チャンバ内でインシチュ（ｉｎ−ｓｉｔｕ）で第１可変マスクパターン５３０Ａをも除去しうる。この場合にも、図１０（ａ）、（ｂ）を参照して説明したような効果が得られる。
【００８４】
図１１（ａ）、（ｂ）を参照すると、メモリセル領域２００Ａ及び接続領域２００Ｂで露出している第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃを除去し、相互隣接した２つの第１スペーサ５５０Ａ間の空間及び相互隣接した２つの第３スペーサ５５０Ｃ間の空間を通じてバッファマスク層５１６を露出させる。
第１マスクパターン５２０Ａは、等方性エッチング工程により除去する。
【００８５】
図１１（ｂ）の“Ｃ３”で示すように、第２マスクパターン５２０Ｂの上では第２スペーサ５５０Ｂと第２可変マスクパターン５３０Ｂとが互に接している部分があるので、第２マスクパターン５２０Ｂが第２スペーサ５５０Ｂと第２可変マスクパターン５３０Ｂにより完全に覆われて外部に露出されない。したがって、第１マスクパターン５２０Ａが除去される間、第２マスクパターン５２０Ｂは、その上面及び側壁が各々第２可変マスクパターン５３０Ｂ及び第２スペーサ５５０Ｂにより保護される。
【００８６】
第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃを等方性エッチング条件下で除去した結果、第１、第２及び第３マスクパターン５２０Ａ、５２０Ｂ、５２０Ｃのうち、比較的広幅のパターンである第２マスクパターン５２０Ｂのみ残るようになる。
第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃの除去工程は、第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃと、第２及び第３可変マスクパターン５３０Ｂ、５３０Ｃと、バッファマスク層５１６のエッチングが抑制される条件下で行う。
【００８７】
第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃが図５（ａ）、（ｂ）を参照して説明した炭素含有膜からなる場合、第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃを除去するために、例えば、アッシング及びストリップ工程を利用しうる。または、第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃをドライまたはウェットエッチング工程で除去することもできる。
【００８８】
図１２（ａ）、（ｂ）を参照すると、メモリセル領域２００Ａ及び接続領域２００Ｂで複数の第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃ上にトリミングマスクパターン５７０を形成する。トリミングマスクパターン５７０は、メモリセル領域２００Ａで、第１スペーサ５５０Ａの一部を露出させる。また、トリミングマスクパターン５７０には、接続領域２００Ｂで、第３スペーサ５５０Ｃの一部を露出させる開口５７０Ｈが形成される。
トリミングマスクパターン５７０は、フォトレジストパターンからなりうる。
【００８９】
図１３（ａ）、（ｂ）を参照すると、トリミングマスクパターン５７０をエッチングマスクとしてメモリセル領域２００Ａ及び接続領域２００Ｂで各々第１スペーサ５５０Ａ及び第３スペーサ５５０Ｃの露出された部分をエッチングするトリミング工程を行う。その結果、基板５００のメモリセル領域２００Ａ及び接続領域２００Ｂで相互連結してループ形状をなす第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃが２つに分離される。
その後、トリミングマスクパターン５７０を除去する。
【００９０】
図１４（ａ）、（ｂ）を参照すると、メモリセル領域２００Ａ及び接続領域２００Ｂにある第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃと、接続領域２００Ｂにある第２可変マスクパターン５３０Ｂ及び第３可変マスクパターン５３０Ｃをエッチングマスクとして利用して、バッファマスク層５１６をエッチングし、メモリセル領域２００Ａ及び接続領域２００Ｂに複数のバッファマスクパターン５１６Ｐを形成する。複数のバッファマスクパターン５１６Ｐを通じてハードマスク層５１４が露出される。
図示していないが、複数のバッファマスクパターン５１６Ｐが形成された後、複数のバッファマスクパターン５１６Ｐの上には、複数の第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃの残留層と、第２可変マスクパターン５３０Ｂの残留層が残りうる。
【００９１】
図１５（ａ）、（ｂ）を参照すると、メモリセル領域２００Ａ及び接続領域２００Ｂにある複数のバッファマスクパターン５１６Ｐをエッチングマスクとして利用して、ハードマスク層５１４をエッチングし、メモリセル領域２００Ａ及び接続領域２００Ｂに複数のハードマスクパターン５１４Ｐを形成する。複数のハードマスクパターン５１４Ｐを通じて導電層５１２が露出される。
図示していないが、複数のハードマスクパターン５１４Ｐが形成された後、複数のハードマスクパターン５１４Ｐ上には、複数のバッファマスクパターン５１６Ｐの残留層が残りうる。
【００９２】
図１６（ａ）、（ｂ）を参照すると、メモリセル領域２００Ａ及び接続領域２００Ｂにある複数のハードマスクパターン５１４Ｐをエッチングマスクとして利用して、導電層５１２をエッチングし、メモリセル領域２００Ａ及び接続領域２００Ｂに複数の導電パターン５１２Ｐを形成する。複数の導電パターン５１２を通じて基板５００が露出される。
図示していないが、複数の導電パターン５１２Ｐが形成された後、導電パターン５１２Ｐ上には、複数のハードマスクパターン５１４Ｐの残留層が残りうる。
【００９３】
複数の導電パターン５１２Ｐは、図２に例示した半導体素子２００の複数の導電ライン２０１、２０２、．．．、２３２、コンタクトパッド２５２、２５４、及びダミー導電ライン２６２、２６４を構成する。メモリセル領域２００Ａで、導電パターン５１２Ｐは、第１ピッチ２ＰＣ（図５（ａ）、（ｂ）参照）の１／４である幅Ｗ１’を有することができる。導電パターン５１２Ｐは、第１ピッチ２ＰＣの１／２である微小ピッチＰＣで反復形成される構造を有することができる。
【００９４】
図５（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明した本発明の第１の実施形態によるパターン形成方法において、基板５００上のメモリセル領域２００Ａ及び接続領域２００Ｂで狭幅パターンが形成される領域では、第１マスクパターン５２０Ａの側壁に形成される第１スペーサ５５０Ａをエッチングマスクとして利用するダブルパターニング工程によりパターン密度が倍加された微小幅を有する複数の導電ライン２０１、２０２、．．．、２３２（図２参照）が形成されうる。
また、基板２００上の接続領域２００Ｂでは、複数の導電ライン２０１、２０２、．．．、２３２の形成と同時に導電ライン２０１、２０２、．．．、２３２に接続されつつ、比較的広幅のコンタクトパッド２５２、２５４が形成される。
【００９５】
互に異なる幅を有する複数の導電ライン２０１、２０２、．．．、２３２及びコンタクトパッド２５２、２５４を同時に形成するに当たって、狭幅パターンの複数の導電ライン２０１、２０２、．．．、２３２が形成される領域では、その狭幅により３次元エッチング効果の影響を受けやすく、広幅パターンのコンタクトパッド２５２、２５４が形成される領域では３次元エッチング効果の影響をほとんど受けないという差を利用する。したがって、基板５００上で相異なる幅を有する導電パターンを同時に形成するに当たって、別途のフォトリソグラフィー工程が追加されず、工程手順を単純化できてコストを低減しうる。
【００９６】
また、複数の導電ライン２０１、２０２、．．．、２３２が形成される領域で第１マスクパターン５２０Ａを等方性エッチング工程により除去する時、複数の導電ライン２０１、２０２、．．．、２３２領域とコンタクトパッド２５２、２５４領域との間にある第３マスクパターン５２０Ｃ部分も等方性エッチングの影響を受けて、第１マスクパターン５２０Ａと共に除去され、互に隣接する２つの導電ライン（例えば、符号２０１及び２０２）を分離させるトリミング工程及びコンタクトパッド２５２、２５４の形成工程を容易に行える。
【００９７】
本発明の第１の実施形態によるパターン形成方法に従い、基板５００上に複数の導電ライン２０１、２０２、．．．、２３２及びコンタクトパッド２５２、２５４を同時に形成することによって、メモリセル領域２００Ａでは、通常のフォトリソグラフィー工程で具現できるピッチの約１／２である微細ピッチで反復的に形成される微細な導電パターンを形成することができる。
【００９８】
特に、複数の導電ライン２０１、２０２、．．．、２３２が各々具現しようとする半導体素子の最小形状（ｆｅａｔｕｒｅ ｓｉｚｅ）である１Ｆの幅を有するように形成され、複数の導電ライン２０１、２０２、．．．、２３２それぞれの間の間隔も１Ｆの大きさを有する場合、接続領域で互に隣接する２つの導電ラインを分離させるためのトリミング工程を行う時、すなわち、図１２（ａ）、（ｂ）を参照して説明したようなトリミングマスクパターン５７０を形成するためのフォトリソグラフィー工程を行う時、十分なアラインマージン（ａｌｉｇｎ ｍａｒｇｉｎ）を確保しうる。したがって、微細パターン具現時に発生しやすいミスアラインによる問題を最小化しうる。
【００９９】
図１７は、本発明の第２の実施形態による半導体素子のパターン形成方法を説明するための平面図である。図１７は図３の半導体素子３００を形成するための工程を例示する。
図１７は、図３で“１７”と表示した長方形部分に対応する部分の平面図である。図１７を参照して説明する第２の実施形態は図５（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明した第１の実施形態と近似している。但し、第２の実施形態では図１２（ａ）を参照して説明したトリミングマスクパターン５７０とは異なる構造のトリミングマスクパターン６７０を形成するという点で第１の実施形態と異なる。
図１７において、図５（ａ）、（ｂ）〜図１６（ａ）、（ｂ）と同じ参照符号は同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明は省略する。
【０１００】
図１７を参照すると、図５（ａ）、（ｂ）〜図１１（ａ）、（ｂ）の工程を行った後、図１２（ａ）、（ｂ）の工程と同様に、トリミングマスクパターン６７０を形成する。トリミングマスクパターン６７０は、第１の実施形態でのトリミングマスクパターン５７０と同様に、メモリセル領域３００Ａで、第１スペーサ５５０Ａの一部を露出させる。一方、接続領域３００Ｂでは、トリミングマスクパターン６７０は第１の実施形態でのトリミングマスクパターン５７０とは異なる位置で、第３スペーサ５５０Ｃの一部を露出させる開口６７０Ｈを形成する。開口６７０Ｈを通じて第２可変マスクパターン５３０Ｂの一部と第２スペーサ５５０Ｂの一部とが露出される。
【０１０１】
トリミングマスクパターン６７０をエッチングマスクとして利用して、図１３（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明したような工程を行うことによって、図３に例示した半導体素子３００の複数の導電ライン２０１、２０２、．．．、２３２、コンタクトパッド２５２、２５４、及びダミー導電ライン２６２、２６４を形成しうる。
【０１０２】
図１８〜図２２は、本発明の第３の実施形態による半導体素子のパターン形成方法を説明するための平面図である。図１８〜図２２は図４の半導体素子４００を形成するための工程を例示する。
図１８〜図２２は、図４で“１８”と表示した長方形部分に対応する部分の平面図を示す。
【０１０３】
図１８〜図２２を参照して説明する第３の実施形態は、図５（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明した第１の実施形態と近似している。但し、第３の実施形態では、図５（ａ）を参照して説明したマスクパターン５４０と異なる構造を有するマスクパターン７４０を形成し、図１２（ａ）を参照して説明したトリミングマスクパターン５７０と異なる構造を有するトリミングマスクパターン７７０を形成するという点で第１の実施形態と異なる。これについてさらに詳細に説明すれば、次の通りである。
【０１０４】
図１８〜図２２において、図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）と同じ参照符号は、同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明は省略する。
図１８を参照すると、図５（ａ）、（ｂ）を参照して説明したような方法で基板５００のメモリセル領域４００Ａ及び接続領域４００Ｂに導電層５１２、ハードマスク層５１４、バッファマスク層５１６、デュアルマスク層５２０、及び可変マスク層５３０を順次に形成する。
その後、可変マスク層５３０上に図６（ａ）、（ｂ）のマスクパターン５４０の代わりにマスクパターン７４０を形成する。マスクパターン７４０は、第１マスク部分７４０Ａ、第２マスク部分７４０Ｂ、第１マスク部分７４０Ａと第２マスク部分７４０Ｂとの連結のための第３マスク部分７４０Ｃ、及びトリミングのための第４マスク部分７４０Ｄを含む。
【０１０５】
図１９を参照すると、図６（ａ）、（ｂ）〜図９（ａ）、（ｂ）の説明と類似する工程を利用して、バッファマスク層５１６上に第１、第２、第３及び第４可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃ、５３０Ｄと、その下部に各々位置する第１、第２、第３及び第４マスクパターン５２０Ａ、５２０Ｂ、５２０Ｃ、５２０Ｄを形成する。第４マスクパターンは、図１９で、第４可変マスクパターン５３０Ｄにより完全に覆われているので図１９には現れない。
【０１０６】
そして、第１、第２、第３及び第４マスクパターン５２０Ａ、５２０Ｂ、５２０Ｃ、５２０Ｄの各側壁に複数のスペーサ５５０Ａ、５５０Ｂ、５５０Ｃ、５５０Ｄを形成する。複数のスペーサ５５０Ａ、５５０Ｂ、５５０Ｃ、５５０Ｄは、第１マスクパターン５２０Ａの側壁を覆う第１スペーサ５５０Ａと、第２マスクパターン５２０Ｂの側壁を覆う第２スペーサ５５０Ｂと、第３マスクパターン５２０Ｃの側壁を覆う第３スペーサ５５０Ｃと、第４マスクパターン５２０Ｄの側壁を覆う第４スペーサ５５０Ｄとを含む。
【０１０７】
図２０を参照すると、図１０（ａ）、（ｂ）の説明と同様に、第１、第３及び第４マスクパターン５２０Ａ、５２０Ｃ、５２０Ｄの上面が外部に露出するように、第１、第３及び第４可変マスクパターン５３０Ａ、５３０Ｃ、５３０Ｄを選択的に除去する。
第１可変マスクパターン５３０Ａの除去のためのエッチング工程時、目標エッチング量を適切に設定することによって、第４マスクパターン５２０Ｄ上にあった第４可変マスクパターン５３０Ｄは第３マスクパターン５２０Ｃ上にある第３可変マスクパターン５３０Ｃと同様に、第１可変エッチングマスクパターン５３０Ａの除去時に共に除去される。
【０１０８】
図２１を参照すると、図１１（ａ）、（ｂ）の説明と同様に、メモリセル領域２００Ａ及び接続領域２００Ｂで露出される第１マスクパターン５２０Ａを等方性エッチング工程により除去し、相互隣接した２つの第１スペーサ５５０Ａ間の空間を通じてバッファマスク層５１６を露出させる。その結果、第４マスクパターン５２０Ｄも共に除去され、第１、第２、第３及び第４マスクパターン５２０Ａ、５２０Ｂ、５２０Ｃ、５２０Ｄのうち、比較的広幅のパターンである第２マスクパターン５２０Ｂのみ残る。
【０１０９】
図２２を参照すると、図１２（ａ）、（ｂ）の説明と類似した方法で、メモリセル領域２００Ａ及び接続領域２００Ｂで複数の第１、第２及び第３スペーサ５５０Ａ、５５０Ｂ、５５０Ｃ上にトリミングマスクパターン７７０を形成する。
トリミングマスクパターン７７０は、図１２（ａ）に例示した第１の実施形態でのトリミングマスクパターン５７０と同様に、メモリセル領域４００Ａでは第１スペーサ５５０Ａの一部を露出させる。しかし、第１の実施形態でのトリミングマスクパターン５７０と異なる点は、トリミングマスクパターン７７０は接続領域４００Ｂに第４スペーサ５５０Ｄを露出させる開口７７０Ｈが形成されるという点である。
【０１１０】
トリミングマスクパターン７７０をエッチングマスクとして利用して、図１３（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明したような工程を行うことによって、図４に例示した半導体素子４００の複数の導電ライン２０１、２０２、．．．、２３２、コンタクトパッド２５２、２５４、及びダミー導電ライン２６２、４６４を形成することができる。
【０１１１】
図２３（ａ）、（ｂ）と図２４（ａ）、（ｂ）は、本発明の第４の実施形態による半導体素子のパターン形成方法を説明するための工程順の図面であり、（ａ）は図２の「５Ａ」部分の平面図であり、（ｂ）は（ａ）のＢ１−Ｂ１’線、Ｂ２−Ｂ２’線、Ｂ３−Ｂ３’線に沿った断面図である。
図２３（ａ）、（ｂ）と図２４（ａ）、（ｂ）は、図２の半導体素子２００を製造するための工程を例示している。
【０１１２】
図２３（ａ）、（ｂ）と図２４（ａ）、（ｂ）を参照して説明する第４の実施形態は、図５（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明した第１の実施形態と近似している。但し、第４の実施形態では、図５（ａ）、（ｂ）の工程〜図７（ａ）、（ｂ）の工程を行った後、図８（ａ）、（ｂ）でのスペーサマスク層５５０の形成工程を行う前に、第１マスクパターン５２０Ａの上面を覆う第１可変マスクパターン５３０Ａを除去する工程を先に行う。これについてさらに詳細に説明すれば、次の通りである。
【０１１３】
図２３（ａ）、（ｂ）と図２４（ａ）、（ｂ）において、図１５（ａ）、（ｂ）と図１６（ａ）、（ｂ）と同じ参照符号は同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明は省略する。
図２３（ａ）、（ｂ）を参照すると、図５（ａ）、（ｂ）〜図７（ａ）、（ｂ）を参照して説明したような一連の工程を行う。その後、図７（ａ）、（ｂ）の結果物で、第２可変マスクパターン５３０Ｂは、第２マスクパターン５２０Ｂ上に残っており、第１マスクパターン５２０Ａの上面を覆う第１可変マスクパターン５３０Ａと、第３マスクパターン５２０Ｃの上面を覆う第２可変マスクパターン５３０Ｃのみ除去されるように、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃを等方性エッチングする。
【０１１４】
この際、等方性エッチングは、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃがそれらの周辺の他の膜に対して高いエッチング選択比を有し、選択的にエッチングしうる条件下で行う。等方性エッチングのためにウェットまたはドライエッチングを利用しうる。例えば、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０ＣがＳｉＯ２またはＳｉＯＮからなる場合、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃのみを等方性エッチングするためにＨＦ洗浄液を使用することができる。
【０１１５】
第１及び第２可変マスクパターン５３０Ａ、５３０Ｃが除去されるまで、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃを等方性エッチングした結果、図２３（ａ）、（ｂ）の“ＮＡＲＲＯＷ”及び“ＷＩＤＥ”で表した部分で点線及び矢印Ｒで示したように、第１、第２及び第３可変マスクパターン５３０Ａ、５３０Ｂ、５３０Ｃの露出面から均一な厚さほどエッチングされる。
【０１１６】
したがって、第１及び第３可変マスクパターン５３０Ａ、５３０Ｃが完全に除去されて、その下部にあった第１マスクパターン５２０Ａ及び第３マスクパターン５２０Ｃが露出された時点で、第２可変マスクパターン５３０Ｂはその露出面から一部厚さＲほど消耗され、これら周囲で第２マスクパターン５２０Ｂの上面エッジ部分が露出する。第１可変マスクパターン５３０Ａ及び第３可変マスクパターン５３０Ｃが完全に除去された後、第２可変マスクパターン５３０Ｂは、等方性エッチング前の厚さＴＢ１より小さな厚さＴＢ２を有する。
【０１１７】
図２４（ａ）、（ｂ）を参照すると、図８（ａ）、（ｂ）の説明と類似した方法で、第１マスクパターン５２０Ａの露出面と、第２及び第３マスクパターン５２０Ｂ、５２０Ｃの露出面と、第２可変マスクパターン５３０Ｂの露出面とを均一な厚さに覆うスペーサマスク層５５０を形成した後、図９（ａ）、（ｂ）の説明と類似した方法で、スペーサマスク層５５０をエッチングし、複数のスペーサ５５０Ａ、５５０Ｂ、５５０Ｃを形成する。
複数のスペーサ５５０Ａ、５５０Ｂ、５５０Ｃは、第１マスクパターン５２０Ａの側壁を覆う第１スペーサ５５０Ａと、第２マスクパターン５２０Ｂの側壁を覆う第２スペーサ５５０Ｂと、第３マスクパターン５２０Ｃの側壁を覆う第３スペーサ５５０Ｃとを含む。 第２スペーサ５５０Ｂは、第２マスクパターン５２０Ｂの側壁及び第２可変マスクパターン５３０Ｂの側壁を同時に覆うように形成する。
【０１１８】
その後、図１０（ａ）、（ｂ）〜図１６（ａ）、（ｂ）を参照して説明したような工程を行うことによって、基板５００上に複数の導電パターン５１２Ｐ（図１６（ａ）、（ｂ）参照）を形成しうる。複数の導電パターン５１２Ｐは、図２のレイアウトに例示した半導体素子２００の複数の導電ライン２０１、２０２、．．．、２３２、コンタクトパッド２５２、２５４、及びダミー導電ライン２６２、２６４を構成しうる。
【０１１９】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１２０】
２００、３００、４００ 半導体素子
２００Ａ、３００Ａ、４００Ａ メモリセル領域
２００Ｂ、３００Ｂ、４００Ｂ 接続領域
２０１、２０２、．．．、２３２ 導電ライン
２０１Ａ、２０２Ａ、．．．、２３２Ａ 第１ライン部分
２０１Ｂ、２０２Ｂ、．．．、２３２Ｂ 第２ライン部分
２０２Ｌ、２０４Ｌ、．．．、２３１Ｌ 直線側壁
２４０ メモリセルブロック
２５２、２５４ コンタクトパッド
２５２Ｌ、２５４Ｌ 線形エッジ部
２５２ＮＬ、２５４ＮＬ、３５４ＮＬ 非線形エッジ部
２６２、２６４ ダミー導電ライン
２６２Ａ 第１ダミー部分
２６２Ｂ 第２ダミー部分
２６２Ｃ 第３ダミー部分
３５４Ｒ リセス側壁部
４６４ ダミー導電ライン
４６４Ａ 第１ダミー部分
４６４Ｂ 第２ダミー部分
４６４Ｃ 第３ダミー部分
【特許請求の範囲】
【請求項１】
半導体素子であって、
基板上で第１方向に延長される第１ライン部分と該第１ライン部分の一端から前記第１方向とは異なる第２方向に延長される第２ライン部分とを含む複数の導電ラインと、
前記複数の導電ラインの各々の前記第２ライン部分の一端と一体に接続されている複数のコンタクトパッドと、
前記複数のコンタクトパッドのうち、選択された一部のコンタクトパッドから前記第２方向に沿って前記第２ライン部分と平行に延長される第１ダミー部分を各々有する複数のダミー導電ラインとを有することを特徴とする半導体素子。
【請求項２】
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、
前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、
前記第１コンタクトパッドには、前記複数のダミー導電ラインの内から選択される第１ダミー導電ラインが接続され、前記第２コンタクトパッドには、前記複数のダミー導電ラインの内から選択される第２ダミー導電ラインが接続されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１ダミー導電ライン及び第２ダミー導電ラインは、互に異なる形状を有することを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第１ダミー導電ライン及び第２ダミーラインのうち、いずれか１つのダミー導電ラインだけに前記第１ダミー部分の一端から前記第１ダミー部分と一体に接続された状態で、前記第２方向とは異なる第３方向に延長される第２ダミー部分をさらに含むことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記第１ダミー導電ライン及び第２ダミー導電ラインは、各々前記第１ダミー部分の一端から前記第１ダミー部分と一体に接続された状態で、前記第２方向とは異なる第３方向に延長される第２ダミー部分をさらに含むことを特徴とする請求項３に記載の半導体素子。
【請求項６】
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、
前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、
前記第１コンタクトパッド及び第２コンタクトパッドの内のいずれか１つのコンタクトパッドだけに前記ダミー導電ラインが接続されていることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記ダミー導電ラインは、前記第１ダミー部分の一端から前記第１ダミー部分と一体に接続された状態で、前記第２方向とは異なる第３方向に延びる第２ダミー部分をさらに含むことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記複数のコンタクトパッドは各々前記第２方向に延長される線形エッジ部を含み、
前記複数の導電ラインの内から選択された一部の導電ラインで、前記第２ライン部分は前記線形エッジ部と一直線をなすように延長される直線側壁を有することを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていないことを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記直線側壁を有する導電ラインが接続されているコンタクトパッドは、前記導電ラインの第２ライン部分と近接する位置に形成される非線形（ｎｏｎ−ｌｉｎｅａｒ）エッジ部を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１２】
前記線形エッジ部と非線形エッジ部は、前記導電ラインの第２ライン部分を挟んで互に離隔されていることを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、
前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、
前記第１コンタクトパッド及び第２コンタクトパッドは、各々前記第２方向に延びるエッジ部を含み、
前記第１導電ライン及び第２導電ラインの内から選択されるいずれか１つの導電ラインだけの前記第２ライン部分に、前記エッジ部と一直線をなすように延長される直線側壁を有することを特徴とする請求項１に記載の半導体素子。
【請求項１４】
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていないことを特徴とする請求項１３に記載の半導体素子。
【請求項１６】
前記複数のコンタクトパッドは、前記導電ラインの第２ライン部分と近接する位置に形成される非線形エッジ部を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１７】
前記選択された一部のコンタクトパッドの前記非線形エッジ部は、前記導電ラインの第２ライン部分と前記ダミー導電ラインの第１ダミー部分との間に形成されることを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記複数の導電ラインの複数の第１ライン部分は、各々第１間隔を挟んで相互に平行して延長され、
選択された一部のコンタクトパッドに接続された前記導電ラインの第２ライン部分と前記ダミー導電ラインの第１ダミー部分との間の間隔は、前記第１間隔より大きいことを特徴とする請求項１に記載の半導体素子。
【請求項１９】
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、
前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、
前記第１コンタクトパッドに接続された前記第１導電ラインの第２ライン部分の長さと前記第２コンタクトパッドに接続された前記第２導電ラインの第２ライン部分の長さとは、互に異なることを特徴とする請求項１に記載の半導体素子。
【請求項２０】
前記複数の導電ラインは、前記半導体素子において複数のメモリセルを構成する複数のワードラインであることを特徴とする請求項１に記載の半導体素子。
【請求項２１】
前記複数の導電ラインは、前記半導体素子において複数のメモリセルを構成する複数のビットラインであることを特徴とする請求項１に記載の半導体素子。
【請求項２２】
第１領域と、第２領域と、前記第１領域と第２領域とを接続させる第３領域とを含む基板上に導電層を形成する段階と、
前記第１領域、第２領域、及び第３領域にわたって前記導電層上をカバーするデュアルマスク層を形成する段階と、
前記デュアルマスク層をパターニングして、前記第１領域、第２領域及び第３領域上に各々位置する第１マスクパターン、第２マスクパターン及び第３マスクパターンを、相互接続した状態で、前記第２マスクパターンの幅が前記第１マスクパターンの幅よりさらに大きくなるように形成する段階と、
前記第１マスクパターンの側壁を覆う第１スペーサと、前記第２マスクパターンの側壁を覆う第２スペーサと、前記第３マスクパターンの側壁を覆う第３スペーサとを含むスペーサを形成する段階と、
前記第２マスクパターンは残しつつ、前記第１マスクパターン及び第３マスクパターンは除去する段階と、
前記第１領域では前記第１スペーサをエッチングマスクとして利用し、前記第２領域では前記第２マスクパターン及び前記第２スペーサをエッチングマスクとして利用し、前記第３領域では前記第３スペーサをエッチングマスクとして利用して、前記第１領域、第２領域及び第３領域において同時に前記導電層をエッチングして、前記第１領域、第２領域及び第３領域にわたって延長する導電パターンを形成する段階とを有することを特徴とする半導体素子のパターン形成方法。
【請求項２３】
前記導電パターンは、前記第１領域で第１方向に延長される第１ライン部分と、前記第３領域に位置し前記第１ライン部分の一端から前記第１方向とは異なる第２方向に延長される第２ライン部分とを含む複数の導電ラインと、
前記第２領域に位置し、前記第２ライン部分の一端から前記導電ラインと一体に接続される複数のコンタクトパッドと、
前記第３領域に位置し、前記複数のコンタクトパッドの内から選択される一部のコンタクトパッドから前記第２方向に沿って前記第２ライン部分と平行に延長される第１ダミー部分を有する複数のダミー導電ラインとを含むことを特徴とする請求項２２に記載の半導体素子のパターン形成方法。
【請求項２４】
前記第１乃至第３マスクパターンを形成する段階は、前記第１領域に位置する第１可変マスクパターンと、前記第２領域に位置する第２可変マスクパターンと、前記第３領域に位置する第３可変マスクパターンとを含む可変マスクパターンを前記デュアルマスク層上に形成する段階と、
前記第１乃至第３可変マスクパターンをエッチングマスクとして前記第１可変マスクパターンの消耗（ａｂｒａｓｉｏｎ）量が前記第２可変マスクパターンの消耗量よりさらに大きいエッチング条件下で、前記デュアルマスク層をエッチングして、前記第１可変マスクパターンにより覆われる第１上面を有する前記第１マスクパターンと、前記第２可変マスクパターンにより覆われる第２上面を有する前記第２マスクパターンと、前記第３可変マスクパターンにより覆われる第３上面を有する前記第３マスクパターンとを同時に形成する段階とを含むことを特徴とする請求項２２に記載の半導体素子のパターン形成方法。
【請求項２５】
前記第１乃至第３マスクパターンが形成された後、前記第１乃至第３スペーサを形成する前に、前記第１乃至第３可変マスクパターンの内の第１可変マスクパターンを除去して前記第１マスクパターンの第１上面を露出させる段階をさらに有することを特徴とする請求項２４に記載の半導体素子のパターン形成方法。
【請求項２６】
前記第１乃至第３スペーサを形成する段階は、前記第１マスクパターンの側壁及び前記第１上面、前記第２マスクパターンの側壁及び前記第２可変マスクパターンの露出面、前記第３マスクパターンの露出面及び前記第３可変マスクパターンの露出面を各々覆うスペーサマスク層を形成する段階と、
前記スペーサマスク層をエッチングして、前記スペーサマスク層の残留部分からなる前記第１乃至第３スペーサを形成する段階とを含むことを特徴とする請求項２５に記載の半導体素子のパターン形成方法。
【請求項２７】
前記第１乃至第３スペーサを形成した後、前記第１マスクパターンを除去する前に、前記第１乃至第３可変マスクパターンの内の第１可変マスクパターンを除去して前記第１マスクパターンの第１上面を露出させる段階を含むことを特徴とする請求項２４に記載の半導体素子のパターン形成方法。
【請求項２８】
前記第１マスクパターン及び第３マスクパターンを除去する段階は、前記第２可変マスクパターンが前記第２マスクパターンの第２上面を覆っている状態で行われることを特徴とする請求項２４に記載の半導体素子のパターン形成方法。
【請求項２９】
前記第１乃至第３スペーサを形成する段階で、スペーサが前記第１スペーサ、第２スペーサ、及び第３スペーサを含むリング状のスペーサになるように、前記第１スペーサ、第２スペーサ、及び第３スペーサが互に連結する形で形成することを特徴とする請求項２２に記載の半導体素子のパターン形成方法。
【請求項３０】
前記第１マスクパターン及び第３マスクパターンを除去した後、前記導電パターンを形成する前に、前記リング状のスペーサを２つに分離させるトリミング段階をさらに有することを特徴とする請求項２９に記載の半導体素子のパターン形成方法。
【請求項３１】
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第１スペーサの一部からなる第１部分と、前記第３スペーサからなる第２部分とを除去することを特徴とする請求項３０に記載の半導体素子のパターン形成方法。
【請求項３２】
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第１スペーサの一部からなる第１部分と、前記第２スペーサ及び第３スペーサからなる第２部分とを除去することを特徴とする請求項３０に記載の半導体素子のパターン形成方法。
【請求項３３】
前記基板は、トリミングのための第４領域をさらに含み、
前記第１乃至第３マスクパターンを形成する段階で、前記第１乃至第３マスクパターンは前記第４領域上に位置する第４マスクパターンをさらに含むように形成され、
前記第１乃至第３スペーサを形成する段階で、前記第１乃至第３スペーサは前記第４マスクパターンの側壁を覆う第４スペーサをさらに含むように形成され、
スペーサが前記第１スペーサ、第２スペーサ、第３スペーサ、及び第４スペーサを含むリング状のスペーサになるように、前記第１スペーサ、第２スペーサ、第３スペーサ、及び第４スペーサを互に連結する形で形成することを特徴とする請求項２２に記載の半導体素子のパターン形成方法。
【請求項３４】
前記第１マスクパターン及び第３マスクパターンを除去した後、前記導電パターンを形成する前に、前記リング状に形成したスペーサを２つに分離させるトリミング段階をさらに有することを特徴とする請求項３３に記載の半導体素子のパターン形成方法。
【請求項３５】
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第１スペーサの一部からなる第１部分と、前記第４スペーサからなる第２部分とを除去することを特徴とする請求項３４に記載の半導体素子のパターン形成方法。
【請求項１】
半導体素子であって、
基板上で第１方向に延長される第１ライン部分と該第１ライン部分の一端から前記第１方向とは異なる第２方向に延長される第２ライン部分とを含む複数の導電ラインと、
前記複数の導電ラインの各々の前記第２ライン部分の一端と一体に接続されている複数のコンタクトパッドと、
前記複数のコンタクトパッドのうち、選択された一部のコンタクトパッドから前記第２方向に沿って前記第２ライン部分と平行に延長される第１ダミー部分を各々有する複数のダミー導電ラインとを有することを特徴とする半導体素子。
【請求項２】
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、
前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、
前記第１コンタクトパッドには、前記複数のダミー導電ラインの内から選択される第１ダミー導電ラインが接続され、前記第２コンタクトパッドには、前記複数のダミー導電ラインの内から選択される第２ダミー導電ラインが接続されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１ダミー導電ライン及び第２ダミー導電ラインは、互に異なる形状を有することを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第１ダミー導電ライン及び第２ダミーラインのうち、いずれか１つのダミー導電ラインだけに前記第１ダミー部分の一端から前記第１ダミー部分と一体に接続された状態で、前記第２方向とは異なる第３方向に延長される第２ダミー部分をさらに含むことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記第１ダミー導電ライン及び第２ダミー導電ラインは、各々前記第１ダミー部分の一端から前記第１ダミー部分と一体に接続された状態で、前記第２方向とは異なる第３方向に延長される第２ダミー部分をさらに含むことを特徴とする請求項３に記載の半導体素子。
【請求項６】
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、
前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、
前記第１コンタクトパッド及び第２コンタクトパッドの内のいずれか１つのコンタクトパッドだけに前記ダミー導電ラインが接続されていることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記ダミー導電ラインは、前記第１ダミー部分の一端から前記第１ダミー部分と一体に接続された状態で、前記第２方向とは異なる第３方向に延びる第２ダミー部分をさらに含むことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記複数のコンタクトパッドは各々前記第２方向に延長される線形エッジ部を含み、
前記複数の導電ラインの内から選択された一部の導電ラインで、前記第２ライン部分は前記線形エッジ部と一直線をなすように延長される直線側壁を有することを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていないことを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記直線側壁を有する導電ラインが接続されているコンタクトパッドは、前記導電ラインの第２ライン部分と近接する位置に形成される非線形（ｎｏｎ−ｌｉｎｅａｒ）エッジ部を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１２】
前記線形エッジ部と非線形エッジ部は、前記導電ラインの第２ライン部分を挟んで互に離隔されていることを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、
前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、
前記第１コンタクトパッド及び第２コンタクトパッドは、各々前記第２方向に延びるエッジ部を含み、
前記第１導電ライン及び第２導電ラインの内から選択されるいずれか１つの導電ラインだけの前記第２ライン部分に、前記エッジ部と一直線をなすように延長される直線側壁を有することを特徴とする請求項１に記載の半導体素子。
【請求項１４】
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていないことを特徴とする請求項１３に記載の半導体素子。
【請求項１６】
前記複数のコンタクトパッドは、前記導電ラインの第２ライン部分と近接する位置に形成される非線形エッジ部を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１７】
前記選択された一部のコンタクトパッドの前記非線形エッジ部は、前記導電ラインの第２ライン部分と前記ダミー導電ラインの第１ダミー部分との間に形成されることを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記複数の導電ラインの複数の第１ライン部分は、各々第１間隔を挟んで相互に平行して延長され、
選択された一部のコンタクトパッドに接続された前記導電ラインの第２ライン部分と前記ダミー導電ラインの第１ダミー部分との間の間隔は、前記第１間隔より大きいことを特徴とする請求項１に記載の半導体素子。
【請求項１９】
前記複数の導電ラインは、互に隣接している第１導電ライン及び第２導電ラインを含み、
前記複数のコンタクトパッドは、前記第１導電ラインと一体に接続されている第１コンタクトパッドと、前記第２導電ラインと一体に接続されている第２コンタクトパッドとを含み、
前記第１コンタクトパッドに接続された前記第１導電ラインの第２ライン部分の長さと前記第２コンタクトパッドに接続された前記第２導電ラインの第２ライン部分の長さとは、互に異なることを特徴とする請求項１に記載の半導体素子。
【請求項２０】
前記複数の導電ラインは、前記半導体素子において複数のメモリセルを構成する複数のワードラインであることを特徴とする請求項１に記載の半導体素子。
【請求項２１】
前記複数の導電ラインは、前記半導体素子において複数のメモリセルを構成する複数のビットラインであることを特徴とする請求項１に記載の半導体素子。
【請求項２２】
第１領域と、第２領域と、前記第１領域と第２領域とを接続させる第３領域とを含む基板上に導電層を形成する段階と、
前記第１領域、第２領域、及び第３領域にわたって前記導電層上をカバーするデュアルマスク層を形成する段階と、
前記デュアルマスク層をパターニングして、前記第１領域、第２領域及び第３領域上に各々位置する第１マスクパターン、第２マスクパターン及び第３マスクパターンを、相互接続した状態で、前記第２マスクパターンの幅が前記第１マスクパターンの幅よりさらに大きくなるように形成する段階と、
前記第１マスクパターンの側壁を覆う第１スペーサと、前記第２マスクパターンの側壁を覆う第２スペーサと、前記第３マスクパターンの側壁を覆う第３スペーサとを含むスペーサを形成する段階と、
前記第２マスクパターンは残しつつ、前記第１マスクパターン及び第３マスクパターンは除去する段階と、
前記第１領域では前記第１スペーサをエッチングマスクとして利用し、前記第２領域では前記第２マスクパターン及び前記第２スペーサをエッチングマスクとして利用し、前記第３領域では前記第３スペーサをエッチングマスクとして利用して、前記第１領域、第２領域及び第３領域において同時に前記導電層をエッチングして、前記第１領域、第２領域及び第３領域にわたって延長する導電パターンを形成する段階とを有することを特徴とする半導体素子のパターン形成方法。
【請求項２３】
前記導電パターンは、前記第１領域で第１方向に延長される第１ライン部分と、前記第３領域に位置し前記第１ライン部分の一端から前記第１方向とは異なる第２方向に延長される第２ライン部分とを含む複数の導電ラインと、
前記第２領域に位置し、前記第２ライン部分の一端から前記導電ラインと一体に接続される複数のコンタクトパッドと、
前記第３領域に位置し、前記複数のコンタクトパッドの内から選択される一部のコンタクトパッドから前記第２方向に沿って前記第２ライン部分と平行に延長される第１ダミー部分を有する複数のダミー導電ラインとを含むことを特徴とする請求項２２に記載の半導体素子のパターン形成方法。
【請求項２４】
前記第１乃至第３マスクパターンを形成する段階は、前記第１領域に位置する第１可変マスクパターンと、前記第２領域に位置する第２可変マスクパターンと、前記第３領域に位置する第３可変マスクパターンとを含む可変マスクパターンを前記デュアルマスク層上に形成する段階と、
前記第１乃至第３可変マスクパターンをエッチングマスクとして前記第１可変マスクパターンの消耗（ａｂｒａｓｉｏｎ）量が前記第２可変マスクパターンの消耗量よりさらに大きいエッチング条件下で、前記デュアルマスク層をエッチングして、前記第１可変マスクパターンにより覆われる第１上面を有する前記第１マスクパターンと、前記第２可変マスクパターンにより覆われる第２上面を有する前記第２マスクパターンと、前記第３可変マスクパターンにより覆われる第３上面を有する前記第３マスクパターンとを同時に形成する段階とを含むことを特徴とする請求項２２に記載の半導体素子のパターン形成方法。
【請求項２５】
前記第１乃至第３マスクパターンが形成された後、前記第１乃至第３スペーサを形成する前に、前記第１乃至第３可変マスクパターンの内の第１可変マスクパターンを除去して前記第１マスクパターンの第１上面を露出させる段階をさらに有することを特徴とする請求項２４に記載の半導体素子のパターン形成方法。
【請求項２６】
前記第１乃至第３スペーサを形成する段階は、前記第１マスクパターンの側壁及び前記第１上面、前記第２マスクパターンの側壁及び前記第２可変マスクパターンの露出面、前記第３マスクパターンの露出面及び前記第３可変マスクパターンの露出面を各々覆うスペーサマスク層を形成する段階と、
前記スペーサマスク層をエッチングして、前記スペーサマスク層の残留部分からなる前記第１乃至第３スペーサを形成する段階とを含むことを特徴とする請求項２５に記載の半導体素子のパターン形成方法。
【請求項２７】
前記第１乃至第３スペーサを形成した後、前記第１マスクパターンを除去する前に、前記第１乃至第３可変マスクパターンの内の第１可変マスクパターンを除去して前記第１マスクパターンの第１上面を露出させる段階を含むことを特徴とする請求項２４に記載の半導体素子のパターン形成方法。
【請求項２８】
前記第１マスクパターン及び第３マスクパターンを除去する段階は、前記第２可変マスクパターンが前記第２マスクパターンの第２上面を覆っている状態で行われることを特徴とする請求項２４に記載の半導体素子のパターン形成方法。
【請求項２９】
前記第１乃至第３スペーサを形成する段階で、スペーサが前記第１スペーサ、第２スペーサ、及び第３スペーサを含むリング状のスペーサになるように、前記第１スペーサ、第２スペーサ、及び第３スペーサが互に連結する形で形成することを特徴とする請求項２２に記載の半導体素子のパターン形成方法。
【請求項３０】
前記第１マスクパターン及び第３マスクパターンを除去した後、前記導電パターンを形成する前に、前記リング状のスペーサを２つに分離させるトリミング段階をさらに有することを特徴とする請求項２９に記載の半導体素子のパターン形成方法。
【請求項３１】
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第１スペーサの一部からなる第１部分と、前記第３スペーサからなる第２部分とを除去することを特徴とする請求項３０に記載の半導体素子のパターン形成方法。
【請求項３２】
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第１スペーサの一部からなる第１部分と、前記第２スペーサ及び第３スペーサからなる第２部分とを除去することを特徴とする請求項３０に記載の半導体素子のパターン形成方法。
【請求項３３】
前記基板は、トリミングのための第４領域をさらに含み、
前記第１乃至第３マスクパターンを形成する段階で、前記第１乃至第３マスクパターンは前記第４領域上に位置する第４マスクパターンをさらに含むように形成され、
前記第１乃至第３スペーサを形成する段階で、前記第１乃至第３スペーサは前記第４マスクパターンの側壁を覆う第４スペーサをさらに含むように形成され、
スペーサが前記第１スペーサ、第２スペーサ、第３スペーサ、及び第４スペーサを含むリング状のスペーサになるように、前記第１スペーサ、第２スペーサ、第３スペーサ、及び第４スペーサを互に連結する形で形成することを特徴とする請求項２２に記載の半導体素子のパターン形成方法。
【請求項３４】
前記第１マスクパターン及び第３マスクパターンを除去した後、前記導電パターンを形成する前に、前記リング状に形成したスペーサを２つに分離させるトリミング段階をさらに有することを特徴とする請求項３３に記載の半導体素子のパターン形成方法。
【請求項３５】
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第１スペーサの一部からなる第１部分と、前記第４スペーサからなる第２部分とを除去することを特徴とする請求項３４に記載の半導体素子のパターン形成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１０−１５３８６９（Ｐ２０１０−１５３８６９Ａ）
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願番号】特願２００９−２９１８７５（Ｐ２００９−２９１８７５）
【出願日】平成２１年１２月２４日（２００９．１２．２４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願日】平成２１年１２月２４日（２００９．１２．２４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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