【課題】レジストポイゾニングの発生を抑制する半導体装置、及びその製造方法を提供する。
【解決手段】層間絶縁層を介して形成された第１配線と第２配線を電気的に接続するビアを備える半導体装置において、半導体基板上に形成された低誘電率の第１絶縁層であって、表面の誘電率が内部より高く、かつ当該第１絶縁層上に形成される絶縁性バリア膜の誘電率より低い表面改質領域が形成された第１絶縁層と、前記第１絶縁層に形成された第１配線と、前記第１配線上に形成された絶縁性バリア膜と、前記絶縁性バリア膜上に形成された第２絶縁層と、前記第２絶縁層に形成された第２配線と、前記第２絶縁層に形成された、前記第１配線と前記第２配線を電気的に接続するビアを有することを特徴とする半導体装置。 （もっと読む）

【課題】ビアホール開口後の洗浄において、ウエハがチャージアップした場合に下層配線に電荷が励起され、ビアホール底部で酸化反応が生じることによる配線の通電不良を防ぐ。
【解決手段】電気的に機能する第１の配線１１１ａに隣接して、電気的に機能せず基板や他の配線から独立した第１のダミー配線１１２ａを形成し、チャージアップによって励起される電荷を第１の配線１１１ａと第１のダミー配線１１２ａに分散させる事により、配線上に形成されたビアホール２１３ａ底部での酸化反応によって生成されるＴｉ酸化物３０の量を減少させる。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

【課題】表面に酸化銅が形成された銅膜を有する基板に対し、有機酸にてドライクリーニングを施して酸化銅を除去する際に、その終点を簡便にかつ高精度で、迅速に検出することができる終点検出方法を提供すること。
【解決手段】処理室内に有機酸ガスを導入してドライ洗浄処理を行っている際の処理室内のガスまたは処理室から排出されたガスの分析を行って、酸化銅が形成されている際と酸化銅が除去された際との所定のガス成分の濃度変化に基づいて終点を検出する。 （もっと読む）

【課題】コンタクトホールを形成する時に、コンタクトホールに加工不具合を生じさせることなく、ホール底の下地基板が削れることを抑制することを目的とする。
【解決手段】コンタクトホール１１形成後、コンタクトホール１１底面に露出したＳｉＯＣ膜７を変質層１２に変化させることにより、変質層１２と半導体基板１の選択比大きくすることができ、選択的に変質層１２をエッチング除去できるため、下地基板掘れ量を抑制し、重ね合わせずれなどが発生したときにも、基板リークの発生を抑制したコンタクトを形成することができる。 （もっと読む）

【課題】製造効率を高めることができる半導体装置の製造方法等を提供する。
【解決手段】半導体装置１の製造方法は、絶縁層１２のダイシング領域に溝部１２０を形成し、内部回路形成領域にビアホール１２６を形成する工程、絶縁層１２上に第一のレジスト膜１３を設ける工程、第一のレジスト膜１３を覆う第二のレジスト膜１４を設ける工程、第二のレジスト膜１４の内部回路形成領域を覆う領域に配線用開口１４１を形成し第二のレジスト膜１４のダイシング領域を覆う領域に位置合わせ用開口１４２を形成する工程、溝部１２０と位置合わせ用開口１４２との位置関係を検出し第二のレジスト膜１４の配線用開口１４１が絶縁層１２のビアホール１２６に対し所定の位置にあるかどうか検出する工程を含む。第二のレジスト膜１４を選択的に除去する工程では、位置合わせ用開口１４２の領域が絶縁層１２中の溝部１２０を覆うように位置合わせ用開口１４２を形成する。 （もっと読む）

【課題】本発明は液晶表示装置用アレイ基板製造用のエッチングテープを提供する。
【解決手段】本発明のエッチングテープは、ベースシート及びベースシート上にゲルタイプのエッチング物質が塗布されて形成されたエッチング物質層を含む。このエッチングテープは、透明絶縁基板上にゲート電極、ストレージキャパシターの第１電極、ゲート配線を形成する段階、ゲート絶縁膜、アクティブ層、オーミック接触層、ソース電極及びドレーン電極を形成し、誘電体層及びストレージキャパシターの第２電極を形成し、データ配線を形成する段階、画素電極を形成し、ゲートパッド電極を形成し、データパッド電極を形成する段階、保護層を形成する段階及びゲートパッド電極上に形成された保護層とデータパッド電極上に形成された保護層をエッチングすることでコンタクトホールを形成する段階を含む液晶表示装置用アレイ基板の製造方法に利用される。 （もっと読む）

【課題】配線材との密着性が良く、バリア性の高い金属膜をもつ半導体装置、およびその製造方法を提供する。
【解決手段】基板上に絶縁膜、金属からなるバリアメタル膜、及びＣｕ配線金属膜がこの順で積層された積層構造を具備してなり、バリアメタル膜の酸化物のＸ線回折測定による回折強度が、バリアメタル膜とＣｕ配線金属膜との化合物の回折強度の１０倍以下である。 （もっと読む）

【課題】 ビア開口の下部分を多層ライナで内側を覆うことにより強化したエレクトロマイグレーション耐性を有する相互接続構造体を提供する。
【解決手段】 多層ライナは、誘電体材料のパターン付けされた表面から外側に、拡散障壁、マルチ材料層、及び金属含有ハード・マスクを含む。マルチ材料層は、下層の誘電体キャッピング層からの残留物からなる第１材料層と、下層の金属キャッピング層からの残留物からなる第２材料層とを含む。本発明はまた、誘電体材料内に形成されたビア開口の下部分内に多層ライナを含む相互接続構造体を形成する方法を提供する。 （もっと読む）

【課題】半導体装置における貫通電極の接続の信頼性を向上し、貫通電極の形成時におけるパッドからの残渣物による電気的特性不良を防止する。
【解決手段】パッド２１−１と導体層２７との接触面積は、シリコン基板２０に設けられた開口部２６の孔の口径φ２と同じになるので、従来の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造工程において、メタル（パッド２１−１）を含む残渣物が絶縁膜２５の外側に付着するようにしたので、その残渣物がシリコン基板本体２０ｃと接することが無く、残渣物中のＣｕ等の重金属がシリコン基板本体２０ｃの内部へ拡散して電気的特性不良を発生させることを防止できる。 （もっと読む）

【課題】ビア位置に形成されるパッドの平面寸法を小さくすることにより、上層の導電層における配線パターン形成の設計自由度を向上させることができる半導体基板の製造方法および半導体基板を提供する。
【解決手段】コア基板１０に下層の配線パターン２０を形成し、下層の配線パターン２０を保護する第１の絶縁層３０を形成し、第１の絶縁層３０に第２の絶縁層であるレジスト４０を積層し、レジスト４０に上層の配線パターン８０を形成するためのパターン溝４２を形成した後、レジスト４０に向けてレーザ光を照射し、レジスト４０と第１の絶縁層３０を厚さ方向に連通し下層の配線パターン２０が底面に露出するビア穴６０を形成し、ビア穴６０内面、パターン溝４２内面、レジスト４０表面にシードメタル層７０を形成した後、シードメタル層７０上に電解めっきを行いめっき層７２を形成する。 （もっと読む）

基板中に狭いビアを形成するための方法および装置を提供する。従来型のリソグラフィによって、パターンリセスを基板中にエッチングする。パターンリセスの側壁および底部を含んでいる基板の表面の上方に薄いコンフォーマル層を形成する。コンフォーマル層の厚さは、パターンリセスの実効的な幅を縮小する。下方にある基板を暴露させるために、異方性エッチングによってパターンリセスの底からコンフォーマル層を除去する。次に、マスクとしてパターンリセスの側壁を覆っているコンフォーマル層を使用して基板をエッチングする。次に、ウェットエッチャントを使用してコンフォーマル層を除去する。
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【課題】高アスペクト比の孔または溝を穿孔する。
【解決手段】酸化シリコンからなる絶縁膜１に対して、Ｃ₅Ｆ₈、Ｏ₂およびＡｒのエッチングガスを用いプラズマエッチング処理を施し、絶縁膜１を選択的にエッチングすることにより、絶縁膜１に孔３を穿孔する際に、最初は、ポリマー層のデポジション性が弱い条件でエッチング処理を行い、続いてポリマー層のデポジション性が強い条件に切り換えてエッチング処理を行うようにした。 （もっと読む）

【課題】プロセス数の低減が可能であり、プロセスの単純化が容易なエッチングマスク形成方法を提供する。
【解決手段】エッチングの対象となる対象層１０上に、対象層１０をエッチングするためのエッチングマスクを形成するマスク膜１２を形成し、マスク膜１２に転写されるべき第１のパターンを有する第１のマスク層１６ａ，２０をマスク膜１２上に形成し、マスク膜１２に転写されるべき第２のパターンを有する第２のマスク層２２ａ，２４を第１のマスク層上に形成し、第２のマスク層の第２のパターンを第１のマスク層に転写して、第１のパターンおよび第２のパターンを有する第３のマスク層を形成する第３のマスク層形成工程と、第３のマスク層を用いてマスク膜をエッチングして、対象層のエッチングに使用されるエッチングマスクを形成するエッチングマスク形成工程と、を含むエッチングマスク形成方法が提供される。 （もっと読む）

【課題】微細コンタクト孔の形状寸法を安定させつつ、コンタクト抵抗ばらつきを低減することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１１上にニッケルを含む金属シリサイド層１２を形成し、その最表面１２ａを窒化した半導体装置を構成する。この構造によれば、金属シリサイド層最表面１２ａの窒化により、金属シリサイド層１２中に存在するシリコンのダングリングボンドと窒素が結合するため、金属シリサイド層１２中への酸素の拡散を抑制することができる。したがって、金属シリサイド層１２の酸化による電気的絶縁を低減できるため、コンタクト抵抗を安定化することができる。 （もっと読む）

【解決手段】
半導体デバイスの高性能な金属化システムにおいてビア開口をパターニングする間、開口（２２１Ａ）が導電性キャップ層（２１３）を通って延び、適切なイオン衝撃が確立されて下層の金属領域（２１２）の材質が導電性キャップ層（２１３）の露出した側壁部分へ再分配され、それにより保護材質（２１２Ｐ）が確立される。その結果、後続のウエット化学的エッチング処理（２１５）において、導電性キャップ層（２１３）の過度な材質除去の可能性を大幅に低減することができる。 （もっと読む）

【課題】互いに隣接するビットライン間に形成される寄生キャパシタの容量を減少させてフラッシュメモリ素子の動作速度を改善すると共にコンタクトプラグにボイドが発生する現象を改善する半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体メモリ素子は、ゲートパターン２１０間の半導体基板２００上に形成されたコンタクトプラグ２１４ａ、２１４ｂ，コンタクトプラグとそれぞれ連結され、一方の方向と他方の方向に延びた第１及び第２の導電性パッド２２０，３２０、第１及び第２の導電性パッドの延びた縁部の上部に互いに異なる高さでそれぞれ形成された第１及び第２のパッドコンタクトプラグ２２８，３２８、第１のパッドコンタクトプラグ２２８とそれぞれ連結される第１のビットラインＢＬ１、及び第２のパッドコンタクトプラグ３２８とそれぞれ連結される第２のビットラインＢＬ２を含む。 （もっと読む）

【課題】低抵抗でかつ信頼性の高いコンタクトプラグを有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、コンタクトホール１０３が設けられた半導体基板１００上に絶縁膜１０２を形成する工程と、基板全面上に第１の導電膜１０４を形成する工程と、第１の導電膜１０４上に窒化金属膜１０６を形成する工程と、窒化金属膜１０６上にコンタクトホール１０３を埋める第２の導電膜１０７を形成する工程と、第２の導電膜１０７、窒化金属膜１０６、および第１の導電膜１０４の一部を除去することで、コンタクトプラグ１０９を形成する工程（ｅ）とを備える。（コンタクトホールの底面上に設けられた窒化金属膜の膜厚）／（コンタクトホールの底面上に設けられた第１の導電膜の膜厚）の値は０．８より大きく２．５より小さい。 （もっと読む）

【課題】配線パターン間の合わせズレが小さな技術を提供する。
【解決手段】下層配線用絶縁膜に下層配線膜を設けるＡ工程と、ビア用絶縁膜および上層配線用絶縁膜を積層して設けるＢ工程と、該絶縁膜にビアを形成するＣ工程と、該ビアにビアフィル材を充填するＥ工程と、レジスト膜に上層配線用のパターンを構成するＦ工程とを具備する半導体装置の製造方法において、下層配線用絶縁膜に位置整合用メタル膜を設け、前記位置整合用メタル膜上の絶縁膜に位置整合用ビアを形成し、前記位置整合用ビアにビアフィル材を充填し、前記位置整合用メタル膜およびレジスト膜に位置整合用開口部を構成し、前記位置整合用開口部と該位置整合用開口部の真下に構成されている前記位置整合用メタル膜および／または前記位置整合用ビアに充填されたビアフィル材とを観測し、得られた位置情報を基にして前記上層配線用のパターンが正しく形成されているか否かを判定する。 （もっと読む）

【課題】一般に電流量確保のため、ショットキー接合領域上に多数のコンタクト電極をマトリクス上に密集配置することが行われ、コンタクトホールの底のシリサイド層の表面をスパッタ・エッチング処理することが広く行われているが、このようにショットキー接合領域上に電極を配置した構造では、このスパッタ・エッチング量の変化により、ショットキー・バリア・ダイオードの逆方向リーク電流が変動する問題を解決するため、特性ばらつきの少ないショットキー・バリア・ダイオード（ＳＢＤ）の半導体集積回路装置への組み込み技術を提供する。
【解決手段】周辺の素子分離領域に接したガードリング９上に、コンタクト電極１１を配置したショットキー・バリア・ダイオードを有する半導体集積回路装置。 （もっと読む）