【課題】ＣＮＴ系材料と他の導電体との低接触抵抗を実現でき、あるいは他の導電体との接触に高い信頼性が確保できる技術を提供する。
【解決手段】凹所に設置され、その凹所上の空間にその先端部が突き出たＣＮＴ系材料のその突き出た先端部に、酸化性物質であるまたは酸化性物質を発生しうるガス状物質を接触させつつ、活性エネルギー線を照射する。 （もっと読む）

【課題】ゲート電極である金属膜／多結晶シリコン膜間の接触抵抗が大きい場合であっても、ゲートコンタクトプラグに印加した電界を十分な速度で十分に金属膜に伝えることができる半導体装置、およびその製造方法を得ることを目的とする。
【解決手段】本発明の一実施形態における半導体装置は、半導体基板１と、半導体基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された金属膜４、当該金属膜４上に形成された多結晶シリコン膜５、を有するゲート電極６と、ゲート電極６上に形成された層間絶縁膜１１と、層間絶縁膜１１および多結晶シリコン膜５を貫通して金属膜４と接触するように形成されたコンタクトプラグ１２と、を備える。 （もっと読む）

【課題】絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のＳｉ系パターン部を形成する工程と、前記複数のＳｉ系パターン部および前記絶縁膜上に、前記複数のＳｉ系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含む。 （もっと読む）

【課題】トランス素子のコイル間絶縁膜をＳｉＯ_２で形成すると、形成範囲を規制するのが困難である。有機質絶縁材料を利用すれば形成範囲を自在に調整できが、厚くなってしまい、２次側コイルに生じる電圧が小さくなる。
【解決手段】半導体基板上に、下側コイル１３５とコイル間絶縁膜１４０と上側コイル１５４の積層構造でトランス素子１５５が形成されている。コイル間絶縁膜１４０が絶縁性無機質粒子の集積物で形成されている絶縁層１４１ａを備えている。絶縁性無機質粒子の集積物でコイル間絶縁膜を形成すると、必要な耐圧特性を得るのに必要な厚みが薄くてすむ。従って、１次側コイル１５４と２次側コイル１３５の磁気的結合係数を高め、２次側コイル１３５に大きな電圧を生じさせることができる。しかも、絶縁性無機質粒子の集積物でコイル間絶縁膜を形成すると、コイル間絶縁膜の形成範囲を規制しやすい。 （もっと読む）

【課題】チップ裏面に貫通電極および裏面配線を形成すると、貫通電極の一部である裏面配線パッドおよび裏面配線によって、チップ裏面に凸部が形成される。これが原因で、チップ吸着時に空気のリークが起こりチップ吸着力の低下が起きる。
【解決手段】裏面配線パッド４ｄおよび裏面配線４ｅを形成する領域に、あらかじめ凹部１００を形成する。この凹部１００内部に裏面配線パッド４ｄおよび裏面配線４ｅを設ける。これにより、裏面配線パッド４ｄおよび裏面配線４ｅ厚さのため生じる凸部によって、チップ１Ｃ裏面の平坦性が確保され、チップ１Ｃを取り扱う際の吸着力の低下が起きない。 （もっと読む）

【課題】ゲート電極間にエアギャップを制御良く形成する。
【解決手段】本発明の半導体装置の製造方法では、半導体基板２上のゲート絶縁膜３上に浮遊ゲート電極用の多結晶シリコン層４を形成するときに、多結晶シリコン層４の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、この多結晶シリコン層４上に形成したゲート間絶縁膜５上に制御ゲート電極用の多結晶シリコン層９を形成するときに、多結晶シリコン層９の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、複数のゲート電極の側面が露出した状態で熱酸化処理を行なった後、エッチングすることにより、多結晶シリコン層４、９の各側面に凹部１１、１２を形成し、複数のゲート電極間に絶縁膜７を埋め込み、埋め込まれた絶縁膜７の中にエアギャップ８を形成する。 （もっと読む）

【課題】配線とビアとの界面でのボイドの発生を抑制し、信頼性に優れた半導体装置を提供すること。
【解決手段】半導体装置１は、比誘電率が３．０以下の低誘電率の絶縁膜１１２中に形成され、配線幅が０．１μｍ以下の配線１４と、配線１４に接続された径が０．１μｍ以下のビア１７と、絶縁膜１１２中に形成されたダミーメタル１５とを有し、ダミーメタル１５は、配線１４の端部に対し、配線１４の延在方向に沿って隣接し、ダミーメタル１５と、配線１４との間の距離Ｄが０．３μｍ以下である。 （もっと読む）

【課題】半導体ウエハの主面上に形成した絶縁膜の膜厚分布を均一にする。
【解決手段】半導体ウエハ１の主面上にゲート絶縁膜４を介してゲート電極６を形成し、このゲート電極６を覆うように層間絶縁膜としての絶縁膜１２を形成する。絶縁膜１２には、ゲート電極６に起因して凹凸形状が形成されているため、ＣＭＰ処理で平坦化する。このＣＭＰ処理は、半導体ウエハ１の主面の周辺部１Ａは、主面の中央部１Ｂに比べて、研磨量が大きくなる傾向にある。このため、半導体ウエハ１の主面において、ＣＭＰ処理時の研磨量が少ない領域よりも、研磨量が多い領域で、絶縁膜１２の膜厚が厚くなるように、ウェットエッチングにより絶縁膜１２の膜厚分布を補正してから、絶縁膜１２をＣＭＰ処理して平坦化する。ＣＭＰ処理後の絶縁膜１２の膜厚は周辺部１Ａと中央部１Ｂでほぼ同じになる。 （もっと読む）

【課題】積層された第１インダクタと第２インダクタの間の絶縁耐圧を高くする。
【解決手段】基板１０上には、多層配線層４００、第１インダクタ３１０、及び第２インダクタ３２０が形成されている。多層配線層４００は、絶縁層及び配線層をこの順にそれぞれｔ回（ｔ≧３）以上交互に積層したものである。第１インダクタ３１０は、多層配線層４００の第ｎ配線層に設けられている。第２インダクタ３２０は、多層配線層４００の第ｍ配線層（ｔ≧ｍ≧ｎ＋２）に設けられ、第１インダクタ３１０の上方に位置している。第ｎ配線層と第ｍ配線層の間に位置するいずれの配線層にも、第１インダクタ３１０の上方に位置するインダクタが設けられていない。第１インダクタ３１０及び第２インダクタ３２０は、電気信号を相互に伝達する信号伝達素子３００を構成している。 （もっと読む）

ＣＭＯＳイメージセンサにおいて相互接続の層間剥離によるヒルロックタイプのピデフェクトの発生を回避可能なＣＭＯＳイメージセンサの製造方法が開示されている。ＣＭＯＳイメージセンサの製造方法は、第１の金属相互接続を有する基板を準備するステップと、第１の金属相互接続上に中間層の絶縁層を形成するステップと、中間層の絶縁層をエッチングすることにより第１金属相互接続の一部を露光するためのコンタクトホールを形成するステップと、コンタクトホールの内側表面に沿って中間層の絶縁層上にバッファ層を形成するステップと、アニール処理を行うステップと、バッファ層をエッチングすることによりコンタクトホールの側壁にスペーサを形成するステップと、スペーサを有す、中間層の絶縁層の頂面に沿ってバリア金属層を形成するステップと、コンタクトホールがコンタクトプラグで埋められるようにバリア金属層上にコンタクトプラグを形成するステップと、および第２の金属相互接続がコンタクトプラグと接触するように中間層の絶縁層上に第２の金属相互接続を形成するステップとを含む。
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【課題】２つの導電体間の寄生容量、または導電体と基板との間の寄生容量の低減を実現しながら、機械的強度を保つことができる構造を備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２と、半導体基板２上に形成された、第１層金属配線１１及び第２層金属配線１６と、第１層金属配線１１と第２層金属配線１６との間に形成された、第１層間絶縁膜１２及び第２層間絶縁膜１４とを備え、第１層金属配線１１と第２層金属配線１６とは、第１層間絶縁膜１２及び第２層間絶縁膜１４を挟む半導体装置１において、第１層間絶縁膜１２及び第２層間絶縁膜１４の、第１層金属配線１１と第２層金属配線１６とで挟まれた領域は、空隙１３を有する。 （もっと読む）

【課題】多層配線に挟まれたある層の層間絶縁膜が厚薄各部分を有し、容易に製造することができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第１領域と第２領域を有する半導体基板と、第１領域の半導体基板上方に配置されたＭＴＪと、ＭＴＪを覆うように配置され、第２領域上方よりも第１領域上方の膜厚が薄い絶縁膜と、絶縁膜中に配置され、ＭＴＪと電気的に接続された導電膜と、第１領域上方の絶縁膜上方に形成され、導電膜と電気的に接続されたビット線と、第２領域上方の絶縁膜上方に形成された配線と、を備える。 （もっと読む）

【課題】半導体チップの基板を貫通するプラグにおいて、微細になるとプラグに接続する電極との接続抵抗が大きくなる、またリーク電流が大きくなる、あるいは絶縁破壊やストレスマイグレーションが生じる、という問題があった。これらの問題の生じにくい貫通プラグの製造方法を提供する。
【解決手段】半導体基板１００の表面に設けられた電極パッド４００と、基板裏面に設けられた接続電極３８０とを電気的に接続する貫通プラグ３５０の端部が、電極パッドおよび接続電極に部分的に食い込んだ構造とする。および、半導体基板から貫通プラグを絶縁する絶縁分離部２１０が、半導体基板表面側の絶縁膜２０５に部分的に食い込んだ構造とする。 （もっと読む）

【課題】Ｆ添加カーボン膜を層間絶縁膜として使った多層配線構造ににおいて、開口部内のバリアメタル膜とＦ添加カーボン膜との反応を抑制し、配線と絶縁膜の密着性を向上させた半導体装置の製造方法を提供する。
【解決手段】開口部４４Ａ内のＦ添加カーボン膜４４の露出表面に、Ｔａバリアメタル膜４７の堆積に先立って、少なくとも前記開口部の側壁面および底面を覆うように、Ｆと反応した場合に安定な化合物を形成するＡｌなどの金属元素よりなる金属膜４９を堆積する。 （もっと読む）

【課題】細幅配線間のＴＤＤＢ寿命の低下、および細幅配線間のショートによる歩留まり低下を抑制する半導体装置を提供する。
【解決手段】半導体装置１０は、ダマシン配線からなる配線層を有し、０．５μｍ以上の幅を有する第１の配線１２と、前記第１の配線１２に隣接し前記第１の配線１２から０．５μｍ未満の間隔で配置された第２の配線１４と、前記第２の配線１４に隣接し前記第１の配線１２から０．５μｍ以下の間隔で配置された第３の配線１６と、を備え、前記第２および第３の配線は同電位を有するよう構成されている。 （もっと読む）

【課題】導電パターンと貫通電極の間の抵抗を低くし、かつ貫通電極と裏面電極であるバンプを一体に形成することができる半導体装置を提供する。
【解決手段】この半導体装置において、貫通孔１０２は、基板１００に形成され、導電パターン１２０の下に位置している。絶縁層１１０は、貫通孔１０２の底面に位置している。導電パターン１２０は、基板１００の一面側に位置している。開口パターン１１２は、貫通孔１０２と導電パターン１２０の間に位置する絶縁層１１０に形成されており、周から貫通孔１０２の中心軸までの距離ｒ₃が貫通孔１０２における距離ｒ₁より小さい。開口パターン１１２が設けられることにより、貫通孔１０２の底面に導電パターン１２０が露出している。バンプ３０２は、基板１００の裏面側に位置しており、貫通電極３００と一体に形成されている。 （もっと読む）

【課題】表面平坦性と金属汚染ゲタリング機能を確保しながら、ＳＴＩと共存できる製造工程で５００Ｖ以上の広い電圧領域の電気的アイソレイションを実現するとともに、貫通電極全体の深さにいたる物理的な金属移動の阻止のためのアイソレイシヨン構造を有する。
【解決手段】シリコン酸化膜を１ｕｍ以上の幅で１ｕｍ以上に深い溝を作り、溝の中にシリコン酸化膜を埋め、結晶欠陥のある基板でも５００Ｖ以上に耐圧のあるアイソレイションを実現する。これによりシャロートレンチアイソレイションで高速で動作する既存デバイスと同一基板に電力デバイスを混載させることが可能となる。また、厚いアイソレイション材料で囲まれたシリコンを除去した空洞にメタルを埋め、金属汚染の拡散を防止した基板貫通電極を形成することにより、基板の積層を可能にする。これにより、電源からの配線を基板貫通で供給することで、ヒートシンクを兼ねた電力給電と、これにより動作する大電力デバイスと高速高集積のデバイスを積層させたデバイスを実現させる。 （もっと読む）

【課題】Ａｌ合金膜のシリコン残渣が除去できて、製造工程の簡素化、製造コストが低減される半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法はシリコン基板１上にシリコンを含有するＡｌ合金膜３を形成する工程と、Ａｌ合金膜３上にレジストパターン４を設ける工程と、レジストパターン４をマスクとしてＡｌ合金膜３をエッチングする工程と、エッチ後洗浄する工程と、２流体ノズル６によってシリコン残渣５を除去する工程とを備える。 （もっと読む）

【課題】配線のエレクトロマイグレーション耐性を向上させる。
【解決手段】Ａｌ配線４０を形成する際、バリアメタル４１上に、Ａｌ粒子４０ａが第１の平均粒径となるように第１の条件で第１のＡｌ膜を形成し、次いで、第１の平均粒径より小さい第２の平均粒径となるように第２の条件で第２のＡｌ膜を形成する。その後、第２のＡｌ膜上にバリアメタル４２を形成し、形成後、バリアメタル４１，４２および第１，第２のＡｌ膜を配線パターンに加工する。
【選択図】図９
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【課題】従来の半導体装置の製造方法には、さらなる効率化が困難であるという課題がある。
【解決手段】第１基板４１に設けられた第１半導体層５１の表示面側に、平面視で第１半導体層５１の一部に重なる第１導電パターン１０７を形成する工程と、第１導電パターンをマスクとして第１半導体層５１に不純物を注入する第１注入工程と、前記第１注入工程の後に、第１導電パターン１０７の一部を除去して、第１導電パターン１０７と第１半導体層５１とが平面視で重なる領域である第１重畳領域１１３ａを縮小する縮小工程と、前記縮小工程の後に、ゲート電極部５７をマスクとして第１半導体層５１に前記不純物を注入する第２注入工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）