【課題】バックゲート電極を有するＭＯＳトランジスタのＳ／Ｄ層について、その抵抗を小さくすることができ、且つ、その寄生容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ基板１上に形成されたＳｉ層６８と、Ｓｉ層６８上に絶縁膜２を介して形成されたＳｉ層３と、Ｓｉ層３を平面視で囲むようにＳｉ基板１上に形成された絶縁膜４とを有し、絶縁膜４が絶縁膜２よりも厚く形成されたＳＯＩ基板１０に、ＭＯＳトランジスタ５０を形成する方法であって、Ｓｉ層３上にゲート絶縁膜５を介してゲート電極６を形成する工程と、ゲート電極６の両側にＳ／Ｄ層２０を形成する工程と、を含み、Ｓ／Ｄ層２０を形成する工程は、ゲート電極６が形成される領域の両側に位置する端部領域のＳｉ層３に不純物層７を形成する工程と、不純物層７と接触する導電膜８を、不純物層７上から絶縁膜４上にかけて形成する工程と、を有する。 （もっと読む）

【課題】層間絶縁膜にＣＭＰによるスクラッチが発生することを防止することや層間絶縁膜の膜厚均一性の悪化を防止することが可能な半導体装置の製造方法を提供すること。
【解決手段】キャップＳｉＯ_２膜１５上にアモルファスカーボン膜１６を形成する工程と、アモルファスカーボン膜１６をパターニングし、アモルファスカーボン膜１６をハードマスクとしてエッチングによりコンタクトホール３２を形成する工程と、アッシングによりアモルファスカーボン膜１６を薄膜化する工程と、アモルファスカーボン膜１６上にタングステン層２２を形成する工程と、タングステン層２２をアモルファスカーボン膜１６が露出するまでタングステンＣＭＰにより研磨する工程と、露出したアモルファスカーボン膜１６をアッシングにより除去する工程とを備える。 （もっと読む）

【課題】 コンタクトプラグの凸形状部の電界集中による絶縁破壊を抑制したＶｉａパターンを有する半導体装置を提供する。
【解決手段】 第一の配線層１及び第一の絶縁層２上に形成された層間絶縁膜３と、層間絶縁膜３内に第一の配線層１との接続部から上方にいくにつれて断面形状が大きくなるように形成された接続孔４と、接続孔４の側壁全面に所定の深さから上方にいくにつれて膜厚が大きくなるように連続的にスペーサ膜５と、スペーサ膜５の内側に第一の配線層１と電気的に接続されるコンタクトプラグ７と、コンタクトプラグ７上に形成され、コンタクトプラグと電気的に接続された第二の配線層８と、第二の絶縁層９とを有する半導体装置。 （もっと読む）

【課題】いかなる数の素子層をも積層することができる素子構造体を提供する。
【解決手段】素子構造体の製作方法であって、基板３を覆って形成された第１素子群を覆う絶縁層３ｂを形成する工程と、絶縁層に一つ以上のビアを形成する工程と、絶縁層を覆って第２素子群６を形成する工程とを含み、第２素子群は、それぞれ電気コンタクト６ａを含み、コンタクト６aに接触できる側が基板３に対向するように絶縁層３ｂを覆って形成され、さらに、第１素子群と第２素子群６との間にビアを通して一つ以上の電気コンタクトを形成する工程を含み、第２素子群及び少なくとも一つのビアは、ビアの一つ以上が、少なくとも部分的に、それぞれが異なる素子層に属する二つの素子の占有面内に位置するように位置付けられている。 （もっと読む）

【課題】高精度なドライエッチングを行うことができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法は、開口幅が小さい密集した複数の開口からなる密集パターンと、開口幅が前記密集パターンの前記開口幅よりも大きい開口からなる幅広パターンとを有し、前記幅広パターンの開口側の角度が１８０度未満の角近傍に切欠部を設けたレジスト膜を、エッチング対象上に形成する工程と、前記レジスト膜をマスクとして用いて前記エッチング対象に対しドライエッチングを行い、前記レジスト膜の前記密集パターン及び前記幅広パターンを転写する工程とを含む。 （もっと読む）

【課題】プロセス条件で与えられるストレス以上に大きなストレスを薄膜に与えることが可能な成膜装置を提供すること。
【解決手段】 処理容器１と、処理容器１内に設けられた、被処理基板Ｗが載置される基板載置台３と、処理容器１内に、成膜原料を供給する成膜原料供給手段２７と、を具備し、前記基板載置台３の、前記被処理基板Ｗが載置される基板載置面３ａに、球面状の窪み３ｂ、又は球面状の膨らみ３ｃを持たせる。 （もっと読む）

【課題】メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供する。
【解決手段】半導体基板１と、半導体基板１上の絶縁層１９と、絶縁層１９内の複数のコンタクトプラグ１６，６６と、絶縁層３０と、絶縁層３０内に設けられた、キャパシタ８２、複数のコンタクトプラグ２５，７５、バリアメタル層２７，８７及び銅配線２９，８８とを備えている。半導体基板１の上面内のソース・ドレイン領域９は銅配線２９に電気的に接続されている。また、半導体基板１の上面内のソース・ドレイン領域５９の一方は銅配線８８に電気的に接続されている。そして、ソース・ドレイン領域５９の他方はキャパシタ８２に電気的に接続されている。 （もっと読む）

【課題】１回の露光でより多くのホールを形成することが可能なホール形成方法を提供する。
【解決手段】ホール５１１、５１２の形成位置となる複数領域の内、一の領域を囲む他の領域のシリコン酸化膜５１上に円柱を形成する。具体的には、４以上の複数領域の内、平面視において一の領域を囲む他の領域のシリコン酸化膜５１上に円柱を形成する。次いで、シリコン酸化膜５１及び円柱上にシリコン窒化膜を形成する。シリコン窒化膜はエッチバックされる。このエッチバックにより円柱を囲むサイドウォール５４１が形成される。円柱はエッチングされる。最後に、サイドウォール５４１をマスクにシリコン酸化膜５１をエッチングする。これにより一の領域に対応するホール５１２及び他の領域に対応するホール５１１が形成される。 （もっと読む）

【課題】多層配線間の接続抵抗を低く保ちＥＭに対する高い耐性を持ちつつ配線部から外部への配線材の拡散を抑制する。
【解決手段】基板上に絶縁体膜が設けられ該絶縁体膜に第１の孔が設けられ該第１の孔に配線材であるＣｕが充填された半導体装置に対して、Ｃｕを除く絶縁体膜上面にＣｕの拡散を防止する第１のバリア膜を形成する工程と、Ｃｕ及び該第１のバリア膜上に第２のバリア膜、層間絶縁膜をこの順に形成する工程と、第２のバリア膜を残して層間絶縁膜にＣｕへ接続するための第２の孔を形成する工程と、基板の表面全体にＣｕの拡散を防止するための第３のバリア膜を形成する工程と、第２の孔の側面以外の第３のバリア膜を除去する工程と、第２の孔の底面に存在する第２のバリア膜を除去してＣｕを露出させる工程と、第２の孔に配線材であるＣｕを充填して第１の孔に充填されたＣｕと接続する工程とを実施する。 （もっと読む）

【課題】記憶情報を高速に読み出す半導体集積回路装置の製造方法を提供する。
【解決手段】本発明の半導体集積回路装置の製造方法は、半導体基板上に第１ゲート電極を形成する工程、この工程の後に第１ゲート電極を覆うように半導体基板上に導電性膜を形成する工程、この工程の後に導電性膜の一部を覆うように半導体基板上にマスクパターンを形成する工程、この工程の後にドライエッチングを行いマスクパターンで覆われていない導電性膜をサイドスペーサ状の第２ゲート電極に加工する工程で、且つマスクパターンで覆われた導電性膜を第２ゲート電極のコンタクト領域としてパターニングする工程、この工程の後にマスクパターンを除去する工程、この工程の後に不揮発性メモリセルを覆うように半導体基板上に層間絶縁膜を形成する工程、この工程の後に層間絶縁膜中に第２ゲート電極のコンタクト領域に接続するプラグを形成する工程、を有する。 （もっと読む）

【課題】一般に電流量確保のため、ショットキー接合領域上に多数のコンタクト電極をマトリクス上に密集配置することが行われ、コンタクトホールの底のシリサイド層の表面をスパッタ・エッチング処理することが広く行われているが、このようにショットキー接合領域上に電極を配置した構造では、このスパッタ・エッチング量の変化により、ショットキー・バリア・ダイオードの逆方向リーク電流が変動する問題を解決するため、特性ばらつきの少ないショットキー・バリア・ダイオード（ＳＢＤ）の半導体集積回路装置への組み込み技術を提供する。
【解決手段】周辺の素子分離領域に接したガードリング９上に、コンタクト電極１１を配置したショットキー・バリア・ダイオードを有する半導体集積回路装置。 （もっと読む）

【課題】本発明は、パターン形成された導電性金属層、およびパターン形成された障壁誘電体層との間に改善された接着性を与えるものである。
【解決手段】本発明は、パターン形成された導電性金属層、通常は銅層、およびパターン形成された障壁誘電体層との間の改善された接着に関する。
改善された接着性を有するこの構造は、パターン形成された障壁誘電体層とパターン形成された導電性金属層との間に接着層を含んでいる。この接着層は、銅のバルク電気抵抗率を増加することなしに、金属層と障壁層との間の接着力を、向上させる。改善された接着性を有する構造を作る方法は、パターン形成された導電性金属層を有機金属前駆体に熱的に暴露させ、少なくとも、パターン形成された導電性金属層の表面上に、接着層を堆積させる工程を含んでいる。 （もっと読む）

【課題】１３０ｎｍ、９０ｎｍおよび６５ｎｍテクニカル・ノードのプロセス等に適用されるＣｕ-ＣＭＰ工程においては、Ｃｕ配線の腐食を防止する目的で防食剤を添加したスラリが主流となっている。ところが、防食剤を添加したスラリを用いたＣｕ-ＣＭＰ工程について、本願発明者らが検討したところによると、防食剤はＣｕと錯体を形成する場合が多く、異物としてウェハ上に多量に残留し歩留の低下や、Ｃｕ配線におけるＴＤＤＢ特性といった信頼度を劣化させる要因となることが明らかとなった。
【解決手段】本願発明は、ポストＣＭＰ洗浄において、ウエハのデバイス面をほぼ水平上向きで、当該面に薬液又は純水等の洗浄液体を供給するとともに、ウエハを水平面内で、ほぼその中心の周りで自転させながらウエット洗浄するときに、その自転速度をデバイス面上における洗浄液体の厚さがほぼ均一になる程度に低速にするものである。 （もっと読む）

【課題】特性の向上を図ることのできる半導体装置（アレイ基板）の構成を提供する。
【解決手段】本発明に係るフレキシブル基板上に形成された半導体装置は、配線の一部を構成する第一配線層（ＧＬ１）と第二配線層（ＧＬ２）と、第一絶縁層（１５）と第二絶縁層（２３）とを少なくとも有し、該第一配線層は該第一絶縁膜上に形成されており、該第二配線層は該第二絶縁膜上に形成されており、該第二絶縁層は該第一配線層と該第二配線層との間に位置し、該第二配線層においては他の配線（ＳＬ１、ＳＬ２）との交差部を有さず、該第二配線層は、該第二絶縁層の一部を取り除いて該第一配線層と接続されている。かかる構成によれば、配線の一部を第一配線層と第二配線層とに分割したので、第一配線層下に第一絶縁層を分割して配置することができる。よって、機械的、または熱的な応力が加えられた場合であっても、下地絶縁膜におけるクラックの発生を低減できる。 （もっと読む）

【課題】銅ダマシン関連のバック・エンド領域におけるエッチング装置等の運用に関して、無駄時間が発生していることが明らかとなった。すなわち、たとえば、銅ダマシン配線における層間膜のドライ・エッチング工程においては、５分に１度程度の高頻度でステージ温度の切り替えが発生していることが明らかとなった。これは、ドライ・エッチングのステージ温度等のデータが製造実行システムに登録されていないために、ロット優先度の高いロットが仕掛となるたびに、高頻度でステージ温度の切り替えが発生しているからである。
【解決手段】本願発明は、エッチング・ステージ温度等のように、条件変更に比較的長い準備時間を要する処理条件を製造実行システムに登録しておくことによって、効率のよいウエハ・プロセスの進行管理を実現するものである。 （もっと読む）

【課題】パッドと半導体装置の製造方法において、パッドの配置密度を向上させると共に、電気的試験で使用されるプローブによってパシベーション膜が欠損するのを防止する手段の提供。
【解決手段】開口面以外がパシベーション膜４０、４１で覆われたパッド３７ｂにおいて、半導体装置に設けられた三角形状又は台形状の第１の金属膜３７ｘと、第１の金属膜３７ｘ上であって、パッド３７ｂの開口面の一部分に開口４１ａの側面と接するように形成された第２の金属膜３７ｙとを備えたパッドとする。 （もっと読む）

【課題】エッチング時におけるホール径が小さく、アスペクト比が高い場合においても、テーパ角を良好にコントロール可能なコンタクトホールの形成方法、パターン形成方法、及び電気光学装置の製造方法を提供する。
【解決手段】基材１上に形成された膜２上に金属膜３を形成する。そして、金属膜３上にレジストマスク４を形成する。このレジストマスク４を用い、金属膜３をドライエッチングするとともに、ドライエッチングによるレジストマスク４の後退量を制御して、開口側面５ａが膜に対して第１の傾斜角度を有する金属マスク５を形成する。第１の傾斜角度を有する金属マスク５を用いて膜をドライエッチングすることで、基材１の表面に形成された導電部６を露出させるとともに、開口側面５ａが導電部６に対して第１の傾斜角度に応じた第２の傾斜角度を有する孔を形成する。そして、金属マスク５を除去するコンタクトホールの形成方法である。 （もっと読む）

【課題】製造工程時間の増加を招くことなく、複数の凹部に埋め込まれた部材表面の平坦性を向上することのできる技術を提供する。
【解決手段】相対的に面積の大きい第１ダミーパターンＤＰ_１と相対的に面積の小さい第２ダミーパターンＤＰ_２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。これにより、分離溝内に埋め込まれた酸化シリコン膜の表面の平坦性をダミー領域ＦＡの全域において向上することができる。さらに、ダミー領域ＦＡのうち相対的に広い領域を上記第１ダミーパターンＤＰ_１で占めることで、マスクのデータ量の増加を抑えることができる。 （もっと読む）

【課題】基板の反りを低減できる基板へのビアの形成方法を提供する。
【解決手段】貫通孔形成工程の後で基板２０ａの一表面側に各貫通孔２２が閉塞されないように金属薄膜２６を形成した後、基板２０ａの上記一表面側に各貫通孔２２および各貫通孔２２の周部の金属薄膜２６を露出させる複数の開口部６１ａを有するレジスト層６１を形成してから、基板２０ａの上記一表面側に各貫通孔２２を閉塞する複数の島状の導体部２７を電気めっきにより形成し、その後で基板２０ａの上記他表面側に対向配置した上記陽極と基板２０ａの上記一表面側において各貫通孔２２を閉塞している導体部２７からなる陰極との間に通電してそれぞれビア２４となる複数の金属部を各導体部２７における貫通孔２２側の露出表面から基板２０ａの厚み方向に沿って析出させ、その後、レジスト層６１および当該レジスト層６１下の金属薄膜２６を除去する。 （もっと読む）

【課題】支持基板上に、単結晶半導体層を多層構造とした、多層集積回路を形成する場合の、工程数の簡略化を図る。また同集積化の向上を図る。
【解決手段】複数の半導体素子が絶縁層を介して積層される半導体装置において、絶縁層を介して半導体素子を構成する半導体層が積層された構造を有し、一の半導体層が配線とコンタクトする領域が、絶縁層を介して設けられる他の半導体層と重畳するように配置された構成とする。当該コンタクトする領域は、該一の半導体層に設けられる一導電型不純物領域から延在するシリサイド層によって形成される。すなわち、一の半導体素子と配線とのコンタクト領域をシリサイドで形成すると共に上層半導体素子と重畳する位置に配置させ、該半導体素子を構成する一導電型不純物領域と配線とのコンタクト領域との間をシリサイドで連結する構成を有する。 （もっと読む）