【課題】半導体装置の製造方法において、広範囲な材料組成のメタル層をエッチングして配線層等を形成する際の、エッチング時間の短縮化を図り、それによって加工精度の向上及びダメージの抑制を図ることが可能な新規な技術を提供する。
【解決方法】半導体装置の製造方法であって、半導体基材上に絶縁層を形成し、前記絶縁層上にメタル層を形成し、前記メタル層のエッチング除去すべき領域に対してイオン注入を施して少なくとも一部にイオン注入領域を形成した後、前記メタル層の、前記エッチング除去すべき領域に対してエッチング処理を施して除去する。 （もっと読む）

【課題】Ｓｉウエハ等の半導体基板上に形成された特に高アスペクト比の穴に、バリア層やＡｌ層等となるターゲット材料を成膜した際に、穴の側壁面及び底面をターゲット材料で完全に覆うことを可能にすることにより、スパイクの発生や導通不良の発生を防止することが可能な、半導体素子の製造方法を提供する。
【解決手段】半導体基板１上の絶縁層２に穴３を形成する。ターゲット５と半導体基板１との距離を第１の値Ｌ２とする第１のスパッタリングによってターゲット材料５ａを穴３に成膜し、上記距離を第１の値Ｌ２よりも小さい第２の値Ｌ１とする第２のスパッタリングにより、ターゲット材料５ａを穴３に成膜する。第１のスパッタリングは異方性スパッタリングであり、第２のスパッタリングは等方性スパッタリングである。また、第１のスパッタリングはロングスロースパッタである。 （もっと読む）

【課題】半導体と導電体とが接触する箇所におけるコンタクト不良やリーク不良を低減して、素子の歩留まりを向上させること。
【解決手段】ＳＯＩ基板２２の表面層に素子構造を形成し、その表面にマスク酸化膜を形成し、マスクの開口幅を変えることにより、埋め込み絶縁層２４に達する素子分離用トレンチ３１と、埋め込み絶縁層２４に達しない活性部トレンチ３５を同時に形成する。ＣＶＤ法により素子分離用トレンチ３１の内周面に第１酸化膜３２を堆積するとともに、活性部トレンチ３５を第１酸化膜３２で埋める。ポリシリコン膜３３で素子分離用トレンチ３１を埋める。ポリシリコン膜３３の、基板表面上の部分をエッチバックにより除去する。ＢＰＳＧ膜３６を堆積し、素子分離用トレンチ３１の上部を塞ぐ。層間絶縁膜５０にコンタクトホールを形成し、埋め込みプラグ５１，５２，５６を介して金属配線５３，５４，５５と半導体とのコンタクトを取る。 （もっと読む）

【課題】容量素子を有する半導体装置の性能を向上させる。
【解決手段】半導体基板１上に、配線Ｍ１〜Ｍ５の櫛型形状の金属パターンで電極を形成したＭＩＭ型の容量素子が形成される。容量素子の下方には、ＣＭＰ工程のディッシング防止のためのダミーのゲートパターンである導体パターン８ｂと、ダミーの活性領域である活性領域１ｂとが配置され、これらは配線Ｍ１〜Ｍ５からなるシールド用の金属パターンに接続されて固定電位に接続されている。そして、導体パターン８ｂおよび活性領域１ｂは、配線Ｍ１〜Ｍ５の櫛型形状の金属パターンと平面的に重ならないように配置される。 （もっと読む）

【解決手段】本発明は、デバイスの製造に関する。一実施形態として、基板洗浄及び集積回路用のキャップ層の無電解析出の方法を提供する。この方法は、金属及び誘電体ダマシンメタライゼーション（金属化）層を含む表面を有する基板上で実行される。この方法は、基板の表面を洗浄するのに十分な洗浄溶液に基板の表面をさらす工程と、キャップ層を析出させるのに十分な無電解析出溶液に基板表面をさらす工程と、を備える。本発明の別の実施形態として、基板を洗浄するための溶液及び無電解析出を実現するための溶液を提供する。 （もっと読む）

【課題】 小型であるとともに、配線の信頼性が高い半導体装置を提供する。
【解決手段】 半導体装置１０は、半導体基板１２と電極パッド２０ｂを備えている。その電極パッド２０ｂは、その半導体基板１２の表面に形成されている。その半導体基板１２の表面に臨む領域に複数個の半導体素子領域３０、５０が形成されている。その半導体基板１２の表面において隣接する半導体素子領域３０、５０を分離している範囲にトレンチ１００が形成されている。そのトレンチ１００の壁面が絶縁膜１０２で被覆されている。壁面が絶縁膜１０２で被覆されているトレンチ１００の内部に導体１０４が充填されている。前記複数個の半導体素子領域３０、５０のうちの少なくとも１つが、前記導体１０４を介して前記電極パッド２０ｂに接続されている。 （もっと読む）

【課題】半導体基板上のサブミクロン構造について、メタライゼーションに先立つ予備洗浄を提供する。
【解決手段】この方法は、酸素、CF4/O2の混合物またはHe/NF3の混合物のような反応性ガスのプラズマからのラジカルを用いてサブミクロン構造を洗浄することを含み、このプラズマは、好ましくは遠隔プラズマ源により発生され、ラジカルは基板が配置されるチャンバーに供給される。サブミクロン構造内に残留する自然酸化物は、好ましくは、第二の工程において水素を含むプラズマからのラジカルで還元される。第一のまたは両方の洗浄工程に続いて、当該構造は、利用可能なメタライゼーション技術によって金属で充填することができる。これは、典型的には、アルミニウム、銅またはタングステンの蒸着に先立って、露出した誘電体表面にバリア／ライナー層を蒸着することを含む。この予備洗浄およびメタライゼーション工程は、入手可能な一貫処理プラットホーム上で行うことができる。 （もっと読む）

【課題】半導体基板に設けられる貫通口により露出された電極層のクラック発生を抑制した半導体装置及びその製造方法を提供すること。
【解決手段】貫通ビア２２の開口径がパッシベーション膜１６の開口部１６Ａの開口径よりも大きく、且つ貫通ビア２２の開口縁がパッシベーション膜１６の開口部１６Ａの開口縁よりも外側に位置するように、貫通ビア２２及びパッシベーション膜１６の開口部１６Ａを配設する。又は、貫通ビア２２の開口縁がパッシベーション膜１６の開口部１６Ａの開口縁（パッド電極１４と接する個所の開口縁）とは重ならない位置となるように、貫通ビア２２及びパッシベーション膜１６の開口部１６Ａを配設する。 （もっと読む）

【課題】 成膜時間や工数を大幅に削減することができ、生産性良く配線を形成することできるとともに、結晶性の良い無電解めっき膜の形成が可能で、配線の主体となる無電解めっき膜の形状も安定なものとすることが可能な配線形成方法を提供する。
【解決手段】 銅とマンガンを含む合金膜を形成する工程と、合金膜を熱処理してマンガンを表面及び下側界面に偏析させ、銅薄膜の上下にマンガン層が形成された複合膜とする工程と、銅薄膜上に形成されたマンガン層を除去する工程と、銅薄膜をシード層として無電解めっきを行う工程とを有する。無電解めっきを行う工程においては、レジストを用いたリフトオフ法により配線パターンを決定する。無電解めっき工程の後、レジストを除去し、露呈する銅薄膜及びマンガン層の不要部分を除去する。 （もっと読む）

【課題】配線形成過程に起きる膜物性値変化を、再現性と簡便性とを両立して追跡できる技術を提供する。
【解決手段】基板上に膜が順に複数積層されてなる複合膜における任意の膜Ｃ_ｋの比誘電率を求める方法であって、基板上に設ける複合膜成膜工程と、得られた複合膜が設けられた基板を加熱および／または加湿雰囲気下に置く環境変更工程と、得た複合膜の環境変更工程後における比誘電率ｋ（複合膜）を求める工程と、基板上に任意の膜Ｃ_ｋ以外の膜を一つずつ設ける単一膜成膜工程と、単一膜成膜工程で得られた膜Ｃ_ｋ以外の単一膜が設けられた基板を加熱および／または加湿雰囲気下に置く環境変更工程と、単一膜成膜工程で得た膜Ｃ_ｋ以外の単一膜の環境変更工程後における比誘電率ｋ（単一膜）を求める工程と、複合膜成膜工程で得た複合膜の厚さｄ（複合膜）を求める工程と、得た複合膜における各々の膜の厚さｄ（単一膜）を求める工程とを具備する。 （もっと読む）

【課題】安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、メモリセル領域には、半導体基板１１上に対し垂直方向に、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０が積層されて形成される。メモリホール３４内には、ブロック絶縁層（第１絶縁層）３５、電荷蓄積層（特性変化層）３６、トンネル絶縁層３７、及びメモリ柱状半導体層３８が形成される。周辺回路領域には、ｐ−型領域１０１Ａにプレーナ型トランジスタのソース／ドレイン領域１０１Ｂが形成され、メモリセル領域の複数の導電層の各々と同一平面上に形成され、且つ導電層と電気的に分断される複数のダミー配線層１００が形成される。 （もっと読む）

【課題】トレンチがミスアライメントされていても、バイアの寸法が低減されない相互接続構造を形成する方法を提供する。
【解決手段】４つのマスク・フィルムを有するマスク層が、半導体装置の相互接続構造の製造で使用される。第１のマスク・フィルムおよび第３のマスク・フィルムは、実質的に等しいエッチング速度を有する。第２のマスク・フィルムおよび第４のマスク・フィルムは、実質的に等しいエッチング速度のフィルムを有し、このエッチング速度は、第１および第３のマスク・フィルムのエッチング速度とは異なる。バイアが、第１のマスク・フィルムにエッチングされる。その後、トレンチが、マスク層の第３のマスク・フィルムにエッチングされる。バイアおよびトレンチは、その後、誘電体材料にエッチングされる。第２、第３および第４のマスク・フィルムは取り除かれ、第１のマスク・フィルムは、誘電体材料のためのパッシベーション層として残る。導電金属が、バイアおよびトレンチに堆積される。 （もっと読む）

【目的】ヒューズ素子などの被トリミング部材を有する半導体装置において、低コストで高信頼性を確保し精度の良いレーザートリミングができる半導体装置およびその製造方法を提供することにある。
【解決手段】被トリミング部材の位置決めに用いるアライメントマークにおいて、アライメントマーク上を被覆するパッシベーション膜に開口部を設けることで、レーザー光の反射光強度が大きくなり、アライメントマークの位置を高精度で検出できて、高精度なトリミングができるようになる。 （もっと読む）

【課題】本発明は、NiSi(ニッケルシリサイド)を有する半導体デバイスの製造プロセスにおいて、ドライプロセス後の残渣を効果的に除去することが可能な残渣除去液を提供する。
【解決手段】ニッケルシリサイド（NiSi）を含む半導体基板をドライエッチング及び／又はアッシングした後に存在する残渣の除去液であって、（ａ）pKaが10以上のアミンのフッ化物塩、及びフッ化テトラアルキルアンモニウムを含むテトラアルキルアンモニウム塩からなる群より選ばれる少なくとも1種、（ｂ）酸、及び（ｃ）水を含み、該（ａ）の濃度が１５重量％以上であり、ｐＨが６〜９である残渣除去液に関する。 （もっと読む）

【課題】二酸化ケイ素や窒化ケイ素など非常に薄い低応力誘電体材料と半導体層とで形成された可とう性の膜で集積回路（２４、２６、２８、．．．３０）を製造する汎用手法を提供する。
【解決手段】膜（３６）の半導体層中に半導体デバイス（２４、２６、２８．．．３０）を形成する。最初に、標準厚さの基板（１８）から半導体膜層（３６）を形成し、次いで、基板の薄い表面層をエッチングまたは研磨する。他のバージョンでは、ボンディングされた従来の集積回路ダイ用の支持および電気的相互接続として可とう性膜を使用し、膜中の複数の層に相互接続部を形成する。１つのそのような膜に複数のダイを接続することができ、膜は次いでマルチチップ・モジュールとしてパッケージされる。 （もっと読む）

【課題】信号処理速度が速く、かつ、配線膜の信頼性が高い半導体装置を提供することである。
【解決手段】膜２に凹部３を形成する凹部形成工程を具備する半導体装置の製造方法において、
前記凹部形成工程の後、電磁波硬化性薬剤を該凹部の内面側に設ける電磁波硬化性薬剤在工程と、前記電磁波硬化性薬剤在工程の後、電磁波を照射して該電磁波硬化性薬剤を硬化させる硬化工程とを具備する。 （もっと読む）

【課題】半導体装置とその製造方法において、製造コストの上昇を抑えつつ、歩留まりを向上させること。
【解決手段】シリコン（半導体）基板１と、シリコン基板１に形成される素子分離絶縁膜６と、シリコン基板１の上、及び素子分離絶縁膜６の上に形成され、素子分離絶縁膜６の上に側面１３ｅを有する導電パターン１３ａと、素子分離絶縁膜６の上、導電パターン１３ａの上、及び導電パターン１３ａの側面１３ｅに形成される絶縁膜１６とを有し、導電パターン１３ａの側面１３ｅにノッチ１３ｗが形成された半導体装置による。 （もっと読む）

基板貫通バイア（７５）を作製する方法であって、バイアは基板（５）の裏面からＳＴＩ（１４）またはＰＭＤ（１３）までエッチングされる。金属１コンタクトパッド（５５）と基板貫通バイア（７５）との間の追加のコンタクト（５０）は、基板貫通バイア（７５）と半導体チップ（１１）のバックエンドオブライン（３）との間のコンタクトを実現するために作製される。
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【課題】酸化シリコン膜のエッチングに対するエッチング耐性を有する応力膜を形成することで、応力膜の上記エッチング時の膜減りを低減することを可能にする。
【解決手段】半導体基板１１上にゲート電極形成溝２３が形成されたサイドウォール絶縁膜２１と、ゲート電極形成溝２３内の半導体基板１１上にゲート絶縁膜２４を介して形成されたゲート電極２５と、ゲート電極２５の側壁にサイドウォール絶縁膜２４を介して半導体基板１１上に形成されていて応力を有する第１応力膜５１と、第１応力膜５１の外側の半導体基板１１上に形成されていて第１応力膜５１と同種の応力を有する第２応力膜５２とを有し、第１応力膜５１および第２応力膜５２は酸化シリコン膜をエッチングするときのエッチング種に対するエッチング耐性を有し、第１応力膜５１は第２応力膜５２よりも前記エッチング種に対するエッチング耐性が強いことを特徴とする。 （もっと読む）

【課題】ダイシング時に半導体チップの側壁からのクラックが侵入するのを抑制することで信頼性向上を図る。
【解決手段】半導体チップ領域１０の表面の端部上に、前記集積回路領域３１を取り囲んで平坦化絶縁膜領域３０が形成されている。平坦化絶縁膜領域３０は、従来のダミー金属層を形成していた部分をダミー絶縁膜で置き換えたものである。集積回路領域３１から延びた第１層間絶縁膜１２上に、３つのダミー絶縁膜パターン２０が一定間隔で形成されている。また、集積回路領域３１から延びた第２層間絶縁膜１４が３つのダミー絶縁膜パターン２０を覆っており、第２層間絶縁膜１４にも、３つのダミー絶縁膜パターン２１が一定間隔で形成されている。さらに、集積回路領域３１から延びた第３層間絶縁膜１６が３つのダミー絶縁膜パターン２１を覆っており、第３層間絶縁膜１６にも、３つのダミー絶縁膜パターン２２が一定間隔で形成されている。 （もっと読む）