【課題】コンタクトホールの開口が容易であり、歩留まりが改善され、キャパシタ特性が向上した強誘電体メモリ等の半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に層間絶縁膜６を形成する工程と、層間絶縁膜６を貫通し半導体基板表面を露出する第１のホール及び第２のホールを形成する工程と、第１のホール及び第２のホールにそれぞれ導電膜を埋め込んで第１のプラグ１０及び第２のプラグ１０を形成する工程と、層間絶縁膜６上に第１のプラグ１０と接続し、順に積層された導電性バリア膜、下部電極、誘電体膜、及び上部電極を有するキャパシタＣを形成する工程と、キャパシタＣ、層間絶縁膜６、及び第２のプラグ１０を覆うように少なくとも１つのＡｌＯＮ層を有する水素バリア膜２０を形成する工程と、を備える。 （もっと読む）

【課題】 微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置を提供すること。
【解決手段】 透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする。 （もっと読む）

【課題】貫通孔底部にノッチを有する半導体装置のノッチ部に被覆性良好な連続した金属膜を積層するプロセスを提供し、半導体装置の歩留まりと信頼性向上をはかること。
【解決手段】ノッチ部を含む貫通孔にＣＶＤ絶縁膜を積層した後に、バリア層およびシード層のメタル層をスパッタ法により形成する。メタル層のスパッタ成膜中に基板バイアス（負電圧）を印加して、アルゴンやクリプトン等の希ガスのプロセスガスイオンを貫通孔内部へ引き込み、既にある程度貫通孔底部に積層したメタル層をスパッタエッチングするか、貫通孔底部にメタル層を積層すると同時にスパッタエッチングしたメタル材料を貫通孔底部周辺のノッチ部分へ飛散させる。飛散したメタル材料はノッチ部分の絶縁膜上に付着し積層する。Ａｒ＋イオン等により飛散されたメタルは高いエネルギーを有する為、メタル層がノッチ内部へ強固に付着する。 （もっと読む）

【課題】従来の半導体素子の製造方法では、半導体基板２の厚み方向のエッチングがエッチング工程とデポジション工程とを交互に繰り返して進行させられるために、規則的なくぼみが貫通孔１の側壁面に横方向の筋として発生してしまう。その結果、ＣＶＤ法などにより貫通孔１の側壁面に堆積される前述の絶縁膜の、膜厚の均一性や側壁面に対する密着性が、凹凸構造３ａのために悪くなってしまう。そして、その絶縁膜上に形成されるシード層の膜厚の均一性も悪くなってしまうために、続いて貫通孔１にめっき法により導電性物質を充填させることで形成される貫通電極の信頼性が低くなる現象が見られる。
【解決手段】半導体基板２と、半導体基板２に配置された回路素子と、半導体基板２に形成された、筋状の凹凸構造３をその側壁面に有する貫通孔１と、を備え、筋状の凹凸構造３の筋の方向は、半導体基板２の厚み方向である、半導体素子。 （もっと読む）

本発明の実施形態は、露出誘電表面を覆う銅表面上にコバルト層を選択的に形成するプロセスを提供する。一実施形態では、前処理プロセスの間に金属銅表面を形成している間は処理チャンバー内の基板の汚染された銅表面を還元剤にさらすステップと、気相堆積プロセスの間に基板上の誘電表面を露出したままにしながら金属銅表面を覆ってまたは上にコバルトキャッピング層を選択的に形成するために基板をコバルト前駆体ガスにさらすステップと、コバルトキャッピング層および誘電表面を覆ってまたは上に誘電障壁層を堆積させるステップとを包含する、基板上の銅表面をキャッピングするための方法が、提供される。別の実施形態では、堆積−処理サイクルは、気相堆積プロセスを実行した後に後処理プロセスを実行するステップを包含し、その堆積−処理サイクルは、複数のコバルトキャッピング層を形成するために繰り返されてもよい。
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サブリソグラフィックな寸法又は高アスペクト比を含む、小寸法の開口内に電極材料を均一に形成する方法を提供する。この方法は、内部に形成された開口を有する絶縁層を提供するステップと、開口の上部及び内部に非等質的導電又は準抵抗性材料を形成するステップと、導電材料を移動化して開港内に圧縮するステップとを有する。この方法は、導電又は準抵抗性材料における空孔又は欠陥密度を堆積されたままの状態に対して低減する。移動化するステップは、押出又は熱的リフローによって達成され、空隙又は欠陥を合体、崩壊、染み透り又は他の方法によって堆積したままの導電又は準抵抗性材料から除去する。
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【課題】平坦化工程を行っても、金属汚染を防止することのできるマルチゲート型電界効果トランジスタおよびその製造方法を提供することを可能にする。
【解決手段】基板２上に並列するように設けられた第１導電型の複数の半導体層６と、複数の半導体層のそれぞれに、離間して設けられた第２導電型のソース／ドレイン領域６０ａ、６０ｂと、複数の半導体層のそれぞれに、ソース領域とドレイン領域との間に設けられるチャネル領域と、チャネル領域のそれぞれの上面に設けられた保護膜８と、チャネル領域のそれぞれの両側面に設けられたゲート絶縁膜９と、チャネル領域のそれぞれの両側面にゲート絶縁膜を挟むように設けられるとともにチャネル領域のそれぞれの上面に保護膜を挟むように設けられた金属元素を含む複数のゲート電極１０と、複数のゲート電極のそれぞれの側面を覆うように基板上に設けられた層間絶縁膜２０と、複数のゲート電極のそれぞれの上面を共通に接続する接続部２３と、接続部に接続されたゲート配線２４と、を備えている。 （もっと読む）

【課題】 優れたコンタクト特性及び優れた素子特性を持った薄膜半導体装置及びその製造方法を提供すること。
【解決手段】 透明絶縁性基板上に形成され、所定の間隔を隔てて不純物を含むソース領域ドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成されたコンタクト孔内にそれぞれ埋め込まれた不純物を含む多結晶半導体層、及び前記多結晶半導体層に接続する高融点金属層を含む配線層を具備し、前記多結晶半導体層と配線層の高融点金属層との間には、高融点金属と半導体との化合物からなる薄層が形成されていることを特徴とする。 （もっと読む）

【課題】 プログラム層のレイヤを自在に変更でき、しかも、周辺回路のレイアウト設計等を変更する必要がなく、短期間で製品の納入が可能であり、かつ、歩留りが高いマスクＲＯＭを実現すること。
【解決手段】 メモリ部４０において、ワード線ならびにビット線を多層配線で構成する。メモリ部４０とロウブロック２０との間に層変換部７０ａを設ける。メモリ部４０とカラムブロック５０との間に層変換部７０ｂを設ける。層変換部７０ａ，７０ｂは、異なるレイヤの配線層間を電気的に接続するための多層配線構造体である。 （もっと読む）

サブリソグラフィック寸法又は高アスペクト比を含む小寸法を有する開口内に均一で均質に電極材料を形成する方法を提供する。この方法は、内側に形成された開口を有する絶縁層を提供し、開口上及び開口内に均質な導電又は準抵抗材料を形成するステップを含んでいる。この方法は、金属窒化物、金属アルミニウム窒化物及び金属ケイ素窒化物電極組成を形成するＣＬＤ又はＡＬＤプロセスである。この方法は、アルキル、アリル、アルケン、アルキン、アシル、アミド、アミン、イミン、イミド、アジド、ヒドラジン、シリル、アルキルシリル、シリルアミン、キレーティング、ヒドリド、サイクリック、カルボサイクリック、シクロペンタジエニル、ホスフィン、カルボニル又はハライドから選択された１以上のリガンドを含む金属前駆体を利用する。公的な前駆体は、一般式ＭＲｎを有し、Ｍは金属、Ｒは上述のリガンド、ｎは主要な金属原子に結合したリガンドの数に対応している。Ｍは、Ｔｉ、Ｔａ、Ｗ、Ｎｂ、Ｍｏ、Ｐｒ、Ｃｒ、Ｃｏ、Ｎｉ又は他の遷移金属である。
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【課題】狭いゲート電極間であっても隣接するコンタクト間で短絡することなくコンタクトホールを形成する。
【解決手段】層間絶縁膜を形成する前に、ゲート電極間かつ拡散層間の一部領域のアスペクト比を、このゲート電極間のこの一部領域以外の領域のアスペクト比より低減させる低減工程を備える。これにより、アスペクト比が低減したこの一部領域にはボイドが発生せず、コンタクトホールを形成してもその間がボイドによって連通することを防止できるのである。ここで、上記低減工程は、上記一部領域に、マスクパターンを用いて上記ゲート電極に垂直な突出部を設ける工程とすることなどができる。 （もっと読む）

【課題】コンタクト抵抗の上昇を防止することが可能な半導体装置の製造方法および半導体装置を提供すること。
【解決手段】シリコン基板１上に第１アモルファスカーボン膜２４を形成する工程と、第１アモルファスカーボン膜２４上にＢＰＳＧ膜１３を形成する工程と、ＢＰＳＧ膜１３上に第２アモルファスカーボン膜１６を形成する工程と、第２アモルファスカーボン膜１６をパターニングし、第２アモルファスカーボン膜１６をハードマスクとしてＢＰＳＧ膜１３を第１アモルファスカーボン膜２４が露出するまでエッチングする工程と、露出した第１アモルファスカーボン膜２４および第２アモルファスカーボン膜１６をアッシングする工程とを備える。第１アモルファスカーボン膜２４がエッチングストッパ層として作用する。よってシリコン基板１がオーバーエッチングによりダメージを受けることが防止される。 （もっと読む）

【課題】ビアもしくはトレンチへの埋め込みに好適であり、所望のパターンに基づいた形成が容易であり、エッチング耐性に優れるレジスト下層膜を与えるレジスト下層膜形成用組成物及びこの組成物を用いたデュアルダマシン構造の形成方法を提供する。
【解決手段】本レジスト下層膜形成用組成物は、（Ａ）アリール基を有する重合体、（Ｂ）アセチレン基を有する界面活性剤、及び、（Ｃ）溶剤を含有する。更に、（Ｄ）酸発生剤、（Ｅ）架橋剤等を含有することができる。 （もっと読む）

【課題】十分に低いリーク電流、高い電気的ストレス耐性、及び高いエッチング耐性を有する絶縁膜を半導体基板の表面に堆積する、半導体装置の製造方法、並びに、その絶縁膜を備える半導体装置を提供する。
【解決手段】シリコンソースと酸化剤とを交互に供給して半導体基板の表面にシリコン酸化膜を堆積する、半導体装置の製造方法であって、前記シリコンソースの供給を、前記半導体基板へ前記シリコンソースの分子が吸着飽和することなく吸着量が増加する供給条件で行い、前記酸化剤の供給を、前記半導体基板に吸着された前記シリコンソースの分子中に不純物が残存する供給条件で行う。 （もっと読む）

【課題】電子デバイス及びベース絶縁層の両方に損傷を与えることなく、電子デバイスをベース絶縁層から回収する方法を提供する。
【解決手段】電子デバイス１８に第１の金属層２４を適用する段階であって、電子デバイス１８は１以上のＩ／Ｏコンタクト２３を含み、第１の金属層２４はＩ／Ｏコンタクト２３の表面上に配置される段階と、電子デバイス１８に取外し可能な層２６を適用する段階とを含んでいる。取外し可能な層２６は第１の金属層２４に隣接して配置される。電子デバイス１８又はベース絶縁層１０に接着剤層１６が適用される。接着剤層１６を用いて電子デバイス１８はベース絶縁層１０に固定される。第１の金属層２４及び取外し可能な層２６は電子デバイス１８とベース絶縁層１０との間に配設される。 （もっと読む）

【課題】ゲート電極同士の間隔が狭い場合においても、基板に損傷を与えることなく微細なコンタクトホールを安定して形成することが可能な半導体装置及びその製造方法を実現できるようにする。
【解決手段】半導体装置は、基板１１の上に互いに間隔をおいて形成されたゲート電極１３と、基板１１の上に、ゲート電極１３同士の間の領域を埋め且つゲート電極１３を覆うように形成された第１の絶縁膜１６と、第１の絶縁膜１６の上に下側から順次形成された第２の絶縁膜１７及び第３の絶縁膜１８と、第１の絶縁膜１６、第２の絶縁膜１７及び第３の絶縁膜１８を貫通し、ソース・ドレイン領域１５と電気的に接続されたコンタクトプラグ２２とを備えている。第１の絶縁膜１６は、水素原子を含み且つフッ素原子を含まないガスによりドライエッチング可能な材料からなる。 （もっと読む）

【課題】薄膜特性及び接着性が改善が可能な基板構造形成方法及びこれを用いて形成された基板構造を提供する
【解決手段】基板構造を形成する方法は、基板１０をエッチングして垂直面５１を有するエッチング部５０を形成する段階と、基板１０の全面上にまたは基板１０に部分的に拡散物質層６０を形成する段階と、拡散物質層６０を熱処理して、一部が上記エッチング部５０の表面の下へと拡散したシード層６０’を形成する段階、及びシード層６０’上に金属層７０を形成する段階とを含む。上記方法によれば、シード層６０’によって基板１０のエッチング部５０の表面特性が改善されることもあるので、エッチング部５０の垂直面５１に接着性に優れ且つ均一な厚さの金属層７０を形成することができる。 （もっと読む）

【課題】より微細なコンタクトプラグを適切に形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板上に形成された層間絶縁膜にコンタクトプラグを形成するための半導体装置の製造方法であって、層間絶縁膜を貫通するように溝を形成し、層間絶縁膜上および溝内に導電体膜を成膜し、層間絶縁膜上の導電体膜を除去することにより、溝の両側面に導電体膜を形成し、第１の絶縁膜を、層間絶縁膜上に成膜するとともに導電体膜が成膜された溝内に充填し、溝の一方の側面に形成されコンタクトプラグとなる領域の導電体膜上の第１の絶縁膜をレジストにより被覆し、レジストをマスクとして、第１の絶縁膜をエッチングにより選択的に除去することにより、溝の他方の側面に形成された導電体膜の上面を露出させ、上面が露出した部分の導電体膜をエッチングにより選択的に除去し、導電体膜が除去された領域に第２の絶縁膜を充填する。 （もっと読む）

【課題】配線層の表面を被覆する配線保護膜の設計厚みを小さくし、配線層とセルフアラインプロセスで形成されるビアプラグの間隔を縮小し、半導体装置を微細化する。
【解決手段】キャップ層１６及びサイドウオール層１７から成る保護膜で被覆された配線層１５の上部に、配線層１５と同じレイアウトパターンで延びるダミーマスク層２０、２１を形成する。ビアプラグ２２を、配線層１５及びその保護膜１６、１７と自己整合的に形成するセルフアラインプロセスに際して、エッチングされるキャップ層１６の膜厚を小さくし、ビアプラグ２２の設計間隔を縮小することで、半導体装置１０を微細化する。 （もっと読む）

【課題】バックゲート電極を有するＭＯＳトランジスタのＳ／Ｄ層について、その抵抗を小さくすることができ、且つ、その寄生容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ基板１上に形成されたＳｉ層６８と、Ｓｉ層６８上に絶縁膜２を介して形成されたＳｉ層３と、Ｓｉ層３を平面視で囲むようにＳｉ基板１上に形成された絶縁膜４とを有し、絶縁膜４が絶縁膜２よりも厚く形成されたＳＯＩ基板１０に、ＭＯＳトランジスタ５０を形成する方法であって、Ｓｉ層３上にゲート絶縁膜５を介してゲート電極６を形成する工程と、ゲート電極６の両側にＳ／Ｄ層２０を形成する工程と、を含み、Ｓ／Ｄ層２０を形成する工程は、ゲート電極６が形成される領域の両側に位置する端部領域のＳｉ層３に不純物層７を形成する工程と、不純物層７と接触する導電膜８を、不純物層７上から絶縁膜４上にかけて形成する工程と、を有する。 （もっと読む）