半導体装置および半導体装置の製造方法
【課題】貫通孔底部にノッチを有する半導体装置のノッチ部に被覆性良好な連続した金属膜を積層するプロセスを提供し、半導体装置の歩留まりと信頼性向上をはかること。
【解決手段】ノッチ部を含む貫通孔にＣＶＤ絶縁膜を積層した後に、バリア層およびシード層のメタル層をスパッタ法により形成する。メタル層のスパッタ成膜中に基板バイアス（負電圧）を印加して、アルゴンやクリプトン等の希ガスのプロセスガスイオンを貫通孔内部へ引き込み、既にある程度貫通孔底部に積層したメタル層をスパッタエッチングするか、貫通孔底部にメタル層を積層すると同時にスパッタエッチングしたメタル材料を貫通孔底部周辺のノッチ部分へ飛散させる。飛散したメタル材料はノッチ部分の絶縁膜上に付着し積層する。Ａｒ＋イオン等により飛散されたメタルは高いエネルギーを有する為、メタル層がノッチ内部へ強固に付着する。
【解決手段】ノッチ部を含む貫通孔にＣＶＤ絶縁膜を積層した後に、バリア層およびシード層のメタル層をスパッタ法により形成する。メタル層のスパッタ成膜中に基板バイアス（負電圧）を印加して、アルゴンやクリプトン等の希ガスのプロセスガスイオンを貫通孔内部へ引き込み、既にある程度貫通孔底部に積層したメタル層をスパッタエッチングするか、貫通孔底部にメタル層を積層すると同時にスパッタエッチングしたメタル材料を貫通孔底部周辺のノッチ部分へ飛散させる。飛散したメタル材料はノッチ部分の絶縁膜上に付着し積層する。Ａｒ＋イオン等により飛散されたメタルは高いエネルギーを有する為、メタル層がノッチ内部へ強固に付着する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に貫通配線を有する半導体装置の製造方法およびそれにより製造された半導体装置に関するものであり、半導体装置の製造コストおよび貫通配線部分の信頼性を向上させるものである。
【背景技術】
【０００２】
近年、半導体装置を搭載した半導体（ＩＣ）パッケージの小型化が急速に進行している。従来は、半導体（ＩＣ）チップを半導体パッケージに搭載した後で半導体チップの一方の面（表面）に形成されている電極パッドからワイヤボンディング法を用いて、半導体パッケージ側のリード電極へワイヤで接続する方法が採用されていた。しかし、この方法では、半導体パッケージの横方向のサイズを半導体チップよりかなり大きくしなければならず、半導体パッケージの小型化ができない。そこで、近年、半導体チップの他方の面（裏面）に電極部を設けることが行なわれてきている。このような半導体チップの裏面に設けられた電極部と半導体パッケージ側に備えられた電極部を合わせて接続することにより、従来のワイヤ部およびワイヤ接続領域が不要になり、半導体パッケージの横方向のサイズが縮小し、半導体パッケージを超小型化することができるようになってきた。この方法を用いることにより、半導体チップと同程度の大きさの半導体パッケージ、いわゆるＣＳＰ（チップサイズパッケージ）も実現できる。さらに、究極的には、半導体ウエハから個片化された半導体チップそのものがＣＳＰとなるものも作られるようになっている。これがいわゆるウエハレベルパッケージ（ＷＬＰ）である。
【０００３】
また、半導体ウエハをウエハ段階で積層させた三次元積層デバイスも作られるようになってきた。この三次元積層デバイスは、２枚以上の複数の半導体ウエハを重ねていくもので、能動素子や受動素子などの（半導体）デバイスが形成される半導体ウエハの表面に対して裏面にも電極を設けて、この裏面電極と他の半導体ウエハの表面電極または裏面電極とを接続していく。このような三次元積層デバイスは、非常に高集積で非常に小型の半導体装置を実現する。
【０００４】
上記したような超小型の半導体装置や半導体パッケージを作るには、半導体ウエハの裏面に電極を形成することが必要であり、かつその裏面電極と表面電極を接続する配線（電極）、いわゆる貫通配線（電極）を半導体ウエハ内に形成することが必要である。この貫通配線を形成する方法として、以下のような方法がある。
【０００５】
図８に示すように、ガラス板等の支持体（サポート基板ともいう）１０３を貼り合わせした半導体基板１０１上にフォトレジスト１０８のパターンを形成し、その後ドライエッチング法を用いて半導体基板１０１内に貫通孔１０７を形成する。図８においては、１０２が支持体１０３と半導体基板１０１とを貼り合わせする接合樹脂（接着層）であり、１０４はキャビティ（空洞）、１０５は保護膜あるいは絶縁層（膜）、１０６は半導体基板１０１の表面に形成された電極パッドである。半導体表面側に形成される配線やトランジスタ等のデバイスや絶縁膜は説明を分かりやすくするために省略している。貫通孔１０７は半導体基板１０１の裏面側から半導体基板１０１の表面側にある電極パッド１０６へ向けて形成される。
【０００６】
次に図９に示すように、フォトレジスト１０８を除去した後で、化学気相成長（ＣＶＤ）法を用いて、シリコン酸化（ＳｉＯ２）膜等の絶縁膜１０９を形成する。（ＣＶＤ）絶縁膜１０９は、半導体基板１０１の裏面平坦部だけでなく、図８において貫通孔１０７の底部で露出した電極パッド１０６上や貫通孔１０７の側壁部（半導体基板１０１が露出している）へ積層される。
【０００７】
次に図１０に示すように、異方性ドライエッチング法を用いて、貫通孔底の絶縁膜１０９を除去し、電極パッド１０６を露出させた後、スパッタ法を用いてバリア金属層（膜）及び電解めっき用のシード金属層（膜）（まとめて）１１０を形成する。図１０において、貫通孔底部（いわゆる、電極パッド１０６上）に比べ、通常半導体裏面上の絶縁膜１０９は厚いため、異方性ドライエッチングを半導体裏面全体に行なうことにより、貫通孔底部の絶縁膜は完全に除去されるが、半導体裏面上の絶縁膜は完全に残るようにすることが可能である。
【０００８】
次に図１１に示すように、電解めっき法を用いてシード層１１０上に配線層１１１を形成する（図１１においては、図面の簡略化のためにシード層１１０を省略している）。さらに、フォトリソグラフィ法および、ウェットエッチング法またはドライエッチング法を用いて配線パターン１１１を形成し、絶縁膜やレジスト層１２８を形成しパターニングした後で、半田バンプ１１２を形成する。
【０００９】
図８に示すような半導体基板１０１に貫通孔１０７を形成する工程では、半導体基板のエッチングが絶縁層（図示せず）に達した際に貫通孔１０７の底部にサイドエッチングが起こり、図１２に示すような本来の形状よりも径が広がる現象が起こる（このサイドエッチングが広がった部分１２０を、以下ノッチと称する）。図１２においては、半導体基板１１３の表面には通常、絶縁膜（第一絶縁膜）１１８が存在し、その上に電極パッド１１７が形成されている。電極パッド上には第二絶縁層（膜）１１９が存在し、第二絶縁膜１１９は電極パッド１１７や半導体基板１１３を外環境から電気的に絶縁したり保護したりしている。電極パッド１１７には電気測定を行うための開口が形成されている場合もある。第二絶縁膜１１９上に接合樹脂１１４を介してガラス基板等の支持体１１５が接着している。支持体１１５を接着した半導体基板１１３の裏面にフォトレジスト１１６等でパターニングし、ドライエッチング法を用いて半導体基板１１３をエッチングすることにより貫通孔１２５が形成される。
【００１０】
貫通孔１２５は図８においても説明したように半導体基板１１３の裏面から電極パッド１１７に向けて形成されるが、半導体基板１１３と電極パッド１１７との間には、通常、絶縁膜１１８（第一絶縁膜）が存在する。（図８にはこの絶縁膜は簡略化のために示されていないが、絶縁膜の厚みは約０．５μｍ〜３．０μｍである。）この第一絶縁膜１１８はエッチングストッパーとしての役割も担っているので、半導体基板１１３のドライエッチングにおいて、通常半導体基板１１３のエッチング速度に対して、第一絶縁膜１１８のエッチング速度は小さい。貫通孔１２５が形成されたとき（貫通孔底部における半導体基板１１３が存在しなくなったとき）に半導体基板１１３のエッチングを終了する必要があるが、貫通孔１２５が形成されたときを正確に知ることは困難なため、通常は、時間設定のエッチングを行い、貫通孔１２５が形成された後も過剰にエッチングを行う（これは、オーバーエッチングと呼ばれる）。また、半導体基板１１３内でエッチングが均一に行われないので（半導体基板１１３の厚みばらつきやエッチング速度の不均一性などにより）半導体基板１１３内の貫通孔１２５をすべて完全にエッチングするためには、ある程度オーバーエッチングする必要がある（通常は、理想的なエッチング時間に対してある割合の時間をプラスしてエッチングを行う）。従って、貫通孔底部に被エッチング材料である半導体基板１１３の材料が存在しなくなっても、エッチング種（エッチングガス）が存在するので、このエッチング種はもちろん貫通孔底部に存在する絶縁膜１１８もエッチングするが、貫通孔底部の側面に存在する半導体基板１１３もエッチングしてしまう。この結果、貫通孔底部において、ノッチ１２０が形成される。
【００１１】
このノッチ部分１２０に対してＣＶＤを用いた絶縁層（膜）形成を行う工程では、ＣＶＤの反応性ガスはノッチ内部にも十分に回り込むため、絶縁層をノッチ内部にまで十分被覆させることができる。しかしながら、その後スパッタ法を用いたバリア層及びシード層のメタル（金属）層（膜）形成を行う工程では、直進性の高いスパッタ粒子はノッチの内部にまで十分に回り込むことが出来ない為、ノッチ内部でメタル層が形成されない箇所が生じてくる。また、スパッタ粒子の一部には貫通孔の壁面やプロセスガスにより散乱されてノッチ内部に到達するものもあるが、そのスパッタ粒子のエネルギーは小さなものである為、ノッチ内部にメタル層を強固に密着させることが出来ない。その結果、貫通配線部分の信頼性が低下するといった問題が生じてくる。
【００１２】
図１３は、貫通孔におけるバリア層及びシード層のメタル層の被覆状態を模式的に示した図である。ＣＶＤ絶縁層１２１は半導体基板１１３の裏面の平坦部１１３Ｐおよび貫通孔１２５における半導体基板１１３の側面部１１３Ｓの上に十分に被覆して連続して積層する。さらに上述したように、貫通孔底部のノッチ部分１２０においても半導体基板１１３を十分に被覆して連続して積層する。しかし、バリア層及びシード層のメタル層１２２はスパッタ膜であるため、半導体基板１１３の裏面における平坦部１１３Ｐの絶縁層１１２の上や、半導体基板１１３の貫通孔１２５における側面部１１３Ｓの上の絶縁層１１２上には十分な被覆状態で連続して積層されるが、ノッチ内部では図１３に示すように部分的に（不連続的に、あるいは、島状パターンで）メタル層１２２が積層される。
【００１３】
図１４は、図１３に示すようなノッチ内部で不連続的に形成されたメタル層１２２を有する貫通孔１２５にメッキを行った状態を模式的に示したものである。ノッチ部には殆どメッキが成長しないため、空洞（ボイド）１２６が存在し、この部分ではめっき層１２４の電気的接続は非常に悪くなっている。またノッチ部の空洞発生により貫通孔１２５内部にも空洞１２７が残る。これらの空洞部にはめっき液や水分が残存する可能性もあり、この後の熱処理プロセスなどによりメタル層１２２やめっき層１２４に亀裂が発生したり腐食が発生したりして信頼性にも悪影響を及ぼす。当然、歩留まり低下の原因となる。
【００１４】
このような問題を回避する為、特許文献1、特許文献２のようにノッチを作らない従来技術がある。しかし、特許文献1では貫通孔を形成する基板に対して導電性のノッチ防止層を形成する必要があり、工数増加によるコストの増加が問題となる。また、特許文献２では、絶縁層に接する貫通孔の先端を貫通孔の開口径よりも小さく形成する方法を採っているが、貫通孔形成時のエッチング工程において、貫通孔の形状を基板面内で均一に制御することは難易度が高く、歩留まり低下の問題が発生してしまう。加えて貫通孔形成前に基板の薄厚加工が施されている場合は、基板間および基板面内で基板の厚みにばらつきが生じてしまう為、貫通孔形状の均一な加工は更に困難なものとなる。
【００１５】
また、特許文献3では、電極パッドと貫通電極の接合性を向上させる、電極パッド表面上の応力を緩和させる、といった目的で積極的にノッチを形成させている。しかし、ノッチ内部に対するメタル層の形成に一般的な指向性スパッタを用いただけでは、上記の様にスパッタ粒子がノッチの内部にまで十分に回り込むことが出来ない為、電気的接続不良による歩留まり低下や信頼性低下の問題が生じてくる。
【特許文献１】特開2007-281289
【特許文献２】特開2007-221080
【特許文献３】特開2005-235858
【発明の開示】
【発明が解決しようとする課題】
【００１６】
半導体基板の裏面から半導体基板の表面側に存在する電極パッドに形成された貫通孔底部には異方性ドライエッチングにより付随的にノッチが形成される。このノッチ部において、スパッタ法によって形成されたメタル（金属）層（バリア層及びシード層）は十分な被覆性を有して形成されない。このためメタル層の電気的接続が不十分となり歩留まりが低下したり、半導体デバイスの動作時に（メタル層などの）配線切れが発生し信頼性が低下したりするという問題が発生する。
【課題を解決するための手段】
【００１７】
貫通孔内部にノッチが形成されていても上記スパッタ法の問題点を解決するプロセスを提供する。すなわち、ノッチを有する貫通孔にＣＶＤ絶縁層（膜）を被覆した後に、スパッタ法によりメタル層を形成する。メタル層のスパッタ成膜中に基板バイアス（負電圧）を印加して、アルゴンやクリプトン等の希ガスのプロセスガスイオンを貫通孔内部へ引き込み、既にある程度貫通孔底部に積層したメタル層をスパッタエッチングする。あるいは、貫通孔底部にメタル層（膜）を積層すると同時にそのメタル層をスパッタエッチングする。そのスパッタエッチングしたメタル材料を貫通孔底部周辺のノッチ部分へ飛散させる。飛散したメタル材料はノッチ部分の絶縁膜上に付着し積層する。このスパッタプロセスを連続的または繰り返しまたは同時に行うことによりメタル層が成長する。
【発明の効果】
【００１８】
スパッタエッチングにより飛散したメタル膜が貫通孔底部周辺のノッチ部分の絶縁膜上に付着し積層していくので、メタル膜がノッチ内部へ被覆性良く形成される。加えて、Ar+イオンにより飛散されたバリアメタルは高いエネルギーを有する為、ノッチ内部へ強固な密着性を得ることが可能となる。これにより貫通孔配線（電極）の接続性が良好となる。さらに、このスパッタプロセスを持続させることにより、ノッチ部分をメタル膜で充填させることも可能である。このメタル層形成の後で、めっきプロセスを行うことにより、貫通孔をめっき金属で充填し空洞（ボイド）のない貫通配線（電極）を形成することができる。この結果、貫通配線（電極）の接続性が良好で歩留まりも向上し、さらに信頼性も十分な貫通配線（電極）を有する半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１９】
本発明は、貫通孔内部にノッチが形成されていても、メタル層がノッチ部へ被覆性良好で連続して形成されるプロセスを提供する。本発明の構造および製造方法を以下に説明する。
【００２０】
図１は半導体基板１３の一方の面（表面）に形成された電極パッド１７とその上に積層された第二絶縁層（膜）１９を有する半導体基板１３を接合樹脂１４を介して支持体（支持基板、サポート基板）１５と接着した状態を示す図である。図１において電極パッド１７は第一絶縁膜１８を介して半導体基板１３上に形成されている。半導体基板は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の単元素半導体、砒化ガリウム（ＧａＡｓ）やインジウムリン（ＩｎＰ）等の化合物半導体などすべての半導体基板を含むが、絶縁体である炭素等も含まれる。支持体１５は半導体基板１３を強度的にサポートする役割を果たす基板であるが、具体的にはガラスやセラミックや高分子材料などがある。貫通孔の深さを浅くするために半導体基板１３を薄くする必要があるときには、薄くなった半導体基板は強度的に弱く、半導体基板の取り扱いが非常に困難となる場合があるが、そのときに支持基板を接着して半導体基板をサポートすることにより半導体基板の取り扱いを容易に行なうことができる。図１においては、半導体１３の表面側には説明のために必要な電極パッド１７しか示していないが、実際には、トランジスタ、抵抗、拡散層、容量、配線、絶縁層なども形成されている。
【００２１】
次に図２に示すように、フォトレジスト１６を形成し、所望の領域を窓あけし、これをマスクとしてドライエッチングを用いて半導体基板１３に貫通孔２５を形成する。ドライエッチングは主として異方性エッチングが可能な平行平板型のドライエッチング装置を用いる。半導体基板がシリコンである場合には、エッチングガスとしてＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ４Ｆ８等が主要ガスとして用いられる。半導体基板１３の厚みは、ベア基板（ウエハ）で６インチ〜１２インチ径の場合には約０．５ｍｍ〜１．０ｍｍであるが、前述したように貫通孔を浅くしてアスペクト比を小さくする場合には、バックグラインド（裏面研削）などを行い、半導体基板１３を薄くして、約０．０５０ｍｍ〜０．５０ｍｍの厚みにする。
【００２２】
第一絶縁膜１８は、貫通孔２５の形成時にエッチングストッパーになる。半導体装置を半導体基板表面に形成するプロセスにおいては、電極パッド１７と半導体基板１３との間における第一絶縁膜１８の厚みは、約０．５μｍ〜約３μｍである。第一絶縁膜１８はシリコン酸化膜（ＳｉＯｘ）やシリコン窒化膜（ＳｉＮｘ）などである。半導体基板１３の厚みに対して第一絶縁膜１８の厚みは非常に薄くなっているが、半導体基板１３のエッチング中に第一絶縁膜１８を完全にエッチングしないことが望ましい。何故なら、第一絶縁膜１８が完全にエッチングされると電極パッド１７が露出してくると電極パッドもエッチングされてしまい、電極パッド１７が薄くなったり、最悪は消失してしまったりする可能性があるからである。電極パッド１７は、アルミニウム系金属、銅系金属、タングステン系金属などの金属材料である。あるいはこれらに加えてバリアメタル（ＴｉＷ、クロム、ＴｉＮ、Ｔｉなど）が付随している場合もある。これらの金属系膜のエッチング条件と半導体基板１３のエッチング条件は近似している場合が多く、半導体基板１３のエッチング条件のもとで電極パッド１７もエッチングされてしまう可能性が大きい。半導体基板１３のエッチング中に第一絶縁膜１８を完全にエッチングしないようにするためには、半導体基板１３のドライエッチングにおける半導体基板１３と第一絶縁膜１８とのエッチング速度の選択比は高い方が望ましく、無限大にすることが理想であるが、通常は５〜２０である。
【００２３】
半導体基板１３の厚みを１００μｍ、第１絶縁層１８の厚みを１．５μｍとしたとき、１０％オーバーエッチングを行う場合、半導体基板１３のドライエッチングにおける半導体基板１３と第一絶縁膜１８とのエッチング速度の選択比を１０とすると、第一絶縁層１８は約１μｍエッチングされ、エッチング終了後第一絶縁層１８は約０．５μｍ残る。
【００２４】
前述したように、図２に示すように貫通孔底部における半導体基板１３を完全に除去するためのオーバーエッチングにより、半導体基板１３のエッチングが絶縁層に達した後で貫通孔底部にはサイドエッチングが起こり、貫通孔底部にノッチ２０が形成される。本発明においては、貫通孔の形成はノッチを抑制する条件や構造を採用する必要はなく、通常のノッチを形成する貫通孔形成のエッチング条件を用いることができる。
【００２５】
具体的な実施例を示すと、半導体基板として８インチシリコンウエハを用いて、その表面にガラス基板を接着させ、シリコンウエハを（裏面から）１００μｍまで薄くし、カソードカップリング型の平行平板型装置を用いて開口径１００μｍの貫通孔を形成した。エッチング条件は、エッチングガスＳＦ６およびＯ２で、圧力１０〜３０パスカル、バイアス５０〜２００Ｗ、パワー２０００〜３０００Ｗで、１０％オーバーエッチングを行った。このときの貫通孔底部の径は約８０μｍとなり、貫通孔底部において貫通孔側面から横方向に１μｍ〜５μｍ、縦方向（深さ方向）に１μｍ〜３μｍのサイズのノッチが形成された。
【００２６】
次に図３に示すように、図２のフォトレジスト１６を除去した後、化学気相成長（ＣＶＤ）法を用いてＣＶＤ絶縁層２１を形成する。ＣＶＤ絶縁膜２１としては、たとえば、テトラエトキシシラン（ＴＥＯＳ）とＯ２を使用したプラズマＣＶＤ法により生成したシリコン酸化膜（ＳｉＯｘ）が挙げられる。このＴＥＯＳシリコン酸化膜は、貫通孔内部やノッチ内部にも良好な被覆性を有して連続的に積層され良好な絶縁性を有するが、ＴＥＯＳシリコン酸化膜の成長厚みは場所により異なる。１例として、半導体基板１３の裏面平坦部１３ＰにおいてＴＥＯＳシリコン酸化膜を２μｍ成長させたとき、開口径１００μｍで貫通孔深さ１００μｍおよび貫通孔底部径８０μｍの貫通孔の側面部１３ＳにおけるＴＥＯＳシリコン酸化膜の厚みは平均１μｍで、貫通孔底部におけるＴＥＯＳシリコン酸化膜の厚みは平均０．４μｍである。また、上述したノッチ部においても平均０．２μｍのＴＥＯＳシリコン酸化膜が積層した。この程度の膜厚があれば絶縁性は十分である。このように貫通孔内部のシリコン酸化膜の成長速度は半導体裏面平坦部に比較して遅いが、上述したように良好な絶縁性は貫通孔底部やノッチ部においても保持される。尚、ＣＶＤの条件を最適化することにより、半導体裏面平坦部の絶縁膜の厚みと比較して、貫通孔底部における絶縁膜の厚みを前述の厚みよりさらに厚くすることが可能であることは言うまでもない。
【００２７】
その後、半導体基板１３をエッチングしたときに残っている貫通孔底部の第一絶縁層１８およびＣＶＤ絶縁層２１の両方をドライエッチング法を用いて除去して、電極パッド１７の表面を露出させる。第一絶縁層１８およびＣＶＤ絶縁層２１がシリコン酸化膜（ＳｉＯｘ）の場合、主要エッチングガスとしてＣＦ４、Ｃ２Ｆ６、Ｃ４Ｆ６、Ｃ４Ｆ８、ＳＦ６、ＮＦ３が挙げられる。前述の例においては、貫通孔底部における絶縁膜の厚みは０．９μｍ（残存する第一絶縁層１８の厚み０．５μｍ、ＣＶＤ絶縁膜２１の厚み０．４μｍ）であるから、この厚み分の絶縁膜をエッチングすることにより電極パッド１７の表面を露出させることができる。尚、この絶縁膜のエッチングは異方性エッチングであるが、貫通孔底部の絶縁膜のエッチング速度を半導体裏面平坦部１３Ｐに積層した絶縁膜のエッチング速度と等しいかまたはそれより大きい条件を設定することが可能であるから、半導体基板の裏面全体の絶縁膜エッチングを行うことにより、半導体裏面平坦部１３Ｐ上の絶縁膜を残して、かつ貫通孔底部の絶縁膜を完全にエッチングして電極パッド１７の表面を露出させることも可能である。たとえば、前述の例においては、半導体裏面平坦部１３Ｐの絶縁膜の厚み（ＣＶＤ絶縁膜の厚み）が２μｍ、貫通孔底部における絶縁膜の厚みは０．９μｍであるから、エッチングばらつきやオーバーエッチング量を考慮しても、半導体裏面平坦部１３Ｐの絶縁膜を十分に確保できる。
【００２８】
さらに、半導体裏面平坦部１３Ｐの絶縁膜をもっと残す方法について説明する。図２において、半導体基板１３を完全にエッチングした後でもエッチング選択比によって第一絶縁膜１８が残存している場合があるが、この残存している第一絶縁膜１８を半導体基板１３のエッチングを行った後で第一絶縁膜１８を異方性エッチングしてかなり薄く残す状態にするか完全にエッチングしておく。すなわち、半導体基板１３のエッチングとは異なる条件であり、第一絶縁膜１８を良好に異方性エッチングする条件で、フォトレジスト１６をマスクにして貫通孔底部の第一絶縁膜１８だけをエッチングする。この結果、ＣＶＤ絶縁膜を積層しても貫通孔底部の絶縁膜（残存する第一絶縁膜１８および積層したＣＶＤ絶縁膜）の厚みを、半導体裏面平坦部１３Ｐの厚みよりかなり少なくすることができる。
【００２９】
尚、貫通孔側面のＣＶＤ絶縁膜の厚みは半導体基板に対して垂直方向に見ればかなり厚いので、絶縁膜の異方性エッチング後において、貫通孔側面の絶縁膜の厚みは余り変化はせず、貫通孔側面の絶縁膜は確実に残存するので、貫通孔側面の絶縁膜の電気的絶縁性が問題になることはない。また、この貫通孔底部のエッチングプロセスにおいては、異方性エッチング成分をかなり大きくすることが可能であるから、貫通孔底部において貫通孔の側面に形成されたノッチ内部に積層したＣＶＤ絶縁膜２１をエッチングすることはなく（少しはエッチングされることもあるが、その量は非常に少ない）、完全な絶縁性を有したＣＶＤ絶縁膜２１を確保できる。
【００３０】
次に図４に示すように、スパッタ法を用いて貫通孔内にバリア層を形成させる。バリア層の材料として、たとえばTi、TiN、TiW、Cr、Ta、TaNが挙げられる。ここでバリア層に必要な特性は、電極パッド１７やＣＶＤ絶縁層２１に直接シード層を付着させても十分な密着性が得られないときに使われ、これら３種（電極パッド１７、ＣＶＤ絶縁層２１およびシード層）に対して密着性の良い金属であることである。もちろん他に電極パッド１７およびシード層に対して電気的接続性（いわゆる、オーミック性）が良好であることは当然である。
【００３１】
スパッタの方法としては、一般的なスパッタ法よりもスパッタ粒子の指向性が高いロングスロー法やコリーメート法を用いるのが好ましい。ロングスロー法とは、スパッタ粒子の直進性を高める為、成膜時のプロセスガス圧を0.1Pa以下に低減し、ターゲットと基板間の距離を200〜400mm程度に長く配置したスパッタ成膜方法である。コリーメート法とは、スパッタ粒子の直進性を高める為、ターゲットと基板間に
格子状のコリーメート板を設置し、基板に対し垂直方向に飛行するスパッタ原子のみを選択的に基板へ到達させるスパッタ成膜方法である。
【００３２】
これらの方法でスパッタ粒子の指向性を高めることにより、貫通孔底部おける成膜効率を高めることが可能になる。すなわち、貫通孔のアスペクト比が大きくなっても貫通孔底部にスパッタ金属膜を積層できる。しかしながら、この方法では貫通孔底部側面のノッチ部分２０にはスパッタ金属膜が殆ど積層しないか、スパッタ金属膜の積層が不十分となる。
【００３３】
そこで、スパッタ成膜中に基板バイアス（負電圧）を印加して、プロセスガスイオン、例えばAr+イオン２３を貫通孔内部へ引き込む。基板バイアスにより引き込まれたAr+イオン２３は貫通孔底部に堆積したメタル層２２をエッチング（スパッタエッチング、いわゆる逆スパッタ）し、エッチングしたメタル材料２４を貫通孔底部周辺のノッチ部分２０へ飛散させる。飛散したメタル材料はノッチ部分２０の絶縁膜２１上に付着し積層する。その結果、従来は図４に示すようなノッチ内部で被覆が不十分であったメタル層２２は、図５に示すようにノッチ内部へ被覆性良く形成される。加えて、Ar+イオンにより飛散されたバリアメタルは高いエネルギーを有する為、ノッチ内部へ強固な密着性を得ることが可能となる。
【００３４】
バリアメタルの上記のスパッタの後で、電解めっきのシード層となるメタル層の形成に対しても、バリア層と同様に基板バイアスを印加したスパッタ法を用いることで、ノッチ内部２０へ被覆良くシード層を形成することが可能となる。シード層として、たとえば銅（Ｃｕ）が用いられる。
【００３５】
本発明の基板バイアス印加のスパッタ法の一例として、貫通孔底面においてメタルの堆積速度がメタルのエッチング速度を上回るような条件で、一定の基板バイアス強度で行う。この方法では貫通孔底部へ堆積したメタル層が同時にスパッタエッチされて一定速度でノッチ部へ付着する。または、成膜プロセスの初期では低い基板バイアス強度（基板バイアス負電圧が小さい）で貫通孔底面にメタルを厚く堆積させた後、成膜プロセスの後期で基板バイアスの強度を高くして（基板バイアス負電圧が大きい）ノッチ内部へメタルを多く飛散させるといった方法で行っても良い。或いは、最初に基板バイアスをかけずに貫通孔底面にメタルを堆積させた後、スパッタを中断し基板バイアスをかけてAr+イオンを貫通孔底面に引き込み貫通孔底面に堆積させたメタルを飛散させてノッチ内部へ付着させても良い（プロセスガスによる基板バイアスエッチング法）。或いは、上記の組み合わせを用いて繰り返して行っても良い。
【００３６】
プロセスガスには、Arの替わりにより質量の大きいキセノン（Xe）、クリプトン（Kr）を用いても良い。または、Ar中にXe、Krを添加しても良い。質量の大きいXe、Krガスを用いることで貫通孔底部のエッチング効率が向上し、ノッチ内部へのメタル膜の被覆性がより改善される。
【００３７】
ノッチ内部へのメタル層の膜厚は20nm以上とすることが望ましい。20nm以下の薄い膜厚では、均一な膜形状とならずに島形状となる傾向が高い。また、図６に示すようにノッチ内部をメタル層の材料で完全に充填しても良い。ノッチ内部を完全に充填する方法として、低い基板バイアス強度のスパッタと高い基板バイアス強度のスパッタを繰り返す方法や（基板バイアスをかけない）スパッタ法とプロセスガスによる基板バイアスエッチング法を繰り返す方法が効果的である。或いは上記の方法を組み合わせても良い。スパッタ成膜時にノッチ内部をメタル層の材料で充填した場合、図７に示すように、Cuなどの電解めっき時にノッチ内部でボイドが発生するのを防ぐことが出来る。図７においては、ノッチ部２０の内部がメタル層の材料で完全に充填されているので、めっきが貫通孔内で順次成長して貫通孔内に空洞（ボイド）を残さずにめっき配線２６を形成することができる。
【００３８】
前述したノッチ（横方向長さ２μｍ、縦方向長さ２μｍ）を有する貫通孔（開口径１００μｍ、貫通孔深さ（半導体基板の厚み）１００μｍ、貫通孔底面径８０μｍ）に本発明のスパッタ法を用いてノッチ部をメタル層で充填することができた。ロングスロータイプのスパッタ装置を用いて、最初にバリア層（Ｃｒ）を一定の基板バイアス条件（圧力０．１Ｐａ、ＲＦパワー２０００Ｗ、Ａｒ流量１０ｓｃｃｍ、基板バイアス負電圧―１５０Ｖ）により貫通孔底部で０．０５μｍ積層した。次に、シード層（Ｃｕ）を２段階バイアスステップ（第１ステップ：圧力０．１Ｐａ、ＲＦパワー２５００Ｗ、Ａｒ流量１０ｓｃｃｍ、基板バイアス負電圧―５０Ｖ、時間６０秒；第２ステップ：圧力０．１Ｐａ、ＲＦパワー２５００Ｗ、Ａｒ流量１０ｓｃｃｍ、基板バイアス負電圧―３００Ｖ、時間６０秒）を５回繰り返して、貫通孔底部で２μｍ積層した。この結果ノッチ部分を完全にメタル層（主としてＣｕ（銅））で充填することができた。
【００３９】
上記説明したように、本発明は、貫通孔形成時に貫通孔底部底面に形成されるノッチを積極的に利用し、ノッチ部によるバリアメタル等の不具合から発生する諸問題を解決する方法を提供する。本方法を用いることにより、従来用いられているノッチ形状を防止するための工程を付加したことによるコスト増加や貫通孔形状の制御による歩留まり低下は当然なくなる。また、ノッチが存在する場合には従来のスパッタ膜が付着しにくく、膜の密着性が低く貫通電極部の信頼性が低下するという問題があったが、基板バイアスを印加した本発明のスパッタ法を用いることにより、ノッチ内部に密着性の高い膜を形成することが可能となり、貫通電極部の信頼性が向上する。さらに、プロセスガスにＡｒよりも質量の大きいＫｒ、Ｘｅを用いることにより、ノッチ内部への成膜効率が高くなる。
【００４０】
上記の説明においては、主に貫通孔を有する半導体装置について説明してきたが、貫通孔だけでなく、半導体基板の内部でストップする半貫通孔（たとえば、コンタクト、或いはビア）であってノッチが形成されているものについても本発明を適用できる。また、開口径が広いもの（たとえば、１０μｍ以上）ばかりではなく、それよりもっと狭い開口径を有するものであって、ノッチが形成されているものについても本発明を適用できる。
【産業上の利用可能性】
【００４１】
本発明は、半導体産業で用いられる貫通孔形成プロセスに利用できる。
【図面の簡単な説明】
【００４２】
【図１】図１は、半導体基板の一方の面（表面）に形成された電極パッドとその上に積層された第二絶縁層（膜）を有する半導体基板を接合樹脂を介して支持体（支持基板、サポート基板）と接着した状態を示す図である。
【図２】図２は、ノッチを有する貫通孔が形成された状態を示す図である。
【図３】図３は、貫通孔およびノッチ部にＣＶＤ絶縁膜が形成された状態を示す図である。
【図４】図４は、本発明であるスパッタ法を用いてノッチ部にメタル層を形成する状態を示す図である。
【図５】図５は、本発明を用いてノッチ部に形成されたメタル層を示す図である。
【図６】図６は、本発明を用いて形成されたメタル層がノッチ部を充填している様子を示す図である。
【図７】図７は、メタル層により充填されたノッチ部を有する貫通孔にめっきを行い貫通配線（電極）を形成した状態を示す図である。
【図８】図８は、支持体に接着した半導体基板に貫通孔を形成した状態を示す図である。
【図９】図９は、貫通孔にＣＶＤ絶縁膜を積層した状態を示す図である。
【図１０】図１０は、貫通孔にメタル層（バリア層及びシード層）を積層した状態を示す図である。
【図１１】図１１は、貫通配線プロセスを用いて半田バンプを形成した状態を示す図である。
【図１２】図１２は、貫通孔底部に形成されたノッチを示す図である。
【図１３】図１３は、貫通孔におけるメタル層（バリア層及びシード層）の被覆状態を模式的に示した図である。
【図１４】図１４は、図１３に示すようなノッチ内部で不連続的に形成されたメタル層を有する貫通孔にメッキを行った状態を模式的に示した図である。
【符号の説明】
【００４３】
１３・・・半導体基板、１４・・・接合樹脂、１５・・・支持体、
１６・・・フォトレジスト、１７・・・電極パッド、１８・・・第一絶縁層（膜）、
１９・・・第二絶縁層（膜）、２０・・・ノッチ、２１・・・ＣＶＤ絶縁層（膜）、
２２・・・メタル（金属）層（膜）（バリア層及びシード層）、２３・・・Ａｒ＋イオン、
２４・・・スパッタエッチングしたメタル材料、２５・・・貫通孔、
２６・・・めっき配線（電極）、１０１・・・半導体基板、１０２・・・接合樹脂（接着層）、
１０３・・・支持体、１０４・・・キャビティ、１０５・・・（第二）絶縁層（膜）、
１０６・・・電極パッド、１０７・・・貫通孔、１０８・・・フォトレジスト、
１０９・・・（ＣＶＤ）絶縁層（膜）、１１０・・・メタル層（バリア層及びシード層）、
１１１・・・（めっき）配線、１１２・・・半田バンプ、１１３・・・半導体基板、
１１４・・・接合樹脂、１１５・・・支持体、１１６・・・フォトレジスト、
１１７・・・電極パッド、１１８・・・第一絶縁層（膜）、１１９・・・第二絶縁層（膜）、
１２０・・・ノッチ、１２１・・・（ＣＶＤ）絶縁層（膜）、
１２２・・・メタル（金属）層、１２４・・・めっき層、１２５・・・貫通孔、
１２６、１２７・・・空洞（ボイド）、１２８・・・絶縁層
【技術分野】
【０００１】
本発明は、半導体基板に貫通配線を有する半導体装置の製造方法およびそれにより製造された半導体装置に関するものであり、半導体装置の製造コストおよび貫通配線部分の信頼性を向上させるものである。
【背景技術】
【０００２】
近年、半導体装置を搭載した半導体（ＩＣ）パッケージの小型化が急速に進行している。従来は、半導体（ＩＣ）チップを半導体パッケージに搭載した後で半導体チップの一方の面（表面）に形成されている電極パッドからワイヤボンディング法を用いて、半導体パッケージ側のリード電極へワイヤで接続する方法が採用されていた。しかし、この方法では、半導体パッケージの横方向のサイズを半導体チップよりかなり大きくしなければならず、半導体パッケージの小型化ができない。そこで、近年、半導体チップの他方の面（裏面）に電極部を設けることが行なわれてきている。このような半導体チップの裏面に設けられた電極部と半導体パッケージ側に備えられた電極部を合わせて接続することにより、従来のワイヤ部およびワイヤ接続領域が不要になり、半導体パッケージの横方向のサイズが縮小し、半導体パッケージを超小型化することができるようになってきた。この方法を用いることにより、半導体チップと同程度の大きさの半導体パッケージ、いわゆるＣＳＰ（チップサイズパッケージ）も実現できる。さらに、究極的には、半導体ウエハから個片化された半導体チップそのものがＣＳＰとなるものも作られるようになっている。これがいわゆるウエハレベルパッケージ（ＷＬＰ）である。
【０００３】
また、半導体ウエハをウエハ段階で積層させた三次元積層デバイスも作られるようになってきた。この三次元積層デバイスは、２枚以上の複数の半導体ウエハを重ねていくもので、能動素子や受動素子などの（半導体）デバイスが形成される半導体ウエハの表面に対して裏面にも電極を設けて、この裏面電極と他の半導体ウエハの表面電極または裏面電極とを接続していく。このような三次元積層デバイスは、非常に高集積で非常に小型の半導体装置を実現する。
【０００４】
上記したような超小型の半導体装置や半導体パッケージを作るには、半導体ウエハの裏面に電極を形成することが必要であり、かつその裏面電極と表面電極を接続する配線（電極）、いわゆる貫通配線（電極）を半導体ウエハ内に形成することが必要である。この貫通配線を形成する方法として、以下のような方法がある。
【０００５】
図８に示すように、ガラス板等の支持体（サポート基板ともいう）１０３を貼り合わせした半導体基板１０１上にフォトレジスト１０８のパターンを形成し、その後ドライエッチング法を用いて半導体基板１０１内に貫通孔１０７を形成する。図８においては、１０２が支持体１０３と半導体基板１０１とを貼り合わせする接合樹脂（接着層）であり、１０４はキャビティ（空洞）、１０５は保護膜あるいは絶縁層（膜）、１０６は半導体基板１０１の表面に形成された電極パッドである。半導体表面側に形成される配線やトランジスタ等のデバイスや絶縁膜は説明を分かりやすくするために省略している。貫通孔１０７は半導体基板１０１の裏面側から半導体基板１０１の表面側にある電極パッド１０６へ向けて形成される。
【０００６】
次に図９に示すように、フォトレジスト１０８を除去した後で、化学気相成長（ＣＶＤ）法を用いて、シリコン酸化（ＳｉＯ２）膜等の絶縁膜１０９を形成する。（ＣＶＤ）絶縁膜１０９は、半導体基板１０１の裏面平坦部だけでなく、図８において貫通孔１０７の底部で露出した電極パッド１０６上や貫通孔１０７の側壁部（半導体基板１０１が露出している）へ積層される。
【０００７】
次に図１０に示すように、異方性ドライエッチング法を用いて、貫通孔底の絶縁膜１０９を除去し、電極パッド１０６を露出させた後、スパッタ法を用いてバリア金属層（膜）及び電解めっき用のシード金属層（膜）（まとめて）１１０を形成する。図１０において、貫通孔底部（いわゆる、電極パッド１０６上）に比べ、通常半導体裏面上の絶縁膜１０９は厚いため、異方性ドライエッチングを半導体裏面全体に行なうことにより、貫通孔底部の絶縁膜は完全に除去されるが、半導体裏面上の絶縁膜は完全に残るようにすることが可能である。
【０００８】
次に図１１に示すように、電解めっき法を用いてシード層１１０上に配線層１１１を形成する（図１１においては、図面の簡略化のためにシード層１１０を省略している）。さらに、フォトリソグラフィ法および、ウェットエッチング法またはドライエッチング法を用いて配線パターン１１１を形成し、絶縁膜やレジスト層１２８を形成しパターニングした後で、半田バンプ１１２を形成する。
【０００９】
図８に示すような半導体基板１０１に貫通孔１０７を形成する工程では、半導体基板のエッチングが絶縁層（図示せず）に達した際に貫通孔１０７の底部にサイドエッチングが起こり、図１２に示すような本来の形状よりも径が広がる現象が起こる（このサイドエッチングが広がった部分１２０を、以下ノッチと称する）。図１２においては、半導体基板１１３の表面には通常、絶縁膜（第一絶縁膜）１１８が存在し、その上に電極パッド１１７が形成されている。電極パッド上には第二絶縁層（膜）１１９が存在し、第二絶縁膜１１９は電極パッド１１７や半導体基板１１３を外環境から電気的に絶縁したり保護したりしている。電極パッド１１７には電気測定を行うための開口が形成されている場合もある。第二絶縁膜１１９上に接合樹脂１１４を介してガラス基板等の支持体１１５が接着している。支持体１１５を接着した半導体基板１１３の裏面にフォトレジスト１１６等でパターニングし、ドライエッチング法を用いて半導体基板１１３をエッチングすることにより貫通孔１２５が形成される。
【００１０】
貫通孔１２５は図８においても説明したように半導体基板１１３の裏面から電極パッド１１７に向けて形成されるが、半導体基板１１３と電極パッド１１７との間には、通常、絶縁膜１１８（第一絶縁膜）が存在する。（図８にはこの絶縁膜は簡略化のために示されていないが、絶縁膜の厚みは約０．５μｍ〜３．０μｍである。）この第一絶縁膜１１８はエッチングストッパーとしての役割も担っているので、半導体基板１１３のドライエッチングにおいて、通常半導体基板１１３のエッチング速度に対して、第一絶縁膜１１８のエッチング速度は小さい。貫通孔１２５が形成されたとき（貫通孔底部における半導体基板１１３が存在しなくなったとき）に半導体基板１１３のエッチングを終了する必要があるが、貫通孔１２５が形成されたときを正確に知ることは困難なため、通常は、時間設定のエッチングを行い、貫通孔１２５が形成された後も過剰にエッチングを行う（これは、オーバーエッチングと呼ばれる）。また、半導体基板１１３内でエッチングが均一に行われないので（半導体基板１１３の厚みばらつきやエッチング速度の不均一性などにより）半導体基板１１３内の貫通孔１２５をすべて完全にエッチングするためには、ある程度オーバーエッチングする必要がある（通常は、理想的なエッチング時間に対してある割合の時間をプラスしてエッチングを行う）。従って、貫通孔底部に被エッチング材料である半導体基板１１３の材料が存在しなくなっても、エッチング種（エッチングガス）が存在するので、このエッチング種はもちろん貫通孔底部に存在する絶縁膜１１８もエッチングするが、貫通孔底部の側面に存在する半導体基板１１３もエッチングしてしまう。この結果、貫通孔底部において、ノッチ１２０が形成される。
【００１１】
このノッチ部分１２０に対してＣＶＤを用いた絶縁層（膜）形成を行う工程では、ＣＶＤの反応性ガスはノッチ内部にも十分に回り込むため、絶縁層をノッチ内部にまで十分被覆させることができる。しかしながら、その後スパッタ法を用いたバリア層及びシード層のメタル（金属）層（膜）形成を行う工程では、直進性の高いスパッタ粒子はノッチの内部にまで十分に回り込むことが出来ない為、ノッチ内部でメタル層が形成されない箇所が生じてくる。また、スパッタ粒子の一部には貫通孔の壁面やプロセスガスにより散乱されてノッチ内部に到達するものもあるが、そのスパッタ粒子のエネルギーは小さなものである為、ノッチ内部にメタル層を強固に密着させることが出来ない。その結果、貫通配線部分の信頼性が低下するといった問題が生じてくる。
【００１２】
図１３は、貫通孔におけるバリア層及びシード層のメタル層の被覆状態を模式的に示した図である。ＣＶＤ絶縁層１２１は半導体基板１１３の裏面の平坦部１１３Ｐおよび貫通孔１２５における半導体基板１１３の側面部１１３Ｓの上に十分に被覆して連続して積層する。さらに上述したように、貫通孔底部のノッチ部分１２０においても半導体基板１１３を十分に被覆して連続して積層する。しかし、バリア層及びシード層のメタル層１２２はスパッタ膜であるため、半導体基板１１３の裏面における平坦部１１３Ｐの絶縁層１１２の上や、半導体基板１１３の貫通孔１２５における側面部１１３Ｓの上の絶縁層１１２上には十分な被覆状態で連続して積層されるが、ノッチ内部では図１３に示すように部分的に（不連続的に、あるいは、島状パターンで）メタル層１２２が積層される。
【００１３】
図１４は、図１３に示すようなノッチ内部で不連続的に形成されたメタル層１２２を有する貫通孔１２５にメッキを行った状態を模式的に示したものである。ノッチ部には殆どメッキが成長しないため、空洞（ボイド）１２６が存在し、この部分ではめっき層１２４の電気的接続は非常に悪くなっている。またノッチ部の空洞発生により貫通孔１２５内部にも空洞１２７が残る。これらの空洞部にはめっき液や水分が残存する可能性もあり、この後の熱処理プロセスなどによりメタル層１２２やめっき層１２４に亀裂が発生したり腐食が発生したりして信頼性にも悪影響を及ぼす。当然、歩留まり低下の原因となる。
【００１４】
このような問題を回避する為、特許文献1、特許文献２のようにノッチを作らない従来技術がある。しかし、特許文献1では貫通孔を形成する基板に対して導電性のノッチ防止層を形成する必要があり、工数増加によるコストの増加が問題となる。また、特許文献２では、絶縁層に接する貫通孔の先端を貫通孔の開口径よりも小さく形成する方法を採っているが、貫通孔形成時のエッチング工程において、貫通孔の形状を基板面内で均一に制御することは難易度が高く、歩留まり低下の問題が発生してしまう。加えて貫通孔形成前に基板の薄厚加工が施されている場合は、基板間および基板面内で基板の厚みにばらつきが生じてしまう為、貫通孔形状の均一な加工は更に困難なものとなる。
【００１５】
また、特許文献3では、電極パッドと貫通電極の接合性を向上させる、電極パッド表面上の応力を緩和させる、といった目的で積極的にノッチを形成させている。しかし、ノッチ内部に対するメタル層の形成に一般的な指向性スパッタを用いただけでは、上記の様にスパッタ粒子がノッチの内部にまで十分に回り込むことが出来ない為、電気的接続不良による歩留まり低下や信頼性低下の問題が生じてくる。
【特許文献１】特開2007-281289
【特許文献２】特開2007-221080
【特許文献３】特開2005-235858
【発明の開示】
【発明が解決しようとする課題】
【００１６】
半導体基板の裏面から半導体基板の表面側に存在する電極パッドに形成された貫通孔底部には異方性ドライエッチングにより付随的にノッチが形成される。このノッチ部において、スパッタ法によって形成されたメタル（金属）層（バリア層及びシード層）は十分な被覆性を有して形成されない。このためメタル層の電気的接続が不十分となり歩留まりが低下したり、半導体デバイスの動作時に（メタル層などの）配線切れが発生し信頼性が低下したりするという問題が発生する。
【課題を解決するための手段】
【００１７】
貫通孔内部にノッチが形成されていても上記スパッタ法の問題点を解決するプロセスを提供する。すなわち、ノッチを有する貫通孔にＣＶＤ絶縁層（膜）を被覆した後に、スパッタ法によりメタル層を形成する。メタル層のスパッタ成膜中に基板バイアス（負電圧）を印加して、アルゴンやクリプトン等の希ガスのプロセスガスイオンを貫通孔内部へ引き込み、既にある程度貫通孔底部に積層したメタル層をスパッタエッチングする。あるいは、貫通孔底部にメタル層（膜）を積層すると同時にそのメタル層をスパッタエッチングする。そのスパッタエッチングしたメタル材料を貫通孔底部周辺のノッチ部分へ飛散させる。飛散したメタル材料はノッチ部分の絶縁膜上に付着し積層する。このスパッタプロセスを連続的または繰り返しまたは同時に行うことによりメタル層が成長する。
【発明の効果】
【００１８】
スパッタエッチングにより飛散したメタル膜が貫通孔底部周辺のノッチ部分の絶縁膜上に付着し積層していくので、メタル膜がノッチ内部へ被覆性良く形成される。加えて、Ar+イオンにより飛散されたバリアメタルは高いエネルギーを有する為、ノッチ内部へ強固な密着性を得ることが可能となる。これにより貫通孔配線（電極）の接続性が良好となる。さらに、このスパッタプロセスを持続させることにより、ノッチ部分をメタル膜で充填させることも可能である。このメタル層形成の後で、めっきプロセスを行うことにより、貫通孔をめっき金属で充填し空洞（ボイド）のない貫通配線（電極）を形成することができる。この結果、貫通配線（電極）の接続性が良好で歩留まりも向上し、さらに信頼性も十分な貫通配線（電極）を有する半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１９】
本発明は、貫通孔内部にノッチが形成されていても、メタル層がノッチ部へ被覆性良好で連続して形成されるプロセスを提供する。本発明の構造および製造方法を以下に説明する。
【００２０】
図１は半導体基板１３の一方の面（表面）に形成された電極パッド１７とその上に積層された第二絶縁層（膜）１９を有する半導体基板１３を接合樹脂１４を介して支持体（支持基板、サポート基板）１５と接着した状態を示す図である。図１において電極パッド１７は第一絶縁膜１８を介して半導体基板１３上に形成されている。半導体基板は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の単元素半導体、砒化ガリウム（ＧａＡｓ）やインジウムリン（ＩｎＰ）等の化合物半導体などすべての半導体基板を含むが、絶縁体である炭素等も含まれる。支持体１５は半導体基板１３を強度的にサポートする役割を果たす基板であるが、具体的にはガラスやセラミックや高分子材料などがある。貫通孔の深さを浅くするために半導体基板１３を薄くする必要があるときには、薄くなった半導体基板は強度的に弱く、半導体基板の取り扱いが非常に困難となる場合があるが、そのときに支持基板を接着して半導体基板をサポートすることにより半導体基板の取り扱いを容易に行なうことができる。図１においては、半導体１３の表面側には説明のために必要な電極パッド１７しか示していないが、実際には、トランジスタ、抵抗、拡散層、容量、配線、絶縁層なども形成されている。
【００２１】
次に図２に示すように、フォトレジスト１６を形成し、所望の領域を窓あけし、これをマスクとしてドライエッチングを用いて半導体基板１３に貫通孔２５を形成する。ドライエッチングは主として異方性エッチングが可能な平行平板型のドライエッチング装置を用いる。半導体基板がシリコンである場合には、エッチングガスとしてＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ４Ｆ８等が主要ガスとして用いられる。半導体基板１３の厚みは、ベア基板（ウエハ）で６インチ〜１２インチ径の場合には約０．５ｍｍ〜１．０ｍｍであるが、前述したように貫通孔を浅くしてアスペクト比を小さくする場合には、バックグラインド（裏面研削）などを行い、半導体基板１３を薄くして、約０．０５０ｍｍ〜０．５０ｍｍの厚みにする。
【００２２】
第一絶縁膜１８は、貫通孔２５の形成時にエッチングストッパーになる。半導体装置を半導体基板表面に形成するプロセスにおいては、電極パッド１７と半導体基板１３との間における第一絶縁膜１８の厚みは、約０．５μｍ〜約３μｍである。第一絶縁膜１８はシリコン酸化膜（ＳｉＯｘ）やシリコン窒化膜（ＳｉＮｘ）などである。半導体基板１３の厚みに対して第一絶縁膜１８の厚みは非常に薄くなっているが、半導体基板１３のエッチング中に第一絶縁膜１８を完全にエッチングしないことが望ましい。何故なら、第一絶縁膜１８が完全にエッチングされると電極パッド１７が露出してくると電極パッドもエッチングされてしまい、電極パッド１７が薄くなったり、最悪は消失してしまったりする可能性があるからである。電極パッド１７は、アルミニウム系金属、銅系金属、タングステン系金属などの金属材料である。あるいはこれらに加えてバリアメタル（ＴｉＷ、クロム、ＴｉＮ、Ｔｉなど）が付随している場合もある。これらの金属系膜のエッチング条件と半導体基板１３のエッチング条件は近似している場合が多く、半導体基板１３のエッチング条件のもとで電極パッド１７もエッチングされてしまう可能性が大きい。半導体基板１３のエッチング中に第一絶縁膜１８を完全にエッチングしないようにするためには、半導体基板１３のドライエッチングにおける半導体基板１３と第一絶縁膜１８とのエッチング速度の選択比は高い方が望ましく、無限大にすることが理想であるが、通常は５〜２０である。
【００２３】
半導体基板１３の厚みを１００μｍ、第１絶縁層１８の厚みを１．５μｍとしたとき、１０％オーバーエッチングを行う場合、半導体基板１３のドライエッチングにおける半導体基板１３と第一絶縁膜１８とのエッチング速度の選択比を１０とすると、第一絶縁層１８は約１μｍエッチングされ、エッチング終了後第一絶縁層１８は約０．５μｍ残る。
【００２４】
前述したように、図２に示すように貫通孔底部における半導体基板１３を完全に除去するためのオーバーエッチングにより、半導体基板１３のエッチングが絶縁層に達した後で貫通孔底部にはサイドエッチングが起こり、貫通孔底部にノッチ２０が形成される。本発明においては、貫通孔の形成はノッチを抑制する条件や構造を採用する必要はなく、通常のノッチを形成する貫通孔形成のエッチング条件を用いることができる。
【００２５】
具体的な実施例を示すと、半導体基板として８インチシリコンウエハを用いて、その表面にガラス基板を接着させ、シリコンウエハを（裏面から）１００μｍまで薄くし、カソードカップリング型の平行平板型装置を用いて開口径１００μｍの貫通孔を形成した。エッチング条件は、エッチングガスＳＦ６およびＯ２で、圧力１０〜３０パスカル、バイアス５０〜２００Ｗ、パワー２０００〜３０００Ｗで、１０％オーバーエッチングを行った。このときの貫通孔底部の径は約８０μｍとなり、貫通孔底部において貫通孔側面から横方向に１μｍ〜５μｍ、縦方向（深さ方向）に１μｍ〜３μｍのサイズのノッチが形成された。
【００２６】
次に図３に示すように、図２のフォトレジスト１６を除去した後、化学気相成長（ＣＶＤ）法を用いてＣＶＤ絶縁層２１を形成する。ＣＶＤ絶縁膜２１としては、たとえば、テトラエトキシシラン（ＴＥＯＳ）とＯ２を使用したプラズマＣＶＤ法により生成したシリコン酸化膜（ＳｉＯｘ）が挙げられる。このＴＥＯＳシリコン酸化膜は、貫通孔内部やノッチ内部にも良好な被覆性を有して連続的に積層され良好な絶縁性を有するが、ＴＥＯＳシリコン酸化膜の成長厚みは場所により異なる。１例として、半導体基板１３の裏面平坦部１３ＰにおいてＴＥＯＳシリコン酸化膜を２μｍ成長させたとき、開口径１００μｍで貫通孔深さ１００μｍおよび貫通孔底部径８０μｍの貫通孔の側面部１３ＳにおけるＴＥＯＳシリコン酸化膜の厚みは平均１μｍで、貫通孔底部におけるＴＥＯＳシリコン酸化膜の厚みは平均０．４μｍである。また、上述したノッチ部においても平均０．２μｍのＴＥＯＳシリコン酸化膜が積層した。この程度の膜厚があれば絶縁性は十分である。このように貫通孔内部のシリコン酸化膜の成長速度は半導体裏面平坦部に比較して遅いが、上述したように良好な絶縁性は貫通孔底部やノッチ部においても保持される。尚、ＣＶＤの条件を最適化することにより、半導体裏面平坦部の絶縁膜の厚みと比較して、貫通孔底部における絶縁膜の厚みを前述の厚みよりさらに厚くすることが可能であることは言うまでもない。
【００２７】
その後、半導体基板１３をエッチングしたときに残っている貫通孔底部の第一絶縁層１８およびＣＶＤ絶縁層２１の両方をドライエッチング法を用いて除去して、電極パッド１７の表面を露出させる。第一絶縁層１８およびＣＶＤ絶縁層２１がシリコン酸化膜（ＳｉＯｘ）の場合、主要エッチングガスとしてＣＦ４、Ｃ２Ｆ６、Ｃ４Ｆ６、Ｃ４Ｆ８、ＳＦ６、ＮＦ３が挙げられる。前述の例においては、貫通孔底部における絶縁膜の厚みは０．９μｍ（残存する第一絶縁層１８の厚み０．５μｍ、ＣＶＤ絶縁膜２１の厚み０．４μｍ）であるから、この厚み分の絶縁膜をエッチングすることにより電極パッド１７の表面を露出させることができる。尚、この絶縁膜のエッチングは異方性エッチングであるが、貫通孔底部の絶縁膜のエッチング速度を半導体裏面平坦部１３Ｐに積層した絶縁膜のエッチング速度と等しいかまたはそれより大きい条件を設定することが可能であるから、半導体基板の裏面全体の絶縁膜エッチングを行うことにより、半導体裏面平坦部１３Ｐ上の絶縁膜を残して、かつ貫通孔底部の絶縁膜を完全にエッチングして電極パッド１７の表面を露出させることも可能である。たとえば、前述の例においては、半導体裏面平坦部１３Ｐの絶縁膜の厚み（ＣＶＤ絶縁膜の厚み）が２μｍ、貫通孔底部における絶縁膜の厚みは０．９μｍであるから、エッチングばらつきやオーバーエッチング量を考慮しても、半導体裏面平坦部１３Ｐの絶縁膜を十分に確保できる。
【００２８】
さらに、半導体裏面平坦部１３Ｐの絶縁膜をもっと残す方法について説明する。図２において、半導体基板１３を完全にエッチングした後でもエッチング選択比によって第一絶縁膜１８が残存している場合があるが、この残存している第一絶縁膜１８を半導体基板１３のエッチングを行った後で第一絶縁膜１８を異方性エッチングしてかなり薄く残す状態にするか完全にエッチングしておく。すなわち、半導体基板１３のエッチングとは異なる条件であり、第一絶縁膜１８を良好に異方性エッチングする条件で、フォトレジスト１６をマスクにして貫通孔底部の第一絶縁膜１８だけをエッチングする。この結果、ＣＶＤ絶縁膜を積層しても貫通孔底部の絶縁膜（残存する第一絶縁膜１８および積層したＣＶＤ絶縁膜）の厚みを、半導体裏面平坦部１３Ｐの厚みよりかなり少なくすることができる。
【００２９】
尚、貫通孔側面のＣＶＤ絶縁膜の厚みは半導体基板に対して垂直方向に見ればかなり厚いので、絶縁膜の異方性エッチング後において、貫通孔側面の絶縁膜の厚みは余り変化はせず、貫通孔側面の絶縁膜は確実に残存するので、貫通孔側面の絶縁膜の電気的絶縁性が問題になることはない。また、この貫通孔底部のエッチングプロセスにおいては、異方性エッチング成分をかなり大きくすることが可能であるから、貫通孔底部において貫通孔の側面に形成されたノッチ内部に積層したＣＶＤ絶縁膜２１をエッチングすることはなく（少しはエッチングされることもあるが、その量は非常に少ない）、完全な絶縁性を有したＣＶＤ絶縁膜２１を確保できる。
【００３０】
次に図４に示すように、スパッタ法を用いて貫通孔内にバリア層を形成させる。バリア層の材料として、たとえばTi、TiN、TiW、Cr、Ta、TaNが挙げられる。ここでバリア層に必要な特性は、電極パッド１７やＣＶＤ絶縁層２１に直接シード層を付着させても十分な密着性が得られないときに使われ、これら３種（電極パッド１７、ＣＶＤ絶縁層２１およびシード層）に対して密着性の良い金属であることである。もちろん他に電極パッド１７およびシード層に対して電気的接続性（いわゆる、オーミック性）が良好であることは当然である。
【００３１】
スパッタの方法としては、一般的なスパッタ法よりもスパッタ粒子の指向性が高いロングスロー法やコリーメート法を用いるのが好ましい。ロングスロー法とは、スパッタ粒子の直進性を高める為、成膜時のプロセスガス圧を0.1Pa以下に低減し、ターゲットと基板間の距離を200〜400mm程度に長く配置したスパッタ成膜方法である。コリーメート法とは、スパッタ粒子の直進性を高める為、ターゲットと基板間に
格子状のコリーメート板を設置し、基板に対し垂直方向に飛行するスパッタ原子のみを選択的に基板へ到達させるスパッタ成膜方法である。
【００３２】
これらの方法でスパッタ粒子の指向性を高めることにより、貫通孔底部おける成膜効率を高めることが可能になる。すなわち、貫通孔のアスペクト比が大きくなっても貫通孔底部にスパッタ金属膜を積層できる。しかしながら、この方法では貫通孔底部側面のノッチ部分２０にはスパッタ金属膜が殆ど積層しないか、スパッタ金属膜の積層が不十分となる。
【００３３】
そこで、スパッタ成膜中に基板バイアス（負電圧）を印加して、プロセスガスイオン、例えばAr+イオン２３を貫通孔内部へ引き込む。基板バイアスにより引き込まれたAr+イオン２３は貫通孔底部に堆積したメタル層２２をエッチング（スパッタエッチング、いわゆる逆スパッタ）し、エッチングしたメタル材料２４を貫通孔底部周辺のノッチ部分２０へ飛散させる。飛散したメタル材料はノッチ部分２０の絶縁膜２１上に付着し積層する。その結果、従来は図４に示すようなノッチ内部で被覆が不十分であったメタル層２２は、図５に示すようにノッチ内部へ被覆性良く形成される。加えて、Ar+イオンにより飛散されたバリアメタルは高いエネルギーを有する為、ノッチ内部へ強固な密着性を得ることが可能となる。
【００３４】
バリアメタルの上記のスパッタの後で、電解めっきのシード層となるメタル層の形成に対しても、バリア層と同様に基板バイアスを印加したスパッタ法を用いることで、ノッチ内部２０へ被覆良くシード層を形成することが可能となる。シード層として、たとえば銅（Ｃｕ）が用いられる。
【００３５】
本発明の基板バイアス印加のスパッタ法の一例として、貫通孔底面においてメタルの堆積速度がメタルのエッチング速度を上回るような条件で、一定の基板バイアス強度で行う。この方法では貫通孔底部へ堆積したメタル層が同時にスパッタエッチされて一定速度でノッチ部へ付着する。または、成膜プロセスの初期では低い基板バイアス強度（基板バイアス負電圧が小さい）で貫通孔底面にメタルを厚く堆積させた後、成膜プロセスの後期で基板バイアスの強度を高くして（基板バイアス負電圧が大きい）ノッチ内部へメタルを多く飛散させるといった方法で行っても良い。或いは、最初に基板バイアスをかけずに貫通孔底面にメタルを堆積させた後、スパッタを中断し基板バイアスをかけてAr+イオンを貫通孔底面に引き込み貫通孔底面に堆積させたメタルを飛散させてノッチ内部へ付着させても良い（プロセスガスによる基板バイアスエッチング法）。或いは、上記の組み合わせを用いて繰り返して行っても良い。
【００３６】
プロセスガスには、Arの替わりにより質量の大きいキセノン（Xe）、クリプトン（Kr）を用いても良い。または、Ar中にXe、Krを添加しても良い。質量の大きいXe、Krガスを用いることで貫通孔底部のエッチング効率が向上し、ノッチ内部へのメタル膜の被覆性がより改善される。
【００３７】
ノッチ内部へのメタル層の膜厚は20nm以上とすることが望ましい。20nm以下の薄い膜厚では、均一な膜形状とならずに島形状となる傾向が高い。また、図６に示すようにノッチ内部をメタル層の材料で完全に充填しても良い。ノッチ内部を完全に充填する方法として、低い基板バイアス強度のスパッタと高い基板バイアス強度のスパッタを繰り返す方法や（基板バイアスをかけない）スパッタ法とプロセスガスによる基板バイアスエッチング法を繰り返す方法が効果的である。或いは上記の方法を組み合わせても良い。スパッタ成膜時にノッチ内部をメタル層の材料で充填した場合、図７に示すように、Cuなどの電解めっき時にノッチ内部でボイドが発生するのを防ぐことが出来る。図７においては、ノッチ部２０の内部がメタル層の材料で完全に充填されているので、めっきが貫通孔内で順次成長して貫通孔内に空洞（ボイド）を残さずにめっき配線２６を形成することができる。
【００３８】
前述したノッチ（横方向長さ２μｍ、縦方向長さ２μｍ）を有する貫通孔（開口径１００μｍ、貫通孔深さ（半導体基板の厚み）１００μｍ、貫通孔底面径８０μｍ）に本発明のスパッタ法を用いてノッチ部をメタル層で充填することができた。ロングスロータイプのスパッタ装置を用いて、最初にバリア層（Ｃｒ）を一定の基板バイアス条件（圧力０．１Ｐａ、ＲＦパワー２０００Ｗ、Ａｒ流量１０ｓｃｃｍ、基板バイアス負電圧―１５０Ｖ）により貫通孔底部で０．０５μｍ積層した。次に、シード層（Ｃｕ）を２段階バイアスステップ（第１ステップ：圧力０．１Ｐａ、ＲＦパワー２５００Ｗ、Ａｒ流量１０ｓｃｃｍ、基板バイアス負電圧―５０Ｖ、時間６０秒；第２ステップ：圧力０．１Ｐａ、ＲＦパワー２５００Ｗ、Ａｒ流量１０ｓｃｃｍ、基板バイアス負電圧―３００Ｖ、時間６０秒）を５回繰り返して、貫通孔底部で２μｍ積層した。この結果ノッチ部分を完全にメタル層（主としてＣｕ（銅））で充填することができた。
【００３９】
上記説明したように、本発明は、貫通孔形成時に貫通孔底部底面に形成されるノッチを積極的に利用し、ノッチ部によるバリアメタル等の不具合から発生する諸問題を解決する方法を提供する。本方法を用いることにより、従来用いられているノッチ形状を防止するための工程を付加したことによるコスト増加や貫通孔形状の制御による歩留まり低下は当然なくなる。また、ノッチが存在する場合には従来のスパッタ膜が付着しにくく、膜の密着性が低く貫通電極部の信頼性が低下するという問題があったが、基板バイアスを印加した本発明のスパッタ法を用いることにより、ノッチ内部に密着性の高い膜を形成することが可能となり、貫通電極部の信頼性が向上する。さらに、プロセスガスにＡｒよりも質量の大きいＫｒ、Ｘｅを用いることにより、ノッチ内部への成膜効率が高くなる。
【００４０】
上記の説明においては、主に貫通孔を有する半導体装置について説明してきたが、貫通孔だけでなく、半導体基板の内部でストップする半貫通孔（たとえば、コンタクト、或いはビア）であってノッチが形成されているものについても本発明を適用できる。また、開口径が広いもの（たとえば、１０μｍ以上）ばかりではなく、それよりもっと狭い開口径を有するものであって、ノッチが形成されているものについても本発明を適用できる。
【産業上の利用可能性】
【００４１】
本発明は、半導体産業で用いられる貫通孔形成プロセスに利用できる。
【図面の簡単な説明】
【００４２】
【図１】図１は、半導体基板の一方の面（表面）に形成された電極パッドとその上に積層された第二絶縁層（膜）を有する半導体基板を接合樹脂を介して支持体（支持基板、サポート基板）と接着した状態を示す図である。
【図２】図２は、ノッチを有する貫通孔が形成された状態を示す図である。
【図３】図３は、貫通孔およびノッチ部にＣＶＤ絶縁膜が形成された状態を示す図である。
【図４】図４は、本発明であるスパッタ法を用いてノッチ部にメタル層を形成する状態を示す図である。
【図５】図５は、本発明を用いてノッチ部に形成されたメタル層を示す図である。
【図６】図６は、本発明を用いて形成されたメタル層がノッチ部を充填している様子を示す図である。
【図７】図７は、メタル層により充填されたノッチ部を有する貫通孔にめっきを行い貫通配線（電極）を形成した状態を示す図である。
【図８】図８は、支持体に接着した半導体基板に貫通孔を形成した状態を示す図である。
【図９】図９は、貫通孔にＣＶＤ絶縁膜を積層した状態を示す図である。
【図１０】図１０は、貫通孔にメタル層（バリア層及びシード層）を積層した状態を示す図である。
【図１１】図１１は、貫通配線プロセスを用いて半田バンプを形成した状態を示す図である。
【図１２】図１２は、貫通孔底部に形成されたノッチを示す図である。
【図１３】図１３は、貫通孔におけるメタル層（バリア層及びシード層）の被覆状態を模式的に示した図である。
【図１４】図１４は、図１３に示すようなノッチ内部で不連続的に形成されたメタル層を有する貫通孔にメッキを行った状態を模式的に示した図である。
【符号の説明】
【００４３】
１３・・・半導体基板、１４・・・接合樹脂、１５・・・支持体、
１６・・・フォトレジスト、１７・・・電極パッド、１８・・・第一絶縁層（膜）、
１９・・・第二絶縁層（膜）、２０・・・ノッチ、２１・・・ＣＶＤ絶縁層（膜）、
２２・・・メタル（金属）層（膜）（バリア層及びシード層）、２３・・・Ａｒ＋イオン、
２４・・・スパッタエッチングしたメタル材料、２５・・・貫通孔、
２６・・・めっき配線（電極）、１０１・・・半導体基板、１０２・・・接合樹脂（接着層）、
１０３・・・支持体、１０４・・・キャビティ、１０５・・・（第二）絶縁層（膜）、
１０６・・・電極パッド、１０７・・・貫通孔、１０８・・・フォトレジスト、
１０９・・・（ＣＶＤ）絶縁層（膜）、１１０・・・メタル層（バリア層及びシード層）、
１１１・・・（めっき）配線、１１２・・・半田バンプ、１１３・・・半導体基板、
１１４・・・接合樹脂、１１５・・・支持体、１１６・・・フォトレジスト、
１１７・・・電極パッド、１１８・・・第一絶縁層（膜）、１１９・・・第二絶縁層（膜）、
１２０・・・ノッチ、１２１・・・（ＣＶＤ）絶縁層（膜）、
１２２・・・メタル（金属）層、１２４・・・めっき層、１２５・・・貫通孔、
１２６、１２７・・・空洞（ボイド）、１２８・・・絶縁層
【特許請求の範囲】
【請求項１】
半導体基板の一方の面に形成された電極パッドに対して半導体基板の他方の面から形成された貫通孔の底部においてノッチを有する半導体装置の製造方法において、前記貫通孔の内部へ絶縁膜を形成する工程と、スパッタ法により前記貫通孔内部へ金属膜を積層する工程とを含み、前記スパッタ法のプロセスガスに希ガスを使用するとともに、前記金属膜積層中に基板バイアス負電圧を印加することにより、前記貫通孔底部に積層した金属膜をスパッタエッチングし、そのスパッタエッチングした金属膜を前記ノッチ内部にスパッタ被覆し積層させることを特徴とする、半導体装置の製造方法。
【請求項２】
前記スパッタ法において、基板バイアスがないかまたは小さな基板バイアス負電圧を用いるスパッタと、大きな基板バイアス負電圧を用いるスパッタを組み合わせて１回以上繰り返して金属膜のスパッタを行うことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記スパッタ法において、金属膜形成初期には小さな基板バイアス負電圧を用いてスパッタを行い、金属膜形成後期には大きな基板バイアス負電圧を用いてスパッタを行うことを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記スパッタ法において、前記希ガスにクリプトン（Ｋｒ）またはキセノン（Ｘｅ）が含まれていることを特徴とする、請求項１〜３のいずれかの項に記載の半導体装置の製造方法。
【請求項５】
ノッチ内部に形成される金属膜の厚みは２０ｎｍ以上であることを特徴とする、請求項１〜４のいずれかの項に記載の半導体装置の製造方法。
【請求項６】
前記スパッタ法を用いて、ノッチ内部を金属膜で充填させることを特徴とする、請求項１〜５のいずれかの項に記載の半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれかの請求項に記載の製造方法を用いて製造された半導体装置。
【請求項１】
半導体基板の一方の面に形成された電極パッドに対して半導体基板の他方の面から形成された貫通孔の底部においてノッチを有する半導体装置の製造方法において、前記貫通孔の内部へ絶縁膜を形成する工程と、スパッタ法により前記貫通孔内部へ金属膜を積層する工程とを含み、前記スパッタ法のプロセスガスに希ガスを使用するとともに、前記金属膜積層中に基板バイアス負電圧を印加することにより、前記貫通孔底部に積層した金属膜をスパッタエッチングし、そのスパッタエッチングした金属膜を前記ノッチ内部にスパッタ被覆し積層させることを特徴とする、半導体装置の製造方法。
【請求項２】
前記スパッタ法において、基板バイアスがないかまたは小さな基板バイアス負電圧を用いるスパッタと、大きな基板バイアス負電圧を用いるスパッタを組み合わせて１回以上繰り返して金属膜のスパッタを行うことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記スパッタ法において、金属膜形成初期には小さな基板バイアス負電圧を用いてスパッタを行い、金属膜形成後期には大きな基板バイアス負電圧を用いてスパッタを行うことを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記スパッタ法において、前記希ガスにクリプトン（Ｋｒ）またはキセノン（Ｘｅ）が含まれていることを特徴とする、請求項１〜３のいずれかの項に記載の半導体装置の製造方法。
【請求項５】
ノッチ内部に形成される金属膜の厚みは２０ｎｍ以上であることを特徴とする、請求項１〜４のいずれかの項に記載の半導体装置の製造方法。
【請求項６】
前記スパッタ法を用いて、ノッチ内部を金属膜で充填させることを特徴とする、請求項１〜５のいずれかの項に記載の半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれかの請求項に記載の製造方法を用いて製造された半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−２５９８７６（Ｐ２００９−２５９８７６Ａ）
【公開日】平成２１年１１月５日（２００９．１１．５）
【国際特許分類】
【出願番号】特願２００８−１０４１７９（Ｐ２００８−１０４１７９）
【出願日】平成２０年４月１３日（２００８．４．１３）
【出願人】（０００００５１８６）株式会社フジクラ (4,463)
【Ｆターム（参考）】
【公開日】平成２１年１１月５日（２００９．１１．５）
【国際特許分類】
【出願日】平成２０年４月１３日（２００８．４．１３）
【出願人】（０００００５１８６）株式会社フジクラ (4,463)
【Ｆターム（参考）】
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