【課題】大型絶縁基板に非単結晶Ｓｉ半導体素子と単結晶Ｓｉ半導体素子とを形成し、高性能なシステムを集積化した半導体装置を製造する場合に、単結晶Ｓｉ部分の製造工程を簡略化し、かつ大型絶縁基板に転写した後、高精度のフォトリソグラフィなしに微細な単結晶Ｓｉ半導体素子の素子分離を実現し得る半導体基板、半導体装置、及びそれらの製造方法を提供する。
【解決手段】チャネル領域１７、ソース領域４及びドレイン領域５を含む活性層６を有し、ウエル構造及びチャネルストップ領域を有しない単結晶Ｓｉウエハ８と、単結晶Ｓｉウエハ８上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極２と、活性層６の周囲の単結晶Ｓｉウエハ８上に形成された、ゲート絶縁膜３よりも膜厚の厚いＬＯＣＯＳ酸化膜７と、ゲート電極２及びＬＯＣＯＳ酸化膜７上に形成された平坦化絶縁膜１を有する。 （もっと読む）

【課題】ＭＥＭＳ構造体に対して外部空間からの圧力や振動信号を直接受信できるように構成し、かつ、ＭＥＭＳ構造体と集積回路とを形成した半導体チップをバンプ電極でモジュール基板にフェイスダウン実装することにより、小型化を実現できる技術を提供する。
【解決手段】半導体基板１の一方の面に集積回路が形成され、半導体基板１の他方の面にＭＥＭＳ構造体が形成されている。そして、集積回路上に形成されているバンプ電極ＢＰによって実装基板にフリップチップ接続する構造となっている。このとき、トランスデューサは外部空間に向いた状態で配置できる。このため、トランスデューサが外部空間と直接対話する機能を損なうことなく、半導体装置を小型化することができる。なお、集積回路とＭＥＭＳ構造体とは半導体基板１を貫通する貫通電極２０ａ、２０ｂにより電気的に接続される。 （もっと読む）

【課題】ワイヤボンディングで実装されるチップとバンプ電極で実装されるチップとで、製造工程を共通化できる技術を提供する。
【解決手段】バンプ電極によりチップ１が外部との電気的接続を行う場合においても、ボンディングワイヤによりチップ１が外部との電気的接続を行う場合においても、１本の最上層の配線７にバンプ接続部１５およびボンディングパッド１６の両方を設ける。バンプ電極を用いる場合にはバンプ接続部１５上の絶縁膜に開口部を設け、ボンディングパッド１６上は絶縁膜で覆う。一方、ボンディングワイヤを用いる場合にはボンディングパッド１６上の絶縁膜に開口部を設け、バンプ接続部１５上は絶縁膜で覆う。 （もっと読む）

【課題】ストレスライナー膜の形成を適切に実施できる半導体装置およびその製造方法を提供する。
【解決手段】シリコン窒化膜１１０は、ＰＭＯＳ領域１００ｐおよびＮＭＯＳ領域１００ｎにおいて、サイドウォールとしてのシリコン窒化膜１０６の両側壁に形成され（第１のストレスライナー膜）、シリコン窒化膜１１２は、ＮＭＯＳ領域１００ｎにおいて、フルシリサイドゲート電極１０３およびシリコン窒化膜１０６，１１０を覆うように形成される（第２のストレスライナー膜）。 （もっと読む）

【課題】パッド電極にかかるオーバーエッチング量を抑制して、後のシンター処理で発生するパッド電極上のＡｌ空洞化によるパッシベーション膜の膜剥がれを低減してパッド電極のボンディング不良を抑える。
【解決手段】パッド電極上の酸化膜、前述した絶縁膜５をウェットエッチングでパッド電極上のみ取り除き、パッド電極のＴｉ系バリアメタル層３のみをドライエッチングで除去することにより、パッド電極のメタル層４に与えるドライエッチングのオーバーエッチによるダメージを大幅に抑える。 （もっと読む）

【課題】アライメントマークの視認性を向上することにより、半導体チップと実装基板との位置合わせを高精度に行なうことができる技術を提供する。
【解決手段】ＬＣＤドライバを構成する半導体チップにおいて、半導体基板１Ｓ上のアライメントマーク形成領域にマークＭＫ１を形成する。このマークＭＫ１は、集積回路形成領域の最上層配線（第３層配線Ｌ３）と同層で形成されている。そして、マークＭＫ１およびマークＭＫ１を囲む背景領域の下層にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を形成する。このとき、パターンＰ１ａは第２層配線Ｌ２と同層で形成されており、パターンＰ１ｂは、第１層配線Ｌ１と同層で形成されている。さらに、パターンＰ２は、ゲート電極Ｇと同層で形成されており、パターンＰ３は素子分離領域ＳＴＩと同層で形成される。 （もっと読む）

【課題】半導体素子の性能劣化を引き起こすことなく、小型化が可能かつ高信頼性を有する安価なウエハレベルＣＳＰの半導体パッケージを提供する。
【解決手段】半導体パッケージ１００であって、半導体基板の第１の面に配置された電極パッド１０６と、前記半導体基板の第２の面から該電極パッドが露出するように、該電極パッド直下の該半導体基板内に開けられた貫通孔と、前記半導体基板の第２の面と該貫通孔の内側面とを覆い、前記電極パッドが露出するように配置された電気絶縁膜と、該電気絶縁膜を介して、前記貫通孔の内側面及び前記電極パッドの露出部を覆うように配置され、該電極パッドと電気的に接続された金属薄膜からなる貫通電極１０８と、該貫通電極と前記半導体基板の第２の面１０１ｂに設けられた外部配線領域とを接続するために貫通電極から延長された外部配線１０９と、該外部配線領域に外部端子と接続するための接続部１１１と、を有する。 （もっと読む）

【課題】アスペクト比１０以上のコンタクトホール形成に際して、デポ物の除去効率を高める半導体装置の製造方法を提供する。
【解決手段】コンタクトホールのホールエッチング後、フルオロカーボン系ガスと酸素を酸素過多で含む処理ガスでバイアス無印加の条件でライトエッチングし、ホール３側壁に付着するＣ−Ｆ結合を有する反応生成物５をプラズマ処理で除去し、その後ＷＥＴ処理によりホール底に残存するデポ物４を除去してから、ホール内に導電材料を埋め込みコンタクトプラグ７を形成する。 （もっと読む）

【課題】複数枚のウエハを貼り合わせる際に、電気信号接続部に発生する損傷を効果的に防止することができ、信頼性に優れ、安定した性能の得られる半導体装置を提供する。
【解決手段】各ウエハ１ＷＡ，１ＷＢにおける別のウエハとの貼り合わせ面３０ａ、３０ｂには電気信号接続部９、２６が設けられ、電気信号接続部と、対向する別のウエハに設けられた電気信号接続部とが電気的に接続され、対向する電気信号接続部９、２６同士のうちの少なくとも一方が、貼り合わせ面３０ａ、３０ｂから突出して形成された凸状接続部であり、前記凸状接続部の形成されている貼り合わせ面３０ａ、３０ｂ上における電気信号接続部９、２６の配置されていない領域に、前記半導体回路と絶縁され、前記凸状接続部と同じ高さ又は前記凸状接続部よりも高い高さで前記貼り合わせ面３０ａ、３０ｂから突出する補強凸部５ｂ、９ｂ、２６ｂが形成されている半導体装置とする。 （もっと読む）

【課題】高集積化および多層化が望まれている半導体素子などにおいて好適に用いることができ、機械的強度に優れ、低比誘電率でかつ吸湿性が低く、加工耐性が高い膜を形成することができるケイ素含有膜形成用組成物、上記組成物を用いるケイ素含有膜の形成方法、および上記形成方法によって得られるケイ素含有膜を提供する。
【解決手段】ケイ素含有膜形成用組成物は、下記一般式（１）で表される有機シラン化合物と、空孔形成剤とを含む。
【化１】


・・・・・（１）
（式中、Ｒ^１〜Ｒ^４は、同一または異なり、水素原子、炭素数１〜４のアルキル基、ビニル基、またはフェニル基を示し、Ｒ^５は炭素数１〜４のアルキル基、アセチル基、またはフェニル基を示し、ｎは１〜３の整数を示し、ｍは１〜２の整数を示す。） （もっと読む）

【課題】ビアファースト方法を用いるデュアルダマシン配線の形成において、レジストポイズニングを抑制する。
【解決手段】半導体装置の製造方法は、基板１０１上に層間絶縁膜１０８を形成する工程（ａ）と、層間絶縁膜１０８にビアホール１０９を形成する工程（ｂ）と、ビアホール１０９内にダミープラグ１１１を形成する工程（ｃ）と、工程（ｃ）の後、層間絶縁膜１０８上に第１のバリア絶縁膜１２０を形成し、更にその上に反射防止膜１０５を形成するする工程（ｄ）と、第１のバリア絶縁膜１２０上に、配線溝形成用開口１１４を有するレジストマスク１１３を形成する工程（ｅ）と、レジストマスク１１３をマスクとして層間絶縁膜１０８、第１のバリア絶縁膜１２０及びダミープラグ１１１のそれぞれ一部を除去することにより、ダミープラグ１１１の残存部分に接続する配線溝を形成する工程（ｆ）とを有する。 （もっと読む）

【課題】ＷＰＰ技術における再配線を有する半導体装置の信頼性を向上させる。
【解決手段】再配線が半導体基板１Ｓの面内において互いに電気的に分離された本体パターン２およびダミーパターン３を有している。多層配線と電気的に接続された本体パターン２と、フローティングされたダミーパターン３とが、半導体基板１Ｓの面内で混在して設けられている。半導体基板１Ｓの面内における本体パターン２およびダミーパターン３を合わせた占有率、すなわち再配線の占有率が３５％以上６０％以下である。 （もっと読む）

【課題】Ｎチャネル領域内、およびＰチャネル領域内のチャネルに印加するストレスを制御でき、面積の増加抑制および歩留まりの低下を実現できる半導体装置およびその製造方法を提供する。
【解決手段】Ｎチャネル領域２０１内のコンタクトライナー５１３にＳｉより大きな元素イオンを注入して構成原子の結合を切断する。Ｐチャネル領域２０２内のコンタクトライナー５１３にＳｉより大きな元素イオンを注入して構成原子の結合を切断後、酸素などをイオン注入する。その後、熱処理を加えてＮチャネル領域２０１内のコンタクトライナー５１３を収縮させてｎチャネルコンタクトライナー５１８を形成し、Ｐチャネル領域２０２内のコンタクトライナー５１３を膨張させてｐチャネルコンタクトライナー５１９を形成する。 （もっと読む）

【課題】ソース電極とドレイン電極のドライエッチングレートの低下や、エッチング残さを引き起こすことがなく、半導体層と、ソース電極やドレイン電極といった配線金属の間からバリアメタルを省略することができる薄膜トランジスタ基板および表示デバイスを提供する課題とする。
【解決手段】半導体層１、ソース電極２、ドレイン電極３、透明導電膜４を有する薄膜トランジスタ基板において、ソース電極２とドレイン電極３は、ドライエッチング法によるパターニングで形成されたＳｉおよび／またはＧｅ：０．１〜１．５ 原子％、Ｎｉおよび／またはＣｏ：０．１〜３．０原子％、Ｌａおよび／またはＮｄ：０．１〜０．５ 原子％を含有するＡｌ合金薄膜より成り、半導体層１と直接接続している。 （もっと読む）

【課題】バリア膜を薄くする場合であっても良好なバリア性を確保し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された第１の導電体３２と、半導体基板上及び第１の導電体上に形成され、第１の導電体に達するコンタクトホール５２と、コンタクトホールの上部に接続された溝５４とが形成された、酸素を含む絶縁膜４８と、コンタクトホールの側面並びに溝の側面及び底面に形成された酸化ジルコニウム膜６２と、コンタクトホール内及び溝内における酸化ジルコニウム膜上に形成されたジルコニウム膜６４と、コンタクトホール内及び溝内に埋め込まれたＣｕより第２の導電体７０とを有している。 （もっと読む）

【課題】複数枚のウエハを貼り合わせる際に、電気信号接続部に発生する損傷を効果的に防止することができ、信頼性に優れ、安定した性能の得られる半導体装置を提供する。
【解決手段】素子の形成された基板１ＳＡ，１ＳＢからなる複数枚のウエハ１ＷＡ，１ＷＢが貼り合わされてなり、各ウエハ１ＷＡ，１ＷＢにおける別のウエハとの貼り合わせ面３０ａ、３０ｂには電気信号接続部９、２６が設けられ、対向する電気信号接続部９、２６同士のうちの少なくとも一方が、基板１ＳＡが露出されている貼り合わせ面３０ａから突出して形成された凸状接続部であり、凸状接続部の形成されている貼り合わせ面３０ａ上における前記電気信号接続部の配置されていない領域に、基板１ＳＡと同じ材料からなり、半導体回路と絶縁され、貼り合わされたウエハ１ＷＡ，１ＷＢ間の間隔の寸法と同じ高さで貼り合わせ面３０ａから突出する補強凸部５２が形成されている半導体装置とする。 （もっと読む）

【課題】複数の半導体チップを多段に積層した半導体装置において、ワイヤボンディング工程におけるチップクラックを防いで製造歩留まりを向上させることのできる技術を提供する。
【解決手段】下段チップ３Ｄのボンディングワイヤ１１が接続されない未接続パッド電極１０Ｎ上に、ダミーバンプ１６を形成する。これにより、下段チップ３Ｄの未接続パッド電極１０Ｎの上に位置する上段チップ３Ｕのパッド電極１０にボンディングワイヤ１１を接続する際、下段チップ３Ｄの未接続パッド電極１０Ｎ上に形成されたダミーバンプ１６が上段チップ３Ｕの支えとなって上段チップ３Ｕのたわみを低減し、上段チップ３Ｕのパッド電極１０に生じるクラックを防ぐことができる。 （もっと読む）

【課題】配線の幅広配線部から突出した凸状配線部に形成されたビアについて、ストレスマイグレーション耐性を向上し得る半導体装置を提供する。
【解決手段】第１の配線１８と、第１の配線１８の上方に形成され、第１の配線１８に接続されたビア３８を一体的に有する第２の配線３４と、ビア３８に隣接して配置され、ビア３８と同層に形成された複数のダミービア４０ａ、４０ｂ、４０ｃ、４０ｄとを有している。 （もっと読む）

【課題】素子分離部への凹部の形成やエッチング残りなどの問題を生じることなく、ＮＭＯＳ形成領域およびＰＭＯＳ形成領域にそれぞれ引張り応力膜および圧縮応力膜を選択的に形成することができる、半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体層４上に、ＮＭＯＳ形成領域７を選択的に露出させる第１開口２８を有する第１マスク２６が形成され、引張り応力膜２３が形成された後、第１マスク２６が、第１マスク２６上に形成された引張り応力膜２３とともに除去される。また、半導体層４上に、ＰＭＯＳ形成領域６を選択的に露出させる第２開口２９を有する第２マスク２７が形成され、圧縮応力膜２２が形成された後、第２マスク２７が、第２マスク２７上に形成された圧縮応力膜２２とともに除去される。 （もっと読む）

【課題】歩留りが高く且つ配線間容量を十分に低減でき、且つ機械的強度を十分に得られるようにする。
【解決手段】半導体装置は、半導体基板の上に形成された第１の層間絶縁膜１０１と、第１の層間絶縁膜１０１に形成された複数の配線１０５と、第１の層間絶縁膜１０１に複数の配線１０５の少なくとも１つと接続するように形成されたビア１１３及びダミービア１０６とを有している。第１の層間絶縁膜１０１における互いに隣り合う配線１０５同士の間には空隙部１０９が選択的に形成されており、ダミービア１０６は、空隙部１０９と接する配線１０５Ａの下側に該配線１０５Ａと接続して形成され、ビア１１３及びダミービア１０６は、空隙部１０９を介することなく第１の層間絶縁膜１０１により周囲を覆われている。 （もっと読む）