半導体装置及びその製造方法
【課題】バリア膜を薄くする場合であっても良好なバリア性を確保し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された第１の導電体３２と、半導体基板上及び第１の導電体上に形成され、第１の導電体に達するコンタクトホール５２と、コンタクトホールの上部に接続された溝５４とが形成された、酸素を含む絶縁膜４８と、コンタクトホールの側面並びに溝の側面及び底面に形成された酸化ジルコニウム膜６２と、コンタクトホール内及び溝内における酸化ジルコニウム膜上に形成されたジルコニウム膜６４と、コンタクトホール内及び溝内に埋め込まれたＣｕより第２の導電体７０とを有している。
【解決手段】半導体基板１０上に形成された第１の導電体３２と、半導体基板上及び第１の導電体上に形成され、第１の導電体に達するコンタクトホール５２と、コンタクトホールの上部に接続された溝５４とが形成された、酸素を含む絶縁膜４８と、コンタクトホールの側面並びに溝の側面及び底面に形成された酸化ジルコニウム膜６２と、コンタクトホール内及び溝内における酸化ジルコニウム膜上に形成されたジルコニウム膜６４と、コンタクトホール内及び溝内に埋め込まれたＣｕより第２の導電体７０とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、微細化、高集積化を実現し得る半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、導体プラグや配線の低抵抗化を実現すべく、導体プラグや配線の材料としてＣｕを用いることが注目されている。
【０００３】
Ｃｕ膜はドライエッチングを行うことが困難な材料である。このため、層間絶縁膜にコンタクトホールや溝を形成し、かかるコンタクトホールや溝が形成された層間絶縁膜上にＣｕ膜を形成し、この後、層間絶縁膜の表面が露出するまでＣｕ膜を研磨することにより、コンタクトホール内や溝内にＣｕ膜が埋め込まれる。このようにしてＣｕ膜をコンタクトホール内や溝内に埋め込む手法は、ダマシン法又はデュアルダマシン法と称されている。
【０００４】
Ｃｕより成る導体プラグや配線が層間絶縁膜に直接接すると、導体プラグ中や配線中のＣｕ原子が層間絶縁膜中に拡散してしまい、短絡等の問題を引き起こしてしまう。このため、コンタクトホール内や溝内には、Ｃｕ原子の拡散を防止するためのバリア膜が形成される。かかるバリア膜の材料としては、例えばＴａが用いられている。
【０００５】
近時、半導体装置の更なる微細化を実現すべく、導体プラグを埋め込むためのコンタクトホールの径や、配線を埋め込むための溝の幅を著しく小さくすることが要求されている。コンタクトホールの径を著しく小さくするためには、バリア膜を極めて薄くすることが必要となる
一方、半導体装置の高速化を実現すべく、配線間の静電容量を低減することが求められている。近時、配線間の静電容量を低減し得る絶縁膜として、多孔質材料より成る低誘電率膜が提案されている。
【特許文献１】米国特許第７，１５７，３７１号明細書
【特許文献２】特開２０００−１５０５１０号公報
【特許文献３】特開２００４−２８９１７４号公報
【特許文献４】特開２０００−４９１１６号公報
【特許文献５】特開２０００−３５３７８７号公報
【特許文献６】特開平８−１７２０５９号公報
【特許文献７】特開２００４−１５３１６２号公報
【特許文献８】特開２００５−２５２１９３号公報
【特許文献９】国際公開第２００５／０６７０２５号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、Ｔａ等より成るバリア膜を極めて薄く形成した場合には、バリア膜のバリア性の劣化を招いてしまう。特に、多孔質材料より成る層間絶縁膜からは大量の水分や酸素ガスが放出される。このため、多孔質材料より成る層間絶縁膜を用いた場合には、かかる水分や酸素ガス等によってバリア膜が著しく劣化してしまう。
【０００７】
本発明の目的は、バリア膜を薄くする場合であっても良好なバリア性を確保し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板上に形成された第１の導電体と、前記半導体基板上及び前記第１の導電体上に形成され、前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とが形成された、酸素を含む絶縁膜と、前記コンタクトホールの側面並びに前記溝の側面及び底面に形成された酸化ジルコニウム膜と、前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上に形成されたジルコニウム膜と、前記コンタクトホール内及び前記溝内に埋め込まれたＣｕより成る第２の導電体とを有することを特徴とする半導体装置が提供される。
【０００９】
また、本発明の他の観点によれば、半導体基板上に第１の導電体を形成する工程と、前記半導体基板上及び前記第１の導電体上に、酸素を含む絶縁膜を形成する工程と、前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とを、前記絶縁膜に形成する工程と、前記コンタクトホール内及び前記溝内に、酸化ジルコニウム膜を形成する工程と、前記コンタクトホールの底部の前記酸化ジルコニウム膜を選択的に除去しつつ、前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上にジルコニウム膜を形成する工程と、前記コンタクトホール内及び前記溝内にＣｕより成る第２の導電体を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
また、本発明の更に他の観点によれば、半導体基板上に第１の導電体を形成する工程と、前記半導体基板上及び前記第１の導電体上に、酸素を含む絶縁膜を形成する工程と、前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とを、前記絶縁膜に形成する工程と、前記コンタクトホール内及び前記溝内に、酸化ジルコニウム膜を形成する工程と、前記コンタクトホールの底部の前記酸化ジルコニウム膜を選択的に除去する工程と、前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上にジルコニウム膜を形成する工程と、前記コンタクトホール内及び前記溝内にＣｕより成る第２の導電体を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、酸化ジルコニウム膜とジルコニウム膜との積層膜によりバリア膜が構成されている。酸化ジルコニウム膜は、極めて薄く形成した場合であっても、Ｃｕ、酸素、水分等の拡散を確実に防止し得る。また、ジルコニウム膜は、導体プラグ及び配線の下地に対する密着性を確保するのに寄与する。また、ジルコニウム膜は、良好な導電性を有しているため、導体プラグと下層の導電体との間のコンタクト抵抗の低減に寄与する。このため、本発明によれば、信頼性や製造歩留まりの低下を招くことなく、良質なバリア膜を薄く形成することができ、ひいては、導体プラグ及び配線の微細化を実現することができる。
【００１２】
しかも、酸化ジルコニウム膜は、水分や酸素等によって劣化しにくい。このため、層間絶縁膜から大量の水分や酸素等が放出された場合であっても、酸化ジルコニウム膜のバリア性が劣化してしまうことはない。このため、本発明によれば、酸素や水分等を比較的多く含む多孔質の低誘電率絶縁膜等を層間絶縁膜として用いることができる。
【発明を実施するための最良の形態】
【００１３】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図２０を用いて説明する。
【００１４】
（半導体装置）
まず、本実施形態による半導体装置を図１を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。
【００１５】
まず、図１に示すように、例えばシリコンより成る半導体基板１０には、素子領域を画定する素子分離領域１２が形成されている。
【００１６】
素子分離領域１２により画定された素子領域上には、膜厚１．３ｎｍのゲート絶縁膜１４を介してゲート電極１６が形成されている。
【００１７】
ゲート電極１６の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域１８ａ、即ちエクステンション領域が形成されている。
【００１８】
ゲート電極１６の側壁部分には、シリコン酸化膜より成るサイドウォール絶縁膜２０が形成されている。
【００１９】
サイドウォール絶縁膜２０が形成されたゲート電極１６の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域１８ｂが形成されている。浅い不純物拡散領域１８ａと深い不純物拡散領域１８ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層１８が構成されている。
【００２０】
こうして、ゲート電極１６とソース／ドレイン拡散層１８とを有するトランジスタ２２が形成されている。
【００２１】
半導体基板１０上には、絶縁膜２４が形成されている。絶縁膜２４の膜厚は、例えば１５０ｎｍとする。絶縁膜２４としては、例えばシリコン酸化膜や多孔質の低誘電率膜等が用いられている。ここでは、絶縁膜２４として、例えばメチルシルセスキオキサン膜を用いる。
【００２２】
層間絶縁膜２４上には、例えばＳｉＣより成るキャップ膜２６が形成されている。キャップ膜２６の膜厚は、例えば３０ｎｍ程度とする。
【００２３】
キャップ膜２６及び層間絶縁膜２４には、ソース／ドレイン拡散層１８に達するコンタクトホール２８が形成されている。
【００２４】
コンタクトホール２８内には、例えばＴｉＮより成るバリアメタル３０が形成されている。かかるバリアメタル膜３０は、例えばＡＬＤ（Atomic Layer Deposition、原子層堆積）法により形成されている。バリアメタル膜３０の膜厚は、例えば３ｎｍとする。
【００２５】
バリアメタル３０が形成されたコンタクトホール２８内には、例えばタングステンより成る導体プラグ３２が埋め込まれている。
【００２６】
導体プラグ３２が埋め込まれたキャップ膜２６上には、例えばＳｉＣより成るキャップ膜４６が形成されている。キャップ膜４６の膜厚は、例えば３０ｎｍ程度とする。かかるキャップ膜４６は、層間絶縁膜４８をエッチングする際にエッチングストッパとなるものである。
【００２７】
キャップ膜４６上には、例えば多孔質の低誘電率膜より成る層間絶縁膜４８が形成されている。層間絶縁膜４８の膜厚は、例えば１２０ｎｍとする。かかる層間絶縁膜４８としては、有機系の低誘電率膜を用いてもよいし、無機系の低誘電率膜を用いてもよい。有機系の低誘電率膜の材料としては、例えばＳｉＬＫ（登録商標）等を用いることができる。また、無機系の低誘電率膜としては、例えばメチルシルセスキオキサン（ＭＳＱ）膜、ＳｉＯＣＨ膜等を用いることができる。
【００２８】
層間絶縁膜４８上には、例えばＳｉＣより成るキャップ膜５０が形成されている。かかるキャップ膜５０の膜厚は、例えば３０ｎｍ程度とする。キャップ膜５０は、シリコン酸化膜４８をエッチングする際にハードマスクとして機能するものである。
【００２９】
層間絶縁膜４８及びキャップ膜４８、２６には、導体プラグ３２に達するコンタクトホール５２が形成されている。かかるコンタクトホール５２は、導体プラグ７０ａを埋め込むためのものである。コンタクトホール５２の径は、例えば５０ｎｍ程度とする。コンタクトホール５２の底部においては、導体プラグ３２の上部に凹部４５が形成されている。かかる凹部４５の深さは、例えば３ｎｍ程度である。
【００３０】
キャップ膜５０及び層間絶縁膜４８には、コンタクトホール５２の上部に接続された溝５４が形成されている。かかる溝５４は、配線７０ｂを埋め込むためのものである。溝５４の幅は、例えば５０ｎｍ〜３μｍ程度とする。
【００３１】
こうして、コンタクトホール５２と、コンタクトホール５２の上部に接続された溝５４とを有する開口部５８が形成されている。
【００３２】
開口部５８内には、酸化ジルコニウム（ＺｒＯ２）膜６２が形成されている。酸化ジルコニウム膜６２の膜厚は、例えば３ｎｍ程度とする。より具体的には、酸化ジルコニウム膜６２は、コンタクトホール５２の側面、溝５４の側面及び底面に形成されている。コンタクトホール５２の底部の酸化ジルコニウム膜６２は、選択的に除去されている。コンタクトホール５２の底部の酸化ジルコニウム膜６２を選択的に除去しているのは、導体プラグ７０ａと導体プラグ３２との間で良好なコンタクトを得るためである。
【００３３】
酸化ジルコニウム膜６２が形成された開口部５８内には、Ｚｒ膜６４が形成されている。Ｚｒ膜６４の膜厚は、２ｎｍ程度とする。コンタクトホール５２の底部の酸化ジルコニウム膜６２が除去されるため、コンタクトホール５２の底部のＺｒ膜６４は導体プラグ３２に直接接続されている。このため、導体プラグ７０ａと導体プラグ３２との間で良好なコンタクトを得ることができる。また、Ｚｒ膜６４は、導体プラグ７０ａ及び配線７０ｂの下地に対する密着性を確保するのに寄与する。
【００３４】
こうして、酸化ジルコニウム膜６２とＺｒ膜６４とから成るバリア膜６５が形成されている。
【００３５】
バリア膜６５が形成された開口部５８内には、Ｃｕより成るシード膜６６が形成されている。シード膜６６の膜厚は、例えば３０ｎｍ程度とする。
【００３６】
シード膜６６が形成された開口部５８内には、Ｃｕ膜６８が埋め込まれている。
【００３７】
こうして、Ｃｕより成るシード膜６６とＣｕ膜６８とから成る導電体７０が、開口部５８内に埋め込まれている。即ち、導体プラグ７０ａと、導体プラグ７０ａと一体的に形成された配線７０ｂとを有する導電体７０が、開口部５８内に埋め込まれている。
【００３８】
導電体７０が埋め込まれた層間絶縁膜４８上には、例えばＳｉＣより成るキャップ膜１４６が形成されている。キャップ膜１４６の膜厚は、例えば３０ｎｍ程度とする。かかるキャップ膜１４６は、層間絶縁膜１４８をエッチングする際にエッチングストッパとなるものである。
【００３９】
キャップ膜１４６上には、例えば多孔質の低誘電率膜より成る層間絶縁膜１４８が形成されている。層間絶縁膜１４８の膜厚は、例えば１４０ｎｍとする。かかる層間絶縁膜１４８としては、有機系の低誘電率膜を用いてもよいし、無機系の低誘電率膜を用いてもよい。有機系の低誘電率膜の材料としては、例えばＳｉＬＫ（登録商標）等を用いることができる。また、無機系の低誘電率膜としては、例えばメチルシルセスキオキサン（ＭＳＱ）膜やＳｉＯＣＨ膜等を用いることができる。
【００４０】
層間絶縁膜１４８上には、例えばＳｉＣより成るキャップ膜１５０が形成されている。かかるキャップ膜１５０の膜厚は、例えば３０ｎｍ程度とする。キャップ膜１５０は、シリコン酸化膜１４８をエッチングする際にハードマスクとして機能するものである。
【００４１】
層間絶縁膜１４８及びキャップ膜１５０には、導電体７０に達するコンタクトホール１５２が形成されている。より具体的には、層間絶縁膜１４８及びキャップ膜１５０には、配線１７０ｂに達するコンタクトホール１５２が形成されている。かかるコンタクトホール１５２は、導体プラグ１７０ａを埋め込むためのものである。コンタクトホール１５２の底部においては、配線７０ｂの上部に凹部１４５が形成されている。かかる凹部１４５の深さは、例えば３ｎｍ程度である。
【００４２】
キャップ膜１５０及び層間絶縁膜１４８には、コンタクトホール５２の上部に接続された溝５４が形成されている。かかる溝１５４は、配線１７０ｂを埋め込むためのものである。
【００４３】
こうして、コンタクトホール１５２と、コンタクトホール１５２の上部に接続された溝１５４とを有する開口部１５８が形成されている。
【００４４】
開口部１５８内には、酸化ジルコニウム膜１６２が形成されている。酸化ジルコニウム膜１６２の膜厚は、例えば３ｎｍ程度とする。より具体的には、酸化ジルコニウム膜１６２は、コンタクトホール１５２の側面、溝１５４の側面及び底面に形成されている。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２は、選択的に除去されている。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２を選択的に除去しているのは、導体プラグ１７０ａと配線７０ｂとの間で良好なコンタクトを得るためである。
【００４５】
酸化ジルコニウム膜１６２が形成された開口部１５８内には、Ｚｒ膜１６４が形成されている。Ｚｒ膜１６４の膜厚は、２ｎｍ程度とする。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２が除去されるため、コンタクトホール１５２の底部のＺｒ膜１６４は配線７０ｂに直接接続されている。このため、導体プラグ１７０ａと配線７０ｂとの間で良好なコンタクトを得ることができる。また、Ｚｒ膜１６４は、導体プラグ１７０ａ及び配線１７０ｂの下地に対する密着性を確保するのに寄与する。
【００４６】
こうして、酸化ジルコニウム膜１６２とＺｒ膜１６４とから成るバリア膜１６５が形成されている。
【００４７】
バリア膜１６５が形成された開口部１５８内には、Ｃｕより成るシード膜１６６が形成されている。シード膜１６６の膜厚は、例えば３０ｎｍ程度とする。
【００４８】
シード膜１６６が形成された開口部１５８内には、Ｃｕ膜１６８が埋め込まれている。
【００４９】
こうして、Ｃｕより成るシード膜１６６とＣｕ膜１６８とから成る導電体１７０が、開口部１５８内に埋め込まれている。即ち、導体プラグ１７０ａと、導体プラグ１７０ａと一体的に形成された配線１７０ｂとを有する導電体１７０が、開口部１５８内に埋め込まれている。
【００５０】
導体プラグ１７０ａ及び配線１７０ｂが埋め込まれたキャップ膜１５０上には、図示しない配線が更に形成されている。
【００５１】
こうして、多層配線を有する本実施形態による半導体装置が構成されている。
【００５２】
このように、本実施形態では、酸化ジルコニウム膜６２とＺｒ膜６４との積層膜によりバリア膜６５が構成されており、酸化ジルコニウム膜１６２とＺｒ膜１６４との積層膜によりバリア膜１６５が構成されている。酸化ジルコニウム膜６２、１６２は、極めて薄く形成した場合であっても、Ｃｕ、酸素、水分等の拡散を確実に防止し得る。また、Ｚｒ膜６４、１６４は、導体プラグ７０ａ、１７０ａ及び配線７０ｂ、１７０ｂの下地に対する密着性を確保するのに寄与する。また、Ｚｒ膜６４は、良好な導電性を有しているため、導体プラグ７０ａと導体プラグ３２との間のコンタクト抵抗の低減に寄与する。また、Ｚｒ膜１６４は、良好な導電性を有しているため、導体プラグ１７０ａと配線７０ｂとの間のコンタクト抵抗の低減に寄与する。このため、本実施形態によれば、信頼性や製造歩留まりの低下を招くことなく、良質なバリア膜６５、１６５を薄く形成することができ、ひいては、導体プラグ７０ａ、１７０ａ及び配線７０ｂ、１７０ｂの微細化を実現することができる。
【００５３】
しかも、酸化ジルコニウム膜６２、１６２は、水分や酸素等によって劣化しにくい。このため、層間絶縁膜４８、１４８から大量の水分や酸素等が放出された場合であっても、酸化ジルコニウム膜６２、１６２のバリア性が劣化してしまうことはない。このため、本実施形態によれば、酸素や水分等を比較的多く含む多孔質の低誘電率絶縁膜等を層間絶縁膜４８、１４８として用いることができる。
【００５４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２乃至図１４を用いて説明する。図２乃至図１４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５５】
まず、図２（ａ）に示すように、例えばシリコンより成る半導体基板１０に、素子領域を画定する素子分離領域１２を形成する。素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。
【００５６】
次に、全面に、膜厚１．３ｎｍのゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、例えば熱酸化法により形成することできる。
【００５７】
次に、全面に、膜厚１００ｎｍのポリシリコン膜を形成する。この後、フォトリソグラフィ技術を用い、ポリシリコン膜をゲート電極１６の形状にパターニングする。ポリシリコン膜をパターニングする際には、例えば異方性のドライエッチングを用いる。こうして、ポリシリコンより成るゲート電極１６が形成される。
【００５８】
次に、例えばイオン注入法により、ゲート電極１６をマスクとして、ゲート電極１６の両側の半導体基板１０内にドーパント不純物を導入する。こうして、ゲート電極１６の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域１８ａ、即ちエクステンション領域が形成される。
【００５９】
次に、全面に、例えばＣＶＤ法により、膜厚１０ｎｍのシリコン酸化膜を形成する。
【００６０】
次に、シリコン酸化膜を異方性エッチングする。こうして、ゲート電極１６の側壁部分に、シリコン酸化膜から成るサイドウォール絶縁膜２０が形成される。
【００６１】
次に、例えばイオン注入法により、ゲート電極１６及びサイドウォール絶縁膜２０をマスクとして、半導体基板１０内にドーパント不純物を導入する。こうして、側壁部分にサイドウォール絶縁膜２０が形成されたゲート電極１６の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域１８ｂが形成される。浅い不純物拡散領域１８ａと深い不純物拡散領域１８ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層１８が構成される。
【００６２】
次に、例えばＲＴＡ（Rapid Thermal Annealing）法により、ソース／ドレイン拡散層１８に導入されたドーパント不純物を活性化するための熱処理を行う。
【００６３】
こうして、ゲート電極１６とソース／ドレイン拡散層１８とを有するトランジスタ２２が形成される。
【００６４】
次に、図２（ｂ）に示すように、全面に、例えばスピンコート法により、例えば多孔質の低誘電率膜より成る絶縁膜２４を形成する。かかる絶縁膜２４としては、例えばメチルシルセスキオキサン膜を形成する。絶縁膜２４の膜厚は、例えば１５０ｎｍとする。
【００６５】
次に、全面に、例えばＣＶＤ法により、例えばＳｉＣより成るキャップ膜２６を形成する。キャップ膜２６の膜厚は、例えば３０ｎｍ程度とする。
【００６６】
次に、フォトリソグラフィ技術を用い、キャップ膜２６及び層間絶縁膜２４に、ソース／ドレイン拡散層１８に達するコンタクトホール２８を形成する（図２（ｃ）参照）。
【００６７】
次に、全面に、例えばＡＬＤ法により、例えばＴｉＮより成るバリアメタル３０を形成する。バリアメタル３０の膜厚は、例えば３ｎｍとする。
【００６８】
次に、全面に、例えばＣＶＤ法により、例えばタングステンより成る導電膜３２を形成する。導電膜３２の膜厚は、例えば１５０ｎｍとする。
【００６９】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）により、キャップ膜２６の表面が露出するまで導電膜３２を研磨する。これにより、タングステンより成る導電性プラグ３２がコンタクトホール２８内に埋め込まれる（図３（ａ）参照）。
【００７０】
次に、全面に、例えばＣＶＤ法により、例えばＳｉＣより成るキャップ膜４６を形成する。キャップ膜４６の膜厚は、例えば３０ｎｍ程度とする。かかるキャップ膜４６は、層間絶縁膜４８をエッチングする際にエッチングストッパとなるものである。
【００７１】
次に、全面に、例えば多孔質の低誘電率膜より成る層間絶縁膜４８を形成する。層間絶縁膜４８の膜厚は、例えば１２０ｎｍとする。かかる層間絶縁膜４８としては、有機系の低誘電率膜を用いてもよいし、無機系の低誘電率膜を用いてもよい。有機系の低誘電率膜の材料としては、例えばＳｉＬＫ（登録商標）等を用いることができる。また、無機系の低誘電率膜としては、例えばメチルシルセスキオキサン膜やＳｉＯＣＨ膜等を用いることができる。
【００７２】
次に、全面に、例えばＣＶＤ法により、例えばＳｉＣより成るキャップ膜５０を形成する。かかるキャップ膜５０の膜厚は、例えば３０ｎｍ程度とする。キャップ膜５０は、シリコン酸化膜４８をエッチングする際にハードマスクとして機能するものである（図３（ｂ）参照）。
【００７３】
次に、フォトリソグラフィ技術を用い、キャップ膜５０をパターニングする。これにより、コンタクトホール５２を形成するための開口部（図示せず）がキャップ膜５０に形成される。こうして、ＳｉＣより成るハードマスク５０が形成される。
【００７４】
次に、ハードマスク５０をマスクとし、エッチングストッパ膜４６をストッパとして、層間絶縁膜４８をエッチングする。これにより、導体プラグ３２に達するコンタクトホール５２が形成される。コンタクトホール５２の径は、例えば５０ｎｍとする。
【００７５】
次に、フォトリソグラフィ技術を用い、ハードマスク５０を更にパターニングする。これにより、溝５４を形成するための開口部５６がハードマスク５０に形成される。
【００７６】
次に、ハードマスク５０をマスクとして、層間絶縁膜４８をエッチングすることにより、層間絶縁膜４８に溝５４を形成する。溝５４の幅は、例えば５０ｎｍ〜３μｍとする。
【００７７】
次に、コンタクトホール５２内に露出しているキャップ膜４６をエッチング除去する。
【００７８】
こうして、導体プラグ３２に達するコンタクトホール５２と、コンタクトホール５２の上部に接続された溝５４とを含む開口部５８が、層間絶縁膜４８に形成される（図４（ａ）参照）。
【００７９】
次に、図４（ｂ）に示すように、全面に、例えばマグネトロンスパッタ法により、ジルコニウム膜（Ｚｒ膜）６０を形成する。Ｚｒ膜６０の膜厚は、例えば３ｎｍ程度とする。Ｚｒ膜６０の成膜条件は、例えば以下の通りとする。ターゲット電力は、例えば１０〜２０ｋＷとする。Ａｒガスの流量は、１０〜３０ｓｃｃｍとする。基板バイアスは、例えば０〜２００Ｗとする。
【００８０】
次に、大気中で熱処理を行うことにより、Ｚｒ膜６０を酸化する。熱処理温度は、例えば１００〜３００℃程度とする。熱処理時間は、例えば３０分程度とする。こうして、Ｚｒ膜６０が酸化され、酸化ジルコニウム膜６２が形成される（図５（ａ）参照）。
【００８１】
なお、ここでは、大気中で熱処理を行うことにより、Ｚｒ膜６０を酸化する場合を例に説明したが、必ずしも熱処理を大気中で行わなくてもよい。酸素を含む雰囲気中で熱処理を行えば、Ｚｒ膜６０を酸化させることができる。
【００８２】
また、ここでは、Ｚｒ膜６０を酸化する際に熱処理を行う場合を例に説明したが、必ずしも熱処理を行わなくてもよい。Ｚｒは酸素との親和性が高いため、熱処理を行わなくてもＺｒ膜６０を酸化させることが可能である。
【００８３】
次に、図５（ｂ）に示すように、全面に、例えばマグネトロンスパッタ法により、Ｚｒ膜６４を形成する。Ｚｒ膜６４の膜厚は、２ｎｍ程度とする。Ｚｒ膜６４を成膜する際には、コンタクトホール５２の底部に存在している酸化ジルコニウム膜６２をＺｒイオンにより選択的に除去しつつ、Ｚｒ膜６４が全面に形成されるような条件で成膜を行う。Ｚｒ膜６４の成膜条件は、例えば以下の通りとする。ターゲット電力は、例えば１〜５ｋＷ程度とする。基板バイアスは、例えば１００〜３００Ｗ程度とする。このような条件でＺｒ膜６４を成膜すれば、コンタクトホール５２の底部に存在している酸化ジルコニウム膜６２をＺｒイオンにより選択的に除去しつつ、Ｚｒ膜６４を全面に成膜することができる。コンタクトホール５２の底部の酸化ジルコニウム膜６２が除去されるため、良好なコンタクトを得ることが可能となる。なお、溝５４の底面はコンタクトホール５２の底面に対して十分に大きいため、溝５４の底部に存在している酸化ジルコニウム膜６２は、Ｚｒ膜６４を成膜する際にＺｒイオンにより殆どエッチングされない。従って、溝５４の底面の酸化ジルコニウム膜６２が消失してしまうことはない。Ｚｒ膜６４は、導体プラグ７０ａ及び配線７０ｂの下地に対する密着性を確保するのに寄与する。また、Ｚｒ膜６４は、良好な導電性を有しているため、導体プラグ７０ａと導体プラグ３２との間のコンタクト抵抗の低減に寄与する。
【００８４】
こうして、酸化ジルコニウム膜６２とＺｒ膜６４とから成るバリア膜６５が形成される。
【００８５】
次に、図６（ａ）に示すように、全面に、例えばスパッタリング法により、Ｃｕより成るシード膜６６を形成する。シード膜６６の膜厚は、例えば３０ｎｍ程度とする。
【００８６】
次に、図６（ｂ）に示すように、全面に、例えば硫酸銅浴を用い、電気めっき法により、Ｃｕ膜６８を形成する。Ｃｕ膜６８の膜厚は、例えば５００ｎｍ程度とする。
【００８７】
次に、熱処理を行う。熱処理温度は、例えば１５０〜３５０℃程度とする。熱処理時間は、例えば６０〜３６００秒程度とする。
【００８８】
次に、例えばＣＭＰ法により、キャップ膜５０の表面が露出するまで、Ｃｕ膜６８、シード膜６６、Ｚｒ膜６４及び酸化ジルコニウム膜６２を研磨する。
【００８９】
こうして、デュアルダマシン法により、Ｃｕより成る導体プラグ７０ａがコンタクトホール５２内に埋め込まれ、Ｃｕより成る配線７０ｂが溝７０ｂ内に埋め込まれる。即ち、導体プラグ７０ａと、導体プラグ７０ａと一体的に形成された配線７０ｂとを有する導電体７０が、開口部５８内に埋め込まれる（図７（ａ）参照）。
【００９０】
次に、全面に、例えばＣＶＤ法により、例えばＳｉＣより成るキャップ膜１４６を形成する。キャップ膜１４６の膜厚は、例えば３０ｎｍ程度とする。かかるキャップ膜１４６は、層間絶縁膜１４８をエッチングする際にエッチングストッパとなるものである。
【００９１】
次に、全面に、例えば多孔質の低誘電率膜より成る層間絶縁膜１４８を形成する。層間絶縁膜１４８の膜厚は、例えば１２０ｎｍとする。かかる層間絶縁膜１４８としては、有機系の低誘電率膜を用いてもよいし、無機系の低誘電率膜を用いてもよい。有機系の低誘電率膜の材料としては、例えばＳｉＬＫ（登録商標）等を用いることができる。また、無機系の低誘電率膜としては、例えばメチルシルセスキオキサン膜やＳｉＯＣＨ膜等を用いることができる。
【００９２】
次に、全面に、例えばＣＶＤ法により、例えばＳｉＣより成るキャップ膜１５０を形成する。かかるキャップ膜１５０の膜厚は、例えば３０ｎｍ程度とする。キャップ膜１５０は、シリコン酸化膜１４８をエッチングする際にハードマスクとして機能するものである（図７（ｂ）参照）。
【００９３】
次に、フォトリソグラフィ技術を用い、キャップ膜１５０をパターニングする。これにより、コンタクトホール１５２を形成するための開口部（図示せず）がキャップ膜１５０に形成される。こうして、ＳｉＣより成るハードマスク１５０が形成される。
【００９４】
次に、ハードマスク１５０をマスクとし、エッチングストッパ膜１４６をストッパとして、層間絶縁膜１４８をエッチングする。これにより、配線７０ｂに達するコンタクトホール１５２が形成される。コンタクトホール１５２の径は、例えば５０ｎｍとする。
【００９５】
次に、フォトリソグラフィ技術を用い、ハードマスク１５０を更にパターニングする。これにより、溝１５４を形成するための開口部１５６がハードマスク１５０に形成される。
【００９６】
次に、ハードマスク１５０をマスクとして、層間絶縁膜１４８をエッチングすることにより、層間絶縁膜１４８に溝１５４を形成する。溝１５４の幅は、例えば５０ｎｍ〜３μｍとする。
【００９７】
次に、コンタクトホール１５２内に露出しているキャップ膜１４６をエッチング除去する。
【００９８】
こうして、導体プラグ１３２に達するコンタクトホール１５２と、コンタクトホール１５２の上部に接続された溝１５４とを含む開口部１５８が、層間絶縁膜１４８に形成される（図８参照）。
【００９９】
次に、図９に示すように、全面に、例えばマグネトロンスパッタ法により、ジルコニウム膜１６０を形成する。Ｚｒ膜１６０の膜厚は、例えば３ｎｍ程度とする。Ｚｒ膜１６０の成膜条件は、例えば以下の通りとする。ターゲット電力は、例えば１０〜２０ｋＷとする。Ａｒガスの流量は、１０〜３０ｓｃｃｍとする。基板バイアスは、例えば０〜２００Ｗとする。
【０１００】
次に、大気中で熱処理を行うことにより、Ｚｒ膜１６０を酸化する。熱処理温度は、例えば１００〜３００℃程度とする。熱処理時間は、例えば３０分程度とする。こうして、Ｚｒ膜１６０が酸化され、酸化ジルコニウム膜１６２が形成される（図１０参照）。
【０１０１】
なお、ここでは、大気中で熱処理を行うことにより、Ｚｒ膜１６０を酸化する場合を例に説明したが、必ずしも熱処理を大気中で行わなくてもよい。酸素を含む雰囲気中で熱処理を行えば、Ｚｒ膜１６０を酸化させることができる。
【０１０２】
また、ここでは、Ｚｒ膜１６０を酸化する際に熱処理を行う場合を例に説明したが、必ずしも熱処理を行わなくてもよい。Ｚｒは酸素との親和性が高いため、熱処理を行わなくてもＺｒ膜１６０を酸化させることが可能である。
【０１０３】
次に、図１１に示すように、全面に、例えばマグネトロンスパッタ法により、Ｚｒ膜１６４を形成する。Ｚｒ膜１６４の膜厚は、２ｎｍ程度とする。Ｚｒ膜１６４を成膜する際には、コンタクトホール１５２の底部に存在している酸化ジルコニウム膜１６２をＺｒイオンにより選択的に除去しつつ、Ｚｒ膜１６４が全面に形成されるような条件で成膜を行う。Ｚｒ膜１６４の成膜条件は、例えば以下の通りとする。ターゲット電力は、例えば１〜５ｋＷ程度とする。基板バイアスは、例えば１００〜３００Ｗ程度とする。このような条件でＺｒ膜１６４を成膜すれば、コンタクトホール１５２の底部に存在している酸化ジルコニウム膜１６２をＺｒイオンにより選択的に除去しつつ、Ｚｒ膜１６４を全面に成膜することができる。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２が除去されるため、良好なコンタクトを得ることが可能となる。なお、溝１５４の底面はコンタクトホール１５２の底面に対して十分に大きいため、溝１５４の底部に存在している酸化ジルコニウム膜１６２は、Ｚｒ膜１６４を成膜する際にＺｒイオンにより殆どエッチングされない。従って、溝１５４の底面の酸化ジルコニウム膜１６２が消失してしまうことはない。Ｚｒ膜１６４は、導体プラグ１７０ａ及び配線１７０ｂの下地に対する密着性を確保するのに寄与する。また、Ｚｒ膜１６４は、良好な導電性を有しているため、導体プラグ１７０ａと導体プラグ１３２との間のコンタクト抵抗の低減に寄与する。
【０１０４】
こうして、酸化ジルコニウム膜１６２とＺｒ膜１６４とから成るバリア膜１６５が形成される。
【０１０５】
次に、図１２に示すように、全面に、例えばスパッタリング法により、Ｃｕより成るシード膜１６６を形成する。シード膜１６６の膜厚は、例えば３０ｎｍ程度とする。
【０１０６】
次に、図１３に示すように、全面に、例えば硫酸銅浴を用い、電気めっき法により、Ｃｕ膜１６８を形成する。Ｃｕ膜１６８の膜厚は、例えば５００ｎｍ程度とする。
【０１０７】
次に、熱処理を行う。熱処理温度は、例えば１５０〜３５０℃程度とする。熱処理時間は、例えば６０〜３６００秒程度とする。
【０１０８】
次に、例えばＣＭＰ法により、キャップ膜１５０の表面が露出するまで、Ｃｕ膜１６８、シード膜１６６、Ｚｒ膜１６４及び酸化ジルコニウム膜１６２を研磨する。
【０１０９】
こうして、デュアルダマシン法により、Ｃｕより成る導体プラグ１７０ａがコンタクトホール１５２内に埋め込まれ、Ｃｕより成る配線１７０ｂが溝１７０ｂ内に埋め込まれる。即ち、導体プラグ１７０ａと、導体プラグ１７０ａと一体的に形成された配線１７０ｂとを有する導電体１７０が、開口部１５８内に埋め込まれる。
【０１１０】
この後、図示しない配線を更に形成する。
【０１１１】
こうして、多層配線を有する本実施形態による半導体装置が製造される（図１４参照）。
【０１１２】
（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果について説明する。
【０１１３】
まず、バリア膜のバリア性に関する評価結果を図１５乃至図２０を用いて説明する。図１５乃至図２０は、バリア膜の評価に用いられた試料を示す断面図である。図１５は、実施例１の試料を示す断面図である。図１６は、比較例１の試料を示す断面図である。図１７は、比較例２の試料を示す断面図である。図１８は、比較例３の試料を示す断面図である。図１９は、比較例４の試料を示す断面図である。図２０は、比較例５の試料を示す断面図である。図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）及び図２０（ａ）は、熱処理を行う前の状態を示している。図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）及び図２０（ｂ）は、熱処理後を行った後の状態を示している。
【０１１４】
実施例１の試料を形成する際には、図１５（ａ）に示すように、シリコン基板１００上の全面に、熱酸化法により膜厚１００ｎｍのシリコン酸化膜１０２を形成した。次に、全面に、スパッタリング法により、膜厚１０ｎｍのタンタル膜より成る下地膜１０４を形成した。かかる下地膜１０４は、Ｃｕ膜１０６の下地に対する密着性を確保するためのものである。次に、下地膜１０４上に、スパッタリング法により、膜厚６０ｎｍのＣｕ膜１０６を形成した。次に、Ｃｕ膜１０６上に、スパッタリング法により、膜厚５ｎｍのバリア膜１０８を形成した。こうして、実施例１の試料を作成した。
【０１１５】
比較例１の試料を作成する際には、図１６（ａ）に示すように、Ｃｕ膜１０６上にＺｒＮ膜より成るバリア膜１１０を形成した。ＺｒＮ膜１１０を成膜する際には、成膜室内にＡｒガスとＮ２ガスとを導入した。比較例１−１では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．０１とした。比較例１−２では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．０３とした。比較例１−３では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．０５とした。比較例１−４では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．１とした。比較例１−５では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．２とした。比較例１−６では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．３とした。比較例１−７では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．４とした。比較例１−８では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．５とした。比較例１−９では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．７とした。
【０１１６】
比較例２の試料を作成する際には、図１７（ａ）に示すように、Ｃｕ膜１０６上にＴａ膜より成るバリア膜１１２を形成した。
【０１１７】
比較例３の試料を作成する際には、図１８（ａ）に示すように、Ｃｕ膜１０６上にＴａＮ膜より成るバリア膜１１４を形成した。
【０１１８】
比較例４の試料を作成する際には、図１９（ａ）に示すように、Ｃｕ膜１０６上にＴｉ膜より成るバリア膜１１６を形成した。
【０１１９】
比較例５の試料を作成する際には、図２０（ａ）に示すように、Ｃｕ膜１０６上にＴｉＮ膜より成るバリア膜１１８を形成した。
【０１２０】
このようにして形成した各々の試料に対して、大気中で、４００℃、３０分間の熱処理を行った。４００℃、３０分という条件は、バリア性の評価としては過酷な条件である。
【０１２１】
かかる熱処理を行った後、各々の試料を目視にて確認したところ、以下のような結果が得られた。
【０１２２】
実施例１の試料については、基板の表面は変色していなかった。
【０１２３】
一方、比較例１−１〜１−９の試料、比較例２の試料、比較例３の試料、比較例４の試料、比較例５の試料については、いずれも基板の表面が変色していた。
【０１２４】
また、上記のようにして形成した試料に対して、ＸＰＳ（X-Ray Photoelectron Spectroscopy、Ｘ線光電子分光）装置を用いて分析を行ったところ、以下のような結果が得られた。
【０１２５】
まず、実施例１の試料について熱処理を行う前におけるＺｒ膜１０８の表面を分析したところ、Ｚｒ３ｄ軌道から放出された光電子に対応するピーク、Ｏ１ｓ軌道から放出された光電子に対応するピーク、及び、Ｃ１ｓ軌道から放出された光電子に対応するピークが観測された。Ｚｒ３ｄ軌道から放出された光電子に対応するピークの割合は２４％であり、Ｏ１ｓ軌道から放出された光電子に対応するピークの割合は５６％であり、Ｃ１ｓ軌道から放出された光電子に対応するピークの割合は２０％であった。
【０１２６】
一方、Ｃｕ２ｐ３軌道から放出された光電子に対応するピークは観測されなかった。
【０１２７】
次に、大気中にて３００℃の熱処理を行った後におけるＺｒＯ２膜１２０の表面を分析したところ、Ｚｒ３ｄ軌道から放出された光電子に対応するピーク、Ｏ１ｓ軌道から放出された光電子に対応するピーク、及び、Ｃ１ｓ軌道から放出された光電子に対応するピークが観測された。Ｚｒ３ｄ軌道から放出された光電子に対応するピークの割合は２４％であり、Ｏ１ｓ軌道から放出された光電子に対応するピークの割合は５６％であり、Ｃ１ｓ軌道から放出された光電子に対応するピークの割合は２９％であった。
【０１２８】
一方、Ｃｕ２ｐ３軌道から放出された光電子に対応するピークは観測されなかった。
【０１２９】
また、実施例１の試料では、Ｃｕ膜１０６は酸化されていなかった。また、実施例１の試料では、酸化ジルコニウム膜１２０上にＣｕが拡散していなかった。
【０１３０】
これらのことから、実施例１の試料では、Ｚｒ膜１０８の表面が酸化され、酸化ジルコニウム膜１２０となっており（図１５（ｂ）参照）、酸化ジルコニウム膜１２０は、酸素、水分及びＣｕの拡散を確実に防止し得ることが分かる。
【０１３１】
比較例１−１〜１−９の試料では、ＺｒＮ膜１１０が酸化され、ＺｒＯＮ膜１２２となっていた（図１６（ｂ）参照）。また、Ｃｕ膜１０６の上層部にＣｕ酸化物１２４が形成されていた。また、ＺｒＯＮ膜１２２の表面にもＣｕ酸化物１２６が形成されていた。このことから、ＺｒＮ膜１１０やＺｒＯＮ膜１２２は、酸素、水分及びＣｕの拡散を十分に防止し得ないことがわかる。しかも、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比がわずか０．０１の場合であっても、Ｃｕ膜１０６の上層部にＣｕ酸化物１２４が形成されていた。また、ＺｒＯＮ膜１２２の表面にもＣｕ酸化物１２６が形成されていた。このことから、わずかな窒素がＺｒ膜に含まれただけでも、良好なバリア性が得られなくなることが分かる。
【０１３２】
また、比較例２の試料では、Ｔａ膜１１２が酸化され、タンタル酸化膜１２８となっていた（図１７（ｂ）参照）。また、Ｃｕ膜１０６の上層部にＣｕ酸化物１２４が観測され、タンタル酸化膜１２８の表面にもＣｕ酸化物１２６が観測された。このことから、Ｔａ膜１１２やタンタル酸化膜１２８は、酸素、水分及びＣｕの拡散を十分に防止し得ないことがわかる。
【０１３３】
また、比較例３の試料では、ＴａＮ膜１１４が酸化され、ＴａＯＮ膜１３０となっていた（図１８（ｂ）参照）。また、Ｃｕ膜１０６の上層部にＣｕ酸化物１２４が形成されていた。また、ＴａＯＮ膜１３０の表面にもＣｕ酸化物１２６が形成されていた。このことから、ＴａＮ膜１１４やＴａＯＮ膜１３０は、酸素、水分及びＣｕの拡散を十分に防止し得ないことがわかる。
【０１３４】
また、比較例４の試料では、Ｔｉ膜１１６が酸化され、酸化チタン膜１３２となっていた（図１９（ｂ）参照）。また、Ｃｕ膜１０６の上層部にＣｕ酸化物１２４が形成されていた。また、酸化チタン膜１３２の表面にもＣｕ酸化物１２６が形成されていた。このことから、Ｔｉ膜１１６や酸化チタン膜１３２は、酸素、水分及びＣｕの拡散を十分に防止し得ないことがわかる。
【０１３５】
また、比較例５の試料では、ＴｉＮ膜１１８が酸化され、ＴｉＯＮ膜１３４となっていた（図２０（ｂ）参照）。また、Ｃｕ膜１０６の上層部にＣｕ酸化物１２４が形成されていた。また、ＴｉＯＮ膜１３４の表面にもＣｕ酸化物１２６が形成されていた。このことから、ＴｉＮ膜１１８やＴｉＯＮ膜１３４は、酸素、水分及びＣｕの拡散を十分に防止し得ないことがわかる。
【０１３６】
本実施形態では、酸化ジルコニウム膜６２とＺｒ膜６４との積層膜によりバリア膜６５が構成されており、酸化ジルコニウム膜１６２とＺｒ膜１６４との積層膜によりバリア膜１６５が構成されている。酸化ジルコニウム膜６２、１６２は、極めて薄く形成した場合であっても、Ｃｕ、酸素、水分等の拡散を確実に防止し得る。また、Ｚｒ膜６４、１６４は、導体プラグ７０ａ、１７０ａ及び配線７０ｂ、１７０ｂの下地に対する密着性を確保するのに寄与する。また、Ｚｒ膜６４は、良好な導電性を有しているため、導体プラグ７０ａと導体プラグ３２との間のコンタクト抵抗の低減に寄与する。また、Ｚｒ膜１６４も、良好な導電性を有しているため、導体プラグ１７０ａと配線７０ｂとの間のコンタクト抵抗の低減に寄与する。このため、本実施形態によれば、信頼性や製造歩留まりの低下を招くことなく、良質なバリア膜６５、１６５を薄く形成することができ、ひいては、導体プラグ７０ａ、１７０ａ及び配線７０ｂ、１７０ｂの微細化を実現することができる。
【０１３７】
しかも、酸化ジルコニウム膜６２、１６２は、水分や酸素等によって劣化しにくい。このため、層間絶縁膜４８、１４８から大量の水分や酸素等が放出された場合であっても、酸化ジルコニウム膜６２、１６２のバリア性が劣化してしまうことはない。このため、本実施形態によれば、酸素や水分等を比較的多く含む多孔質の低誘電率絶縁膜等を層間絶縁膜４８、１４８として用いることができる。
【０１３８】
（変形例）
次に、本実施形態による半導体装置の製造方法の変形例を図２１及び図２６を用いて説明する。図２１乃至図２６は、本変形例による半導体装置の製造方法を示す工程断面図である。
【０１３９】
本変形例による半導体装置の製造方法は、開口部５８が形成された層間絶縁膜４８上に、酸化ジルコニウム膜６２を直接形成し、開口部１５８が形成された層間絶縁膜１４８上に、酸化ジルコニウム膜１６２を直接形成することに主な特徴がある。
【０１４０】
まず、層間絶縁膜４８に開口部５８を形成する工程までは、図２（ａ）乃至図４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図２１（ａ）参照）。
【０１４１】
次に、図２１（ｂ）に示すように、酸素を含む雰囲気中で、スパッタリング法により、酸化ジルコニウム膜６２を形成する。酸化ジルコニウム膜６２を形成する際の条件は、例えば以下の通りとする。成膜室内に導入するガスとしては、例えばＡｒガスと酸素ガスとを用いる。Ａｒガスの流量は、例えば１０〜３０ｓｃｃｍとする。酸素ガスの流量は、例えば１０ｓｃｃｍとする。Ｚｒは酸素との親和性が高いため、成膜室内に導入する酸素ガスの流量比が比較的小さい場合であっても、酸化ジルコニウム膜６２を形成することが可能である。ターゲット電力は、例えば５〜１０ｋＷとする。基板バイアスは、例えば０〜１００Ｗとする。
【０１４２】
次に、図５（ｂ）を用いて上述した半導体装置の製造方法と同様にして、コンタクトホール５２の底部の酸化ジルコニウム膜６２をＺｒイオンにより除去しつつ、Ｚｒ膜６４を全面に形成する。
【０１４３】
こうして、酸化ジルコニウム膜６２とＺｒ膜６４とから成るバリア膜６５が形成される（図２２（ａ）参照）。
【０１４４】
この後、シード膜６６を形成する工程から開口部５８内に導電体７０を埋め込む工程までは、図６（ａ）乃至図７（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図２２（ｂ）参照）。
【０１４５】
次に、キャップ膜４６を形成する工程から開口部５８を形成する工程までは、図７（ｂ）及び図８を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図２３参照）。
【０１４６】
次に、図２１（ｂ）を用いて上述した半導体装置の製造方法と同様にして、酸素を含む雰囲気中で、スパッタリング法により、酸化ジルコニウム膜１６２を形成する（図２４参照）。
【０１４７】
次に、図２２（ａ）を用いて上述した半導体装置の製造方法と同様にして、コンタクトホール１５２の底部の酸化ジルコニウム膜１６２をＺｒイオンにより除去しつつ、Ｚｒ膜１６４を全面に形成する。
【０１４８】
こうして、酸化ジルコニウム膜１６２とＺｒ膜１６４とから成るバリア膜１６５が形成される（図２５参照）。
【０１４９】
この後の半導体装置の製造方法は、図１２乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１５０】
こうして、本変形例による半導体装置が製造される（図２６参照）
このように、開口部５８が形成された層間絶縁膜４８上に、酸化ジルコニウム膜６２を直接形成し、開口部１５８が形成された層間絶縁膜１４８上に、酸化ジルコニウム膜１６２を直接形成するようにしてもよい。
【０１５１】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法を図２７乃至図３５を用いて説明する。図２７乃至図３５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２６に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１５２】
本実施形態による半導体装置の製造方法は、酸化ジルコニウム膜６２、１６２を形成した後、コンタクトホール５２、１５２の底部の酸化ジルコニウム膜６２、１６２を選択的にエッチング除去し、この後、Ｚｒ膜６４、１６４を形成することに主な特徴がある。
【０１５３】
まず、半導体基板１０に素子分離領域１２を形成する工程から、開口部５８を形成する工程までは、図２（ａ）乃至図４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図２７（ａ）参照）。
【０１５４】
次に、図４（ｂ）を用いて上述した半導体装置の製造方法と同様にして、全面に、ジルコニウム膜（Ｚｒ膜）６０を形成する（図２７（ｂ）参照）。
【０１５５】
次に、図５（ａ）を用いて上述した半導体装置の製造方法と同様にして、Ｚｒ膜６０を酸化する。これにより、Ｚｒ膜６０が酸化され、酸化ジルコニウム膜６２が形成される（図２８（ａ）参照）。
【０１５６】
次に、図２８（ｂ）に示すように、例えばＡｒイオンを用いて、コンタクトホール５２の底部の酸化ジルコニウム膜６２を選択的にエッチング除去する。コンタクトホール５２の底部の酸化ジルコニウム膜６２を選択的にエッチング除去する際には、後述するシード膜６６を形成する際に用いられるスパッタリング装置を用いることができる。ターゲット電力は、例えば０Ｗ〜５００Ｗ程度とする。基板バイアスは、例えば２００〜４００Ｗとする。このような条件に設定すれば、Ａｒイオンがコンタクトホール５２の底部に集中に達し、コンタクトホール６２の底部の酸化ジルコニウム膜６２を選択的に除去することができる。コンタクトホール５２の底部の酸化ジルコニウム膜６２が除去されるため、良好なコンタクトを得ることが可能となる。
【０１５７】
なお、溝５４の底面はコンタクトホール５２の底面に対して十分に大きいため、溝５４の底部にはＡｒイオンは集中しない。このため、溝５４の底面に存在している酸化ジルコニウム膜６２は、Ａｒイオンにより殆どエッチングされない。従って、溝５４の底面の酸化ジルコニウム膜６２が消失してしまうことはない。
【０１５８】
なお、シード膜６６を形成する際に用いられるスパッタリング装置とは別個のスパッタリング装置を用いて、コンタクトホール５２の底部の酸化ジルコニウム膜６２を選択的にエッチング除去してもよい。かかるスパッタリング装置としては、例えば誘導結合プラズマ（ＩＣＰ、Inductively Coupled Plasma）を用いたスパッタリング装置を用いることができる。
【０１５９】
次に、図２９（ａ）に示すように、全面に、例えばスパッタリング法により、Ｚｒ膜６４を形成する。Ｚｒ膜６４の膜厚は、例えば３ｎｍ程度とする。Ｚｒ膜６４の成膜条件は、例えば以下の通りとする。ターゲット電力は、例えば１０〜２０ｋＷ程度とする。基板バイアスは、例えば０〜２００Ｗ程度とする。Ｚｒ膜６４は、導体プラグ７０ａ及び配線７０ｂの下地に対する密着性を確保するのに寄与する。また、Ｚｒ膜６４は、良好な導電性を有しているため、導体プラグ７０ａと導体プラグ３との間のコンタクト抵抗の低減に寄与する。
【０１６０】
こうして、酸化ジルコニウム膜６２とＺｒ膜６４とから成るバリア膜６５が形成される。
【０１６１】
この後、シード膜６６を形成する工程から開口部５８内に導電体７０を埋め込む工程までは、図６（ａ）乃至図７（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図２９（ｂ）参照）。
【０１６２】
この後、キャップ膜４６を形成する工程から開口部５８を形成する工程までは、図７（ｂ）及び図８を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図３０参照）。
【０１６３】
次に、図９を用いて上述した半導体装置の製造方法と同様にして、全面に、ジルコニウム膜１６０を形成する（図３１参照）。
【０１６４】
次に、図１０を用いて上述した半導体装置の製造方法と同様にして、Ｚｒ膜１６０を酸化する。これにより、Ｚｒ膜１６０が酸化され、酸化ジルコニウム膜１６２が形成される（図３２参照）。
【０１６５】
次に、図３３に示すように、例えばＡｒイオンを用いて、コンタクトホール１５２の底部の酸化ジルコニウム膜１６２を選択的にエッチング除去する。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２を選択的にエッチング除去する際には、後述するシード膜１６６を形成する際に用いられるスパッタリング装置を用いることができる。ターゲット電力は、例えば０Ｗ〜５００Ｗ程度とする。基板バイアスは、例えば２００〜４００Ｗとする。このような条件に設定すれば、Ａｒイオンがコンタクトホール１５２の底部に集中に達し、コンタクトホール１６２の底部の酸化ジルコニウム膜１６２を選択的に除去することができる。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２が除去されるため、良好なコンタクトを得ることが可能となる。
【０１６６】
なお、溝１５４の底面はコンタクトホール１５２の底面に対して十分に大きいため、溝１５４の底部にはＡｒイオンは集中しない。このため、溝１５４の底面に存在している酸化ジルコニウム膜１６２は、Ａｒイオンにより殆どエッチングされない。従って、溝１５４の底面の酸化ジルコニウム膜１６２が消失してしまうことはない。
【０１６７】
なお、シード膜１６６を形成する際に用いられるスパッタリング装置とは別個のスパッタリング装置を用いて、コンタクトホール１５２の底部の酸化ジルコニウム膜１６２を選択的にエッチング除去してもよい。かかるスパッタリング装置としては、例えば誘導結合プラズマを用いたスパッタリング装置を用いることができる。
【０１６８】
次に、図３４に示すように、全面に、例えばスパッタリング法により、Ｚｒ膜１６４を形成する。Ｚｒ膜１６４の膜厚は、例えば３ｎｍ程度とする。Ｚｒ膜１６４の成膜条件は、例えば以下の通りとする。ターゲット電力は、例えば１０〜２０ｋＷ程度とする。基板バイアスは、例えば０〜２００Ｗ程度とする。Ｚｒ膜１６４は、導体プラグ１７０ａ及び配線１７０ｂの下地に対する密着性を確保するのに寄与する。また、Ｚｒ膜１６４は、良好な導電性を有しているため、導体プラグ１７０ａと下層の配線７０ｂとの間のコンタクト抵抗の低減に寄与する。
【０１６９】
こうして、酸化ジルコニウム膜１６２とＺｒ膜１６４とから成るバリア膜１６５が形成される。
【０１７０】
この後、シード膜１６６を形成する工程から開口部１５８内に導電体１７０を埋め込む工程までは、図１２乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１７１】
こうして、本実施形態による半導体装置が製造される（図３５参照）。
【０１７２】
（変形例）
次に、本実施形態による半導体装置の製造方法の変形例を図３６乃至図４２を用いて説明する。図３６乃至図４２は、本変形例による半導体装置の製造方法を示す工程断面図である。
【０１７３】
本変形例による半導体装置の製造方法は、開口部５８が形成された層間絶縁膜４８上に、酸化ジルコニウム膜６２を直接形成し、開口部１５８が形成された層間絶縁膜１４８上に、酸化ジルコニウム膜１６２を直接形成することに主な特徴がある。
【０１７４】
まず、層間絶縁膜４８に開口部５８を形成する工程までは、図２（ａ）乃至図４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図３６（ａ）参照）。
【０１７５】
次に、図２１（ｂ）を用いて上述した半導体装置の製造方法と同様にして、酸素を含む雰囲気中で、スパッタリング法により、酸化ジルコニウム膜６２を直接形成する（図３６（ｂ）参照）。
【０１７６】
次に、図２８（ｂ）を用いて上述した半導体装置の製造方法と同様にして、コンタクトホール５２の底部の酸化ジルコニウム膜６２をＡｒイオンによりエッチング除去する（図３７（ａ）参照）。
【０１７７】
次に、図２９（ａ）を用いて上述した半導体装置の製造方法と同様にして、Ｚｒ膜６４を形成する。
【０１７８】
こうして、酸化ジルコニウム膜６２とＺｒ膜６４とから成るバリア膜６５が形成される（図３７（ｂ）参照）。
【０１７９】
この後、シード膜６６を形成する工程から開口部５８内に導電体７０を埋め込む工程までは、図６（ａ）乃至図７（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図３８（ａ）参照）。
【０１８０】
次に、キャップ膜４６を形成する工程から開口部５８を形成する工程までは、図７（ｂ）及び図８を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図３８（ｂ）参照）。
【０１８１】
次に、図２４を用いて上述した半導体装置の製造方法と同様にして、酸素を含む雰囲気中で、スパッタリング法により、酸化ジルコニウム膜１６２を直接形成する（図３９参照）。
【０１８２】
次に、図３３を用いて上述した半導体装置の製造方法と同様にして、コンタクトホール１５２の底部の酸化ジルコニウム膜１６２をＡｒイオンによりエッチング除去する（図４０参照）。
【０１８３】
次に、図３４を用いて上述した半導体装置の製造方法と同様にして、Ｚｒ膜６４を形成する。
【０１８４】
こうして、酸化ジルコニウム膜６２とＺｒ膜６４とから成るバリア膜６５が形成される（図４１参照）。
【０１８５】
この後、シード膜１６６を形成する工程から開口部１５８内に導電体１７０を埋め込む工程までは、図１２乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１８６】
こうして、本変形例による半導体装置が製造される（図４２参照）
このように、開口部５８が形成された層間絶縁膜４８上に、酸化ジルコニウム膜６２を直接形成し、開口部１５８が形成された層間絶縁膜１４８上に、酸化ジルコニウム膜１６２を直接形成するようにしてもよい。
【０１８７】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法を図４３乃至図４８を用いて説明する。図１乃至図４２に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１８８】
（半導体装置）
まず、本実施形態による半導体装置を図４３を用いて説明する。図４３は、本実施形態による半導体装置を示す断面図である。
【０１８９】
本実施形態による半導体装置は、導体プラグ１７０ａの下部が下層の配線７０ｂに直接接続されていることに主な特徴がある。
【０１９０】
図４３に示すように、開口部１５８内には、酸化ジルコニウム膜１６２が形成されている。酸化ジルコニウム膜１６２は、コンタクトホール１５２の側面、溝１５４の側面及び底面に形成されている。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２は、選択的に除去されている。
【０１９１】
酸化ジルコニウム膜１６２が形成された開口部１５８内には、Ｚｒ膜１６４が形成されている。Ｚｒ膜１６４は、コンタクトホール１５２の側面、溝１５４の側面及び底面に形成されている。コンタクトホール１５２の底部のＺｒ膜１６４は、選択的に除去されている。Ｚｒ膜１６４は、導体プラグ１７０ａ及び配線１７０ｂの下地に対する密着性を確保するのに寄与する。
【０１９２】
こうして、酸化ジルコニウム膜１６２とＺｒ膜１６４とから成るバリア膜１６５が形成されている。
【０１９３】
バリア膜１６５が形成された開口部１５８内には、Ｃｕより成るシード膜１６６が形成されている。シード膜１６６の膜厚は、例えば３０ｎｍ程度とする。
【０１９４】
シード膜１６６が形成された開口部１５８内には、Ｃｕ膜１６８が埋め込まれている。
【０１９５】
こうして、Ｃｕより成るシード膜１６６とＣｕ膜１６８とから成る導電体１７０が、開口部１５８内に埋め込まれている。即ち、導体プラグ１７０ａと、導体プラグ１７０ａと一体的に形成された配線１７０ｂとを有する導電体１７０が、開口部１５８内に埋め込まれている。導体プラグ１７０ａの下部は、下層の配線７０ｂに直接接続されている。
【０１９６】
導体プラグ１７０ａ及び配線１７０ｂが埋め込まれたキャップ膜１５０上には、図示しない配線が更に形成されている。
【０１９７】
こうして、多層配線を有する本実施形態による半導体装置が構成されている。
【０１９８】
このように、本実施形態によれば、導体プラグ１７０ａの下部が下層の配線７０ｂに直接接続されている。このため、本実施形態によれば、導体プラグ１７０ａと下層の配線７０ｂとの間で極めて良好なコンタクトを得ることができる。
【０１９９】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図４４乃至図４８を用いて説明する。図４４乃至図４８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０２００】
まず、半導体基板１０に素子分離領域１２を形成する工程から、バリア膜１６５を形成する工程までは、図２（ａ）乃至図１１を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図４４参照）。
【０２０１】
次に、図４５に示すように、例えばＡｒイオンを用いて、コンタクトホール１５２の底部のＺｒ膜１６４を選択的にエッチング除去する。コンタクトホール１５２の底部のＺｒ膜１６４を選択的にエッチング除去する際には、後述するシード膜１６６を形成する際に用いられるスパッタリング装置を用いることができる。ターゲット電力は、例えば０Ｗ〜５００Ｗ程度とする。基板バイアスは、例えば２００〜４００Ｗとする。このような条件に設定すれば、Ａｒイオンがコンタクトホール５２の底部に集中に達し、コンタクトホール６２の底部のＺｒ膜１６４を選択的に除去することができる。
【０２０２】
なお、溝１５４の底面はコンタクトホール１５２の底面に対して十分に大きいため、溝１５４の底部にはＡｒイオンは集中しない。このため、溝１５４の底面に存在しているＺｒ膜１６４及び酸化ジルコニウム膜１６２は、Ａｒイオンにより殆どエッチングされない。従って、溝１５４の底面のＺｒ膜１６４及び酸化ジルコニウム膜１６２が消失してしまうことはない。
【０２０３】
なお、シード膜１６６を形成する際に用いられるスパッタリング装置とは別個のスパッタリング装置を用いて、コンタクトホール１５２の底部のＺｒ膜１６４を選択的にエッチング除去してもよい。かかるスパッタリング装置としては、例えば誘導結合プラズマを用いたスパッタリング装置を用いることができる。
【０２０４】
この後、Ｃｕより成るシード膜１６６を形成する工程から、開口部１５４内に導体プラグ１７０ａ及び配線１７０ｂを埋め込む工程までは、図１２乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図４６乃至図４８参照）。
【０２０５】
この後、図示しない配線を更に形成する。
【０２０６】
こうして、多層配線を有する本実施形態による半導体装置が製造される。
【０２０７】
このように、本実施形態によれば、導体プラグ１７０ａの下部を下層の配線７０ｂに直接接続するため、導体プラグ１７０ａと下層の配線７０ｂとの間で極めて良好なコンタクトを得ることができる。
【０２０８】
［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法を図４９乃至図５５を用いて説明する。図４９乃至図５５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図４８に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２０９】
まず、半導体基板１０に素子分離領域１２を形成する工程から、酸化ジルコニウム膜１６２を形成する工程までは、図２（ａ）乃至図１０を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図４９参照）。
【０２１０】
次に、図３３を用いて上述した第２実施形態による半導体装置の製造方法と同様にして、例えばＡｒイオンを用いて、コンタクトホール１５２の底部の酸化ジルコニウム膜１６２を選択的にエッチング除去する（図５０参照）。
【０２１１】
次に、図３４を用いて上述した第２実施形態による半導体装置の製造方法と同様にして、全面に、Ｚｒ膜１６４を形成する。
【０２１２】
こうして、酸化ジルコニウム膜１６２とＺｒ膜１６４とから成るバリア膜１６５が形成される（図５１参照）。
【０２１３】
次に、図４５を用いて上述した第３実施形態による半導体装置の製造方法と同様にして、例えばＡｒイオンを用いて、コンタクトホール１５２の底部のＺｒ膜１６４を選択的にエッチング除去する（図５２参照）。
【０２１４】
この後、Ｃｕより成るシード膜１６６を形成する工程から、開口部１５８内に導電体１７０を埋め込む工程までは、図１２乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図５３乃至図５５参照）。
【０２１５】
この後、図示しない配線を更に形成する。
【０２１６】
こうして、多層配線を有する本実施形態による半導体装置が製造される。
【０２１７】
このように、本実施形態によっても、導体プラグ１７０ａの下部を下層の配線７０ｂに直接接続するため、導体プラグ１７０ａと下層の配線７０ｂとの間で極めて良好なコンタクトを得ることができる。
【０２１８】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０２１９】
例えば、第３及び第４実施形態では、Ｚｒ膜６０を形成した後に、かかるＺｒ膜６０を酸化することにより、酸化ジルコニウム膜６２を形成する場合を例に説明したが、図３６を用いて上述した半導体装置の製造方法のように、酸化ジルコニウム膜６２を直接形成してもよい。
【０２２０】
また、第３及び第４実施形態では、Ｚｒ膜１６０を形成した後に、かかるＺｒ膜１６０を酸化することにより、酸化ジルコニウム膜１６２を形成する場合を例に説明したが、図３９を用いて上述した半導体装置の製造方法のように、酸化ジルコニウム膜１６２を直接形成してもよい。
【０２２１】
以上詳述した通り、本発明の特徴をまとめると以下のようになる。
【０２２２】
（付記１）
半導体基板上に形成された第１の導電体と、
前記半導体基板上及び前記第１の導電体上に形成され、前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とが形成された、酸素を含む絶縁膜と、
前記コンタクトホールの側面並びに前記溝の側面及び底面に形成された酸化ジルコニウム膜と、
前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上に形成されたジルコニウム膜と、
前記コンタクトホール内及び前記溝内に埋め込まれたＣｕより成る第２の導電体と
を有することを特徴とする半導体装置。
【０２２３】
（付記２）
付記１記載の半導体装置において、
前記第１の導電体は、第１の導体プラグ又は第１の配線である
ことを特徴とする半導体装置。
【０２２４】
（付記３）
付記１又は２記載の半導体装置において、
前記第２の導電体は、前記コンタクトホール内に埋め込まれた第２の導体プラグと、前記溝内に埋め込まれた第２の配線とを有する
ことを特徴とする半導体装置。
【０２２５】
（付記４）
付記１乃至３のいずれかに記載の半導体装置において、
前記ジルコニウム膜は、前記コンタクトホールの底部にも形成されており、
前記第２の導電体は、前記ジルコニウム膜を介して前記第１の導電体に接続されている
ことを特徴とする半導体装置。
【０２２６】
（付記５）
付記１乃至３のいずれかに記載の半導体装置において、
前記第２の導電体は、前記コンタクトホールの底部において前記第１の導電体に接している
ことを特徴とする半導体装置。
【０２２７】
（付記６）
付記１乃至５のいずれかに記載の半導体装置において、
前記絶縁膜は、多孔質の絶縁膜である
ことを特徴とする半導体装置。
【０２２８】
（付記７）
半導体基板上に第１の導電体を形成する工程と、
前記半導体基板上及び前記第１の導電体上に、酸素を含む絶縁膜を形成する工程と、
前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とを、前記絶縁膜に形成する工程と、
前記コンタクトホール内及び前記溝内に、酸化ジルコニウム膜を形成する工程と、
前記コンタクトホールの底部の前記酸化ジルコニウム膜を選択的に除去しつつ、前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上にジルコニウム膜を形成する工程と、
前記コンタクトホール内及び前記溝内にＣｕより成る第２の導電体を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【０２２９】
（付記８）
半導体基板上に第１の導電体を形成する工程と、
前記半導体基板上及び前記第１の導電体上に、酸素を含む絶縁膜を形成する工程と、
前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とを、前記絶縁膜に形成する工程と、
前記コンタクトホール内及び前記溝内に、酸化ジルコニウム膜を形成する工程と、
前記コンタクトホールの底部の前記酸化ジルコニウム膜を選択的に除去する工程と、
前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上にジルコニウム膜を形成する工程と、
前記コンタクトホール内及び前記溝内にＣｕより成る第２の導電体を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【０２３０】
（付記９）
付記７又は８記載の半導体装置の製造方法において、
前記第１の導電体は、第１の導体プラグ又は第１の配線である
ことを特徴とする半導体装置の製造方法。
【０２３１】
（付記１０）
付記７乃至９のいずれかに記載の半導体装置の製造方法において、
前記第２の導電体を埋め込む工程では、前記コンタクトホール内に第２の導体プラグを埋め込み、前記溝内に第２の配線を埋め込む
ことを特徴とする半導体装置の製造方法。
【０２３２】
（付記１１）
付記７乃至１０のいずれかに記載の半導体装置の製造方法において、
前記ジルコニウム膜を形成する工程の後、前記第２の導電体を埋め込む工程の前に、前記コンタクトホールの底部の前記ジルコニウム膜を除去する工程を更に有し、
前記第２の導電体を埋め込む工程では、前記第１の導電体に接するように前記第２の導電体を埋め込む
ことを特徴とする半導体装置の製造方法。
【０２３３】
（付記１２）
付記７乃至１１のいずれかに記載の半導体装置の製造方法において、
前記酸化ジルコニウム膜を形成する工程では、酸素を含む雰囲気中でスパッタリングを行うことにより、前記酸化ジルコニウム膜を形成する
ことを特徴とする半導体装置の製造方法。
【０２３４】
（付記１３）
付記７乃至１１のいずれかに記載の半導体装置の製造方法において、
前記酸化ジルコニウム膜を形成する工程は、他のジルコニウム膜を形成する第１の工程と、前記他のジルコニウム膜を酸化することにより、前記酸化ジルコニウム膜を形成する第２の工程とを有する
ことを特徴とする半導体装置の製造方法。
【０２３５】
（付記１４）
付記１３記載の半導体装置の製造方法において、
前記第２の工程では、酸素を含む雰囲気中で前記他のジルコニウム膜を熱処理することにより、前記酸化ジルコニウム膜を形成する
ことを特徴とする半導体装置の製造方法。
【０２３６】
（付記１５）
付記７乃至１４のいずれかに記載の半導体装置の製造方法において、
前記第２の導電体を埋め込む工程は、前記コンタクトホール内及び前記溝内の前記ジルコニウム膜上にＣｕより成るシード膜を形成する工程と；前記シード膜上に電気めっき法によりＣｕ膜を形成する工程と；前記絶縁膜の表面が露出するまで前記Ｃｕ膜及び前記シード膜を研磨する工程とを有する
ことを特徴とする半導体装置の製造方法。
【０２３７】
（付記１６）
付記７乃至１５のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、多孔質の前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０２３８】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１５】バリア膜の評価に用いられた試料を示す断面図（その１）である。
【図１６】バリア膜の評価に用いられた試料を示す断面図（その２）である。
【図１７】バリア膜の評価に用いられた試料を示す断面図（その３）である。
【図１８】バリア膜の評価に用いられた試料を示す断面図（その４）である。
【図１９】バリア膜の評価に用いられた試料を示す断面図（その５）である。
【図２０】バリア膜の評価に用いられた試料を示す断面図（その６）である。
【図２１】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。
【図２２】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。
【図２３】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その３）である。
【図２４】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その４）である。
【図２５】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その５）である。
【図２６】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その６）である。
【図２７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図３２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図３３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図３４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図３５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図３６】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。
【図３７】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。
【図３８】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その３）である。
【図３９】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その４）である。
【図４０】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その５）である。
【図４１】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その６）である。
【図４２】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その７）である。
【図４３】本発明の第３実施形態による半導体装置を示す断面図である。
【図４４】本発明の第３実施形による半導体装置の製造方法を示す工程断面図（その１）である。
【図４５】本発明の第３実施形による半導体装置の製造方法を示す工程断面図（その２）である。
【図４６】本発明の第３実施形による半導体装置の製造方法を示す工程断面図（その３）である。
【図４７】本発明の第３実施形による半導体装置の製造方法を示す工程断面図（その４）である。
【図４８】本発明の第３実施形による半導体装置の製造方法を示す工程断面図（その５）である。
【図４９】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５０】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５１】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５２】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図５３】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図５４】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図５５】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【符号の説明】
【０２３９】
１０…半導体基板
１２…素子分離領域
１４…ゲート絶縁膜
１６…ゲート電極
１８…ソース／ドレイン拡散層
１８ａ、１８ｂ…不純物拡散領域
２０…サイドウォール絶縁膜
２２…トランジスタ
２４…層間絶縁膜
２６…キャップ膜
２８…コンタクトホール
３０…バリア膜
３２…コンタクトホール
３４…層間絶縁膜
３６…溝
３８…バリア膜
４０…シード膜
４２…Ｃｕ膜
４４…配線
４５…凹部
４６…キャップ膜
４８…層間絶縁膜
５０…キャップ膜
５２…コンタクトホール
５４…溝
５６…開口部
５８…開口部
６０…Ｚｒ膜
６２…酸化ジルコニウム膜
６４…Ｚｒ膜
６５…バリア膜
６６…シード膜
６８…Ｃｕ膜
７０…導電体
７０ａ…導体プラグ
７０ｂ…配線
１００…シリコン基板
１０２…シリコン酸化膜
１０４…下地膜
１０６…Ｃｕ膜
１０８…バリア膜
１１０…バリア膜
１１２…バリア膜
１１４…バリア膜
１１６…バリア膜
１１８…バリア膜
１２０…酸化ジルコニウム膜
１２２…ＺｒＯＮ膜
１２４…Ｃｕ酸化物
１２６…Ｃｕ酸化物
１２８…タンタル酸化膜
１３０…ＴａＯＮ膜
１３２…酸化チタン膜
１３４…ＴｉＯＮ膜
１４６…キャップ膜
１４８…層間絶縁膜
１５０…キャップ膜
１５２…コンタクトホール
１５４…溝
１５６…開口部
１５８…開口部
１６０…Ｚｒ膜
１６２…酸化ジルコニウム膜
１６４…Ｚｒ膜
１６５…バリア膜
１６６…シード膜
１６８…Ｃｕ膜
１７０…導電体
１７０ａ…導体プラグ
１７０ｂ…配線
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、微細化、高集積化を実現し得る半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、導体プラグや配線の低抵抗化を実現すべく、導体プラグや配線の材料としてＣｕを用いることが注目されている。
【０００３】
Ｃｕ膜はドライエッチングを行うことが困難な材料である。このため、層間絶縁膜にコンタクトホールや溝を形成し、かかるコンタクトホールや溝が形成された層間絶縁膜上にＣｕ膜を形成し、この後、層間絶縁膜の表面が露出するまでＣｕ膜を研磨することにより、コンタクトホール内や溝内にＣｕ膜が埋め込まれる。このようにしてＣｕ膜をコンタクトホール内や溝内に埋め込む手法は、ダマシン法又はデュアルダマシン法と称されている。
【０００４】
Ｃｕより成る導体プラグや配線が層間絶縁膜に直接接すると、導体プラグ中や配線中のＣｕ原子が層間絶縁膜中に拡散してしまい、短絡等の問題を引き起こしてしまう。このため、コンタクトホール内や溝内には、Ｃｕ原子の拡散を防止するためのバリア膜が形成される。かかるバリア膜の材料としては、例えばＴａが用いられている。
【０００５】
近時、半導体装置の更なる微細化を実現すべく、導体プラグを埋め込むためのコンタクトホールの径や、配線を埋め込むための溝の幅を著しく小さくすることが要求されている。コンタクトホールの径を著しく小さくするためには、バリア膜を極めて薄くすることが必要となる
一方、半導体装置の高速化を実現すべく、配線間の静電容量を低減することが求められている。近時、配線間の静電容量を低減し得る絶縁膜として、多孔質材料より成る低誘電率膜が提案されている。
【特許文献１】米国特許第７，１５７，３７１号明細書
【特許文献２】特開２０００−１５０５１０号公報
【特許文献３】特開２００４−２８９１７４号公報
【特許文献４】特開２０００−４９１１６号公報
【特許文献５】特開２０００−３５３７８７号公報
【特許文献６】特開平８−１７２０５９号公報
【特許文献７】特開２００４−１５３１６２号公報
【特許文献８】特開２００５−２５２１９３号公報
【特許文献９】国際公開第２００５／０６７０２５号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、Ｔａ等より成るバリア膜を極めて薄く形成した場合には、バリア膜のバリア性の劣化を招いてしまう。特に、多孔質材料より成る層間絶縁膜からは大量の水分や酸素ガスが放出される。このため、多孔質材料より成る層間絶縁膜を用いた場合には、かかる水分や酸素ガス等によってバリア膜が著しく劣化してしまう。
【０００７】
本発明の目的は、バリア膜を薄くする場合であっても良好なバリア性を確保し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板上に形成された第１の導電体と、前記半導体基板上及び前記第１の導電体上に形成され、前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とが形成された、酸素を含む絶縁膜と、前記コンタクトホールの側面並びに前記溝の側面及び底面に形成された酸化ジルコニウム膜と、前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上に形成されたジルコニウム膜と、前記コンタクトホール内及び前記溝内に埋め込まれたＣｕより成る第２の導電体とを有することを特徴とする半導体装置が提供される。
【０００９】
また、本発明の他の観点によれば、半導体基板上に第１の導電体を形成する工程と、前記半導体基板上及び前記第１の導電体上に、酸素を含む絶縁膜を形成する工程と、前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とを、前記絶縁膜に形成する工程と、前記コンタクトホール内及び前記溝内に、酸化ジルコニウム膜を形成する工程と、前記コンタクトホールの底部の前記酸化ジルコニウム膜を選択的に除去しつつ、前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上にジルコニウム膜を形成する工程と、前記コンタクトホール内及び前記溝内にＣｕより成る第２の導電体を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
また、本発明の更に他の観点によれば、半導体基板上に第１の導電体を形成する工程と、前記半導体基板上及び前記第１の導電体上に、酸素を含む絶縁膜を形成する工程と、前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とを、前記絶縁膜に形成する工程と、前記コンタクトホール内及び前記溝内に、酸化ジルコニウム膜を形成する工程と、前記コンタクトホールの底部の前記酸化ジルコニウム膜を選択的に除去する工程と、前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上にジルコニウム膜を形成する工程と、前記コンタクトホール内及び前記溝内にＣｕより成る第２の導電体を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、酸化ジルコニウム膜とジルコニウム膜との積層膜によりバリア膜が構成されている。酸化ジルコニウム膜は、極めて薄く形成した場合であっても、Ｃｕ、酸素、水分等の拡散を確実に防止し得る。また、ジルコニウム膜は、導体プラグ及び配線の下地に対する密着性を確保するのに寄与する。また、ジルコニウム膜は、良好な導電性を有しているため、導体プラグと下層の導電体との間のコンタクト抵抗の低減に寄与する。このため、本発明によれば、信頼性や製造歩留まりの低下を招くことなく、良質なバリア膜を薄く形成することができ、ひいては、導体プラグ及び配線の微細化を実現することができる。
【００１２】
しかも、酸化ジルコニウム膜は、水分や酸素等によって劣化しにくい。このため、層間絶縁膜から大量の水分や酸素等が放出された場合であっても、酸化ジルコニウム膜のバリア性が劣化してしまうことはない。このため、本発明によれば、酸素や水分等を比較的多く含む多孔質の低誘電率絶縁膜等を層間絶縁膜として用いることができる。
【発明を実施するための最良の形態】
【００１３】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図２０を用いて説明する。
【００１４】
（半導体装置）
まず、本実施形態による半導体装置を図１を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。
【００１５】
まず、図１に示すように、例えばシリコンより成る半導体基板１０には、素子領域を画定する素子分離領域１２が形成されている。
【００１６】
素子分離領域１２により画定された素子領域上には、膜厚１．３ｎｍのゲート絶縁膜１４を介してゲート電極１６が形成されている。
【００１７】
ゲート電極１６の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域１８ａ、即ちエクステンション領域が形成されている。
【００１８】
ゲート電極１６の側壁部分には、シリコン酸化膜より成るサイドウォール絶縁膜２０が形成されている。
【００１９】
サイドウォール絶縁膜２０が形成されたゲート電極１６の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域１８ｂが形成されている。浅い不純物拡散領域１８ａと深い不純物拡散領域１８ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層１８が構成されている。
【００２０】
こうして、ゲート電極１６とソース／ドレイン拡散層１８とを有するトランジスタ２２が形成されている。
【００２１】
半導体基板１０上には、絶縁膜２４が形成されている。絶縁膜２４の膜厚は、例えば１５０ｎｍとする。絶縁膜２４としては、例えばシリコン酸化膜や多孔質の低誘電率膜等が用いられている。ここでは、絶縁膜２４として、例えばメチルシルセスキオキサン膜を用いる。
【００２２】
層間絶縁膜２４上には、例えばＳｉＣより成るキャップ膜２６が形成されている。キャップ膜２６の膜厚は、例えば３０ｎｍ程度とする。
【００２３】
キャップ膜２６及び層間絶縁膜２４には、ソース／ドレイン拡散層１８に達するコンタクトホール２８が形成されている。
【００２４】
コンタクトホール２８内には、例えばＴｉＮより成るバリアメタル３０が形成されている。かかるバリアメタル膜３０は、例えばＡＬＤ（Atomic Layer Deposition、原子層堆積）法により形成されている。バリアメタル膜３０の膜厚は、例えば３ｎｍとする。
【００２５】
バリアメタル３０が形成されたコンタクトホール２８内には、例えばタングステンより成る導体プラグ３２が埋め込まれている。
【００２６】
導体プラグ３２が埋め込まれたキャップ膜２６上には、例えばＳｉＣより成るキャップ膜４６が形成されている。キャップ膜４６の膜厚は、例えば３０ｎｍ程度とする。かかるキャップ膜４６は、層間絶縁膜４８をエッチングする際にエッチングストッパとなるものである。
【００２７】
キャップ膜４６上には、例えば多孔質の低誘電率膜より成る層間絶縁膜４８が形成されている。層間絶縁膜４８の膜厚は、例えば１２０ｎｍとする。かかる層間絶縁膜４８としては、有機系の低誘電率膜を用いてもよいし、無機系の低誘電率膜を用いてもよい。有機系の低誘電率膜の材料としては、例えばＳｉＬＫ（登録商標）等を用いることができる。また、無機系の低誘電率膜としては、例えばメチルシルセスキオキサン（ＭＳＱ）膜、ＳｉＯＣＨ膜等を用いることができる。
【００２８】
層間絶縁膜４８上には、例えばＳｉＣより成るキャップ膜５０が形成されている。かかるキャップ膜５０の膜厚は、例えば３０ｎｍ程度とする。キャップ膜５０は、シリコン酸化膜４８をエッチングする際にハードマスクとして機能するものである。
【００２９】
層間絶縁膜４８及びキャップ膜４８、２６には、導体プラグ３２に達するコンタクトホール５２が形成されている。かかるコンタクトホール５２は、導体プラグ７０ａを埋め込むためのものである。コンタクトホール５２の径は、例えば５０ｎｍ程度とする。コンタクトホール５２の底部においては、導体プラグ３２の上部に凹部４５が形成されている。かかる凹部４５の深さは、例えば３ｎｍ程度である。
【００３０】
キャップ膜５０及び層間絶縁膜４８には、コンタクトホール５２の上部に接続された溝５４が形成されている。かかる溝５４は、配線７０ｂを埋め込むためのものである。溝５４の幅は、例えば５０ｎｍ〜３μｍ程度とする。
【００３１】
こうして、コンタクトホール５２と、コンタクトホール５２の上部に接続された溝５４とを有する開口部５８が形成されている。
【００３２】
開口部５８内には、酸化ジルコニウム（ＺｒＯ２）膜６２が形成されている。酸化ジルコニウム膜６２の膜厚は、例えば３ｎｍ程度とする。より具体的には、酸化ジルコニウム膜６２は、コンタクトホール５２の側面、溝５４の側面及び底面に形成されている。コンタクトホール５２の底部の酸化ジルコニウム膜６２は、選択的に除去されている。コンタクトホール５２の底部の酸化ジルコニウム膜６２を選択的に除去しているのは、導体プラグ７０ａと導体プラグ３２との間で良好なコンタクトを得るためである。
【００３３】
酸化ジルコニウム膜６２が形成された開口部５８内には、Ｚｒ膜６４が形成されている。Ｚｒ膜６４の膜厚は、２ｎｍ程度とする。コンタクトホール５２の底部の酸化ジルコニウム膜６２が除去されるため、コンタクトホール５２の底部のＺｒ膜６４は導体プラグ３２に直接接続されている。このため、導体プラグ７０ａと導体プラグ３２との間で良好なコンタクトを得ることができる。また、Ｚｒ膜６４は、導体プラグ７０ａ及び配線７０ｂの下地に対する密着性を確保するのに寄与する。
【００３４】
こうして、酸化ジルコニウム膜６２とＺｒ膜６４とから成るバリア膜６５が形成されている。
【００３５】
バリア膜６５が形成された開口部５８内には、Ｃｕより成るシード膜６６が形成されている。シード膜６６の膜厚は、例えば３０ｎｍ程度とする。
【００３６】
シード膜６６が形成された開口部５８内には、Ｃｕ膜６８が埋め込まれている。
【００３７】
こうして、Ｃｕより成るシード膜６６とＣｕ膜６８とから成る導電体７０が、開口部５８内に埋め込まれている。即ち、導体プラグ７０ａと、導体プラグ７０ａと一体的に形成された配線７０ｂとを有する導電体７０が、開口部５８内に埋め込まれている。
【００３８】
導電体７０が埋め込まれた層間絶縁膜４８上には、例えばＳｉＣより成るキャップ膜１４６が形成されている。キャップ膜１４６の膜厚は、例えば３０ｎｍ程度とする。かかるキャップ膜１４６は、層間絶縁膜１４８をエッチングする際にエッチングストッパとなるものである。
【００３９】
キャップ膜１４６上には、例えば多孔質の低誘電率膜より成る層間絶縁膜１４８が形成されている。層間絶縁膜１４８の膜厚は、例えば１４０ｎｍとする。かかる層間絶縁膜１４８としては、有機系の低誘電率膜を用いてもよいし、無機系の低誘電率膜を用いてもよい。有機系の低誘電率膜の材料としては、例えばＳｉＬＫ（登録商標）等を用いることができる。また、無機系の低誘電率膜としては、例えばメチルシルセスキオキサン（ＭＳＱ）膜やＳｉＯＣＨ膜等を用いることができる。
【００４０】
層間絶縁膜１４８上には、例えばＳｉＣより成るキャップ膜１５０が形成されている。かかるキャップ膜１５０の膜厚は、例えば３０ｎｍ程度とする。キャップ膜１５０は、シリコン酸化膜１４８をエッチングする際にハードマスクとして機能するものである。
【００４１】
層間絶縁膜１４８及びキャップ膜１５０には、導電体７０に達するコンタクトホール１５２が形成されている。より具体的には、層間絶縁膜１４８及びキャップ膜１５０には、配線１７０ｂに達するコンタクトホール１５２が形成されている。かかるコンタクトホール１５２は、導体プラグ１７０ａを埋め込むためのものである。コンタクトホール１５２の底部においては、配線７０ｂの上部に凹部１４５が形成されている。かかる凹部１４５の深さは、例えば３ｎｍ程度である。
【００４２】
キャップ膜１５０及び層間絶縁膜１４８には、コンタクトホール５２の上部に接続された溝５４が形成されている。かかる溝１５４は、配線１７０ｂを埋め込むためのものである。
【００４３】
こうして、コンタクトホール１５２と、コンタクトホール１５２の上部に接続された溝１５４とを有する開口部１５８が形成されている。
【００４４】
開口部１５８内には、酸化ジルコニウム膜１６２が形成されている。酸化ジルコニウム膜１６２の膜厚は、例えば３ｎｍ程度とする。より具体的には、酸化ジルコニウム膜１６２は、コンタクトホール１５２の側面、溝１５４の側面及び底面に形成されている。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２は、選択的に除去されている。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２を選択的に除去しているのは、導体プラグ１７０ａと配線７０ｂとの間で良好なコンタクトを得るためである。
【００４５】
酸化ジルコニウム膜１６２が形成された開口部１５８内には、Ｚｒ膜１６４が形成されている。Ｚｒ膜１６４の膜厚は、２ｎｍ程度とする。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２が除去されるため、コンタクトホール１５２の底部のＺｒ膜１６４は配線７０ｂに直接接続されている。このため、導体プラグ１７０ａと配線７０ｂとの間で良好なコンタクトを得ることができる。また、Ｚｒ膜１６４は、導体プラグ１７０ａ及び配線１７０ｂの下地に対する密着性を確保するのに寄与する。
【００４６】
こうして、酸化ジルコニウム膜１６２とＺｒ膜１６４とから成るバリア膜１６５が形成されている。
【００４７】
バリア膜１６５が形成された開口部１５８内には、Ｃｕより成るシード膜１６６が形成されている。シード膜１６６の膜厚は、例えば３０ｎｍ程度とする。
【００４８】
シード膜１６６が形成された開口部１５８内には、Ｃｕ膜１６８が埋め込まれている。
【００４９】
こうして、Ｃｕより成るシード膜１６６とＣｕ膜１６８とから成る導電体１７０が、開口部１５８内に埋め込まれている。即ち、導体プラグ１７０ａと、導体プラグ１７０ａと一体的に形成された配線１７０ｂとを有する導電体１７０が、開口部１５８内に埋め込まれている。
【００５０】
導体プラグ１７０ａ及び配線１７０ｂが埋め込まれたキャップ膜１５０上には、図示しない配線が更に形成されている。
【００５１】
こうして、多層配線を有する本実施形態による半導体装置が構成されている。
【００５２】
このように、本実施形態では、酸化ジルコニウム膜６２とＺｒ膜６４との積層膜によりバリア膜６５が構成されており、酸化ジルコニウム膜１６２とＺｒ膜１６４との積層膜によりバリア膜１６５が構成されている。酸化ジルコニウム膜６２、１６２は、極めて薄く形成した場合であっても、Ｃｕ、酸素、水分等の拡散を確実に防止し得る。また、Ｚｒ膜６４、１６４は、導体プラグ７０ａ、１７０ａ及び配線７０ｂ、１７０ｂの下地に対する密着性を確保するのに寄与する。また、Ｚｒ膜６４は、良好な導電性を有しているため、導体プラグ７０ａと導体プラグ３２との間のコンタクト抵抗の低減に寄与する。また、Ｚｒ膜１６４は、良好な導電性を有しているため、導体プラグ１７０ａと配線７０ｂとの間のコンタクト抵抗の低減に寄与する。このため、本実施形態によれば、信頼性や製造歩留まりの低下を招くことなく、良質なバリア膜６５、１６５を薄く形成することができ、ひいては、導体プラグ７０ａ、１７０ａ及び配線７０ｂ、１７０ｂの微細化を実現することができる。
【００５３】
しかも、酸化ジルコニウム膜６２、１６２は、水分や酸素等によって劣化しにくい。このため、層間絶縁膜４８、１４８から大量の水分や酸素等が放出された場合であっても、酸化ジルコニウム膜６２、１６２のバリア性が劣化してしまうことはない。このため、本実施形態によれば、酸素や水分等を比較的多く含む多孔質の低誘電率絶縁膜等を層間絶縁膜４８、１４８として用いることができる。
【００５４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２乃至図１４を用いて説明する。図２乃至図１４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５５】
まず、図２（ａ）に示すように、例えばシリコンより成る半導体基板１０に、素子領域を画定する素子分離領域１２を形成する。素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。
【００５６】
次に、全面に、膜厚１．３ｎｍのゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、例えば熱酸化法により形成することできる。
【００５７】
次に、全面に、膜厚１００ｎｍのポリシリコン膜を形成する。この後、フォトリソグラフィ技術を用い、ポリシリコン膜をゲート電極１６の形状にパターニングする。ポリシリコン膜をパターニングする際には、例えば異方性のドライエッチングを用いる。こうして、ポリシリコンより成るゲート電極１６が形成される。
【００５８】
次に、例えばイオン注入法により、ゲート電極１６をマスクとして、ゲート電極１６の両側の半導体基板１０内にドーパント不純物を導入する。こうして、ゲート電極１６の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域１８ａ、即ちエクステンション領域が形成される。
【００５９】
次に、全面に、例えばＣＶＤ法により、膜厚１０ｎｍのシリコン酸化膜を形成する。
【００６０】
次に、シリコン酸化膜を異方性エッチングする。こうして、ゲート電極１６の側壁部分に、シリコン酸化膜から成るサイドウォール絶縁膜２０が形成される。
【００６１】
次に、例えばイオン注入法により、ゲート電極１６及びサイドウォール絶縁膜２０をマスクとして、半導体基板１０内にドーパント不純物を導入する。こうして、側壁部分にサイドウォール絶縁膜２０が形成されたゲート電極１６の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域１８ｂが形成される。浅い不純物拡散領域１８ａと深い不純物拡散領域１８ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層１８が構成される。
【００６２】
次に、例えばＲＴＡ（Rapid Thermal Annealing）法により、ソース／ドレイン拡散層１８に導入されたドーパント不純物を活性化するための熱処理を行う。
【００６３】
こうして、ゲート電極１６とソース／ドレイン拡散層１８とを有するトランジスタ２２が形成される。
【００６４】
次に、図２（ｂ）に示すように、全面に、例えばスピンコート法により、例えば多孔質の低誘電率膜より成る絶縁膜２４を形成する。かかる絶縁膜２４としては、例えばメチルシルセスキオキサン膜を形成する。絶縁膜２４の膜厚は、例えば１５０ｎｍとする。
【００６５】
次に、全面に、例えばＣＶＤ法により、例えばＳｉＣより成るキャップ膜２６を形成する。キャップ膜２６の膜厚は、例えば３０ｎｍ程度とする。
【００６６】
次に、フォトリソグラフィ技術を用い、キャップ膜２６及び層間絶縁膜２４に、ソース／ドレイン拡散層１８に達するコンタクトホール２８を形成する（図２（ｃ）参照）。
【００６７】
次に、全面に、例えばＡＬＤ法により、例えばＴｉＮより成るバリアメタル３０を形成する。バリアメタル３０の膜厚は、例えば３ｎｍとする。
【００６８】
次に、全面に、例えばＣＶＤ法により、例えばタングステンより成る導電膜３２を形成する。導電膜３２の膜厚は、例えば１５０ｎｍとする。
【００６９】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）により、キャップ膜２６の表面が露出するまで導電膜３２を研磨する。これにより、タングステンより成る導電性プラグ３２がコンタクトホール２８内に埋め込まれる（図３（ａ）参照）。
【００７０】
次に、全面に、例えばＣＶＤ法により、例えばＳｉＣより成るキャップ膜４６を形成する。キャップ膜４６の膜厚は、例えば３０ｎｍ程度とする。かかるキャップ膜４６は、層間絶縁膜４８をエッチングする際にエッチングストッパとなるものである。
【００７１】
次に、全面に、例えば多孔質の低誘電率膜より成る層間絶縁膜４８を形成する。層間絶縁膜４８の膜厚は、例えば１２０ｎｍとする。かかる層間絶縁膜４８としては、有機系の低誘電率膜を用いてもよいし、無機系の低誘電率膜を用いてもよい。有機系の低誘電率膜の材料としては、例えばＳｉＬＫ（登録商標）等を用いることができる。また、無機系の低誘電率膜としては、例えばメチルシルセスキオキサン膜やＳｉＯＣＨ膜等を用いることができる。
【００７２】
次に、全面に、例えばＣＶＤ法により、例えばＳｉＣより成るキャップ膜５０を形成する。かかるキャップ膜５０の膜厚は、例えば３０ｎｍ程度とする。キャップ膜５０は、シリコン酸化膜４８をエッチングする際にハードマスクとして機能するものである（図３（ｂ）参照）。
【００７３】
次に、フォトリソグラフィ技術を用い、キャップ膜５０をパターニングする。これにより、コンタクトホール５２を形成するための開口部（図示せず）がキャップ膜５０に形成される。こうして、ＳｉＣより成るハードマスク５０が形成される。
【００７４】
次に、ハードマスク５０をマスクとし、エッチングストッパ膜４６をストッパとして、層間絶縁膜４８をエッチングする。これにより、導体プラグ３２に達するコンタクトホール５２が形成される。コンタクトホール５２の径は、例えば５０ｎｍとする。
【００７５】
次に、フォトリソグラフィ技術を用い、ハードマスク５０を更にパターニングする。これにより、溝５４を形成するための開口部５６がハードマスク５０に形成される。
【００７６】
次に、ハードマスク５０をマスクとして、層間絶縁膜４８をエッチングすることにより、層間絶縁膜４８に溝５４を形成する。溝５４の幅は、例えば５０ｎｍ〜３μｍとする。
【００７７】
次に、コンタクトホール５２内に露出しているキャップ膜４６をエッチング除去する。
【００７８】
こうして、導体プラグ３２に達するコンタクトホール５２と、コンタクトホール５２の上部に接続された溝５４とを含む開口部５８が、層間絶縁膜４８に形成される（図４（ａ）参照）。
【００７９】
次に、図４（ｂ）に示すように、全面に、例えばマグネトロンスパッタ法により、ジルコニウム膜（Ｚｒ膜）６０を形成する。Ｚｒ膜６０の膜厚は、例えば３ｎｍ程度とする。Ｚｒ膜６０の成膜条件は、例えば以下の通りとする。ターゲット電力は、例えば１０〜２０ｋＷとする。Ａｒガスの流量は、１０〜３０ｓｃｃｍとする。基板バイアスは、例えば０〜２００Ｗとする。
【００８０】
次に、大気中で熱処理を行うことにより、Ｚｒ膜６０を酸化する。熱処理温度は、例えば１００〜３００℃程度とする。熱処理時間は、例えば３０分程度とする。こうして、Ｚｒ膜６０が酸化され、酸化ジルコニウム膜６２が形成される（図５（ａ）参照）。
【００８１】
なお、ここでは、大気中で熱処理を行うことにより、Ｚｒ膜６０を酸化する場合を例に説明したが、必ずしも熱処理を大気中で行わなくてもよい。酸素を含む雰囲気中で熱処理を行えば、Ｚｒ膜６０を酸化させることができる。
【００８２】
また、ここでは、Ｚｒ膜６０を酸化する際に熱処理を行う場合を例に説明したが、必ずしも熱処理を行わなくてもよい。Ｚｒは酸素との親和性が高いため、熱処理を行わなくてもＺｒ膜６０を酸化させることが可能である。
【００８３】
次に、図５（ｂ）に示すように、全面に、例えばマグネトロンスパッタ法により、Ｚｒ膜６４を形成する。Ｚｒ膜６４の膜厚は、２ｎｍ程度とする。Ｚｒ膜６４を成膜する際には、コンタクトホール５２の底部に存在している酸化ジルコニウム膜６２をＺｒイオンにより選択的に除去しつつ、Ｚｒ膜６４が全面に形成されるような条件で成膜を行う。Ｚｒ膜６４の成膜条件は、例えば以下の通りとする。ターゲット電力は、例えば１〜５ｋＷ程度とする。基板バイアスは、例えば１００〜３００Ｗ程度とする。このような条件でＺｒ膜６４を成膜すれば、コンタクトホール５２の底部に存在している酸化ジルコニウム膜６２をＺｒイオンにより選択的に除去しつつ、Ｚｒ膜６４を全面に成膜することができる。コンタクトホール５２の底部の酸化ジルコニウム膜６２が除去されるため、良好なコンタクトを得ることが可能となる。なお、溝５４の底面はコンタクトホール５２の底面に対して十分に大きいため、溝５４の底部に存在している酸化ジルコニウム膜６２は、Ｚｒ膜６４を成膜する際にＺｒイオンにより殆どエッチングされない。従って、溝５４の底面の酸化ジルコニウム膜６２が消失してしまうことはない。Ｚｒ膜６４は、導体プラグ７０ａ及び配線７０ｂの下地に対する密着性を確保するのに寄与する。また、Ｚｒ膜６４は、良好な導電性を有しているため、導体プラグ７０ａと導体プラグ３２との間のコンタクト抵抗の低減に寄与する。
【００８４】
こうして、酸化ジルコニウム膜６２とＺｒ膜６４とから成るバリア膜６５が形成される。
【００８５】
次に、図６（ａ）に示すように、全面に、例えばスパッタリング法により、Ｃｕより成るシード膜６６を形成する。シード膜６６の膜厚は、例えば３０ｎｍ程度とする。
【００８６】
次に、図６（ｂ）に示すように、全面に、例えば硫酸銅浴を用い、電気めっき法により、Ｃｕ膜６８を形成する。Ｃｕ膜６８の膜厚は、例えば５００ｎｍ程度とする。
【００８７】
次に、熱処理を行う。熱処理温度は、例えば１５０〜３５０℃程度とする。熱処理時間は、例えば６０〜３６００秒程度とする。
【００８８】
次に、例えばＣＭＰ法により、キャップ膜５０の表面が露出するまで、Ｃｕ膜６８、シード膜６６、Ｚｒ膜６４及び酸化ジルコニウム膜６２を研磨する。
【００８９】
こうして、デュアルダマシン法により、Ｃｕより成る導体プラグ７０ａがコンタクトホール５２内に埋め込まれ、Ｃｕより成る配線７０ｂが溝７０ｂ内に埋め込まれる。即ち、導体プラグ７０ａと、導体プラグ７０ａと一体的に形成された配線７０ｂとを有する導電体７０が、開口部５８内に埋め込まれる（図７（ａ）参照）。
【００９０】
次に、全面に、例えばＣＶＤ法により、例えばＳｉＣより成るキャップ膜１４６を形成する。キャップ膜１４６の膜厚は、例えば３０ｎｍ程度とする。かかるキャップ膜１４６は、層間絶縁膜１４８をエッチングする際にエッチングストッパとなるものである。
【００９１】
次に、全面に、例えば多孔質の低誘電率膜より成る層間絶縁膜１４８を形成する。層間絶縁膜１４８の膜厚は、例えば１２０ｎｍとする。かかる層間絶縁膜１４８としては、有機系の低誘電率膜を用いてもよいし、無機系の低誘電率膜を用いてもよい。有機系の低誘電率膜の材料としては、例えばＳｉＬＫ（登録商標）等を用いることができる。また、無機系の低誘電率膜としては、例えばメチルシルセスキオキサン膜やＳｉＯＣＨ膜等を用いることができる。
【００９２】
次に、全面に、例えばＣＶＤ法により、例えばＳｉＣより成るキャップ膜１５０を形成する。かかるキャップ膜１５０の膜厚は、例えば３０ｎｍ程度とする。キャップ膜１５０は、シリコン酸化膜１４８をエッチングする際にハードマスクとして機能するものである（図７（ｂ）参照）。
【００９３】
次に、フォトリソグラフィ技術を用い、キャップ膜１５０をパターニングする。これにより、コンタクトホール１５２を形成するための開口部（図示せず）がキャップ膜１５０に形成される。こうして、ＳｉＣより成るハードマスク１５０が形成される。
【００９４】
次に、ハードマスク１５０をマスクとし、エッチングストッパ膜１４６をストッパとして、層間絶縁膜１４８をエッチングする。これにより、配線７０ｂに達するコンタクトホール１５２が形成される。コンタクトホール１５２の径は、例えば５０ｎｍとする。
【００９５】
次に、フォトリソグラフィ技術を用い、ハードマスク１５０を更にパターニングする。これにより、溝１５４を形成するための開口部１５６がハードマスク１５０に形成される。
【００９６】
次に、ハードマスク１５０をマスクとして、層間絶縁膜１４８をエッチングすることにより、層間絶縁膜１４８に溝１５４を形成する。溝１５４の幅は、例えば５０ｎｍ〜３μｍとする。
【００９７】
次に、コンタクトホール１５２内に露出しているキャップ膜１４６をエッチング除去する。
【００９８】
こうして、導体プラグ１３２に達するコンタクトホール１５２と、コンタクトホール１５２の上部に接続された溝１５４とを含む開口部１５８が、層間絶縁膜１４８に形成される（図８参照）。
【００９９】
次に、図９に示すように、全面に、例えばマグネトロンスパッタ法により、ジルコニウム膜１６０を形成する。Ｚｒ膜１６０の膜厚は、例えば３ｎｍ程度とする。Ｚｒ膜１６０の成膜条件は、例えば以下の通りとする。ターゲット電力は、例えば１０〜２０ｋＷとする。Ａｒガスの流量は、１０〜３０ｓｃｃｍとする。基板バイアスは、例えば０〜２００Ｗとする。
【０１００】
次に、大気中で熱処理を行うことにより、Ｚｒ膜１６０を酸化する。熱処理温度は、例えば１００〜３００℃程度とする。熱処理時間は、例えば３０分程度とする。こうして、Ｚｒ膜１６０が酸化され、酸化ジルコニウム膜１６２が形成される（図１０参照）。
【０１０１】
なお、ここでは、大気中で熱処理を行うことにより、Ｚｒ膜１６０を酸化する場合を例に説明したが、必ずしも熱処理を大気中で行わなくてもよい。酸素を含む雰囲気中で熱処理を行えば、Ｚｒ膜１６０を酸化させることができる。
【０１０２】
また、ここでは、Ｚｒ膜１６０を酸化する際に熱処理を行う場合を例に説明したが、必ずしも熱処理を行わなくてもよい。Ｚｒは酸素との親和性が高いため、熱処理を行わなくてもＺｒ膜１６０を酸化させることが可能である。
【０１０３】
次に、図１１に示すように、全面に、例えばマグネトロンスパッタ法により、Ｚｒ膜１６４を形成する。Ｚｒ膜１６４の膜厚は、２ｎｍ程度とする。Ｚｒ膜１６４を成膜する際には、コンタクトホール１５２の底部に存在している酸化ジルコニウム膜１６２をＺｒイオンにより選択的に除去しつつ、Ｚｒ膜１６４が全面に形成されるような条件で成膜を行う。Ｚｒ膜１６４の成膜条件は、例えば以下の通りとする。ターゲット電力は、例えば１〜５ｋＷ程度とする。基板バイアスは、例えば１００〜３００Ｗ程度とする。このような条件でＺｒ膜１６４を成膜すれば、コンタクトホール１５２の底部に存在している酸化ジルコニウム膜１６２をＺｒイオンにより選択的に除去しつつ、Ｚｒ膜１６４を全面に成膜することができる。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２が除去されるため、良好なコンタクトを得ることが可能となる。なお、溝１５４の底面はコンタクトホール１５２の底面に対して十分に大きいため、溝１５４の底部に存在している酸化ジルコニウム膜１６２は、Ｚｒ膜１６４を成膜する際にＺｒイオンにより殆どエッチングされない。従って、溝１５４の底面の酸化ジルコニウム膜１６２が消失してしまうことはない。Ｚｒ膜１６４は、導体プラグ１７０ａ及び配線１７０ｂの下地に対する密着性を確保するのに寄与する。また、Ｚｒ膜１６４は、良好な導電性を有しているため、導体プラグ１７０ａと導体プラグ１３２との間のコンタクト抵抗の低減に寄与する。
【０１０４】
こうして、酸化ジルコニウム膜１６２とＺｒ膜１６４とから成るバリア膜１６５が形成される。
【０１０５】
次に、図１２に示すように、全面に、例えばスパッタリング法により、Ｃｕより成るシード膜１６６を形成する。シード膜１６６の膜厚は、例えば３０ｎｍ程度とする。
【０１０６】
次に、図１３に示すように、全面に、例えば硫酸銅浴を用い、電気めっき法により、Ｃｕ膜１６８を形成する。Ｃｕ膜１６８の膜厚は、例えば５００ｎｍ程度とする。
【０１０７】
次に、熱処理を行う。熱処理温度は、例えば１５０〜３５０℃程度とする。熱処理時間は、例えば６０〜３６００秒程度とする。
【０１０８】
次に、例えばＣＭＰ法により、キャップ膜１５０の表面が露出するまで、Ｃｕ膜１６８、シード膜１６６、Ｚｒ膜１６４及び酸化ジルコニウム膜１６２を研磨する。
【０１０９】
こうして、デュアルダマシン法により、Ｃｕより成る導体プラグ１７０ａがコンタクトホール１５２内に埋め込まれ、Ｃｕより成る配線１７０ｂが溝１７０ｂ内に埋め込まれる。即ち、導体プラグ１７０ａと、導体プラグ１７０ａと一体的に形成された配線１７０ｂとを有する導電体１７０が、開口部１５８内に埋め込まれる。
【０１１０】
この後、図示しない配線を更に形成する。
【０１１１】
こうして、多層配線を有する本実施形態による半導体装置が製造される（図１４参照）。
【０１１２】
（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果について説明する。
【０１１３】
まず、バリア膜のバリア性に関する評価結果を図１５乃至図２０を用いて説明する。図１５乃至図２０は、バリア膜の評価に用いられた試料を示す断面図である。図１５は、実施例１の試料を示す断面図である。図１６は、比較例１の試料を示す断面図である。図１７は、比較例２の試料を示す断面図である。図１８は、比較例３の試料を示す断面図である。図１９は、比較例４の試料を示す断面図である。図２０は、比較例５の試料を示す断面図である。図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）及び図２０（ａ）は、熱処理を行う前の状態を示している。図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）及び図２０（ｂ）は、熱処理後を行った後の状態を示している。
【０１１４】
実施例１の試料を形成する際には、図１５（ａ）に示すように、シリコン基板１００上の全面に、熱酸化法により膜厚１００ｎｍのシリコン酸化膜１０２を形成した。次に、全面に、スパッタリング法により、膜厚１０ｎｍのタンタル膜より成る下地膜１０４を形成した。かかる下地膜１０４は、Ｃｕ膜１０６の下地に対する密着性を確保するためのものである。次に、下地膜１０４上に、スパッタリング法により、膜厚６０ｎｍのＣｕ膜１０６を形成した。次に、Ｃｕ膜１０６上に、スパッタリング法により、膜厚５ｎｍのバリア膜１０８を形成した。こうして、実施例１の試料を作成した。
【０１１５】
比較例１の試料を作成する際には、図１６（ａ）に示すように、Ｃｕ膜１０６上にＺｒＮ膜より成るバリア膜１１０を形成した。ＺｒＮ膜１１０を成膜する際には、成膜室内にＡｒガスとＮ２ガスとを導入した。比較例１−１では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．０１とした。比較例１−２では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．０３とした。比較例１−３では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．０５とした。比較例１−４では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．１とした。比較例１−５では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．２とした。比較例１−６では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．３とした。比較例１−７では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．４とした。比較例１−８では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．５とした。比較例１−９では、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比を０．７とした。
【０１１６】
比較例２の試料を作成する際には、図１７（ａ）に示すように、Ｃｕ膜１０６上にＴａ膜より成るバリア膜１１２を形成した。
【０１１７】
比較例３の試料を作成する際には、図１８（ａ）に示すように、Ｃｕ膜１０６上にＴａＮ膜より成るバリア膜１１４を形成した。
【０１１８】
比較例４の試料を作成する際には、図１９（ａ）に示すように、Ｃｕ膜１０６上にＴｉ膜より成るバリア膜１１６を形成した。
【０１１９】
比較例５の試料を作成する際には、図２０（ａ）に示すように、Ｃｕ膜１０６上にＴｉＮ膜より成るバリア膜１１８を形成した。
【０１２０】
このようにして形成した各々の試料に対して、大気中で、４００℃、３０分間の熱処理を行った。４００℃、３０分という条件は、バリア性の評価としては過酷な条件である。
【０１２１】
かかる熱処理を行った後、各々の試料を目視にて確認したところ、以下のような結果が得られた。
【０１２２】
実施例１の試料については、基板の表面は変色していなかった。
【０１２３】
一方、比較例１−１〜１−９の試料、比較例２の試料、比較例３の試料、比較例４の試料、比較例５の試料については、いずれも基板の表面が変色していた。
【０１２４】
また、上記のようにして形成した試料に対して、ＸＰＳ（X-Ray Photoelectron Spectroscopy、Ｘ線光電子分光）装置を用いて分析を行ったところ、以下のような結果が得られた。
【０１２５】
まず、実施例１の試料について熱処理を行う前におけるＺｒ膜１０８の表面を分析したところ、Ｚｒ３ｄ軌道から放出された光電子に対応するピーク、Ｏ１ｓ軌道から放出された光電子に対応するピーク、及び、Ｃ１ｓ軌道から放出された光電子に対応するピークが観測された。Ｚｒ３ｄ軌道から放出された光電子に対応するピークの割合は２４％であり、Ｏ１ｓ軌道から放出された光電子に対応するピークの割合は５６％であり、Ｃ１ｓ軌道から放出された光電子に対応するピークの割合は２０％であった。
【０１２６】
一方、Ｃｕ２ｐ３軌道から放出された光電子に対応するピークは観測されなかった。
【０１２７】
次に、大気中にて３００℃の熱処理を行った後におけるＺｒＯ２膜１２０の表面を分析したところ、Ｚｒ３ｄ軌道から放出された光電子に対応するピーク、Ｏ１ｓ軌道から放出された光電子に対応するピーク、及び、Ｃ１ｓ軌道から放出された光電子に対応するピークが観測された。Ｚｒ３ｄ軌道から放出された光電子に対応するピークの割合は２４％であり、Ｏ１ｓ軌道から放出された光電子に対応するピークの割合は５６％であり、Ｃ１ｓ軌道から放出された光電子に対応するピークの割合は２９％であった。
【０１２８】
一方、Ｃｕ２ｐ３軌道から放出された光電子に対応するピークは観測されなかった。
【０１２９】
また、実施例１の試料では、Ｃｕ膜１０６は酸化されていなかった。また、実施例１の試料では、酸化ジルコニウム膜１２０上にＣｕが拡散していなかった。
【０１３０】
これらのことから、実施例１の試料では、Ｚｒ膜１０８の表面が酸化され、酸化ジルコニウム膜１２０となっており（図１５（ｂ）参照）、酸化ジルコニウム膜１２０は、酸素、水分及びＣｕの拡散を確実に防止し得ることが分かる。
【０１３１】
比較例１−１〜１−９の試料では、ＺｒＮ膜１１０が酸化され、ＺｒＯＮ膜１２２となっていた（図１６（ｂ）参照）。また、Ｃｕ膜１０６の上層部にＣｕ酸化物１２４が形成されていた。また、ＺｒＯＮ膜１２２の表面にもＣｕ酸化物１２６が形成されていた。このことから、ＺｒＮ膜１１０やＺｒＯＮ膜１２２は、酸素、水分及びＣｕの拡散を十分に防止し得ないことがわかる。しかも、ＺｒＮ膜１１０を成膜する際に成膜室内に導入するＮ２ガスの流量比がわずか０．０１の場合であっても、Ｃｕ膜１０６の上層部にＣｕ酸化物１２４が形成されていた。また、ＺｒＯＮ膜１２２の表面にもＣｕ酸化物１２６が形成されていた。このことから、わずかな窒素がＺｒ膜に含まれただけでも、良好なバリア性が得られなくなることが分かる。
【０１３２】
また、比較例２の試料では、Ｔａ膜１１２が酸化され、タンタル酸化膜１２８となっていた（図１７（ｂ）参照）。また、Ｃｕ膜１０６の上層部にＣｕ酸化物１２４が観測され、タンタル酸化膜１２８の表面にもＣｕ酸化物１２６が観測された。このことから、Ｔａ膜１１２やタンタル酸化膜１２８は、酸素、水分及びＣｕの拡散を十分に防止し得ないことがわかる。
【０１３３】
また、比較例３の試料では、ＴａＮ膜１１４が酸化され、ＴａＯＮ膜１３０となっていた（図１８（ｂ）参照）。また、Ｃｕ膜１０６の上層部にＣｕ酸化物１２４が形成されていた。また、ＴａＯＮ膜１３０の表面にもＣｕ酸化物１２６が形成されていた。このことから、ＴａＮ膜１１４やＴａＯＮ膜１３０は、酸素、水分及びＣｕの拡散を十分に防止し得ないことがわかる。
【０１３４】
また、比較例４の試料では、Ｔｉ膜１１６が酸化され、酸化チタン膜１３２となっていた（図１９（ｂ）参照）。また、Ｃｕ膜１０６の上層部にＣｕ酸化物１２４が形成されていた。また、酸化チタン膜１３２の表面にもＣｕ酸化物１２６が形成されていた。このことから、Ｔｉ膜１１６や酸化チタン膜１３２は、酸素、水分及びＣｕの拡散を十分に防止し得ないことがわかる。
【０１３５】
また、比較例５の試料では、ＴｉＮ膜１１８が酸化され、ＴｉＯＮ膜１３４となっていた（図２０（ｂ）参照）。また、Ｃｕ膜１０６の上層部にＣｕ酸化物１２４が形成されていた。また、ＴｉＯＮ膜１３４の表面にもＣｕ酸化物１２６が形成されていた。このことから、ＴｉＮ膜１１８やＴｉＯＮ膜１３４は、酸素、水分及びＣｕの拡散を十分に防止し得ないことがわかる。
【０１３６】
本実施形態では、酸化ジルコニウム膜６２とＺｒ膜６４との積層膜によりバリア膜６５が構成されており、酸化ジルコニウム膜１６２とＺｒ膜１６４との積層膜によりバリア膜１６５が構成されている。酸化ジルコニウム膜６２、１６２は、極めて薄く形成した場合であっても、Ｃｕ、酸素、水分等の拡散を確実に防止し得る。また、Ｚｒ膜６４、１６４は、導体プラグ７０ａ、１７０ａ及び配線７０ｂ、１７０ｂの下地に対する密着性を確保するのに寄与する。また、Ｚｒ膜６４は、良好な導電性を有しているため、導体プラグ７０ａと導体プラグ３２との間のコンタクト抵抗の低減に寄与する。また、Ｚｒ膜１６４も、良好な導電性を有しているため、導体プラグ１７０ａと配線７０ｂとの間のコンタクト抵抗の低減に寄与する。このため、本実施形態によれば、信頼性や製造歩留まりの低下を招くことなく、良質なバリア膜６５、１６５を薄く形成することができ、ひいては、導体プラグ７０ａ、１７０ａ及び配線７０ｂ、１７０ｂの微細化を実現することができる。
【０１３７】
しかも、酸化ジルコニウム膜６２、１６２は、水分や酸素等によって劣化しにくい。このため、層間絶縁膜４８、１４８から大量の水分や酸素等が放出された場合であっても、酸化ジルコニウム膜６２、１６２のバリア性が劣化してしまうことはない。このため、本実施形態によれば、酸素や水分等を比較的多く含む多孔質の低誘電率絶縁膜等を層間絶縁膜４８、１４８として用いることができる。
【０１３８】
（変形例）
次に、本実施形態による半導体装置の製造方法の変形例を図２１及び図２６を用いて説明する。図２１乃至図２６は、本変形例による半導体装置の製造方法を示す工程断面図である。
【０１３９】
本変形例による半導体装置の製造方法は、開口部５８が形成された層間絶縁膜４８上に、酸化ジルコニウム膜６２を直接形成し、開口部１５８が形成された層間絶縁膜１４８上に、酸化ジルコニウム膜１６２を直接形成することに主な特徴がある。
【０１４０】
まず、層間絶縁膜４８に開口部５８を形成する工程までは、図２（ａ）乃至図４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図２１（ａ）参照）。
【０１４１】
次に、図２１（ｂ）に示すように、酸素を含む雰囲気中で、スパッタリング法により、酸化ジルコニウム膜６２を形成する。酸化ジルコニウム膜６２を形成する際の条件は、例えば以下の通りとする。成膜室内に導入するガスとしては、例えばＡｒガスと酸素ガスとを用いる。Ａｒガスの流量は、例えば１０〜３０ｓｃｃｍとする。酸素ガスの流量は、例えば１０ｓｃｃｍとする。Ｚｒは酸素との親和性が高いため、成膜室内に導入する酸素ガスの流量比が比較的小さい場合であっても、酸化ジルコニウム膜６２を形成することが可能である。ターゲット電力は、例えば５〜１０ｋＷとする。基板バイアスは、例えば０〜１００Ｗとする。
【０１４２】
次に、図５（ｂ）を用いて上述した半導体装置の製造方法と同様にして、コンタクトホール５２の底部の酸化ジルコニウム膜６２をＺｒイオンにより除去しつつ、Ｚｒ膜６４を全面に形成する。
【０１４３】
こうして、酸化ジルコニウム膜６２とＺｒ膜６４とから成るバリア膜６５が形成される（図２２（ａ）参照）。
【０１４４】
この後、シード膜６６を形成する工程から開口部５８内に導電体７０を埋め込む工程までは、図６（ａ）乃至図７（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図２２（ｂ）参照）。
【０１４５】
次に、キャップ膜４６を形成する工程から開口部５８を形成する工程までは、図７（ｂ）及び図８を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図２３参照）。
【０１４６】
次に、図２１（ｂ）を用いて上述した半導体装置の製造方法と同様にして、酸素を含む雰囲気中で、スパッタリング法により、酸化ジルコニウム膜１６２を形成する（図２４参照）。
【０１４７】
次に、図２２（ａ）を用いて上述した半導体装置の製造方法と同様にして、コンタクトホール１５２の底部の酸化ジルコニウム膜１６２をＺｒイオンにより除去しつつ、Ｚｒ膜１６４を全面に形成する。
【０１４８】
こうして、酸化ジルコニウム膜１６２とＺｒ膜１６４とから成るバリア膜１６５が形成される（図２５参照）。
【０１４９】
この後の半導体装置の製造方法は、図１２乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１５０】
こうして、本変形例による半導体装置が製造される（図２６参照）
このように、開口部５８が形成された層間絶縁膜４８上に、酸化ジルコニウム膜６２を直接形成し、開口部１５８が形成された層間絶縁膜１４８上に、酸化ジルコニウム膜１６２を直接形成するようにしてもよい。
【０１５１】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法を図２７乃至図３５を用いて説明する。図２７乃至図３５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２６に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１５２】
本実施形態による半導体装置の製造方法は、酸化ジルコニウム膜６２、１６２を形成した後、コンタクトホール５２、１５２の底部の酸化ジルコニウム膜６２、１６２を選択的にエッチング除去し、この後、Ｚｒ膜６４、１６４を形成することに主な特徴がある。
【０１５３】
まず、半導体基板１０に素子分離領域１２を形成する工程から、開口部５８を形成する工程までは、図２（ａ）乃至図４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図２７（ａ）参照）。
【０１５４】
次に、図４（ｂ）を用いて上述した半導体装置の製造方法と同様にして、全面に、ジルコニウム膜（Ｚｒ膜）６０を形成する（図２７（ｂ）参照）。
【０１５５】
次に、図５（ａ）を用いて上述した半導体装置の製造方法と同様にして、Ｚｒ膜６０を酸化する。これにより、Ｚｒ膜６０が酸化され、酸化ジルコニウム膜６２が形成される（図２８（ａ）参照）。
【０１５６】
次に、図２８（ｂ）に示すように、例えばＡｒイオンを用いて、コンタクトホール５２の底部の酸化ジルコニウム膜６２を選択的にエッチング除去する。コンタクトホール５２の底部の酸化ジルコニウム膜６２を選択的にエッチング除去する際には、後述するシード膜６６を形成する際に用いられるスパッタリング装置を用いることができる。ターゲット電力は、例えば０Ｗ〜５００Ｗ程度とする。基板バイアスは、例えば２００〜４００Ｗとする。このような条件に設定すれば、Ａｒイオンがコンタクトホール５２の底部に集中に達し、コンタクトホール６２の底部の酸化ジルコニウム膜６２を選択的に除去することができる。コンタクトホール５２の底部の酸化ジルコニウム膜６２が除去されるため、良好なコンタクトを得ることが可能となる。
【０１５７】
なお、溝５４の底面はコンタクトホール５２の底面に対して十分に大きいため、溝５４の底部にはＡｒイオンは集中しない。このため、溝５４の底面に存在している酸化ジルコニウム膜６２は、Ａｒイオンにより殆どエッチングされない。従って、溝５４の底面の酸化ジルコニウム膜６２が消失してしまうことはない。
【０１５８】
なお、シード膜６６を形成する際に用いられるスパッタリング装置とは別個のスパッタリング装置を用いて、コンタクトホール５２の底部の酸化ジルコニウム膜６２を選択的にエッチング除去してもよい。かかるスパッタリング装置としては、例えば誘導結合プラズマ（ＩＣＰ、Inductively Coupled Plasma）を用いたスパッタリング装置を用いることができる。
【０１５９】
次に、図２９（ａ）に示すように、全面に、例えばスパッタリング法により、Ｚｒ膜６４を形成する。Ｚｒ膜６４の膜厚は、例えば３ｎｍ程度とする。Ｚｒ膜６４の成膜条件は、例えば以下の通りとする。ターゲット電力は、例えば１０〜２０ｋＷ程度とする。基板バイアスは、例えば０〜２００Ｗ程度とする。Ｚｒ膜６４は、導体プラグ７０ａ及び配線７０ｂの下地に対する密着性を確保するのに寄与する。また、Ｚｒ膜６４は、良好な導電性を有しているため、導体プラグ７０ａと導体プラグ３との間のコンタクト抵抗の低減に寄与する。
【０１６０】
こうして、酸化ジルコニウム膜６２とＺｒ膜６４とから成るバリア膜６５が形成される。
【０１６１】
この後、シード膜６６を形成する工程から開口部５８内に導電体７０を埋め込む工程までは、図６（ａ）乃至図７（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図２９（ｂ）参照）。
【０１６２】
この後、キャップ膜４６を形成する工程から開口部５８を形成する工程までは、図７（ｂ）及び図８を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図３０参照）。
【０１６３】
次に、図９を用いて上述した半導体装置の製造方法と同様にして、全面に、ジルコニウム膜１６０を形成する（図３１参照）。
【０１６４】
次に、図１０を用いて上述した半導体装置の製造方法と同様にして、Ｚｒ膜１６０を酸化する。これにより、Ｚｒ膜１６０が酸化され、酸化ジルコニウム膜１６２が形成される（図３２参照）。
【０１６５】
次に、図３３に示すように、例えばＡｒイオンを用いて、コンタクトホール１５２の底部の酸化ジルコニウム膜１６２を選択的にエッチング除去する。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２を選択的にエッチング除去する際には、後述するシード膜１６６を形成する際に用いられるスパッタリング装置を用いることができる。ターゲット電力は、例えば０Ｗ〜５００Ｗ程度とする。基板バイアスは、例えば２００〜４００Ｗとする。このような条件に設定すれば、Ａｒイオンがコンタクトホール１５２の底部に集中に達し、コンタクトホール１６２の底部の酸化ジルコニウム膜１６２を選択的に除去することができる。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２が除去されるため、良好なコンタクトを得ることが可能となる。
【０１６６】
なお、溝１５４の底面はコンタクトホール１５２の底面に対して十分に大きいため、溝１５４の底部にはＡｒイオンは集中しない。このため、溝１５４の底面に存在している酸化ジルコニウム膜１６２は、Ａｒイオンにより殆どエッチングされない。従って、溝１５４の底面の酸化ジルコニウム膜１６２が消失してしまうことはない。
【０１６７】
なお、シード膜１６６を形成する際に用いられるスパッタリング装置とは別個のスパッタリング装置を用いて、コンタクトホール１５２の底部の酸化ジルコニウム膜１６２を選択的にエッチング除去してもよい。かかるスパッタリング装置としては、例えば誘導結合プラズマを用いたスパッタリング装置を用いることができる。
【０１６８】
次に、図３４に示すように、全面に、例えばスパッタリング法により、Ｚｒ膜１６４を形成する。Ｚｒ膜１６４の膜厚は、例えば３ｎｍ程度とする。Ｚｒ膜１６４の成膜条件は、例えば以下の通りとする。ターゲット電力は、例えば１０〜２０ｋＷ程度とする。基板バイアスは、例えば０〜２００Ｗ程度とする。Ｚｒ膜１６４は、導体プラグ１７０ａ及び配線１７０ｂの下地に対する密着性を確保するのに寄与する。また、Ｚｒ膜１６４は、良好な導電性を有しているため、導体プラグ１７０ａと下層の配線７０ｂとの間のコンタクト抵抗の低減に寄与する。
【０１６９】
こうして、酸化ジルコニウム膜１６２とＺｒ膜１６４とから成るバリア膜１６５が形成される。
【０１７０】
この後、シード膜１６６を形成する工程から開口部１５８内に導電体１７０を埋め込む工程までは、図１２乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１７１】
こうして、本実施形態による半導体装置が製造される（図３５参照）。
【０１７２】
（変形例）
次に、本実施形態による半導体装置の製造方法の変形例を図３６乃至図４２を用いて説明する。図３６乃至図４２は、本変形例による半導体装置の製造方法を示す工程断面図である。
【０１７３】
本変形例による半導体装置の製造方法は、開口部５８が形成された層間絶縁膜４８上に、酸化ジルコニウム膜６２を直接形成し、開口部１５８が形成された層間絶縁膜１４８上に、酸化ジルコニウム膜１６２を直接形成することに主な特徴がある。
【０１７４】
まず、層間絶縁膜４８に開口部５８を形成する工程までは、図２（ａ）乃至図４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図３６（ａ）参照）。
【０１７５】
次に、図２１（ｂ）を用いて上述した半導体装置の製造方法と同様にして、酸素を含む雰囲気中で、スパッタリング法により、酸化ジルコニウム膜６２を直接形成する（図３６（ｂ）参照）。
【０１７６】
次に、図２８（ｂ）を用いて上述した半導体装置の製造方法と同様にして、コンタクトホール５２の底部の酸化ジルコニウム膜６２をＡｒイオンによりエッチング除去する（図３７（ａ）参照）。
【０１７７】
次に、図２９（ａ）を用いて上述した半導体装置の製造方法と同様にして、Ｚｒ膜６４を形成する。
【０１７８】
こうして、酸化ジルコニウム膜６２とＺｒ膜６４とから成るバリア膜６５が形成される（図３７（ｂ）参照）。
【０１７９】
この後、シード膜６６を形成する工程から開口部５８内に導電体７０を埋め込む工程までは、図６（ａ）乃至図７（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図３８（ａ）参照）。
【０１８０】
次に、キャップ膜４６を形成する工程から開口部５８を形成する工程までは、図７（ｂ）及び図８を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図３８（ｂ）参照）。
【０１８１】
次に、図２４を用いて上述した半導体装置の製造方法と同様にして、酸素を含む雰囲気中で、スパッタリング法により、酸化ジルコニウム膜１６２を直接形成する（図３９参照）。
【０１８２】
次に、図３３を用いて上述した半導体装置の製造方法と同様にして、コンタクトホール１５２の底部の酸化ジルコニウム膜１６２をＡｒイオンによりエッチング除去する（図４０参照）。
【０１８３】
次に、図３４を用いて上述した半導体装置の製造方法と同様にして、Ｚｒ膜６４を形成する。
【０１８４】
こうして、酸化ジルコニウム膜６２とＺｒ膜６４とから成るバリア膜６５が形成される（図４１参照）。
【０１８５】
この後、シード膜１６６を形成する工程から開口部１５８内に導電体１７０を埋め込む工程までは、図１２乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１８６】
こうして、本変形例による半導体装置が製造される（図４２参照）
このように、開口部５８が形成された層間絶縁膜４８上に、酸化ジルコニウム膜６２を直接形成し、開口部１５８が形成された層間絶縁膜１４８上に、酸化ジルコニウム膜１６２を直接形成するようにしてもよい。
【０１８７】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法を図４３乃至図４８を用いて説明する。図１乃至図４２に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１８８】
（半導体装置）
まず、本実施形態による半導体装置を図４３を用いて説明する。図４３は、本実施形態による半導体装置を示す断面図である。
【０１８９】
本実施形態による半導体装置は、導体プラグ１７０ａの下部が下層の配線７０ｂに直接接続されていることに主な特徴がある。
【０１９０】
図４３に示すように、開口部１５８内には、酸化ジルコニウム膜１６２が形成されている。酸化ジルコニウム膜１６２は、コンタクトホール１５２の側面、溝１５４の側面及び底面に形成されている。コンタクトホール１５２の底部の酸化ジルコニウム膜１６２は、選択的に除去されている。
【０１９１】
酸化ジルコニウム膜１６２が形成された開口部１５８内には、Ｚｒ膜１６４が形成されている。Ｚｒ膜１６４は、コンタクトホール１５２の側面、溝１５４の側面及び底面に形成されている。コンタクトホール１５２の底部のＺｒ膜１６４は、選択的に除去されている。Ｚｒ膜１６４は、導体プラグ１７０ａ及び配線１７０ｂの下地に対する密着性を確保するのに寄与する。
【０１９２】
こうして、酸化ジルコニウム膜１６２とＺｒ膜１６４とから成るバリア膜１６５が形成されている。
【０１９３】
バリア膜１６５が形成された開口部１５８内には、Ｃｕより成るシード膜１６６が形成されている。シード膜１６６の膜厚は、例えば３０ｎｍ程度とする。
【０１９４】
シード膜１６６が形成された開口部１５８内には、Ｃｕ膜１６８が埋め込まれている。
【０１９５】
こうして、Ｃｕより成るシード膜１６６とＣｕ膜１６８とから成る導電体１７０が、開口部１５８内に埋め込まれている。即ち、導体プラグ１７０ａと、導体プラグ１７０ａと一体的に形成された配線１７０ｂとを有する導電体１７０が、開口部１５８内に埋め込まれている。導体プラグ１７０ａの下部は、下層の配線７０ｂに直接接続されている。
【０１９６】
導体プラグ１７０ａ及び配線１７０ｂが埋め込まれたキャップ膜１５０上には、図示しない配線が更に形成されている。
【０１９７】
こうして、多層配線を有する本実施形態による半導体装置が構成されている。
【０１９８】
このように、本実施形態によれば、導体プラグ１７０ａの下部が下層の配線７０ｂに直接接続されている。このため、本実施形態によれば、導体プラグ１７０ａと下層の配線７０ｂとの間で極めて良好なコンタクトを得ることができる。
【０１９９】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図４４乃至図４８を用いて説明する。図４４乃至図４８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０２００】
まず、半導体基板１０に素子分離領域１２を形成する工程から、バリア膜１６５を形成する工程までは、図２（ａ）乃至図１１を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図４４参照）。
【０２０１】
次に、図４５に示すように、例えばＡｒイオンを用いて、コンタクトホール１５２の底部のＺｒ膜１６４を選択的にエッチング除去する。コンタクトホール１５２の底部のＺｒ膜１６４を選択的にエッチング除去する際には、後述するシード膜１６６を形成する際に用いられるスパッタリング装置を用いることができる。ターゲット電力は、例えば０Ｗ〜５００Ｗ程度とする。基板バイアスは、例えば２００〜４００Ｗとする。このような条件に設定すれば、Ａｒイオンがコンタクトホール５２の底部に集中に達し、コンタクトホール６２の底部のＺｒ膜１６４を選択的に除去することができる。
【０２０２】
なお、溝１５４の底面はコンタクトホール１５２の底面に対して十分に大きいため、溝１５４の底部にはＡｒイオンは集中しない。このため、溝１５４の底面に存在しているＺｒ膜１６４及び酸化ジルコニウム膜１６２は、Ａｒイオンにより殆どエッチングされない。従って、溝１５４の底面のＺｒ膜１６４及び酸化ジルコニウム膜１６２が消失してしまうことはない。
【０２０３】
なお、シード膜１６６を形成する際に用いられるスパッタリング装置とは別個のスパッタリング装置を用いて、コンタクトホール１５２の底部のＺｒ膜１６４を選択的にエッチング除去してもよい。かかるスパッタリング装置としては、例えば誘導結合プラズマを用いたスパッタリング装置を用いることができる。
【０２０４】
この後、Ｃｕより成るシード膜１６６を形成する工程から、開口部１５４内に導体プラグ１７０ａ及び配線１７０ｂを埋め込む工程までは、図１２乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図４６乃至図４８参照）。
【０２０５】
この後、図示しない配線を更に形成する。
【０２０６】
こうして、多層配線を有する本実施形態による半導体装置が製造される。
【０２０７】
このように、本実施形態によれば、導体プラグ１７０ａの下部を下層の配線７０ｂに直接接続するため、導体プラグ１７０ａと下層の配線７０ｂとの間で極めて良好なコンタクトを得ることができる。
【０２０８】
［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法を図４９乃至図５５を用いて説明する。図４９乃至図５５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図４８に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２０９】
まず、半導体基板１０に素子分離領域１２を形成する工程から、酸化ジルコニウム膜１６２を形成する工程までは、図２（ａ）乃至図１０を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図４９参照）。
【０２１０】
次に、図３３を用いて上述した第２実施形態による半導体装置の製造方法と同様にして、例えばＡｒイオンを用いて、コンタクトホール１５２の底部の酸化ジルコニウム膜１６２を選択的にエッチング除去する（図５０参照）。
【０２１１】
次に、図３４を用いて上述した第２実施形態による半導体装置の製造方法と同様にして、全面に、Ｚｒ膜１６４を形成する。
【０２１２】
こうして、酸化ジルコニウム膜１６２とＺｒ膜１６４とから成るバリア膜１６５が形成される（図５１参照）。
【０２１３】
次に、図４５を用いて上述した第３実施形態による半導体装置の製造方法と同様にして、例えばＡｒイオンを用いて、コンタクトホール１５２の底部のＺｒ膜１６４を選択的にエッチング除去する（図５２参照）。
【０２１４】
この後、Ｃｕより成るシード膜１６６を形成する工程から、開口部１５８内に導電体１７０を埋め込む工程までは、図１２乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図５３乃至図５５参照）。
【０２１５】
この後、図示しない配線を更に形成する。
【０２１６】
こうして、多層配線を有する本実施形態による半導体装置が製造される。
【０２１７】
このように、本実施形態によっても、導体プラグ１７０ａの下部を下層の配線７０ｂに直接接続するため、導体プラグ１７０ａと下層の配線７０ｂとの間で極めて良好なコンタクトを得ることができる。
【０２１８】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０２１９】
例えば、第３及び第４実施形態では、Ｚｒ膜６０を形成した後に、かかるＺｒ膜６０を酸化することにより、酸化ジルコニウム膜６２を形成する場合を例に説明したが、図３６を用いて上述した半導体装置の製造方法のように、酸化ジルコニウム膜６２を直接形成してもよい。
【０２２０】
また、第３及び第４実施形態では、Ｚｒ膜１６０を形成した後に、かかるＺｒ膜１６０を酸化することにより、酸化ジルコニウム膜１６２を形成する場合を例に説明したが、図３９を用いて上述した半導体装置の製造方法のように、酸化ジルコニウム膜１６２を直接形成してもよい。
【０２２１】
以上詳述した通り、本発明の特徴をまとめると以下のようになる。
【０２２２】
（付記１）
半導体基板上に形成された第１の導電体と、
前記半導体基板上及び前記第１の導電体上に形成され、前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とが形成された、酸素を含む絶縁膜と、
前記コンタクトホールの側面並びに前記溝の側面及び底面に形成された酸化ジルコニウム膜と、
前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上に形成されたジルコニウム膜と、
前記コンタクトホール内及び前記溝内に埋め込まれたＣｕより成る第２の導電体と
を有することを特徴とする半導体装置。
【０２２３】
（付記２）
付記１記載の半導体装置において、
前記第１の導電体は、第１の導体プラグ又は第１の配線である
ことを特徴とする半導体装置。
【０２２４】
（付記３）
付記１又は２記載の半導体装置において、
前記第２の導電体は、前記コンタクトホール内に埋め込まれた第２の導体プラグと、前記溝内に埋め込まれた第２の配線とを有する
ことを特徴とする半導体装置。
【０２２５】
（付記４）
付記１乃至３のいずれかに記載の半導体装置において、
前記ジルコニウム膜は、前記コンタクトホールの底部にも形成されており、
前記第２の導電体は、前記ジルコニウム膜を介して前記第１の導電体に接続されている
ことを特徴とする半導体装置。
【０２２６】
（付記５）
付記１乃至３のいずれかに記載の半導体装置において、
前記第２の導電体は、前記コンタクトホールの底部において前記第１の導電体に接している
ことを特徴とする半導体装置。
【０２２７】
（付記６）
付記１乃至５のいずれかに記載の半導体装置において、
前記絶縁膜は、多孔質の絶縁膜である
ことを特徴とする半導体装置。
【０２２８】
（付記７）
半導体基板上に第１の導電体を形成する工程と、
前記半導体基板上及び前記第１の導電体上に、酸素を含む絶縁膜を形成する工程と、
前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とを、前記絶縁膜に形成する工程と、
前記コンタクトホール内及び前記溝内に、酸化ジルコニウム膜を形成する工程と、
前記コンタクトホールの底部の前記酸化ジルコニウム膜を選択的に除去しつつ、前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上にジルコニウム膜を形成する工程と、
前記コンタクトホール内及び前記溝内にＣｕより成る第２の導電体を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【０２２９】
（付記８）
半導体基板上に第１の導電体を形成する工程と、
前記半導体基板上及び前記第１の導電体上に、酸素を含む絶縁膜を形成する工程と、
前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とを、前記絶縁膜に形成する工程と、
前記コンタクトホール内及び前記溝内に、酸化ジルコニウム膜を形成する工程と、
前記コンタクトホールの底部の前記酸化ジルコニウム膜を選択的に除去する工程と、
前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上にジルコニウム膜を形成する工程と、
前記コンタクトホール内及び前記溝内にＣｕより成る第２の導電体を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【０２３０】
（付記９）
付記７又は８記載の半導体装置の製造方法において、
前記第１の導電体は、第１の導体プラグ又は第１の配線である
ことを特徴とする半導体装置の製造方法。
【０２３１】
（付記１０）
付記７乃至９のいずれかに記載の半導体装置の製造方法において、
前記第２の導電体を埋め込む工程では、前記コンタクトホール内に第２の導体プラグを埋め込み、前記溝内に第２の配線を埋め込む
ことを特徴とする半導体装置の製造方法。
【０２３２】
（付記１１）
付記７乃至１０のいずれかに記載の半導体装置の製造方法において、
前記ジルコニウム膜を形成する工程の後、前記第２の導電体を埋め込む工程の前に、前記コンタクトホールの底部の前記ジルコニウム膜を除去する工程を更に有し、
前記第２の導電体を埋め込む工程では、前記第１の導電体に接するように前記第２の導電体を埋め込む
ことを特徴とする半導体装置の製造方法。
【０２３３】
（付記１２）
付記７乃至１１のいずれかに記載の半導体装置の製造方法において、
前記酸化ジルコニウム膜を形成する工程では、酸素を含む雰囲気中でスパッタリングを行うことにより、前記酸化ジルコニウム膜を形成する
ことを特徴とする半導体装置の製造方法。
【０２３４】
（付記１３）
付記７乃至１１のいずれかに記載の半導体装置の製造方法において、
前記酸化ジルコニウム膜を形成する工程は、他のジルコニウム膜を形成する第１の工程と、前記他のジルコニウム膜を酸化することにより、前記酸化ジルコニウム膜を形成する第２の工程とを有する
ことを特徴とする半導体装置の製造方法。
【０２３５】
（付記１４）
付記１３記載の半導体装置の製造方法において、
前記第２の工程では、酸素を含む雰囲気中で前記他のジルコニウム膜を熱処理することにより、前記酸化ジルコニウム膜を形成する
ことを特徴とする半導体装置の製造方法。
【０２３６】
（付記１５）
付記７乃至１４のいずれかに記載の半導体装置の製造方法において、
前記第２の導電体を埋め込む工程は、前記コンタクトホール内及び前記溝内の前記ジルコニウム膜上にＣｕより成るシード膜を形成する工程と；前記シード膜上に電気めっき法によりＣｕ膜を形成する工程と；前記絶縁膜の表面が露出するまで前記Ｃｕ膜及び前記シード膜を研磨する工程とを有する
ことを特徴とする半導体装置の製造方法。
【０２３７】
（付記１６）
付記７乃至１５のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、多孔質の前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０２３８】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１５】バリア膜の評価に用いられた試料を示す断面図（その１）である。
【図１６】バリア膜の評価に用いられた試料を示す断面図（その２）である。
【図１７】バリア膜の評価に用いられた試料を示す断面図（その３）である。
【図１８】バリア膜の評価に用いられた試料を示す断面図（その４）である。
【図１９】バリア膜の評価に用いられた試料を示す断面図（その５）である。
【図２０】バリア膜の評価に用いられた試料を示す断面図（その６）である。
【図２１】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。
【図２２】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。
【図２３】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その３）である。
【図２４】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その４）である。
【図２５】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その５）である。
【図２６】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その６）である。
【図２７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図３２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図３３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図３４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図３５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図３６】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。
【図３７】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。
【図３８】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その３）である。
【図３９】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その４）である。
【図４０】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その５）である。
【図４１】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その６）である。
【図４２】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図（その７）である。
【図４３】本発明の第３実施形態による半導体装置を示す断面図である。
【図４４】本発明の第３実施形による半導体装置の製造方法を示す工程断面図（その１）である。
【図４５】本発明の第３実施形による半導体装置の製造方法を示す工程断面図（その２）である。
【図４６】本発明の第３実施形による半導体装置の製造方法を示す工程断面図（その３）である。
【図４７】本発明の第３実施形による半導体装置の製造方法を示す工程断面図（その４）である。
【図４８】本発明の第３実施形による半導体装置の製造方法を示す工程断面図（その５）である。
【図４９】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５０】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５１】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５２】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図５３】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図５４】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図５５】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【符号の説明】
【０２３９】
１０…半導体基板
１２…素子分離領域
１４…ゲート絶縁膜
１６…ゲート電極
１８…ソース／ドレイン拡散層
１８ａ、１８ｂ…不純物拡散領域
２０…サイドウォール絶縁膜
２２…トランジスタ
２４…層間絶縁膜
２６…キャップ膜
２８…コンタクトホール
３０…バリア膜
３２…コンタクトホール
３４…層間絶縁膜
３６…溝
３８…バリア膜
４０…シード膜
４２…Ｃｕ膜
４４…配線
４５…凹部
４６…キャップ膜
４８…層間絶縁膜
５０…キャップ膜
５２…コンタクトホール
５４…溝
５６…開口部
５８…開口部
６０…Ｚｒ膜
６２…酸化ジルコニウム膜
６４…Ｚｒ膜
６５…バリア膜
６６…シード膜
６８…Ｃｕ膜
７０…導電体
７０ａ…導体プラグ
７０ｂ…配線
１００…シリコン基板
１０２…シリコン酸化膜
１０４…下地膜
１０６…Ｃｕ膜
１０８…バリア膜
１１０…バリア膜
１１２…バリア膜
１１４…バリア膜
１１６…バリア膜
１１８…バリア膜
１２０…酸化ジルコニウム膜
１２２…ＺｒＯＮ膜
１２４…Ｃｕ酸化物
１２６…Ｃｕ酸化物
１２８…タンタル酸化膜
１３０…ＴａＯＮ膜
１３２…酸化チタン膜
１３４…ＴｉＯＮ膜
１４６…キャップ膜
１４８…層間絶縁膜
１５０…キャップ膜
１５２…コンタクトホール
１５４…溝
１５６…開口部
１５８…開口部
１６０…Ｚｒ膜
１６２…酸化ジルコニウム膜
１６４…Ｚｒ膜
１６５…バリア膜
１６６…シード膜
１６８…Ｃｕ膜
１７０…導電体
１７０ａ…導体プラグ
１７０ｂ…配線
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の導電体と、
前記半導体基板上及び前記第１の導電体上に形成され、前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とが形成された、酸素を含む絶縁膜と、
前記コンタクトホールの側面並びに前記溝の側面及び底面に形成された酸化ジルコニウム膜と、
前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上に形成されたジルコニウム膜と、
前記コンタクトホール内及び前記溝内に埋め込まれたＣｕより成る第２の導電体と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の導電体は、第１の導体プラグ又は第１の配線である
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第２の導電体は、前記コンタクトホール内に埋め込まれた第２の導体プラグと、前記溝内に埋め込まれた第２の配線とを有する
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記ジルコニウム膜は、前記コンタクトホールの底部にも形成されており、
前記第２の導電体は、前記ジルコニウム膜を介して前記第１の導電体に接続されている
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記第２の導電体は、前記コンタクトホールの底部において前記第１の導電体に接している
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置において、
前記絶縁膜は、多孔質の絶縁膜である
ことを特徴とする半導体装置。
【請求項７】
半導体基板上に第１の導電体を形成する工程と、
前記半導体基板上及び前記第１の導電体上に、酸素を含む絶縁膜を形成する工程と、
前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とを、前記絶縁膜に形成する工程と、
前記コンタクトホール内及び前記溝内に、酸化ジルコニウム膜を形成する工程と、
前記コンタクトホールの底部の前記酸化ジルコニウム膜を選択的に除去しつつ、前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上にジルコニウム膜を形成する工程と、
前記コンタクトホール内及び前記溝内にＣｕより成る第２の導電体を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に第１の導電体を形成する工程と、
前記半導体基板上及び前記第１の導電体上に、酸素を含む絶縁膜を形成する工程と、
前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とを、前記絶縁膜に形成する工程と、
前記コンタクトホール内及び前記溝内に、酸化ジルコニウム膜を形成する工程と、
前記コンタクトホールの底部の前記酸化ジルコニウム膜を選択的に除去する工程と、
前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上にジルコニウム膜を形成する工程と、
前記コンタクトホール内及び前記溝内にＣｕより成る第２の導電体を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８記載の半導体装置の製造方法において、
前記第２の導電体を埋め込む工程では、前記コンタクトホール内に第２の導体プラグを埋め込み、前記溝内に第２の配線を埋め込む
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、多孔質の前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上に形成された第１の導電体と、
前記半導体基板上及び前記第１の導電体上に形成され、前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とが形成された、酸素を含む絶縁膜と、
前記コンタクトホールの側面並びに前記溝の側面及び底面に形成された酸化ジルコニウム膜と、
前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上に形成されたジルコニウム膜と、
前記コンタクトホール内及び前記溝内に埋め込まれたＣｕより成る第２の導電体と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の導電体は、第１の導体プラグ又は第１の配線である
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第２の導電体は、前記コンタクトホール内に埋め込まれた第２の導体プラグと、前記溝内に埋め込まれた第２の配線とを有する
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記ジルコニウム膜は、前記コンタクトホールの底部にも形成されており、
前記第２の導電体は、前記ジルコニウム膜を介して前記第１の導電体に接続されている
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記第２の導電体は、前記コンタクトホールの底部において前記第１の導電体に接している
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置において、
前記絶縁膜は、多孔質の絶縁膜である
ことを特徴とする半導体装置。
【請求項７】
半導体基板上に第１の導電体を形成する工程と、
前記半導体基板上及び前記第１の導電体上に、酸素を含む絶縁膜を形成する工程と、
前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とを、前記絶縁膜に形成する工程と、
前記コンタクトホール内及び前記溝内に、酸化ジルコニウム膜を形成する工程と、
前記コンタクトホールの底部の前記酸化ジルコニウム膜を選択的に除去しつつ、前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上にジルコニウム膜を形成する工程と、
前記コンタクトホール内及び前記溝内にＣｕより成る第２の導電体を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に第１の導電体を形成する工程と、
前記半導体基板上及び前記第１の導電体上に、酸素を含む絶縁膜を形成する工程と、
前記第１の導電体に達するコンタクトホールと、前記コンタクトホールの上部に接続された溝とを、前記絶縁膜に形成する工程と、
前記コンタクトホール内及び前記溝内に、酸化ジルコニウム膜を形成する工程と、
前記コンタクトホールの底部の前記酸化ジルコニウム膜を選択的に除去する工程と、
前記コンタクトホール内及び前記溝内における前記酸化ジルコニウム膜上にジルコニウム膜を形成する工程と、
前記コンタクトホール内及び前記溝内にＣｕより成る第２の導電体を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８記載の半導体装置の製造方法において、
前記第２の導電体を埋め込む工程では、前記コンタクトホール内に第２の導体プラグを埋め込み、前記溝内に第２の配線を埋め込む
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、多孔質の前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【公開番号】特開２００９−１９４００９（Ｐ２００９−１９４００９Ａ）
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願番号】特願２００８−３０３１４（Ｐ２００８−３０３１４）
【出願日】平成２０年２月１２日（２００８．２．１２）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願日】平成２０年２月１２日（２００８．２．１２）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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