【目的】多層配線において配線層間の剥がれ耐性を向上させた装置を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、基板２００上に多層配線構造で形成され、最上層に電極パッド３０を有する実効配線１０と、多層配線構造内で実効配線１０の周囲を取り囲むように形成されたビアリング２０と、多層配線構造の最終表面を保護する積層保護膜ＰＦと、積層保護膜ＰＦと接する位置であって実効配線１０が形成される領域とチップ領域端との間に形成された、電極パッド３０を構成する導体とビアリング２０を構成する導体とのいずれよりもヤング率が大きい膜パターンで構成されるクラックストッパ膜４０と、を備えたことを特徴とする。 （もっと読む）

【課題】寄生容量が低く、かつ、熱処理による抵抗値の変動が小さい抵抗素子を有する半導体装置を得ることのできる技術を提供する。
【解決手段】スパッタリングターゲット材料としてタンタルを用い、スパッタリングガスとしてアルゴンと窒素との混合ガスを用いた反応性直流スパッタリング法により、窒化タンタル膜からなる厚さ２０ｎｍ、窒素濃度３０原子％未満の第１抵抗層５ａ、及び窒化タンタル膜からなる厚さ５ｎｍ、窒素濃度３０原子％以上の第２抵抗層５ｂを順次形成した後、第１及び第２抵抗層５ａ，５ｂを加工して抵抗素子Ｒ１を形成する。窒素濃度が３０原子％以上の上部領域を設けることにより、配線工程において熱負荷が与えられても抵抗素子Ｒ１の抵抗変動率を１％未満に抑えることができる。 （もっと読む）

【課題】湾曲を軽減し上下比を改善するためにアドバンスドパターニングフィルム（ＡＰＦ）を用いてウェハをエッチングする方法である。
【解決手段】ＡＰＦ層を有するウェハを約１６２ＭＨｚで作動する電源を備えた処理チャンバ内に設置し、処理ガスをチャンバに供給し、１６２ＭＨｚ電源を用いてソース電力を印加し、バイアス電力をウェハに印加することを含む。処理ガスは水素ガス（Ｈ_２）、窒素ガス（Ｎ_２）、及び一酸化炭素ガス（ＣＯ）を含む。Ｈ_２：Ｎ_２の比は約１：１である。加えて、ウェハ温度を調節してエッチング特性を改善する。 （もっと読む）

【課題】貫通電極を備えた配線基板において、貫通孔側壁直下への応力集中を緩和すると共に、貫通孔側壁への応力を低減して、貫通電極と配線部との電気的な接続信頼性を向上させる配線基板を提供する。
【解決手段】本発明の配線基板１０は、基板１１の一方の面１１ａに配された第一導電部１３と、前記基板の他方の面１１ｂから前記第一導電部の少なくとも一部が露呈するように、前記基板内に設けられた貫通孔１４と、前記貫通孔内の側壁及び露呈された前記第一導電部を覆うとともに、前記基板の他方の面上を覆うように延びて配され、前記第一導電部と電気的に接続される第二導電部１５と、を少なくとも備える。この貫通孔は、その側壁が深さ方向に多面をなし、該貫通孔の底部において、前記第一導電部と接続される前記第二導電部の部分が、他の部分よりも厚くなっている。 （もっと読む）

【課題】コンタクトスペーサを備えるコンタクト構造体の形成方法及びそれを用いた半導体素子の製造方法を提供する。
【解決手段】本発明のコンタクト構造体の形成方法は、半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜をパターニングして半導体基板の所定領域を露出させるコンタクトホールを形成する工程と、半導体基板の主表面に対して傾斜した蒸着方向を有する蒸着法を用いてコンタクトホールの側壁にコンタクトスペーサを形成する工程と、を有する。このとき、蒸着方向は主表面と主表面に対する法線との間に位置する。それと共に、このコンタクト構造体の形成方法を用いた半導体素子の製造方法も提供される。 （もっと読む）

本発明は、半導体部品における層スタックである積層体（１００）を補強する補強構体（１，２）に関し、補強構体を、少なくとも１つの一体化したアンカー状部分（１１０ａ，１１０ｂ）を有する少なくとも１つの補強素子（１１０，１１８）とする。
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【課題】上層配線と下層配線との間の絶縁耐圧を一定以上に維持しつつ、層間絶縁膜の膜厚を小さくすることができる、半導体装置を提供する。
【解決手段】下層配線としてのソース配線１０上には、第２層間絶縁膜および第３層間絶縁膜が積層されている。第３層間絶縁膜上には、上層配線としてのドレイン配線１５が形成されている。このドレイン配線１５は、平面視でソース配線１０と交差する。また、ソース配線１０とドレイン配線１５との間には、平面視でソース配線１０とドレイン配線１５とが交差する部分を含む領域２４に、各層間絶縁膜の材料よりも高い絶縁性を有する材料からなる高絶縁体１７が備えられている。 （もっと読む）

【課題】ＬＣＤドライバなどで小型化によるプラグの高抵抗化を抑制し、かつ、高耐圧ＭＩＳＦＥＴのゲート電極と配線間の耐圧不良を改善できる技術を提供する。
【解決手段】ＬＣＤドライバにおいて、高耐圧ＭＩＳＦＥＴでは、電界緩和用絶縁領域３上にゲート電極１０ｂの端部が乗り上げている。そして、高耐圧ＭＩＳＦＥＴ上の１層目の層間絶縁膜上にソース配線あるいはドレイン配線となる配線ＨＬ１が形成されている。このとき、半導体基板１Ｓとゲート絶縁膜８の界面からゲート電極１０ｂの上部までの距離をａ、ゲート電極１０ｂの上部から配線ＨＬ１が形成されている層間絶縁膜の上部までの距離をｂとすると、ａ＞ｂとなっている。このように構成されている高耐圧ＭＩＳＦＥＴにおいて、配線ＨＬ１は、高耐圧ＭＩＳＦＥＴのゲート電極１０ｂと平面的な重なりを有しないように配置されている。 （もっと読む）

【課題】ゲート電極とコンタクトの間の容量とフリンジ容量の両者を低減することが半導体装置及びその製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上にゲート絶縁膜２０とゲート電極２１が形成され、ゲート電極の両側部における半導体基板にソース・ドレイン領域１３が形成されて、電界効果トランジスタが構成されており、電界効果トランジスタを被覆して第１絶縁膜２６が形成され、第１絶縁膜においてソース・ドレイン領域に達するようにコンタクトホールＣＨ_ＳＤが開口され、コンタクトホール内にコンタクトプラグ（２８，２９，３０）が埋め込まれ、第１絶縁膜の上層に第２絶縁膜（３１，３３）が形成されており、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去され、ゲート電極の側面とコンタクトプラグの側面を含む面から空隙Ｖが構成されている構成とする。 （もっと読む）

【課題】極めて簡易に動作領域に負荷される応力を制御して、その移動度、さらには特性を制御しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の上方であって、その動作領域を被覆するようにして、前記動作領域に対して引張応力を作用させるための引張応力層を形成し、さらに、前記半導体基板の上方であって、前記引張応力層の上方または下方に前記動作領域を被覆するようにして、前記動作領域に対して圧縮応力を作用させるための圧縮応力層を形成する。次いで、前記圧縮応力層及び前記引張応力層の少なくとも一方に隣接するようにして金属層を形成するとともに、加熱処理を施して、前記金属層中の金属元素を前記圧縮応力層及び前記引張応力層の少なくとも一方内に拡散させて、前記層内に独立して内在する金属領域を形成する。 （もっと読む）

【課題】ゲート絶縁膜に形成されたダングリングボンドを効果的にキュアリングして向上した電気的特性を確保しうる半導体装置の製造方法を提供する。
【解決手段】基板１００上にゲート構造物１１０が形成される。ゲート構造物１１０の形成された基板１００に水素を含むガス雰囲気下で第１熱処理が行われる。基板１００上に金属配線が形成される。これによって、ゲート絶縁膜パターン１１２のダングリングボンドがキュアリングされ、信頼性のある半導体装置が製造される。 （もっと読む）

電子素子、特にＴＦＴ、蓄積コンデンサまたはスタック装置の導電層間の交差部等を備えるものが開示されている。電子素子は、電極を形成する第１の導電層を基板上に備える。第２の導電層により形成された第２の電極は第１の電極から少なくとも誘電体層により隔てられている。この誘電体層は電気絶縁材料の中間層、好ましくは絶縁破壊に対して高い耐性を有する中間層と、光パターニング可能な電気絶縁材料のさらなる層とを包含する。 （もっと読む）

【課題】応力耐性のより高いシールリング構造を有する半導体装置を提供する。
【解決手段】複数の半導体素子を含む半導体層と、半導体層の上に設けられた絶縁膜と、絶縁膜を貫通し且つ半導体素子の全体を囲む筒状体と、を含む半導体装置であり、筒状体は、その周方向において各々が互いに離間し且つ平行な複数の筒状プラグと、筒状プラグの各々と交差する複数の壁部と、を有する。 （もっと読む）

【課題】配線間の容量が低く、歩留りや信頼性が高い半導体装置を提供する。
【解決手段】ギャップ１１０の形成によりキャップ膜１０８厚が薄くなったまたは消失したとしても、ギャップ１１０を形成した後に、下層配線１０７上にキャップ膜１１１を選択的に成長させることにより、キャップ膜の厚さを確保することができるため、配線間の容量を十分に低減でき、かつ、歩留りや信頼性を高く維持することができる。 （もっと読む）

【課題】複数の異なる配線箇所に単一のコンタクト電極を形成した構造を有する半導体装置において、製造歩留まりを向上させる。
【解決手段】半導体基板１の主面の第１方向Ａに延在し、その主面上にゲート絶縁膜ＧＺ１を介して形成され、側壁にサイドウォールスペーサ５を備えたゲート電極ＧＥ３と、その側方下部である第１部分Ｊに達するソース／ドレイン領域ｐ１Ｊと、半導体基板１の主面を覆うようにして順に形成された、エッチング速度の異なる窒化シリコン膜６および酸化シリコン膜７を有する半導体装置であって、第１部分Ｊにおいて、ゲート電極ＧＥ３はサイドウォールスペーサ５に覆われておらず、ゲート電極ＧＥ３の上面、側面およびソース／ドレイン領域ｐ１Ｊは、シリサイド層４Ｊによって覆われることで電気的に接続され、シリサイド層４Ｊにはノードコンタクト電極ＮＣ２が電気的に接続されている。 （もっと読む）

【課題】貫通電極を備えた半導体装置の改良
【解決手段】本発明は、半導体基板１４と、半導体基板１４の上面に設けられ、半導体基板１４に設けられた集積回路と接続された接続電極１２と、半導体基板１４及び接続電極１２を貫通する貫通電極２０と、半導体基板１４と貫通電極２０との間に設けられた絶縁部３０と、を具備し、貫通電極２０は一体として形成され、半導体基板１４及び接続電極１２の上面から外部に突出し、接続電極１２を貫通する領域において接続電極１２と接続されていることを特徴とする半導体装置１００である。 （もっと読む）

【課題】 Ｃｕメッキ層におけるボイドの発生を抑制することにより、額縁領域が狭小化され、且つ配線の信頼性に優れたアレイ基板を提供する。
【解決手段】 表示部Ｈに薄膜トランジスタが形成されてなるアレイ基板である。薄膜トランジスタのソース領域１３Ａ及びドレイン領域１３Ｂにコンタクトホール１８を介してＣｕメッキ層１７ｂが電極として接続されている。コンタクトホール１８のアスペクト比は１以上である。コンタクトホール１８において、底部近傍にのみＣｕシード層１７ａが形成されている。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

【課題】基板の上にシード層を介して電気めっきにより形成された再配線を有する電子装置としてのＣＳＰ（チップサイズパッケージ）において、シード層のアンダーカットを適切に防止する。
【解決手段】基板と、基板の上に電気めっきにより形成された再配線３０と、基板上の層間膜２０と再配線３０との間に形成され、層間膜２０側から第１のシード層４１、第２のシード層４２の２層からなる導電性のシード層４０とを備え、第１のシード層４１は基板側の層間膜２０と第２のシード層４２との密着性を確保するものであり、第２のシード層４２は導電性を確保するものである。ここにおいて、第１のシード層４１は島状構造をなしている。 （もっと読む）

【課題】本発明の課題は、膜応力の発生により、リフトオフ層としてのレジスト層が下地絶縁膜から剥離し、その露呈部分に不要な金属膜が付着してもショート不良になることを防止できるパターン形成方法を提供する。
【解決手段】本発明のパターン形成方法は、ソース電極２０上にＰＳＧからなる下地絶縁膜２３を形成し、その上に、金属膜パターン（ＴｉＮｉＡｇ）と異なるエッチング選択比を有する金属としてのＡｌからなる第２の金属層１０２を形成し、その上にリフトオフ層となるレジスト層２４を形成し、レジスト層２４に所定パターンの開口２４ａを形成し、これをマスクとして、第２の金属層１０２および下地絶縁膜２３を順次、ウェットエッチングして開口１０２ａおよび開口２３ａを形成し、その上から金属膜２５を被着後、レジスト層を溶解させ、その上の不要な金属膜を除去した後、第２の金属層１０２をエッチング除去する。 （もっと読む）