コンタクトスペーサを備えるコンタクト構造体の形成方法及びそれを用いた半導体素子の製造方法
【課題】コンタクトスペーサを備えるコンタクト構造体の形成方法及びそれを用いた半導体素子の製造方法を提供する。
【解決手段】本発明のコンタクト構造体の形成方法は、半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜をパターニングして半導体基板の所定領域を露出させるコンタクトホールを形成する工程と、半導体基板の主表面に対して傾斜した蒸着方向を有する蒸着法を用いてコンタクトホールの側壁にコンタクトスペーサを形成する工程と、を有する。このとき、蒸着方向は主表面と主表面に対する法線との間に位置する。それと共に、このコンタクト構造体の形成方法を用いた半導体素子の製造方法も提供される。
【解決手段】本発明のコンタクト構造体の形成方法は、半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜をパターニングして半導体基板の所定領域を露出させるコンタクトホールを形成する工程と、半導体基板の主表面に対して傾斜した蒸着方向を有する蒸着法を用いてコンタクトホールの側壁にコンタクトスペーサを形成する工程と、を有する。このとき、蒸着方向は主表面と主表面に対する法線との間に位置する。それと共に、このコンタクト構造体の形成方法を用いた半導体素子の製造方法も提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳しくは、コンタクトスペーサを備えるコンタクト構造体の形成方法及びそれを用いた半導体素子の製造方法（Ｍｅｔｈｏｄ ｏｆ ｆｏｒｍｉｎｇ ａ ｃｏｎｔａｃｔ ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ ａ ｃｏｎｔａｃｔ ｓｐａｃｅｒ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｆａｂｒｉｃａｔｉｎｇ ａ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｕｓｉｎｇ ｔｈｅ ｓａｍｅ）に関する。
【背景技術】
【０００２】
一般に、半導体素子は、トランジスタ、抵抗体及びキャパシタのような個別素子（ｄｉｓｃｒｅｔｅ ｄｅｖｉｃｅｓ）で構成される集積回路を含む。個別素子は層間絶縁膜を貫通するコンタクトホールを介して互いに電気的に接続することができる。
【０００３】
半導体素子の集積度が増加するにつれ、コンタクトホールの大きさ及びそれらの間の間隔はますます減少する。従って、コンタクトホール及びコンタクトホールを埋め込む配線を形成するための工程マージンが減少して半導体素子の収率を改善するのに限界がある。
【０００４】
図１乃至図３は、従来のコンタクト構造体を形成する方法を説明するための工程断面図である。
【０００５】
図１に示すように、半導体基板１０の所定領域に素子分離膜１４を形成して複数個の活性領域１２を限定することができる。活性領域１２を有する半導体基板１０上に層間絶縁膜１６を形成する。層間絶縁膜１６はシリコン酸化膜で形成することができる。続いて、層間絶縁膜１６上に開口部を有するマスクパターン、例えば、フォトレジストパターン１９を形成することができる。フォトレジストパターン１９をエッチングマスクとして用いて層間絶縁膜１６をエッチングして活性領域１２を露出させるコンタクトホール１８を形成する。このとき、エッチングは炭素及びフッ素を含むエッチングガスを用いる乾式エッチングで行うことができる。この場合、コンタクトホール１８の側壁は半導体基板１０に対して垂直のプロファイルではない傾斜したプロファイルを有するように形成することができる。これは乾式エッチング過程で生成されたポリマー（ｐｏｌｙｍｅｒ）がコンタクトホール１８の側壁に付着するという理由からである。更に、コンタクトホール１８が高い縦横比（ａｓｐｅｃｔ ｒａｔｉｏ）を有する場合に、コンタクトホール１８のそれぞれは下部領域よりも上部領域で最も大きな幅を有するプロファイルを有することができる。
【０００６】
図２に示すように、洗浄液２０を用いコンタクトホール１８を介して露出した活性領域１２の上部面に対し洗浄工程を行う。洗浄液２０はフッ酸を含む溶液を用いることができる。洗浄工程の進行中に、洗浄液２０はコンタクトホール１８に隣接した層間絶縁膜１６をエッチングすることができる。上述のように、半導体素子の集積度が増加するにつれて互いに隣接したコンタクトホール１８間の間隔が減少し、コンタクトホール１８との間の層間絶縁膜１６の幅もまた縮小する。これにより、層間絶縁膜１６がオーバーエッチングされた場合、コンタクトホール１８間の層間絶縁膜１６から側方向にこれを貫通する開口部Ｏが形成される。
【０００７】
図３に示すように、フォトレジストパターン１９を除去した後、コンタクトホール１８を有する半導体基板１０全面に導電膜を蒸着する。続いて、層間絶縁膜１６の上部面を露出させるように導電膜を平坦化してコンタクトホール１８を埋め込む導電膜パターン２２を形成する。導電膜パターン２２のそれぞれは、その間の層間絶縁膜１６によって電気的に絶縁されなければならないが、開口部Ｏを介して短絡（ｓｈｏｒｔ）する。これにより、半導体素子の信頼性が低下するという問題点がある。
【０００８】
他の例として、従来のコンタクト構造体を備える半導体素子の製造方法が、特許文献１に「半導体素子のコンタクトホール形成方法（Ｍｅｔｈｏｄ ｏｆ ｆｏｒｍｉｎｇ ｃｏｎｔａｃｔ ｈｏｌｅ ｏｆ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ）」という名称で開示されている。特許文献１によれば、半導体基板の所定領域を露出するコンタクトホールを形成する前に、予備的に層間絶縁膜にトレンチを形成する。トレンチの側壁にスペーサを形成し、その後、スペーサを有するトレンチに沿って層間絶縁膜をエッチングしてコンタクトホールを形成する。しかし、コンタクトホールはスペーサの幅ほど減少した下部面積を有することによってコンタクトホールを埋め込むコンタクトプラグと半導体基板間のコンタクト抵抗が増加する。
【特許文献１】大韓民国特許出願公開第２００５−００６６３６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、互いに隣接したコンタクト間の短絡を防止して半導体素子の信頼性を向上させるのに寄与するコンタクト構造体の形成方法を提供することにある。
【００１０】
本発明の他の目的は、互いに隣接したコンタクト間の短絡を防止して半導体素子の信頼性を向上させるのに寄与する半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するためになされた本発明の一特徴によるコンタクト構造体の形成方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜をパターニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成する工程と、前記半導体基板の主表面に対して傾斜した蒸着方向を有する蒸着法を用いて前記コンタクトホールの側壁にコンタクトスペーサを形成する工程と、を有する。このとき、前記蒸着方向は前記主表面と前記主表面に対する法線（ｎｏｒｍａｌ）との間に位置する。
【００１２】
本発明の一実施形態において、前記コンタクトスペーサは前記コンタクトホールの上部側壁に形成することができる。
【００１３】
他の実施形態において、前記蒸着法は物理的気相蒸着法により行うことができる。前記物理的気相蒸着法は電子ビーム蒸着法（ｅ−ｂｅａｍ ｅｖａｐｏｒａｔｉｏｎ）又はスパッタリングを用いることができる。
【００１４】
更に他の実施形態において、前記コンタクトスペーサを形成する工程は、水平面に対して垂直をなす前記蒸着方向を有し、前記半導体基板の主表面が前記水平面に対して傾斜するようにして行うことができる。
【００１５】
更に他の実施形態において、前記コンタクトスペーサを形成する工程は前記半導体基板を回転させながら行うことができる。
【００１６】
更に他の実施形態において、前記コンタクトスペーサを形成する間に、前記コンタクトスペーサから延長されて前記層間絶縁膜の上部面を覆うスペーサ延長膜を形成することができる。
【００１７】
更に他の実施形態において、前記コンタクトスペーサは前記層間絶縁膜に対してエッチング選択比を有する物質膜で形成することができる。
【００１８】
更に他の実施形態において、前記コンタクトホールを有する半導体基板に湿式洗浄を行うことができる。
【００１９】
更に他の実施形態において、前記コンタクトホールは乾式エッチングを用いて形成することができる。
【００２０】
上記他の目的を達成するためになされた本発明の一特徴による半導体素子の製造方法は、半導体基板上に下部層間絶縁膜を形成する工程と、前記下部層間絶縁膜をパターニングして前記半導体基板の所定領域を露出させる第１及び第２パッドコンタクトホールを形成する工程と、前記半導体基板の主表面に対して傾斜した蒸着方向を有する蒸着法を用いて前記第１及び第２パッドコンタクトホールの側壁にそれぞれ第１及び第２パッドコンタクトスペーサを形成し、このとき前記蒸着方向を前記主表面と前記主表面に対する法線との間に位置させる工程と、前記第１及び第２パッドコンタクトスペーサを有する第１及び第２パッドコンタクトホール内にそれぞれ第１及び第２導電性パッドを形成する工程と、前記第１及び第２導電性パッド及び前記下部層間絶縁膜を覆う中間層間絶縁膜を形成する工程と、前記中間層間絶縁膜上に配線パターンを形成し、このとき前記配線パターンが前記中間層間絶縁膜を貫通する配線コンタクトホールを介して前記第１導電性パッドに電気的に接続されるように形成する工程と、前記配線パターン及び前記中間層間絶縁膜を覆う上部層間絶縁膜を形成する工程と、前記上部層間絶縁膜及び前記中間層間絶縁膜を貫通して前記第２導電性パッドの上部面を露出させるノードコンタクトホールを形成する工程と、を有する。
【００２１】
本発明の一実施形態において、前記下部層間絶縁膜を形成する前に、前記半導体基板上に導電膜パターン及び該導電膜パターンの側壁上に導電膜パターンスペーサを順に形成することができる。前記第１及び第２パッドコンタクトホールを形成する工程は、前記導電膜パターン及び前記導電膜パターンスペーサをエッチングマスクとして用いて前記下部層間絶縁膜をエッチングすることができる。ここで、前記導電膜パターンのそれぞれは順に積層された導電性パターン及びキャッピングパターンを備えるように形成することができる。それと共に、前記導電膜パターンはワードラインパターンであり、前記配線パターンはビットラインパターンであって、前記ビットラインパターンは前記ワードラインパターンの上部を横切るように形成することができる。
【００２２】
他の実施形態において、前記第１及び第２パッドコンタクトスペーサは、前記下部層間絶縁膜に対してエッチング選択比を有する物質膜で形成することができる。
【００２３】
更に他の実施形態において、前記第１及び第２導電性パッドを形成する前に、前記第１及び第２パッドコンタクトホールを有する半導体基板に湿式洗浄を行うことができる。
【００２４】
更に他の実施形態において、前記ノードコンタクトホールを形成する工程は、前記上部層間絶縁膜及び前記中間層間絶縁膜を順にパターニングして前記第２導電性パッドの上部面を露出させるノードコンタクトホールを形成する工程を含むことができる。続いて、等方性エッチング工程を用いて前記ノードコンタクトホールを拡張することができる。
【００２５】
更に他の実施形態において、前記配線パターンを形成する前に、前記第１導電性パッド上に金属シリサイド膜を形成することができる。このとき該金属シリサイド膜は前記第１パッドコンタクトスペーサによって囲まれるように形成することができる。
【００２６】
更に他の実施形態において、前記ノードコンタクトホール内にストレージノードコンタクトプラグ又はストレージノード電極を形成することができる。
【発明の効果】
【００２７】
本発明によれば、傾斜した蒸着方向を有する蒸着法を用いて層間絶縁膜内に形成されたコンタクトホールの側壁上にコンタクトスペーサを形成することにより、コンタクトスペーサを備えるコンタクトホールに対して洗浄工程を行う場合にコンタクトホールとの間の層間絶縁膜がエッチングされることを防止することができる。その結果、コンタクトホールを埋め込むコンタクトプラグとの間の短絡を防止して半導体素子の信頼性を確保することができる。
【００２８】
更に、層間絶縁膜内には導電膜パターン及びその側壁上の導電膜パターンスペーサを形成することができる。コンタクトホールは導電膜パターン及び導電膜パターンスペーサをエッチングマスクとして用いて形成することができる。この場合、導電膜パターン及び導電膜パターンスペーサの上部がエッチングされることによって導電膜パターンを構成する導電膜を露出させることができる。露出した導電膜上にコンタクトスペーサを形成することによって半導体素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明のコンタクト構造体の形成方法及びそれを用いた半導体素子の製造方法を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することができる。従って、ここで開示される実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供されるものである。
【００３０】
なお、説明の都合上、図面において、層及び領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。また、ある層が、他の層又は基板（ｓｕｂｓｔｒａｔｅ）の「上」にあると記載した場合、これは他の層又は基板の「直上に」直接形成される場合に限らず、それらの間に第３の層が介在する場合も含む。明細書の全体において同一の参照番号は、同一の構成要素を示す。
【００３１】
図４乃至図２０を参照して、本発明の一実施例による半導体素子の製造方法について説明する。図４は、本発明の方法により適用可能なＤＲＡＭ素子のセルアレイ領域の一部分を示す平面図である。図５乃至図１９（奇数番目）は、本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図であり、図６乃至図２０（偶数番目）は、本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。本発明によるコンタクト構造体の形成方法は、図４に示すＤＲＡＭセルアレイ領域を備えるＤＲＡＭ素子に限定されず、コンタクト構造体を有するすべての半導体素子、例えば、フラッシュメモリ素子や相転移メモリ素子（ＰＲＡＭ）に適用される。
【００３２】
図４、図５及び図６に示すように、半導体基板１００の所定領域に素子分離膜１０４を形成して第１活性領域１０２ａ及び第２活性領域１０２ｂを画定する。半導体基板１００はバルク（ｂｕｌｋ）基板やＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板で形成することができる。素子分離膜１０４は、高密度プラズマ酸化膜（ＨＤＰ ｏｘｉｄｅｅ）と絶縁膜で形成することができる。第１及び第２活性領域１０２ａ、１０２ｂを有する半導体基板１００上に通常知られている方法を用いて活性領域１０２ａ、１０２ｂ及び素子分離膜１０４の上部を横切る導電膜パターン１１４を形成する。導電膜パターン１１４は、図４に示すようにＤＲＡＭセルのワードラインパターン１１４に相当するものとすることができる。ワードラインパターン１１４のそれぞれは順に積層されたゲート絶縁膜１０６、ワードライン１１０及びワードラインキャッピングパターン１１２を備えるように形成することができる。ワードライン１１０はドーピングされたポリシリコン膜で形成することができる。
【００３３】
続いて、ワードラインパターン１１４及び素子分離膜１０４をイオン注入マスクとして用いて活性領域１０２ａ、１０２ｂ内に不純物イオンを注入して共通ドレイン領域１１６ｄ、第１ソース領域１１７ｓ及び第２ソース領域１１８ｓを形成する。共通ドレイン領域１１６ｄは第１及び第２活性領域１０２ａ、１０２ｂの中心部内に形成することができ、第１及び第２ソース領域１１７ｓ、１１８ｓはそれぞれ第１及び第２活性領域１０２ａ、１０２ｂの第１端部及び第２端部内に形成することができる。図６において、共通ドレイン領域１１６ｄ、第１ソース領域１１７ｓ及びこれらの間のチャネル領域上部のワードライン１１０は第１アクセストランジスタを構成し、共通ドレイン領域１１６ｄ、第２ソース領域１１８ｓ及びこれらの間のチャネル領域上部のワードライン１１０は第２アクセストランジスタを構成することができる。
【００３４】
ワードラインパターン１１４の側壁上に導電膜パターンスペーサ１１５、即ち、ワードラインパターンスペーサ１１５を形成する。ワードラインキャッピングパターン１１２及びワードラインパターンスペーサ１１５は半導体素子の層間絶縁膜において広く用いられるシリコン酸化膜に対してエッチング選択比を有する絶縁膜、例えばシリコン窒化膜で形成することができる。ワードラインパターンスペーサ１１５を有する半導体基板１００上に下部層間絶縁膜１１９を形成する。下部層間絶縁膜１１９はシリコン酸化膜で形成することができる。
【００３５】
図４、図７及び図８に示すように、下部層間絶縁膜１１９上に所定領域を露出させる開口部を有するマスクパターン、例えば、フォトレジストパターン３０を形成することができる。続いて、フォトレジストパターン３０、ワードラインキャッピングパターン１１２及びワードラインパターンスペーサ１１５をエッチングマスクとして用いて下部層間絶縁膜１１９をエッチングすることができる。即ち、エッチングは自己整列コンタクト技術（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ ｔｅｃｈｎｉｑｕｅ）を用いて行うことができる。このとき、エッチングは乾式エッチングで行うことができ、乾式エッチングは炭素及びフッ素を含むエッチングガス３２を用いることができる。この場合に、エッチングは下部層間絶縁膜１１９に第１及び第２パッドコンタクトホール１２０、１２２が位置するように形成することができる。第１パッドコンタクトホール１２０は共通ドレイン領域１１６ｄを露出することができる。第２パッドコンタクトホール１２２は第１及び第２ソース領域１１７ｓ、１１８ｓを露出することができる。第１及び第２パッドコンタクトホール１２０、１２２は互いに隣接するようにワードラインパターン１１４間に形成することができる。図７に示すように、第１及び第２パッドコンタクトホール１２０、１２２を形成する過程において乾式エッチングで生成したポリマーが第１及び第２パッドコンタクトホール１２０、１２２の下部側壁に付着するように、第１及び第２パッドコンタクトホール１２０、１２２の側壁は傾斜したプロファイルを有するように形成することができる。それと共に、図８に示すように、エッチングマスクとして用いたワードラインキャッピングパターン１１２及びワードラインパターンスペーサ１１５は乾式エッチング過程において一部がエッチングされるようにすることができる。その結果、ワードラインパターン１１４の一部を露出することができる。
【００３６】
図４、図９及び図１０に示すように、第１及び第２パッドコンタクトホール１２０、１２２を有する半導体基板１００の主表面Ｓに対して傾斜した方向を有する蒸着法３６を用いて第１及び第２パッドコンタクトホール１２０、１２２の側壁を覆う第１及び第２パッドコンタクトスペーサ１２４、１２５を形成することができる。これを形成する間に、下部層間絶縁膜１１９の上部面を覆いながら第１及び第２パッドコンタクトスペーサ１２４、１２５からそれぞれ延長されるスペーサ延長膜１２３を形成することができる。このとき、蒸着方向Ｄは、主表面Ｓと主表面Ｓに対する数学的な法線Ｎとの間に位置する。具体的に、蒸着方向Ｄは、主表面Ｓから所定の角度Ａを有し、角度Ａは主表面Ｓに対する法線Ｎの角度よりも小さい値を有する。即ち、角度Ａは主表面Ｓに対して０度より大きく、９０度より小さい値を有する。例えば、蒸着方向Ｄは水平面に対して垂直になるように設定することができ、半導体基板１００の主表面Ｓが水平面に対して傾斜するようにすることで、蒸着方向Ｄが主表面Ｓから所定の角度Ａを有することができる。更に、角度Ａを調節することによって第１及び第２パッドコンタクトスペーサ１２４、１２５を第１及び第２パッドコンタクトホール１２０、１２２の側壁の全部又は上部側壁上に形成することができる。第１及び第２パッドコンタクトスペーサ１２４、１２５が第１及び第２パッドコンタクトホール１２０、１２２の上部側壁上に形成される場合には、共通ドレイン領域１１６ｄ及び第１及び第２ソース領域１１７ｓ、１１８ｓの露出面積が減少しない。
【００３７】
蒸着法には、物理的気相蒸着法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）を用いることができる。これは物理的気相蒸着法が一定方向性で原子が蒸着される特徴を有するからである。物理的気相蒸着法は、例えば、電子ビーム蒸着法又はスパッタリングで行うことができる。スパッタリングが用いられる場合には、装備のチャンバ内においてシリコン窒化膜の固体ターゲット（ｔａｒｇｅｔ）を半導体基板１００の主表面Ｓ上部に配置することができる。それと共に、第１及び第２パッドコンタクトスペーサ１２４、１２５を第１及び第２パッドコンタクトホール１２０、１２２の両側壁に形成するために物理的気相蒸着装備内の回転可能な支持部３４を用いて半導体基板１００を回転することができる。
【００３８】
一方、図１０に示すように、第１及び第２パッドコンタクトスペーサ１２４、１２５はワードラインパターンスペーサ１１５上に形成されて露出したワードライン１１０を覆うように形成することができる。上述の第１及び第２パッドコンタクトスペーサ１２４、１２５及びスペーサ延長膜１２３はシリコン窒化膜又はシリコン酸化膜で形成することができるが、好ましくは、湿式又は乾式エッチングの進行中に下部層間絶縁膜１１９に対するエッチング選択比を有する絶縁膜として、例えば、シリコン窒化膜で形成することができる。
【００３９】
図４、図１１及び図１２に示すように、共通ドレイン領域１１６ｄ及び第１及び第２ソース領域１１７ｓ、１１８ｓの露出面積を拡張させるとともに、第１及び第２パッドコンタクトホール１２０、１２２内の汚染物質（ｃｏｎｔａｍｉｎａｎｔｓ）を除去するために、第１及び第２パッドコンタクトホール１２０、１２２を有する半導体基板１００に対して湿式洗浄工程を行うことができる。湿式洗浄工程はフッ酸を含む洗浄液３８を用いて行うことができる。
【００４０】
第１及び第２パッドコンタクトスペーサ１２４、１２５がシリコン窒化膜で形成される場合に、第１及び第２パッドコンタクトスペーサ１２４、１２５は洗浄液３０に対して下部層間絶縁膜よりも低いエッチング率を有する絶縁膜なので、これに囲まれた下部層間絶縁膜１１９はエッチングされない。よって、図１１に示すように、湿式洗浄工程を行う間に互いに隣接した第１及び第２パッドコンタクトホール１２０、１２２との間の下部層間絶縁膜１１９内に側方向にこれを貫通する開口部が形成されない。
【００４１】
図１０の説明と同じく、第１及び第２パッドコンタクトスペーサ１２４、１２５は、露出したワードライン１１０を覆うように図１２のように形成することができる。よって、湿式洗浄工程の進行中に、ワードラインパターン１１４は第１及び第２パッドコンタクトスペーサ１２４、１２５の存在によってこれ以上露出されない。
【００４２】
図４、図１３及び図１４に示すように、第１及び第２パッドコンタクトホール１２０、１２２を有する半導体基板１００上に導電性パッド膜を形成することができる。続いて、導電性パッド膜を平坦化して第１及び第２パッドコンタクトホール１２０、１２２内にそれぞれ第１導電性パッド１２６及び第２導電性パッド１２８を形成することができる。平坦化工程は化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程又はエッチバック（ｅｔｃｈ ｂａｃｋ）工程を採用することができる。化学機械的研磨工程の場合にスペーサ延長膜１２３は停止膜として用いることができる。続いて、下部層間絶縁膜１１９の上部面を露出させるように平坦化工程を用いてスペーサ延長膜１２３を除去することができる。しかし、スペーサ延長膜１２３を除去する工程は省略することもできる。
【００４３】
一方、第１及び第２導電性パッド１２６、１２８はドーピングされたシリコン膜で形成することができる。第１導電性パッド１２６は共通ドレイン領域１１６ｄに電気的に接続されるように形成することができ、第２導電性パッド１２８は第１及び第２ソース領域１１７ｓ、１１８ｓに電気的に接続されるように形成することができる。即ち、第１導電性パッド１２６はＤＲＡＭセルのビットラインコンタクトパッドに相当するものとすることができ、第２導電性パッド１２８はＤＲＡＭセルのストレージノードコンタクトパッドに相当するものとすることができる。図１１を参照して説明したように、第１及び第２パッドコンタクトスペーサ１２４、１２５の存在によって下部層間絶縁膜１１９内に側方向にこれを貫通する開口部が形成されない。これにより、第１及び第２導電性パッド１２６、１２８間の短絡を防止することができる。それと共に、図１２を参照して説明したように、ワードライン１１０が露出しないことから、ワードラインパターン１１４と第１及び第２導電性パッド１２６、１２８との間の短絡を防止することができる。
【００４４】
図４、図１５及び図１６に示すように、第１及び第２導電性パッド１２６、１２８を有する半導体基板１００上に中間層間絶縁膜１３０を形成する。中間層間絶縁膜１３０は下部層間絶縁膜１１９と実質的に同一の絶縁膜で形成することができる。
【００４５】
続いて、中間層間絶縁膜１３０をパターニングして第１導電性パッド１２６を露出させる配線コンタクトホール１３２を形成することができる。配線コンタクトホール１３２の側壁に配線コンタクトスペーサ１３４を形成することができる。配線コンタクトスペーサ１３４はシリコン窒化膜又はシリコン酸窒化膜とすることができる。
【００４６】
続いて、配線コンタクトホール１３２の内壁及び中間層間絶縁膜１３０上を覆う金属膜を積層することができる。金属膜はタングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、及びタンタル（Ｔａ）のうち少なくとも一つとすることができる。金属膜を有する半導体基板１００を熱処理して第１導電性パッド１２６上に金属シリサイド膜１２６ｓを形成することができる。続いて、反応後の金属膜を除去する。即ち、シリサイド化工程を用いて配線コンタクトホール１３２下部の第１導電性パッド１２６内に金属シリサイド膜１２６ｓを形成することができる。この場合に、金属シリサイド膜１２６ｓは第１パッドコンタクトスペーサ１２４によって囲まれるように形成することができる。
【００４７】
続いて、配線コンタクトホール１３２を埋め込み、中間層間絶縁膜１３０を覆う導電膜を積層することができる。その結果、配線コンタクトホール１３２内に配線コンタクトプラグ１３６を形成することができる。配線コンタクトプラグ１３６を含む導電膜は、タングステンのような金属膜で形成することができる。続いて、導電膜上にキャッピング膜パターン１４０を形成することができる。キャッピング膜パターン１４０はワードラインパターン１１４の上部を横切って形成することができる。キャッピング膜パターン１４０はシリコン窒化膜のような絶縁膜で形成することができる。キャッピング膜パターン１４０をエッチングマスクとして用いて導電膜をエッチングして導電性パターン１３８を形成することができる。その結果、順に積層された配線コンタクトプラグ１３６、導電性パターン１３８及びキャッピング膜パターン１４０を備える配線パターン１４２が形成される。即ち、配線パターン１４２は配線コンタクトホール１３２を介して第１導電性パッド１２６に電気的に接続されるようにすることができる。それと共に、配線パターン１４２は図４に示すように、それぞれＤＲＡＭセルでビットラインパターンとして採用することができる。次に、このビットラインパターン１４２の側壁にビットラインスペーサ１４４を形成することができる。ビットラインスペーサ１４４は中間層間絶縁膜に対してエッチング選択比を有する絶縁膜、例えば、シリコン窒化膜で形成することができる。続いて、ビットラインパターン１４２及びビットラインスペーサ１４４を有する半導体基板１００上を覆う上部層間絶縁膜１４６を形成することができる。上部層間絶縁膜１４６はシリコン酸化膜で形成することができる。
【００４８】
図４、図１７及び図１８に示すように、上部層間絶縁膜１４６を有する半導体基板１００上にフォトレジストパターン（図示せず）を形成することができる。フォトレジストパターンは、図４に示すワードラインパターン１１４と重畳するように形成することができる。フォトレジストパターン、ビットラインパターン１４２、ビットラインスペーサ１４４をエッチングマスクとして用いて上部層間絶縁膜１４６及び中間層間絶縁膜１３０をエッチングして第２導電性パッド１２８を露出させるノードコンタクトホール１４８を形成することができる。
【００４９】
続いて、第２導電性パッド１２８の露出した面積を極大化し、ノードコンタクトホール１４８内の汚染物質を除去するために、ノードコンタクトホール１４８を有する半導体基板１００に湿式エッチング工程を適用することができる。湿式エッチング工程はフッ酸溶液を含む酸化膜エッチング溶液を用いて実施することができる。その結果、中間層間絶縁膜１３０及び上部層間絶縁膜１４６が等方性エッチングされて拡張されたノードコンタクトホール１４８を形成することができる。拡張されたノードコンタクトホール１４８を形成するための湿式エッチング工程の間に、図１７に示すように、第１導電性パッド１２６に隣接した下部層間絶縁膜１１９がリセスされても、第１パッドコンタクトスペーサ１２４はエッチング阻止膜の役割をすることができる。湿式エッチング工程の間に、第１導電性パッド１２６上の金属シリサイド膜１２６ｓは第１パッドコンタクトスペーサ１２４の存在により露出されない。即ち、第１パッドコンタクトスペーサ１２４は拡張されたノードコンタクトホール１４８を形成するための湿式エッチング工程の間に金属シリサイド膜１２６ｓの損傷又は除去されることを防止する。
【００５０】
拡張されたノードコンタクトホール１４８の側壁上にノードコンタクトスペーサ１５０を更に形成することができる。拡張されたノードコンタクトホール１４８を形成する間に中間層間絶縁膜１３０及び上部層間絶縁膜１４６のオーバーエッチングにより金属シリサイド膜１２６ｓの上部面及びビットライン１３８が露出される可能性がある。この場合に、ノードコンタクトスペーサ１５０は、金属シリサイド膜１２６ｓ及びビットライン１３８が後続工程でノードコンタクトホール１４８内に形成される導電性パターンに電気的に接続されることを防止するために形成される。
【００５１】
続いて、ノードコンタクトスペーサ１５０を有する半導体基板１００上に、拡張されたノードコンタクトホール１４８を介して第２導電性パッド１２８と電気的に接続される導電性パターン、ＤＲＡＭの場合として、例えば、ストレージノードコンタクトプラグ１５２を形成することができる。ストレージノードコンタクトプラグ１５２は当業界でよく知られた通常の方法を用いて形成することができる。
【００５２】
図４、図１９及び図２０に示すように、ストレージノードコンタクトプラグ１５２上に情報保存要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔｓ）１５４を形成することができる。ＤＲＡＭセルの場合として、例えば、情報保存要素１５４は順に積層されたストレージノード電極、誘電体膜及び上部電極（共に図示せず）を備えるように形成することができる。他の実施例においては、導電性パターンとしてストレージノードコンタクトプラグ１５２の代りに、ノードコンタクトホール１４８内に、第２導電性パッド１２８に電気的に接続されるストレージノード電極（図示せず）を形成することができる。
【００５３】
以上、図面を参照しながら本発明を実施するための最良の形態について説明したが、本発明は、上述の実施形態に限られるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００５４】
【図１】従来のコンタクト構造体の形成方法を説明するための工程断面図である。
【図２】従来のコンタクト構造体の形成方法を説明するための工程断面図である。
【図３】従来のコンタクト構造体の形成方法を説明するための工程断面図である。
【図４】本発明の方法で適用可能なＤＲＡＭ素子のセルアレイ領域の一部分を示す平面図である。
【図５】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図６】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図７】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図８】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図９】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図１０】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図１１】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図１２】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図１３】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図１４】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図１５】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図１６】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図１７】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図１８】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図１９】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図２０】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【符号の説明】
【００５５】
１０、１００ 半導体基板
１２ 活性領域
１４、１０４ 素子分離膜
１６ 層間絶縁膜
１８ コンタクトホール
１９、３０ フォトレジストパターン
２０、３８ 洗浄液
２２ 導電膜パターン
３２ エッチングガス
３４ 支持部
３６ 蒸着法
１０２ａ、１０２ｂ 第１及び第２活性領域
１０６ ゲート絶縁膜
１１０ ワードライン
１１２ ワードラインキャッピングパターン
１１４ ワードラインパターン（導電膜パターン）
１１５ ワードラインパターンスペーサ（導電膜パターンスペーサ）
１１６ｄ 共通ドレイン領域
１１７ｓ、１１８ｓ 第１及び第２ソース領域
１１９ 下部層間絶縁膜
１２０、１２２ 第１及び第２パッドコンタクトホール
１２３ スペーサ延長膜
１２４、１２５ 第１及び第２パッドコンタクトスペーサ
１２６、１２８ 第１及び第２導電性パッド
１２６ｓ 金属シリサイド膜
１３０ 中間層間絶縁膜
１３２ 配線コンタクトホール
１３４ 配線コンタクトスペーサ
１３６ 配線コンタクトプラグ
１３８ ビットライン（導電性パターン）
１４０ キャッピング膜パターン
１４２ ビットラインパターン（配線パターン）
１４４ ビットラインスペーサ
１４６ 上部層間絶縁膜
１４８ ノードコンタクトホール
１５０ ノードコンタクトスペーサ
１５２ ストレージノードコンタクトプラグ
１５４ 情報保存要素
Ａ 角度
Ｄ 蒸着方向
Ｎ 法線
Ｏ 開口部
Ｓ 主表面
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳しくは、コンタクトスペーサを備えるコンタクト構造体の形成方法及びそれを用いた半導体素子の製造方法（Ｍｅｔｈｏｄ ｏｆ ｆｏｒｍｉｎｇ ａ ｃｏｎｔａｃｔ ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ ａ ｃｏｎｔａｃｔ ｓｐａｃｅｒ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｆａｂｒｉｃａｔｉｎｇ ａ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｕｓｉｎｇ ｔｈｅ ｓａｍｅ）に関する。
【背景技術】
【０００２】
一般に、半導体素子は、トランジスタ、抵抗体及びキャパシタのような個別素子（ｄｉｓｃｒｅｔｅ ｄｅｖｉｃｅｓ）で構成される集積回路を含む。個別素子は層間絶縁膜を貫通するコンタクトホールを介して互いに電気的に接続することができる。
【０００３】
半導体素子の集積度が増加するにつれ、コンタクトホールの大きさ及びそれらの間の間隔はますます減少する。従って、コンタクトホール及びコンタクトホールを埋め込む配線を形成するための工程マージンが減少して半導体素子の収率を改善するのに限界がある。
【０００４】
図１乃至図３は、従来のコンタクト構造体を形成する方法を説明するための工程断面図である。
【０００５】
図１に示すように、半導体基板１０の所定領域に素子分離膜１４を形成して複数個の活性領域１２を限定することができる。活性領域１２を有する半導体基板１０上に層間絶縁膜１６を形成する。層間絶縁膜１６はシリコン酸化膜で形成することができる。続いて、層間絶縁膜１６上に開口部を有するマスクパターン、例えば、フォトレジストパターン１９を形成することができる。フォトレジストパターン１９をエッチングマスクとして用いて層間絶縁膜１６をエッチングして活性領域１２を露出させるコンタクトホール１８を形成する。このとき、エッチングは炭素及びフッ素を含むエッチングガスを用いる乾式エッチングで行うことができる。この場合、コンタクトホール１８の側壁は半導体基板１０に対して垂直のプロファイルではない傾斜したプロファイルを有するように形成することができる。これは乾式エッチング過程で生成されたポリマー（ｐｏｌｙｍｅｒ）がコンタクトホール１８の側壁に付着するという理由からである。更に、コンタクトホール１８が高い縦横比（ａｓｐｅｃｔ ｒａｔｉｏ）を有する場合に、コンタクトホール１８のそれぞれは下部領域よりも上部領域で最も大きな幅を有するプロファイルを有することができる。
【０００６】
図２に示すように、洗浄液２０を用いコンタクトホール１８を介して露出した活性領域１２の上部面に対し洗浄工程を行う。洗浄液２０はフッ酸を含む溶液を用いることができる。洗浄工程の進行中に、洗浄液２０はコンタクトホール１８に隣接した層間絶縁膜１６をエッチングすることができる。上述のように、半導体素子の集積度が増加するにつれて互いに隣接したコンタクトホール１８間の間隔が減少し、コンタクトホール１８との間の層間絶縁膜１６の幅もまた縮小する。これにより、層間絶縁膜１６がオーバーエッチングされた場合、コンタクトホール１８間の層間絶縁膜１６から側方向にこれを貫通する開口部Ｏが形成される。
【０００７】
図３に示すように、フォトレジストパターン１９を除去した後、コンタクトホール１８を有する半導体基板１０全面に導電膜を蒸着する。続いて、層間絶縁膜１６の上部面を露出させるように導電膜を平坦化してコンタクトホール１８を埋め込む導電膜パターン２２を形成する。導電膜パターン２２のそれぞれは、その間の層間絶縁膜１６によって電気的に絶縁されなければならないが、開口部Ｏを介して短絡（ｓｈｏｒｔ）する。これにより、半導体素子の信頼性が低下するという問題点がある。
【０００８】
他の例として、従来のコンタクト構造体を備える半導体素子の製造方法が、特許文献１に「半導体素子のコンタクトホール形成方法（Ｍｅｔｈｏｄ ｏｆ ｆｏｒｍｉｎｇ ｃｏｎｔａｃｔ ｈｏｌｅ ｏｆ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ）」という名称で開示されている。特許文献１によれば、半導体基板の所定領域を露出するコンタクトホールを形成する前に、予備的に層間絶縁膜にトレンチを形成する。トレンチの側壁にスペーサを形成し、その後、スペーサを有するトレンチに沿って層間絶縁膜をエッチングしてコンタクトホールを形成する。しかし、コンタクトホールはスペーサの幅ほど減少した下部面積を有することによってコンタクトホールを埋め込むコンタクトプラグと半導体基板間のコンタクト抵抗が増加する。
【特許文献１】大韓民国特許出願公開第２００５−００６６３６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、互いに隣接したコンタクト間の短絡を防止して半導体素子の信頼性を向上させるのに寄与するコンタクト構造体の形成方法を提供することにある。
【００１０】
本発明の他の目的は、互いに隣接したコンタクト間の短絡を防止して半導体素子の信頼性を向上させるのに寄与する半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するためになされた本発明の一特徴によるコンタクト構造体の形成方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜をパターニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成する工程と、前記半導体基板の主表面に対して傾斜した蒸着方向を有する蒸着法を用いて前記コンタクトホールの側壁にコンタクトスペーサを形成する工程と、を有する。このとき、前記蒸着方向は前記主表面と前記主表面に対する法線（ｎｏｒｍａｌ）との間に位置する。
【００１２】
本発明の一実施形態において、前記コンタクトスペーサは前記コンタクトホールの上部側壁に形成することができる。
【００１３】
他の実施形態において、前記蒸着法は物理的気相蒸着法により行うことができる。前記物理的気相蒸着法は電子ビーム蒸着法（ｅ−ｂｅａｍ ｅｖａｐｏｒａｔｉｏｎ）又はスパッタリングを用いることができる。
【００１４】
更に他の実施形態において、前記コンタクトスペーサを形成する工程は、水平面に対して垂直をなす前記蒸着方向を有し、前記半導体基板の主表面が前記水平面に対して傾斜するようにして行うことができる。
【００１５】
更に他の実施形態において、前記コンタクトスペーサを形成する工程は前記半導体基板を回転させながら行うことができる。
【００１６】
更に他の実施形態において、前記コンタクトスペーサを形成する間に、前記コンタクトスペーサから延長されて前記層間絶縁膜の上部面を覆うスペーサ延長膜を形成することができる。
【００１７】
更に他の実施形態において、前記コンタクトスペーサは前記層間絶縁膜に対してエッチング選択比を有する物質膜で形成することができる。
【００１８】
更に他の実施形態において、前記コンタクトホールを有する半導体基板に湿式洗浄を行うことができる。
【００１９】
更に他の実施形態において、前記コンタクトホールは乾式エッチングを用いて形成することができる。
【００２０】
上記他の目的を達成するためになされた本発明の一特徴による半導体素子の製造方法は、半導体基板上に下部層間絶縁膜を形成する工程と、前記下部層間絶縁膜をパターニングして前記半導体基板の所定領域を露出させる第１及び第２パッドコンタクトホールを形成する工程と、前記半導体基板の主表面に対して傾斜した蒸着方向を有する蒸着法を用いて前記第１及び第２パッドコンタクトホールの側壁にそれぞれ第１及び第２パッドコンタクトスペーサを形成し、このとき前記蒸着方向を前記主表面と前記主表面に対する法線との間に位置させる工程と、前記第１及び第２パッドコンタクトスペーサを有する第１及び第２パッドコンタクトホール内にそれぞれ第１及び第２導電性パッドを形成する工程と、前記第１及び第２導電性パッド及び前記下部層間絶縁膜を覆う中間層間絶縁膜を形成する工程と、前記中間層間絶縁膜上に配線パターンを形成し、このとき前記配線パターンが前記中間層間絶縁膜を貫通する配線コンタクトホールを介して前記第１導電性パッドに電気的に接続されるように形成する工程と、前記配線パターン及び前記中間層間絶縁膜を覆う上部層間絶縁膜を形成する工程と、前記上部層間絶縁膜及び前記中間層間絶縁膜を貫通して前記第２導電性パッドの上部面を露出させるノードコンタクトホールを形成する工程と、を有する。
【００２１】
本発明の一実施形態において、前記下部層間絶縁膜を形成する前に、前記半導体基板上に導電膜パターン及び該導電膜パターンの側壁上に導電膜パターンスペーサを順に形成することができる。前記第１及び第２パッドコンタクトホールを形成する工程は、前記導電膜パターン及び前記導電膜パターンスペーサをエッチングマスクとして用いて前記下部層間絶縁膜をエッチングすることができる。ここで、前記導電膜パターンのそれぞれは順に積層された導電性パターン及びキャッピングパターンを備えるように形成することができる。それと共に、前記導電膜パターンはワードラインパターンであり、前記配線パターンはビットラインパターンであって、前記ビットラインパターンは前記ワードラインパターンの上部を横切るように形成することができる。
【００２２】
他の実施形態において、前記第１及び第２パッドコンタクトスペーサは、前記下部層間絶縁膜に対してエッチング選択比を有する物質膜で形成することができる。
【００２３】
更に他の実施形態において、前記第１及び第２導電性パッドを形成する前に、前記第１及び第２パッドコンタクトホールを有する半導体基板に湿式洗浄を行うことができる。
【００２４】
更に他の実施形態において、前記ノードコンタクトホールを形成する工程は、前記上部層間絶縁膜及び前記中間層間絶縁膜を順にパターニングして前記第２導電性パッドの上部面を露出させるノードコンタクトホールを形成する工程を含むことができる。続いて、等方性エッチング工程を用いて前記ノードコンタクトホールを拡張することができる。
【００２５】
更に他の実施形態において、前記配線パターンを形成する前に、前記第１導電性パッド上に金属シリサイド膜を形成することができる。このとき該金属シリサイド膜は前記第１パッドコンタクトスペーサによって囲まれるように形成することができる。
【００２６】
更に他の実施形態において、前記ノードコンタクトホール内にストレージノードコンタクトプラグ又はストレージノード電極を形成することができる。
【発明の効果】
【００２７】
本発明によれば、傾斜した蒸着方向を有する蒸着法を用いて層間絶縁膜内に形成されたコンタクトホールの側壁上にコンタクトスペーサを形成することにより、コンタクトスペーサを備えるコンタクトホールに対して洗浄工程を行う場合にコンタクトホールとの間の層間絶縁膜がエッチングされることを防止することができる。その結果、コンタクトホールを埋め込むコンタクトプラグとの間の短絡を防止して半導体素子の信頼性を確保することができる。
【００２８】
更に、層間絶縁膜内には導電膜パターン及びその側壁上の導電膜パターンスペーサを形成することができる。コンタクトホールは導電膜パターン及び導電膜パターンスペーサをエッチングマスクとして用いて形成することができる。この場合、導電膜パターン及び導電膜パターンスペーサの上部がエッチングされることによって導電膜パターンを構成する導電膜を露出させることができる。露出した導電膜上にコンタクトスペーサを形成することによって半導体素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明のコンタクト構造体の形成方法及びそれを用いた半導体素子の製造方法を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することができる。従って、ここで開示される実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供されるものである。
【００３０】
なお、説明の都合上、図面において、層及び領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。また、ある層が、他の層又は基板（ｓｕｂｓｔｒａｔｅ）の「上」にあると記載した場合、これは他の層又は基板の「直上に」直接形成される場合に限らず、それらの間に第３の層が介在する場合も含む。明細書の全体において同一の参照番号は、同一の構成要素を示す。
【００３１】
図４乃至図２０を参照して、本発明の一実施例による半導体素子の製造方法について説明する。図４は、本発明の方法により適用可能なＤＲＡＭ素子のセルアレイ領域の一部分を示す平面図である。図５乃至図１９（奇数番目）は、本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図であり、図６乃至図２０（偶数番目）は、本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。本発明によるコンタクト構造体の形成方法は、図４に示すＤＲＡＭセルアレイ領域を備えるＤＲＡＭ素子に限定されず、コンタクト構造体を有するすべての半導体素子、例えば、フラッシュメモリ素子や相転移メモリ素子（ＰＲＡＭ）に適用される。
【００３２】
図４、図５及び図６に示すように、半導体基板１００の所定領域に素子分離膜１０４を形成して第１活性領域１０２ａ及び第２活性領域１０２ｂを画定する。半導体基板１００はバルク（ｂｕｌｋ）基板やＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板で形成することができる。素子分離膜１０４は、高密度プラズマ酸化膜（ＨＤＰ ｏｘｉｄｅｅ）と絶縁膜で形成することができる。第１及び第２活性領域１０２ａ、１０２ｂを有する半導体基板１００上に通常知られている方法を用いて活性領域１０２ａ、１０２ｂ及び素子分離膜１０４の上部を横切る導電膜パターン１１４を形成する。導電膜パターン１１４は、図４に示すようにＤＲＡＭセルのワードラインパターン１１４に相当するものとすることができる。ワードラインパターン１１４のそれぞれは順に積層されたゲート絶縁膜１０６、ワードライン１１０及びワードラインキャッピングパターン１１２を備えるように形成することができる。ワードライン１１０はドーピングされたポリシリコン膜で形成することができる。
【００３３】
続いて、ワードラインパターン１１４及び素子分離膜１０４をイオン注入マスクとして用いて活性領域１０２ａ、１０２ｂ内に不純物イオンを注入して共通ドレイン領域１１６ｄ、第１ソース領域１１７ｓ及び第２ソース領域１１８ｓを形成する。共通ドレイン領域１１６ｄは第１及び第２活性領域１０２ａ、１０２ｂの中心部内に形成することができ、第１及び第２ソース領域１１７ｓ、１１８ｓはそれぞれ第１及び第２活性領域１０２ａ、１０２ｂの第１端部及び第２端部内に形成することができる。図６において、共通ドレイン領域１１６ｄ、第１ソース領域１１７ｓ及びこれらの間のチャネル領域上部のワードライン１１０は第１アクセストランジスタを構成し、共通ドレイン領域１１６ｄ、第２ソース領域１１８ｓ及びこれらの間のチャネル領域上部のワードライン１１０は第２アクセストランジスタを構成することができる。
【００３４】
ワードラインパターン１１４の側壁上に導電膜パターンスペーサ１１５、即ち、ワードラインパターンスペーサ１１５を形成する。ワードラインキャッピングパターン１１２及びワードラインパターンスペーサ１１５は半導体素子の層間絶縁膜において広く用いられるシリコン酸化膜に対してエッチング選択比を有する絶縁膜、例えばシリコン窒化膜で形成することができる。ワードラインパターンスペーサ１１５を有する半導体基板１００上に下部層間絶縁膜１１９を形成する。下部層間絶縁膜１１９はシリコン酸化膜で形成することができる。
【００３５】
図４、図７及び図８に示すように、下部層間絶縁膜１１９上に所定領域を露出させる開口部を有するマスクパターン、例えば、フォトレジストパターン３０を形成することができる。続いて、フォトレジストパターン３０、ワードラインキャッピングパターン１１２及びワードラインパターンスペーサ１１５をエッチングマスクとして用いて下部層間絶縁膜１１９をエッチングすることができる。即ち、エッチングは自己整列コンタクト技術（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ ｔｅｃｈｎｉｑｕｅ）を用いて行うことができる。このとき、エッチングは乾式エッチングで行うことができ、乾式エッチングは炭素及びフッ素を含むエッチングガス３２を用いることができる。この場合に、エッチングは下部層間絶縁膜１１９に第１及び第２パッドコンタクトホール１２０、１２２が位置するように形成することができる。第１パッドコンタクトホール１２０は共通ドレイン領域１１６ｄを露出することができる。第２パッドコンタクトホール１２２は第１及び第２ソース領域１１７ｓ、１１８ｓを露出することができる。第１及び第２パッドコンタクトホール１２０、１２２は互いに隣接するようにワードラインパターン１１４間に形成することができる。図７に示すように、第１及び第２パッドコンタクトホール１２０、１２２を形成する過程において乾式エッチングで生成したポリマーが第１及び第２パッドコンタクトホール１２０、１２２の下部側壁に付着するように、第１及び第２パッドコンタクトホール１２０、１２２の側壁は傾斜したプロファイルを有するように形成することができる。それと共に、図８に示すように、エッチングマスクとして用いたワードラインキャッピングパターン１１２及びワードラインパターンスペーサ１１５は乾式エッチング過程において一部がエッチングされるようにすることができる。その結果、ワードラインパターン１１４の一部を露出することができる。
【００３６】
図４、図９及び図１０に示すように、第１及び第２パッドコンタクトホール１２０、１２２を有する半導体基板１００の主表面Ｓに対して傾斜した方向を有する蒸着法３６を用いて第１及び第２パッドコンタクトホール１２０、１２２の側壁を覆う第１及び第２パッドコンタクトスペーサ１２４、１２５を形成することができる。これを形成する間に、下部層間絶縁膜１１９の上部面を覆いながら第１及び第２パッドコンタクトスペーサ１２４、１２５からそれぞれ延長されるスペーサ延長膜１２３を形成することができる。このとき、蒸着方向Ｄは、主表面Ｓと主表面Ｓに対する数学的な法線Ｎとの間に位置する。具体的に、蒸着方向Ｄは、主表面Ｓから所定の角度Ａを有し、角度Ａは主表面Ｓに対する法線Ｎの角度よりも小さい値を有する。即ち、角度Ａは主表面Ｓに対して０度より大きく、９０度より小さい値を有する。例えば、蒸着方向Ｄは水平面に対して垂直になるように設定することができ、半導体基板１００の主表面Ｓが水平面に対して傾斜するようにすることで、蒸着方向Ｄが主表面Ｓから所定の角度Ａを有することができる。更に、角度Ａを調節することによって第１及び第２パッドコンタクトスペーサ１２４、１２５を第１及び第２パッドコンタクトホール１２０、１２２の側壁の全部又は上部側壁上に形成することができる。第１及び第２パッドコンタクトスペーサ１２４、１２５が第１及び第２パッドコンタクトホール１２０、１２２の上部側壁上に形成される場合には、共通ドレイン領域１１６ｄ及び第１及び第２ソース領域１１７ｓ、１１８ｓの露出面積が減少しない。
【００３７】
蒸着法には、物理的気相蒸着法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）を用いることができる。これは物理的気相蒸着法が一定方向性で原子が蒸着される特徴を有するからである。物理的気相蒸着法は、例えば、電子ビーム蒸着法又はスパッタリングで行うことができる。スパッタリングが用いられる場合には、装備のチャンバ内においてシリコン窒化膜の固体ターゲット（ｔａｒｇｅｔ）を半導体基板１００の主表面Ｓ上部に配置することができる。それと共に、第１及び第２パッドコンタクトスペーサ１２４、１２５を第１及び第２パッドコンタクトホール１２０、１２２の両側壁に形成するために物理的気相蒸着装備内の回転可能な支持部３４を用いて半導体基板１００を回転することができる。
【００３８】
一方、図１０に示すように、第１及び第２パッドコンタクトスペーサ１２４、１２５はワードラインパターンスペーサ１１５上に形成されて露出したワードライン１１０を覆うように形成することができる。上述の第１及び第２パッドコンタクトスペーサ１２４、１２５及びスペーサ延長膜１２３はシリコン窒化膜又はシリコン酸化膜で形成することができるが、好ましくは、湿式又は乾式エッチングの進行中に下部層間絶縁膜１１９に対するエッチング選択比を有する絶縁膜として、例えば、シリコン窒化膜で形成することができる。
【００３９】
図４、図１１及び図１２に示すように、共通ドレイン領域１１６ｄ及び第１及び第２ソース領域１１７ｓ、１１８ｓの露出面積を拡張させるとともに、第１及び第２パッドコンタクトホール１２０、１２２内の汚染物質（ｃｏｎｔａｍｉｎａｎｔｓ）を除去するために、第１及び第２パッドコンタクトホール１２０、１２２を有する半導体基板１００に対して湿式洗浄工程を行うことができる。湿式洗浄工程はフッ酸を含む洗浄液３８を用いて行うことができる。
【００４０】
第１及び第２パッドコンタクトスペーサ１２４、１２５がシリコン窒化膜で形成される場合に、第１及び第２パッドコンタクトスペーサ１２４、１２５は洗浄液３０に対して下部層間絶縁膜よりも低いエッチング率を有する絶縁膜なので、これに囲まれた下部層間絶縁膜１１９はエッチングされない。よって、図１１に示すように、湿式洗浄工程を行う間に互いに隣接した第１及び第２パッドコンタクトホール１２０、１２２との間の下部層間絶縁膜１１９内に側方向にこれを貫通する開口部が形成されない。
【００４１】
図１０の説明と同じく、第１及び第２パッドコンタクトスペーサ１２４、１２５は、露出したワードライン１１０を覆うように図１２のように形成することができる。よって、湿式洗浄工程の進行中に、ワードラインパターン１１４は第１及び第２パッドコンタクトスペーサ１２４、１２５の存在によってこれ以上露出されない。
【００４２】
図４、図１３及び図１４に示すように、第１及び第２パッドコンタクトホール１２０、１２２を有する半導体基板１００上に導電性パッド膜を形成することができる。続いて、導電性パッド膜を平坦化して第１及び第２パッドコンタクトホール１２０、１２２内にそれぞれ第１導電性パッド１２６及び第２導電性パッド１２８を形成することができる。平坦化工程は化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程又はエッチバック（ｅｔｃｈ ｂａｃｋ）工程を採用することができる。化学機械的研磨工程の場合にスペーサ延長膜１２３は停止膜として用いることができる。続いて、下部層間絶縁膜１１９の上部面を露出させるように平坦化工程を用いてスペーサ延長膜１２３を除去することができる。しかし、スペーサ延長膜１２３を除去する工程は省略することもできる。
【００４３】
一方、第１及び第２導電性パッド１２６、１２８はドーピングされたシリコン膜で形成することができる。第１導電性パッド１２６は共通ドレイン領域１１６ｄに電気的に接続されるように形成することができ、第２導電性パッド１２８は第１及び第２ソース領域１１７ｓ、１１８ｓに電気的に接続されるように形成することができる。即ち、第１導電性パッド１２６はＤＲＡＭセルのビットラインコンタクトパッドに相当するものとすることができ、第２導電性パッド１２８はＤＲＡＭセルのストレージノードコンタクトパッドに相当するものとすることができる。図１１を参照して説明したように、第１及び第２パッドコンタクトスペーサ１２４、１２５の存在によって下部層間絶縁膜１１９内に側方向にこれを貫通する開口部が形成されない。これにより、第１及び第２導電性パッド１２６、１２８間の短絡を防止することができる。それと共に、図１２を参照して説明したように、ワードライン１１０が露出しないことから、ワードラインパターン１１４と第１及び第２導電性パッド１２６、１２８との間の短絡を防止することができる。
【００４４】
図４、図１５及び図１６に示すように、第１及び第２導電性パッド１２６、１２８を有する半導体基板１００上に中間層間絶縁膜１３０を形成する。中間層間絶縁膜１３０は下部層間絶縁膜１１９と実質的に同一の絶縁膜で形成することができる。
【００４５】
続いて、中間層間絶縁膜１３０をパターニングして第１導電性パッド１２６を露出させる配線コンタクトホール１３２を形成することができる。配線コンタクトホール１３２の側壁に配線コンタクトスペーサ１３４を形成することができる。配線コンタクトスペーサ１３４はシリコン窒化膜又はシリコン酸窒化膜とすることができる。
【００４６】
続いて、配線コンタクトホール１３２の内壁及び中間層間絶縁膜１３０上を覆う金属膜を積層することができる。金属膜はタングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、及びタンタル（Ｔａ）のうち少なくとも一つとすることができる。金属膜を有する半導体基板１００を熱処理して第１導電性パッド１２６上に金属シリサイド膜１２６ｓを形成することができる。続いて、反応後の金属膜を除去する。即ち、シリサイド化工程を用いて配線コンタクトホール１３２下部の第１導電性パッド１２６内に金属シリサイド膜１２６ｓを形成することができる。この場合に、金属シリサイド膜１２６ｓは第１パッドコンタクトスペーサ１２４によって囲まれるように形成することができる。
【００４７】
続いて、配線コンタクトホール１３２を埋め込み、中間層間絶縁膜１３０を覆う導電膜を積層することができる。その結果、配線コンタクトホール１３２内に配線コンタクトプラグ１３６を形成することができる。配線コンタクトプラグ１３６を含む導電膜は、タングステンのような金属膜で形成することができる。続いて、導電膜上にキャッピング膜パターン１４０を形成することができる。キャッピング膜パターン１４０はワードラインパターン１１４の上部を横切って形成することができる。キャッピング膜パターン１４０はシリコン窒化膜のような絶縁膜で形成することができる。キャッピング膜パターン１４０をエッチングマスクとして用いて導電膜をエッチングして導電性パターン１３８を形成することができる。その結果、順に積層された配線コンタクトプラグ１３６、導電性パターン１３８及びキャッピング膜パターン１４０を備える配線パターン１４２が形成される。即ち、配線パターン１４２は配線コンタクトホール１３２を介して第１導電性パッド１２６に電気的に接続されるようにすることができる。それと共に、配線パターン１４２は図４に示すように、それぞれＤＲＡＭセルでビットラインパターンとして採用することができる。次に、このビットラインパターン１４２の側壁にビットラインスペーサ１４４を形成することができる。ビットラインスペーサ１４４は中間層間絶縁膜に対してエッチング選択比を有する絶縁膜、例えば、シリコン窒化膜で形成することができる。続いて、ビットラインパターン１４２及びビットラインスペーサ１４４を有する半導体基板１００上を覆う上部層間絶縁膜１４６を形成することができる。上部層間絶縁膜１４６はシリコン酸化膜で形成することができる。
【００４８】
図４、図１７及び図１８に示すように、上部層間絶縁膜１４６を有する半導体基板１００上にフォトレジストパターン（図示せず）を形成することができる。フォトレジストパターンは、図４に示すワードラインパターン１１４と重畳するように形成することができる。フォトレジストパターン、ビットラインパターン１４２、ビットラインスペーサ１４４をエッチングマスクとして用いて上部層間絶縁膜１４６及び中間層間絶縁膜１３０をエッチングして第２導電性パッド１２８を露出させるノードコンタクトホール１４８を形成することができる。
【００４９】
続いて、第２導電性パッド１２８の露出した面積を極大化し、ノードコンタクトホール１４８内の汚染物質を除去するために、ノードコンタクトホール１４８を有する半導体基板１００に湿式エッチング工程を適用することができる。湿式エッチング工程はフッ酸溶液を含む酸化膜エッチング溶液を用いて実施することができる。その結果、中間層間絶縁膜１３０及び上部層間絶縁膜１４６が等方性エッチングされて拡張されたノードコンタクトホール１４８を形成することができる。拡張されたノードコンタクトホール１４８を形成するための湿式エッチング工程の間に、図１７に示すように、第１導電性パッド１２６に隣接した下部層間絶縁膜１１９がリセスされても、第１パッドコンタクトスペーサ１２４はエッチング阻止膜の役割をすることができる。湿式エッチング工程の間に、第１導電性パッド１２６上の金属シリサイド膜１２６ｓは第１パッドコンタクトスペーサ１２４の存在により露出されない。即ち、第１パッドコンタクトスペーサ１２４は拡張されたノードコンタクトホール１４８を形成するための湿式エッチング工程の間に金属シリサイド膜１２６ｓの損傷又は除去されることを防止する。
【００５０】
拡張されたノードコンタクトホール１４８の側壁上にノードコンタクトスペーサ１５０を更に形成することができる。拡張されたノードコンタクトホール１４８を形成する間に中間層間絶縁膜１３０及び上部層間絶縁膜１４６のオーバーエッチングにより金属シリサイド膜１２６ｓの上部面及びビットライン１３８が露出される可能性がある。この場合に、ノードコンタクトスペーサ１５０は、金属シリサイド膜１２６ｓ及びビットライン１３８が後続工程でノードコンタクトホール１４８内に形成される導電性パターンに電気的に接続されることを防止するために形成される。
【００５１】
続いて、ノードコンタクトスペーサ１５０を有する半導体基板１００上に、拡張されたノードコンタクトホール１４８を介して第２導電性パッド１２８と電気的に接続される導電性パターン、ＤＲＡＭの場合として、例えば、ストレージノードコンタクトプラグ１５２を形成することができる。ストレージノードコンタクトプラグ１５２は当業界でよく知られた通常の方法を用いて形成することができる。
【００５２】
図４、図１９及び図２０に示すように、ストレージノードコンタクトプラグ１５２上に情報保存要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔｓ）１５４を形成することができる。ＤＲＡＭセルの場合として、例えば、情報保存要素１５４は順に積層されたストレージノード電極、誘電体膜及び上部電極（共に図示せず）を備えるように形成することができる。他の実施例においては、導電性パターンとしてストレージノードコンタクトプラグ１５２の代りに、ノードコンタクトホール１４８内に、第２導電性パッド１２８に電気的に接続されるストレージノード電極（図示せず）を形成することができる。
【００５３】
以上、図面を参照しながら本発明を実施するための最良の形態について説明したが、本発明は、上述の実施形態に限られるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００５４】
【図１】従来のコンタクト構造体の形成方法を説明するための工程断面図である。
【図２】従来のコンタクト構造体の形成方法を説明するための工程断面図である。
【図３】従来のコンタクト構造体の形成方法を説明するための工程断面図である。
【図４】本発明の方法で適用可能なＤＲＡＭ素子のセルアレイ領域の一部分を示す平面図である。
【図５】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図６】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図７】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図８】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図９】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図１０】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図１１】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図１２】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図１３】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図１４】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図１５】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図１６】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図１７】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図１８】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【図１９】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線Ｉ−Ｉ’による工程断面図である。
【図２０】本発明の一実施例による半導体素子の製造方法を説明するための図４の切断線ＩＩ−ＩＩ’による工程断面図である。
【符号の説明】
【００５５】
１０、１００ 半導体基板
１２ 活性領域
１４、１０４ 素子分離膜
１６ 層間絶縁膜
１８ コンタクトホール
１９、３０ フォトレジストパターン
２０、３８ 洗浄液
２２ 導電膜パターン
３２ エッチングガス
３４ 支持部
３６ 蒸着法
１０２ａ、１０２ｂ 第１及び第２活性領域
１０６ ゲート絶縁膜
１１０ ワードライン
１１２ ワードラインキャッピングパターン
１１４ ワードラインパターン（導電膜パターン）
１１５ ワードラインパターンスペーサ（導電膜パターンスペーサ）
１１６ｄ 共通ドレイン領域
１１７ｓ、１１８ｓ 第１及び第２ソース領域
１１９ 下部層間絶縁膜
１２０、１２２ 第１及び第２パッドコンタクトホール
１２３ スペーサ延長膜
１２４、１２５ 第１及び第２パッドコンタクトスペーサ
１２６、１２８ 第１及び第２導電性パッド
１２６ｓ 金属シリサイド膜
１３０ 中間層間絶縁膜
１３２ 配線コンタクトホール
１３４ 配線コンタクトスペーサ
１３６ 配線コンタクトプラグ
１３８ ビットライン（導電性パターン）
１４０ キャッピング膜パターン
１４２ ビットラインパターン（配線パターン）
１４４ ビットラインスペーサ
１４６ 上部層間絶縁膜
１４８ ノードコンタクトホール
１５０ ノードコンタクトスペーサ
１５２ ストレージノードコンタクトプラグ
１５４ 情報保存要素
Ａ 角度
Ｄ 蒸着方向
Ｎ 法線
Ｏ 開口部
Ｓ 主表面
【特許請求の範囲】
【請求項１】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜をパターニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成する工程と、
前記半導体基板の主表面に対して傾斜した蒸着方向を有する蒸着法を用いて前記コンタクトホールの側壁にコンタクトスペーサを形成する工程と、を有し、
前記蒸着方向は前記主表面と前記主表面に対する法線との間に位置することを特徴とするコンタクト構造体の形成方法。
【請求項２】
前記コンタクトスペーサは、前記コンタクトホールの上部側壁に形成されることを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項３】
前記蒸着法は、物理的気相蒸着法により行うことを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項４】
前記物理的気相蒸着法は、電子ビーム蒸着法又はスパッタリングを用いることを特徴とする請求項３に記載のコンタクト構造体の形成方法。
【請求項５】
前記蒸着方向は水平面に対して垂直の方向を有し、前記半導体基板の主表面は前記水平面に対して傾斜していることを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項６】
前記コンタクトスペーサを形成する工程は、前記半導体基板を回転させながら行うことを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項７】
前記コンタクトスペーサを形成する間に、前記コンタクトスペーサから延長されて前記層間絶縁膜の上部面を覆うスペーサ延長膜を形成する工程を更に有することを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項８】
前記コンタクトスペーサは、前記層間絶縁膜に対してエッチング選択比を有する物質膜で形成されることを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項９】
前記コンタクトホールを有する半導体基板に湿式洗浄を行う工程を更に有することを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項１０】
前記コンタクトホールは、乾式エッチングを用いて形成されることを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項１１】
半導体基板上に下部層間絶縁膜を形成する工程と、
前記下部層間絶縁膜をパターニングして前記半導体基板の所定領域を露出させる第１及び第２パッドコンタクトホールを形成する工程と、
前記半導体基板の主表面に対して傾斜した蒸着方向を有する蒸着法を用いて前記第１及び第２パッドコンタクトホールの側壁にそれぞれ第１及び第２パッドコンタクトスペーサを形成し、その際前記蒸着方向を前記主表面と前記主表面に対する法線との間に位置させる工程と、
前記第１及び第２パッドコンタクトスペーサを有する第１及び第２パッドコンタクトホール内にそれぞれ第１及び第２導電性パッドを形成する工程と、
前記第１及び第２導電性パッド及び前記下部層間絶縁膜を覆う中間層間絶縁膜を形成する工程と、
前記中間層間絶縁膜上に配線パターンを形成し、その際該配線パターンが前記中間層間絶縁膜を貫通する配線コンタクトホールを介して前記第１導電性パッドに電気的に接続されるように形成する工程と、
前記配線パターン及び前記中間層間絶縁膜を覆う上部層間絶縁膜を形成する工程と、
前記上部層間絶縁膜及び前記中間層間絶縁膜を貫通して前記第２導電性パッドの上部面を露出させるノードコンタクトホールを形成する工程と、
を有することを特徴とする半導体素子の製造方法。
【請求項１２】
前記第１及び第２パッドコンタクトスペーサは、それぞれ前記第１及び第２コンタクトホールの上部側壁に形成されることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記蒸着方向は水平面に対して垂直の方向を有し、前記半導体基板の主表面は前記水平面に対して傾斜していることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記第１及び第２パッドコンタクトスペーサを形成する工程は、前記半導体基板を回転させながら行うことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１５】
前記第１及び第２パッドコンタクトスペーサを形成する間に、前記第１及び第２パッドコンタクトスペーサから延長されて前記下部層間絶縁膜の上部面をそれぞれ覆うスペーサ延長膜を形成する工程を更に有することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１６】
前記下部層間絶縁膜を形成する前に、前記半導体基板上に導電膜パターン及び該導電膜パターンの側壁上に導電膜パターンスペーサを順に形成する工程を更に有し、
前記第１及び第２パッドコンタクトホールを形成する工程は、前記導電膜パターン及び前記導電膜パターンスペーサをエッチングマスクとして用いて前記下部層間絶縁膜をエッチングする工程を含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１７】
前記導電膜パターンのそれぞれは、順に積層された導電性パターン及びキャッピングパターンを備えるように形成されることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記導電膜パターンはワードラインパターンであり、前記配線パターンはビットラインパターンであって、前記ビットラインパターンは前記ワードラインパターンの上部を横切るように形成されることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１９】
前記第１及び第２導電性パッドを形成する前に、前記第１及び第２パッドコンタクトホールを有する半導体基板に湿式洗浄を行う工程を更に有することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項２０】
半導体基板上に下部層間絶縁膜を形成する工程と、
前記下部層間絶縁膜をパターニングして第１及び第２パッドコンタクトホールを形成する工程と、
前記第１及び第２パッドコンタクトホールの側壁にそれぞれ第１及び第２パッドコンタクトスペーサを形成する工程と、
前記第１及び第２パッドコンタクトホール内にそれぞれ第１及び第２導電性パッドを形成する工程と、
前記第１及び第２導電性パッド及び前記下部層間絶縁膜を覆う中間層間絶縁膜を形成する工程と、
前記中間層間絶縁膜上に配線パターンを形成し、その際該配線パターンが前記中間層間絶縁膜を貫通する配線コンタクトホールを介して前記第１導電性パッドに電気的に接続されるように形成する工程と、
前記配線パターンが形成される前に、前記第１導電性パッド上に金属シリサイド膜を形成し、その際該金属シリサイド膜を前記第１パッドコンタクトスペーサに囲まれるように形成する工程と、
前記配線パターン及び前記中間層間絶縁膜を覆う上部層間絶縁膜を形成する工程と、
前記上部層間絶縁膜及び前記中間層間絶縁膜を順にパターニングして前記第２導電性パッドの上部面を露出させるノードコンタクトホールを形成する工程と、
前記ノードコンタクトホールにエッチング工程を行って前記ノードコンタクトホールを大きく拡大する工程と、
前記ノードコンタクトホール内にストレージノードコンタクトプラグ及びストレージノード電極のうち少なくとも一つを形成する工程と、
を有することを特徴とする半導体素子の製造方法。
【請求項１】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜をパターニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成する工程と、
前記半導体基板の主表面に対して傾斜した蒸着方向を有する蒸着法を用いて前記コンタクトホールの側壁にコンタクトスペーサを形成する工程と、を有し、
前記蒸着方向は前記主表面と前記主表面に対する法線との間に位置することを特徴とするコンタクト構造体の形成方法。
【請求項２】
前記コンタクトスペーサは、前記コンタクトホールの上部側壁に形成されることを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項３】
前記蒸着法は、物理的気相蒸着法により行うことを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項４】
前記物理的気相蒸着法は、電子ビーム蒸着法又はスパッタリングを用いることを特徴とする請求項３に記載のコンタクト構造体の形成方法。
【請求項５】
前記蒸着方向は水平面に対して垂直の方向を有し、前記半導体基板の主表面は前記水平面に対して傾斜していることを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項６】
前記コンタクトスペーサを形成する工程は、前記半導体基板を回転させながら行うことを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項７】
前記コンタクトスペーサを形成する間に、前記コンタクトスペーサから延長されて前記層間絶縁膜の上部面を覆うスペーサ延長膜を形成する工程を更に有することを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項８】
前記コンタクトスペーサは、前記層間絶縁膜に対してエッチング選択比を有する物質膜で形成されることを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項９】
前記コンタクトホールを有する半導体基板に湿式洗浄を行う工程を更に有することを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項１０】
前記コンタクトホールは、乾式エッチングを用いて形成されることを特徴とする請求項１に記載のコンタクト構造体の形成方法。
【請求項１１】
半導体基板上に下部層間絶縁膜を形成する工程と、
前記下部層間絶縁膜をパターニングして前記半導体基板の所定領域を露出させる第１及び第２パッドコンタクトホールを形成する工程と、
前記半導体基板の主表面に対して傾斜した蒸着方向を有する蒸着法を用いて前記第１及び第２パッドコンタクトホールの側壁にそれぞれ第１及び第２パッドコンタクトスペーサを形成し、その際前記蒸着方向を前記主表面と前記主表面に対する法線との間に位置させる工程と、
前記第１及び第２パッドコンタクトスペーサを有する第１及び第２パッドコンタクトホール内にそれぞれ第１及び第２導電性パッドを形成する工程と、
前記第１及び第２導電性パッド及び前記下部層間絶縁膜を覆う中間層間絶縁膜を形成する工程と、
前記中間層間絶縁膜上に配線パターンを形成し、その際該配線パターンが前記中間層間絶縁膜を貫通する配線コンタクトホールを介して前記第１導電性パッドに電気的に接続されるように形成する工程と、
前記配線パターン及び前記中間層間絶縁膜を覆う上部層間絶縁膜を形成する工程と、
前記上部層間絶縁膜及び前記中間層間絶縁膜を貫通して前記第２導電性パッドの上部面を露出させるノードコンタクトホールを形成する工程と、
を有することを特徴とする半導体素子の製造方法。
【請求項１２】
前記第１及び第２パッドコンタクトスペーサは、それぞれ前記第１及び第２コンタクトホールの上部側壁に形成されることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記蒸着方向は水平面に対して垂直の方向を有し、前記半導体基板の主表面は前記水平面に対して傾斜していることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記第１及び第２パッドコンタクトスペーサを形成する工程は、前記半導体基板を回転させながら行うことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１５】
前記第１及び第２パッドコンタクトスペーサを形成する間に、前記第１及び第２パッドコンタクトスペーサから延長されて前記下部層間絶縁膜の上部面をそれぞれ覆うスペーサ延長膜を形成する工程を更に有することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１６】
前記下部層間絶縁膜を形成する前に、前記半導体基板上に導電膜パターン及び該導電膜パターンの側壁上に導電膜パターンスペーサを順に形成する工程を更に有し、
前記第１及び第２パッドコンタクトホールを形成する工程は、前記導電膜パターン及び前記導電膜パターンスペーサをエッチングマスクとして用いて前記下部層間絶縁膜をエッチングする工程を含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１７】
前記導電膜パターンのそれぞれは、順に積層された導電性パターン及びキャッピングパターンを備えるように形成されることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記導電膜パターンはワードラインパターンであり、前記配線パターンはビットラインパターンであって、前記ビットラインパターンは前記ワードラインパターンの上部を横切るように形成されることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１９】
前記第１及び第２導電性パッドを形成する前に、前記第１及び第２パッドコンタクトホールを有する半導体基板に湿式洗浄を行う工程を更に有することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項２０】
半導体基板上に下部層間絶縁膜を形成する工程と、
前記下部層間絶縁膜をパターニングして第１及び第２パッドコンタクトホールを形成する工程と、
前記第１及び第２パッドコンタクトホールの側壁にそれぞれ第１及び第２パッドコンタクトスペーサを形成する工程と、
前記第１及び第２パッドコンタクトホール内にそれぞれ第１及び第２導電性パッドを形成する工程と、
前記第１及び第２導電性パッド及び前記下部層間絶縁膜を覆う中間層間絶縁膜を形成する工程と、
前記中間層間絶縁膜上に配線パターンを形成し、その際該配線パターンが前記中間層間絶縁膜を貫通する配線コンタクトホールを介して前記第１導電性パッドに電気的に接続されるように形成する工程と、
前記配線パターンが形成される前に、前記第１導電性パッド上に金属シリサイド膜を形成し、その際該金属シリサイド膜を前記第１パッドコンタクトスペーサに囲まれるように形成する工程と、
前記配線パターン及び前記中間層間絶縁膜を覆う上部層間絶縁膜を形成する工程と、
前記上部層間絶縁膜及び前記中間層間絶縁膜を順にパターニングして前記第２導電性パッドの上部面を露出させるノードコンタクトホールを形成する工程と、
前記ノードコンタクトホールにエッチング工程を行って前記ノードコンタクトホールを大きく拡大する工程と、
前記ノードコンタクトホール内にストレージノードコンタクトプラグ及びストレージノード電極のうち少なくとも一つを形成する工程と、
を有することを特徴とする半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００９−２１５９８（Ｐ２００９−２１５９８Ａ）
【公開日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願番号】特願２００８−１８０５６６（Ｐ２００８−１８０５６６）
【出願日】平成２０年７月１０日（２００８．７．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願日】平成２０年７月１０日（２００８．７．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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